TWI717768B - 半導體裝置之製造方法及半導體裝置 - Google Patents

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Abstract

根據一實施形態，於第1基板之除外周部以外之區域形成第1剝離層，於第1剝離層之上方形成第1半導體電路，於第2基板上形成第2半導體電路，於第2基板之外周部以特定之寬度形成第2剝離層，將第1基板之形成有第1半導體電路之側之面與第2基板之形成有第2半導體電路之側之面接合，對第1剝離層與第2剝離層施加拉伸應力而使第1剝離層與第2剝離層開裂，形成具備第1半導體電路及第2半導體電路之第2基板。

Description

半導體裝置之製造方法及半導體裝置
此處說明之多種形式之實施形態整體而言係關於一種半導體裝置之製造方法及半導體裝置。
已知一種藉由於2個基板分別形成半導體電路且將2個基板接合而形成具備2個半導體電路之半導體裝置之方法。於該情形時，例如進行以下處理：預先於一基板之半導體電路下層之整面設置剝離層，且於基板之接合後於剝離層處將一基板去除。
本發明之實施形態提供一種可抑制接合前之基板之剝離之半導體裝置之製造方法及半導體裝置。
實施形態之半導體裝置之製造方法係於第1基板之除外周部以外之區域形成第1剝離層，於上述第1剝離層之上方形成第1半導體電路，於第2基板上形成第2半導體電路，於上述第2基板之外周部以特定之寬度形成第2剝離層，將上述第1基板之形成有上述第1半導體電路之側之面與上述第2基板之形成有上述第2半導體電路之側之面接合，對上述第1剝離層與上 述第2剝離層施加拉伸應力而使上述第1剝離層與上述第2剝離層開裂，形成具備上述第1半導體電路及上述第2半導體電路之上述第2基板。
根據上述構成，能夠提供一種可抑制接合前之基板之剝離之半導體裝置之製造方法及半導體裝置。
100:半導體裝置
110:基板
110c:外周部
110e:端部(邊緣)
110p:抗蝕圖案
120:剝離層
121:剝離層
123:空隙
130:多層膜
130d:元件區域
130tr:槽
131:半導體電路
140m:金屬層
200:半導體裝置
210:基板
210c:外周部
210p:抗蝕膜
210t:薄層
220:剝離層
220r:改質層
221:剝離層
221pr:多孔層
222:剝離層
223:空隙
230:多層膜
230d:元件區域
231:半導體電路
240:絕緣層
240t:絕緣性薄層
250:絕緣層
260:半導體層
300:半導體裝置
350:外部端子
CLV:開裂槽
d:距離
OL:部分
W1:距離
W2:距離
圖1係表示實施形態之半導體裝置之構成例之圖。
圖2(a)、(b)係表示實施形態之半導體裝置之構成例之圖。
圖3(a)、(b)係表示實施形態之半導體裝置之構成例之圖。
圖4(a)~(c)係表示實施形態之半導體裝置之製造處理順序之一例之流程圖。
圖5(a)~(c)係表示實施形態之半導體裝置之製造處理順序之一例之流程圖。
圖6(a)~(d)係表示實施形態之半導體裝置之製造處理順序之一例之流程圖。
圖7(a)~(d)係表示實施形態之變化例1之剝離層之形成處理順序之一例之流程圖。
圖8係表示實施形態之變化例2之配置於基板上之剝離層之圖。
圖9(a)~(c)係表示實施形態之變化例3之剝離層之形成處理順序之一例之流程圖。
圖10(a)~(c)係表示實施形態之變化例4之剝離層之變化之圖。
以下，一邊參照圖式，一邊對複數個實施形態進行說明。於圖式中，相同之符號表示相同或類似之部分。
再者，本發明並非由下述實施形態限定。又，下述實施形態之構成要素中，包含業者可容易假定者或實質上相同者。
(半導體裝置之構成例)圖1係表示實施形態之半導體裝置300之構成例之圖。如圖1所示，半導體裝置300具備基板110、半導體電路131、231、及外部端子350。
基板110例如可為矽基板等半導體基板，亦可為陶瓷基板、或玻璃基板等。基板110經研削而薄化，又，經切割而單片化成為晶片狀。
於基板110之一面上，配置有膜中包含半導體電路131之多層膜130。於多層膜130上，配置有膜中包含半導體電路231之多層膜230。於多層膜230上，亦可配置矽等薄層。
如下所述，多層膜130、230之界面成為將多層膜130、230彼此接合之接合面。多層膜130、230之至少最表面例如由SiO2、SiON、SiCN等絕緣層構成。
半導體電路131、231例如係如三維NAND(Not AND，反及)快閃記 憶體之類的快閃記憶體、DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)之電容器、及其他記憶體。半導體電路131、231可為影像感測器等光電二極體等，亦可為包含CMOS(Complementary Metal Oxide Semiconductor，互補金氧半導體)電晶體等之邏輯電路等。又，半導體電路131、231可為互為同種之電路，亦可為不同之電路。
於半導體電路131、231之表層配置有複數個外部端子350。複數個外部端子350中之若干個連接於多層膜130中之半導體電路131之配線。複數個外部端子350中之另外若干個連接於多層膜230中之半導體電路231之配線。
半導體裝置300例如搭載於印刷基板等其他基板。藉此，半導體電路131、231可經由至少外部端子350而相互電性連接。半導體電路131、231分別具有於相互之接合面露出之端子(未圖示)，該等端子彼此亦可藉由接合而相互電性連接。將半導體電路131、231彼此直接連接之端子例如由銅(Cu)、金(Au)、鉑(Pt)等構成。
此種半導體裝置300例如可藉由將圖2及圖3所示之2個基板110、210接合而製造。
圖2係表示實施形態之半導體裝置100之構成例之圖。圖2(a)係半導體裝置100之剖視圖，(b)係半導體裝置100之俯視圖。但，圖2(b)中省略了多層膜130。
如圖2所示，半導體裝置100具備基板110、剝離層120、及多層膜130。
剝離層120以特定之寬度配置於基板110之外周部110c。剝離層120係因拉伸應力而相對較容易開裂之脆弱之層等。剝離層120之基板110之端部(邊緣)110e側之一端配置於距基板110之端部110e例如為2.0mm以上之距離d之基板110之內側。剝離層120之基板110之中央部(中心部)側之另一端、即剝離層120之內周之直徑為距離W1。
多層膜130具有配置於基板110之較距離W1更靠內側之元件區域130d之半導體電路131。多層膜130具有包含半導體電路131之複數個積層構造，如上所述，至少最上層成為絕緣層。亦有於絕緣層之表面具有由金屬構成之端子之情形。
圖3係表示實施形態之半導體裝置200之構成例之圖。圖3(a)係半導體裝置200之剖視圖，(b)係半導體裝置200之俯視圖。但，圖3(b)中省略了多層膜230。
如圖3所示，半導體裝置200具備基板210、剝離層220、及多層膜230。
基板210例如可為矽基板等半導體基板，亦可為陶瓷基板或玻璃基板 等。基板210之直徑例如與基板110之直徑大致相等。
剝離層220配置於基板210之距表面特定深度、且除外周部210c以外之區域。剝離層220係因拉伸應力而相對較容易開裂之脆弱之層等。剝離層220之最外周之直徑為距離W2。基板210之外周部210c之寬度較上述基板110之外周部110c之寬度窄。剝離層220之直徑即距離W2大於上述剝離層120內周之直徑即距離W1。
如上所述，剝離層220位於基板210之距表面特定深度處。於剝離層220之上層，配置有作為基板210之一部分之矽等薄層210t。
多層膜230具有配置於基板210之較距離W2更靠內側之元件區域230d之半導體電路231。多層膜230具有包含半導體電路231之複數個積層構造，且如上所述至少最上層成為絕緣層。亦有於絕緣層之表面具有由金屬構成之端子之情形。半導體裝置200之元件區域230d係與上述半導體裝置100之元件區域130d大致相等之大小。
(半導體裝置之製造處理之例)接下來，使用圖4~圖6對實施形態之半導體裝置100、200、300之製造處理之例進行說明。
圖4係表示實施形態之半導體裝置100之製造處理順序之一例之流程圖。
如圖4(a)所示，準備基板110。
如圖4(b)所示，於基板110上形成多層膜130。多層膜130中之半導體電路131可使用通常之半導體電路之製造方法來形成。
如圖4(c)所示，於基板110之外周部110c形成剝離層120。剝離層120例如係藉由利用拋光設備進行之研磨或利用氟系蝕刻液之浸蝕等使多層膜130之表面粗糙化而形成。此時，表面粗糙度較佳為50nm以上。
藉由以上所述，實施形態之半導體裝置100之製造處理結束。
圖5係表示實施形態之半導體裝置200之製造處理順序之一例之流程圖。
如圖5(a)所示，準備基板210。
如圖5(b)所示，例如以抗蝕膜210p等覆蓋基板210之外周部210c，並將例如氫離子、氧離子、氬離子、氦離子等離子植入(注入)至外周部210c內側之基板210之特定深度。
或者，將使焦點對準基板210之特定深度後之雷射照射至外周部210c內側之基板210。於雷射照射之情形時，亦可無抗蝕膜210p。亦可以不使雷射透過之方式，由反射率較高之金屬層等覆蓋外周部210c。雷射光例如 可設為紫外線。亦可將雷射光束脈衝化而照射。此時之脈衝寬度例如可設為皮秒、奈秒、或飛秒等。
藉由離子植入或雷射照射將特定深度之基板210改質，成為脆弱之改質層220r。其後，將基板210退火使改質層220r穩定化而形成剝離層220。藉由利用退火處理實現穩定化而可抑制剝離層220例如於半導體電路231之形成中途等之時期開裂。
如圖5(c)所示，於內部形成有剝離層220之基板210之薄層210t上，形成多層膜230。多層膜230中之半導體電路231可使用通常之半導體電路之製造方法而形成。
藉由以上所述，實施形態之半導體裝置200之製造處理結束。
圖6係表示實施形態之半導體裝置300之製造處理順序之一例之流程圖。
如圖6(a)所示，使如上所述形成之多層膜130、230對向而配置基板110、210。多層膜130、230最表層之絕緣層例如藉由等離子體處理等而活性化。
如圖6(b)所示，使活性化之絕緣層彼此接觸，藉由絕緣層將基板110、210接合。當絕緣層具有金屬端子等時，端子彼此亦接合。此時之 接合方法係Cu-Cu接合、Au-Au接合、Pt-Pt接合等金屬接合。即，於絕緣層具有金屬端子等之情形時，成為絕緣層間之接合與端子間之接合之混合接合。
於經接合後之基板110、210中，多層膜130、230之元件區域130d、230d配置於相互對向之位置。即，半導體電路131、231相互對向。
於經接合後之基板110、210中，剝離層120與基板210之多層膜230之表面接合。如上所述，剝離層120具有表面粗糙，與多層膜230之接合面積相較平坦之面而言減少。因此，剝離層120與多層膜230之接合強度比其他區域弱。又，剝離層120、220之至少一部分具有於俯視下相互重疊之部分OL。
如圖6(c)所示，對剝離層120、220施加拉伸應力。拉伸應力例如可藉由將基板110、210中之至少一者從另一者拉離而施加。此時，亦可於基板110、210間插入刀片。或者，亦可對基板110、210間進行噴水等流體吹送或氣刀等氣體吹送。
藉此，接合強度較弱之剝離層120例如從基板110之端部110e側開裂而產生開裂槽CLV。開裂槽CLV沿著剝離層120朝基板110之內側延伸而去。若到達剝離層120、220相互重疊之部分OL，則開裂槽CLV朝基板210側延伸，到達剝離層220。到達剝離層220之開裂槽CLV沿著剝離層220朝基板210之內側延伸。然後，最終而言，基板110、210整面之剝離 層120、220開裂，使基板110、210分離。
再者，當剝離層120開裂時，亦可於剝離層120之內部、剝離層120與多層膜130之界面、以及剝離層120與多層膜230之界面之任一部分開裂。當剝離層220開裂時，亦可於剝離層220之內部、剝離層130與基板210之界面、以及剝離層220與薄層210t之界面之任一部分開裂。
如圖6(d)所示，如上所述分離之基板110於包含半導體電路131之多層膜130上，配置從基板210分離、且包含半導體電路231之多層膜230，且於多層膜230上配置薄層210t。即，基板110具有半導體電路131、231兩者。再者，於外周部110c之多層膜130上，亦可存在開裂之剝離層120之一部分或全部。又，於薄層210t上，亦可存在開裂之剝離層220之一部分或全部。
其後，將基板110之表面洗淨、平坦化之後，形成導通孔340及外部端子350而成為半導體裝置300。再者，藉由洗淨處理及平坦化處理，至少剝離層120、220從基板110上消失。
又，薄層210t及多層膜230從如上所述分離之基板210之外周部210c之內側區域脫落。即，從基板210上失去半導體電路231。再者，於外周部210c之內側區域之基板210上，亦可存在開裂之剝離層220之一部分或全部。又，於外周部210c之多層膜230上，亦可存在開裂之剝離層120之一部分或全部。
其後，基板210經洗淨處理及平坦化處理等之後，作為再生基板而再利用。
藉由以上所述，實施形態之半導體裝置300之製造處理結束。
(比較例)於比較例之半導體裝置之製造處理中，使用於整面形成之剝離層上形成有多層膜之基板、與不具有剝離層而形成有多層膜之基板。然而，若於基板之整面形成剝離層，則例如即便於基板之接合前，亦有於半導體電路之形成中途等剝離層開裂、多層膜與基板分離之情形。
實施形態之半導體裝置200具備配置於除外周部210c以外之區域之剝離層220。藉此，例如於包含半導體電路231之半導體電路231之形成中途，可抑制多層膜230與基板210分離。由此，半導體裝置200之製造處理之良率提昇。
實施形態之半導體裝置100具備以特定之寬度配置於外周部110c之剝離層120。藉此，於將多層膜130、230彼此接合之後，可使基板210更確實地分離。由此，半導體裝置300之製造處理之良率提昇。
實施形態之半導體裝置300係將基板110、220分離而製造。藉此，例如可無需研削去除而將基板220分離，因此能夠進行基板200之再利用。由此，可使半導體裝置300之製造處理低成本化。
(變化例1)接下來，使用圖7，對實施形態之變化例1之於基板110形成剝離層121之形成處理進行說明。變化例1係於多層膜130表面具有端子140之情形之例。
圖7係表示實施形態之變化例1之剝離層121之形成處理順序之一例之流程圖。
如圖7(a)所示，於基板110之多層膜110之表層部分形成複數個槽130tr。
如圖7(b)所示，於多層膜110上，經由未圖示之障壁金屬而形成銅、金、鉑等金屬層140m，且由金屬層140m填充槽130tr。金屬層140m例如可藉由鍍覆處理等形成。
如圖7(c)所示，於基板110之除外周部110c以外之金屬層140m上形成抗蝕圖案110p，且藉由濕式蝕刻將外周部110c之金屬層140m去除。
如圖7(d)所示，利用CMP(Chemical Mechanical Polishing，化學機械研磨)等將殘留於外周部110c內側之金屬層140m去除，形成僅槽130tr內被填充之端子140。於外周部110c，形成具有複數個槽130tr之剝離層121。
於剝離層121，亦可藉由複數個槽130tr而使與基板210之多層膜230之接合面積減少，且減弱接合強度。
(變化例2)接下來，使用圖8，對配置於實施形態之變化例2之基板210之剝離層220進行說明。變化例2之剝離層220配置於基板210上之特定層中，該點與上述實施形態不同。
圖8係表示實施形態之變化例2之配置於基板210之剝離層220之圖。如圖8所示，於變化例2之基板210上配置有絕緣層250。於絕緣層250上配置有半導體層260。於半導體層260上配置有多層膜230。
絕緣層250例如為SiO2層等，且如下所述作為於半導體層260形成剝離層220時之保護層而發揮功能。
半導體層260例如為多晶矽層或非晶矽層等。於半導體層260中配置有剝離層220。
於上述實施形態中，將離子植入至基板210之特定深度，或將經對焦之雷射照射至特定深度，於基板210中形成剝離層220。
然而，如變化例2之構成，亦可於由絕緣層250保護之基板210上方設置用以導入剝離層220之半導體層260，於該半導體層260中形成剝離層220。藉此，可保護基板210，並且可更確實地於目標層上形成剝離層 220。
(變化例3)接下來，使用圖9，對實施形態之變化例3之於基板210形成剝離層221之形成處理進行說明。圖9係表示實施形態之變化例3之剝離層221之形成處理順序之一例之流程圖。
如圖9(a)所示，除基板210之較外周部210c更靠內側之區域外，於基板210之正面背面例如形成矽氧化層等絕緣層240。
如圖9(b)所示，將基板210之較外周部210c更靠內側之區域進行陽極氧化。具體而言，例如，於氫氟酸之乙醇溶液中，將基板210作為陽極而施加電流。藉此，於基板210之表層部分形成直徑數nm之微細孔，從而形成將基板210之表層多孔化之多孔層221pr。
如圖9(c)所示，去除基板210背面之絕緣層240，藉由退火將多孔層221pr之表面平坦化而形成剝離層221。亦可於剝離層221上形成矽氧化層等絕緣性薄層240t。
再者，於變化例3之基板210中，不具有矽等薄層210t。因此，在形成於基板110、210之半導體電路之任一者包含CMOS電晶體等如於半導體層之表層具有擴散層之構成之情形時，將該半導體電路形成於基板110側。
(變化例4)於變化例4中，使用圖10對設置於外周部之剝離層之變化進行說明。圖10係表示實施形態之變化例4之剝離層之變化之圖。
如圖10(a)所示，外周部之剝離層亦可設置於基板110、210兩者。即，除基板110之剝離層120外，亦可於基板210中，於與基板110之剝離層120對應之位置配置剝離層222。
與上述實施形態及變化例1同樣地，剝離層222亦可藉由使表面粗糙之處理或形成未填充金屬之槽之處理等而形成。
如圖10(b)所示，亦可代替外周部之剝離層而於基板110、210間設置空隙123。即，將基板110之外周部110c之多層膜130之至少一部分去除，形成空隙123。藉此，基板110、210並未於外周部110c、210c接合，從而發揮與實施形態之剝離層120相同之效果。
如圖10(b)所示，於基板210亦可設置空隙223。即，除基板110之外周部110c之空隙123外，於基板210之外周部210c亦可設置空隙223。於該情形時，與基板110之空隙123同樣地，於基板210，亦可將外周部210c之多層膜230之至少一部分去除，形成空隙223。
雖對本發明之若干實施形態進行了說明，但該等實施形態係作為例而提出，並未意圖限定發明之範圍。該等新穎之實施形態能夠以其他各種形態實施，且可於不脫離發明主旨之範圍內進行各種省略、置換、變更。 該等實施形態或其變化包含於發明之範圍及主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請之引用]
本申請以2019年3月18日提出申請之先前之日本專利申請第2019-050387號之優先權之利益為基礎，且謀求該利益，將其全部內容藉由引用而包含於本文中。
110              基板 130              多層膜 131              半導體電路 230              多層膜 231              半導體電路 300              半導體裝置 350              外部端子

Claims (6)

  1. 一種半導體裝置之製造方法，其係於第1基板之除外周部以外之區域形成第1剝離層，於上述第1剝離層之上方形成第1半導體電路，於第2基板上形成第2半導體電路，於上述第2基板之外周部以特定之寬度形成第2剝離層，將上述第1基板之形成有上述第1半導體電路之側之面與上述第2基板之形成有上述第2半導體電路之側之面接合，對上述第1剝離層與上述第2剝離層施加拉伸應力而使上述第1剝離層與上述第2剝離層開裂，形成具備上述第1半導體電路及上述第2半導體電路之上述第2基板。
  2. 如請求項1之半導體裝置之製造方法，其中 於上述第1基板形成上述第1剝離層之處理包含以下處理之任一處理：將元素離子注入至上述第1基板之特定深度或配置於上述第1基板上之層中；對上述第1基板之上述特定深度或配置於上述第1基板上之上述層照射經對焦之雷射；或對上述第1基板之上述外周部之內側區域進行陽極氧化。
  3. 如請求項1或2之半導體裝置之製造方法，其中 於上述第2基板形成上述第2剝離層之處理包含以下處理之任一處理：加大上述第2基板之上述外周部之表面粗糙度；於上述第2基板之上述外周部形成槽；或於上述第2基板之上述外周部形成階差而使上述外周部低於與上述第1基板之接合面。
  4. 如請求項1之半導體裝置之製造方法，其中 於上述第1基板之上述外周部，形成未與上述第1剝離層連接之第3剝離層。
  5. 一種半導體裝置，其具備： 第1基板；第1剝離層，其配置於距上述第1基板之表面特定深度、且除外周部以外之區域；及第1半導體電路，其配置於上述第1剝離層之上方。
  6. 如請求項5之半導體裝置，其具備： 第2基板、配置於上述第2基板上之第2半導體電路、及以特定之寬度配置於上述第2基板之外周部之第2剝離層。
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