JP2023135451A - 半導体装置、半導体装置の製造方法、および基板の分離方法 - Google Patents

半導体装置、半導体装置の製造方法、および基板の分離方法 Download PDF

Info

Publication number
JP2023135451A
JP2023135451A JP2022040674A JP2022040674A JP2023135451A JP 2023135451 A JP2023135451 A JP 2023135451A JP 2022040674 A JP2022040674 A JP 2022040674A JP 2022040674 A JP2022040674 A JP 2022040674A JP 2023135451 A JP2023135451 A JP 2023135451A
Authority
JP
Japan
Prior art keywords
substrate
layer
region
film
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022040674A
Other languages
English (en)
Inventor
秀和 林
Hidekazu Hayashi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2022040674A priority Critical patent/JP2023135451A/ja
Priority to TW111129981A priority patent/TWI846006B/zh
Priority to CN202210987759.8A priority patent/CN116798958A/zh
Priority to US17/931,569 priority patent/US20230301080A1/en
Publication of JP2023135451A publication Critical patent/JP2023135451A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Abstract

【課題】貼合後の基板同士を好適に分離することが可能な半導体装置、半導体装置の製造方法、および基板の分離方法を提供する。【解決手段】一の実施形態によれば、半導体装置の製造方法は、第１基板上に、半導体層を含む第１膜を形成し、前記半導体層内にポーラス層を形成し、前記第１膜上に、第１デバイスを含む第２膜を形成し、第２基板上に、第２デバイスを含む第３膜を形成することを含む。前記方法はさらに、前記第１デバイスと前記第２デバイスとが、前記第１基板と前記第２基板との間の第１領域内に位置し、前記ポーラス層が、前記第１基板と前記第２基板との間の前記第１領域および第２領域内に位置するように、前記第１基板と前記第２基板とを貼り合わせることを含む。【選択図】図１２

Description

本発明の実施形態は、半導体装置、半導体装置の製造方法、および基板の分離方法に関する。
ある基板を別の基板と貼り合わせて半導体装置を製造する場合、これらの基板を貼合後に分離する場合がある。この場合、これらの基板を好適に分離できる方法を採用することが望ましい。
特許第４７７０７０６号公報
貼合後の基板同士を好適に分離することが可能な半導体装置、半導体装置の製造方法、および基板の分離方法を提供する。
一の実施形態によれば、半導体装置の製造方法は、第１基板上に、半導体層を含む第１膜を形成し、前記半導体層内にポーラス層を形成し、前記第１膜上に、第１デバイスを含む第２膜を形成し、第２基板上に、第２デバイスを含む第３膜を形成することを含む。前記方法はさらに、前記第１デバイスと前記第２デバイスとが、前記第１基板と前記第２基板との間の第１領域内に位置し、前記ポーラス層が、前記第１基板と前記第２基板との間の前記第１領域および第２領域内に位置するように、前記第１基板と前記第２基板とを貼り合わせることを含む。
第１実施形態の半導体装置の構造を示す断面図である。 第１実施形態の半導体装置の構造を示す拡大断面図である。 第１実施形態の半導体装置の製造方法を示す断面図(1/2)である。 第１実施形態の半導体装置の製造方法を示す断面図(2/2)である。 第１実施形態の半導体装置の製造方法の詳細を示す断面図(1/5)である。 第１実施形態の半導体装置の製造方法の詳細を示す断面図(2/5)である。 第１実施形態の半導体装置の製造方法の詳細を示す断面図(3/5)である。 第１実施形態の半導体装置の製造方法の詳細を示す断面図(4/5)である。 第１実施形態の半導体装置の製造方法の詳細を示す断面図(5/5)である。 第１実施形態の変形例の半導体装置の構造を示す断面図である。 第１実施形態の比較例の半導体装置の製造方法を示す断面図である。 第１実施形態の半導体装置を示す断面図である。 第１実施形態の変形例の半導体装置の製造方法を示す断面図である。 第１実施形態の半導体装置の製造方法を示す平面図である。 第１実施形態の半導体装置の製造方法の詳細を示す断面図である。 第２実施形態の半導体装置を示す断面図である。 第２実施形態の変形例の半導体装置の製造方法を示す断面図である。 第２実施形態の別の変形例の半導体装置の製造方法を示す断面図である。 第２実施形態の別の変形例の半導体装置の製造方法を示す断面図である。 第２実施形態の半導体装置の製造方法を示す平面図である。 第２実施形態の半導体装置の製造方法の詳細を示す断面図である。 第２実施形態の変形例の半導体装置の製造方法の詳細を示す断面図である。
以下、本発明の実施形態を、図面を参照して説明する。図１～図２２において、同一の構成には同一の符号を付し、重複する説明は省略する。
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。図１の半導体装置は、例えば３次元フラッシュメモリである。
図１の半導体装置は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路を含む回路領域１と、メモリセルアレイを含むアレイ領域２とを備えている。メモリセルアレイは、データを記憶する複数のメモリセルを備え、ＣＭＯＳ回路は、メモリセルアレイの動作を制御する周辺回路を備えている。メモリセルアレイは第２デバイスの例であり、ＣＭＯＳ回路は第１デバイスの例である。図１の半導体装置は例えば、後述するように、回路領域１を含む回路ウェハと、アレイ領域２を含むアレイウェハとを貼り合わせることで製造される。符号Ｓは、回路領域１とアレイ領域２との貼合面を示している。
図１は、互いに垂直なＸ方向、Ｙ方向、およびＺ方向を示している。この明細書では、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。例えば、ＣＭＯＳ領域１は、アレイ領域２の－Ｚ方向に図示されているため、アレイ領域２の下に位置している。なお、－Ｚ方向は、重力方向と一致していてもよいし、重力方向と一致していなくてもよい。
図１において、回路領域１は、基板１１と、トランジスタ１２と、層間絶縁膜１３と、複数のコンタクトプラグ１４と、複数の配線を含む配線層１５と、ビアプラグ１６と、金属パッド１７とを備えている。図１は、配線層１５内の複数の配線のうちの３本と、これらの配線下に設けられた３つのコンタクトプラグ１４とを示している。基板１１は、第２基板の例である。層間絶縁膜１３は、第３膜の例である。金属パッド１７は、第２パッドの例である。
図１において、アレイ領域２は、層間絶縁膜２１と、金属パッド２２と、ビアプラグ２３と、複数の配線を含む配線層２４と、複数のコンタクトプラグ２５と、積層膜２６と、複数の柱状部２７と、ソース層２８と、絶縁膜２９とを備えている。図１は、配線層２４内の複数の配線のうちの１本と、この配線上に設けられた３つのコンタクトプラグ２５および３つの柱状部２７とを示している。金属パッド２２は、第１パッドの例である。積層膜２６は、第２膜の例である。
さらに、積層膜２６は、図１に示すように、複数の電極層３１と、複数の絶縁層３２とを含んでいる。各柱状部２７は、メモリ絶縁膜３３と、チャネル半導体層３４と、コア絶縁膜３５と、コア半導体層３６とを含んでいる。ソース層２８は、半導体層３７と、金属層３８とを含んでいる。
以下、図１を参照して、本実施形態の半導体装置の構造を説明する。
基板１１は例えば、Ｓｉ（シリコン）基板などの半導体基板である。トランジスタ１２は、基板１１上に順に形成されたゲート絶縁膜１２ａおよびゲート電極１２ｂと、基板１１内に形成された不図示のソース拡散層およびドレイン拡散層とを備えている。トランジスタ１２は例えば、上述のＣＭＯＳ回路を構成している。層間絶縁膜１３は、基板１１上に、トランジスタ１２を覆うように形成されている。層間絶縁膜１３は例えば、ＳｉＯ２膜（シリコン酸化膜）、または、ＳｉＯ２膜とその他の絶縁膜とを含む積層膜である。
コンタクトプラグ１４、配線層１５、ビアプラグ１６、および金属パッド１７は、層間絶縁膜１３内に形成されている。具体的には、コンタクトプラグ１４は、基板１１上や、トランジスタ１２のゲート電極１２ｂ上に配置されている。図１では、基板１１上のコンタクトプラグ１４が、トランジスタ１２の不図示のソース拡散層およびドレイン拡散層上に設けられている。配線層１５は、コンタクトプラグ１４上に配置され、ビアプラグ１６は、配線層１５上に配置されている。金属パッド１７は、基板１１の上方において、ビアプラグ１６上に配置されている。金属パッド１７は例えば、Ｃｕ（銅）層を含む金属層である。
層間絶縁膜２１は、層間絶縁膜１３上に形成されている。層間絶縁膜２１は例えば、ＳｉＯ２膜、または、ＳｉＯ２膜とその他の絶縁膜とを含む積層膜である。
金属パッド２２、ビアプラグ２３、配線層２４、およびコンタクトプラグ２５は、層間絶縁膜２１内に形成されている。具体的には、金属パッド２２は、基板１１の上方において、金属パッド１７上に配置されている。金属パッド２２は例えば、Ｃｕ層を含む金属層である。ビアプラグ２３は、金属パッド２２上に配置され、配線層２４は、ビアプラグ２３上に配置されている。図１は、配線層２４内の複数の配線のうちの１本を示しており、この配線は、例えばビット線として機能する。コンタクトプラグ２５は、配線層２４上に配置されている。
積層膜２６は、層間絶縁膜２１上に設けられており、Ｚ方向に交互に積層された複数の電極層３１および複数の絶縁層３２を含んでいる。電極層３１は例えば、Ｗ（タングステン）層を含む金属層であり、ワード線として機能する。絶縁層３２は例えば、ＳｉＯ２膜である。
各柱状部２７は、積層膜２６内に設けられており、メモリ絶縁膜３３、チャネル半導体層３４、コア絶縁膜３５、およびコア半導体層３６を含んでいる。メモリ絶縁膜３３は、積層膜２６の側面に形成されており、Ｚ方向に延びる管状の形状を有している。チャネル半導体層３４は、メモリ絶縁膜３３の側面に形成されており、Ｚ方向に延びる管状の形状を有している。コア絶縁膜３５とコア半導体層３６は、チャネル半導体層３４の側面に形成されており、Ｚ方向に延びる棒状の形状を有している。具体的には、コア半導体層３６がコンタクトプラグ２５上に配置されており、コア絶縁膜３５がコア半導体層３６上に配置されている。
メモリ絶縁膜３３は、後述するように、例えばブロック絶縁膜、電荷蓄積層、およびトンネル絶縁膜を順に含んでいる。ブロック絶縁膜は、例えばＳｉＯ２膜である。電荷蓄積層は、例えばＳｉＮ膜（シリコン窒化膜）である。トンネル絶縁膜は、例えばＳｉＯ２膜またはＳｉＯＮ膜（シリコン酸窒化膜）である。チャネル半導体層３４は、例えばポリシリコン層である。コア絶縁膜３５は、例えばＳｉＯ２膜である。コア半導体層３６は、例えばポリシリコン層である。上述のメモリセルアレイ内の各メモリセルは、チャネル半導体層３４、電荷蓄積層、電極層３１などにより構成されている。
各柱状部２７内のチャネル半導体層３４およびコア半導体層３６は、コンタクトプラグ２５、配線層２４、およびビアプラグ２３を介して金属パッド２２に電気的に接続されている。よって、アレイ領域２内のメモリセルアレイは、金属パッド２２や金属パッド１７を介して、回路領域１内の周辺回路と電気的に接続されている。これにより、メモリセルアレイの動作を周辺回路により制御することが可能となる。
ソース層２８は、積層膜２６および柱状部２７上に順に形成された半導体層３７および金属層３８を含んでおり、ソース線として機能する。本実施形態では、各柱状部２７のチャネル半導体層３４がメモリ絶縁膜３３から露出しており、半導体層３７がチャネル半導体層３４上に直接形成されている。さらには、金属層３８が半導体層３７上に直接形成されている。よって、ソース層２８が、各柱状部２７のチャネル半導体層３４およびコア半導体層３６に電気的に接続されている。半導体層３７は例えば、ポリシリコン層である。金属層３８は例えば、Ｗ層、Ｃｕ層、またはＡｌ（アルミニウム）層を含んでいる。
絶縁膜２９は、ソース層２８上に形成されている。絶縁膜２９は例えば、ＳｉＯ２膜である。
図２は、第１実施形態の半導体装置の構造を示す拡大断面図である。
図２は、積層膜２６内に含まれる３つの電極層３１および３つの絶縁層３２と、積層膜２６内に設けられた１つの柱状部２７とを示している。この柱状部２７内のメモリ絶縁膜３３は、上述のように、積層膜２６の側面に順に形成されたブロック絶縁膜３３ａ、電荷蓄積層３３ｂ、およびトンネル絶縁膜３３ｃを含んでいる。ブロック絶縁膜３３ａは、例えばＳｉＯ２膜である。電荷蓄積層３３ｂは、例えばＳｉＮ膜である。トンネル絶縁膜３３ｃは、例えばＳｉＯ２膜またはＳｉＯＮ膜である。
一方、各電極層３１は、バリアメタル層３１ａと、電極材層３１ｂとを含んでいる。バリアメタル層３１ａは、例えばＴｉＮ膜（チタン窒化膜）である。電極材層３１ｂは、例えばＷ層である。本実施形態の各電極層３１は、図２に示すように、ブロック絶縁膜３９を介して、上部の絶縁層３２の下面、下部の絶縁層３２の上面、およびブロック絶縁膜３３ａの側面に形成されている。ブロック絶縁膜３９は例えば、Ａｌ２Ｏ３膜（アルミニウム酸化膜）であり、ブロック絶縁膜３３ａと共に各メモリセルのブロック絶縁膜として機能する。
図３および図４は、第１実施形態の半導体装置の製造方法を示す断面図である。本実施形態の半導体装置は、後述する回路ウェハＷ１とアレイウェハＷ２とを貼り合わせることで製造される。回路ウェハＷ１は、回路領域１を製造するために用いられ、アレイウェハＷ２は、アレイ領域２を製造するために用いられる。
まず、アレイウェハＷ２用の基板４１を用意する（図３(ａ)）。基板４１は例えば、Ｓｉ基板などの半導体基板である。基板４１は、第１基板の例である。
次に、基板４１上に半導体層４２を形成する（図３(ａ)）。半導体層４２は例えば、アモルファスＳｉ層などのアモルファス半導体層である。本実施形態の半導体層４２は、高濃度の不純物原子を含んでいる。この不純物原子は例えば、Ｈ（水素）原子である。本実施形態の半導体層４２内のＨ原子濃度は、例えば１．０×１０２１／ｃｍ３以上である。この不純物原子は、Ｈ原子以外でもよく、例えばＨｅ（ヘリウム）原子などの希ガス原子でもよい。半導体層４２は、第１膜の例である。
次に、半導体層４２上にキャップ絶縁膜４３を形成する（図３(ｂ)）。キャップ絶縁膜４３は、半導体層４２上に形成された絶縁膜４３ａと、絶縁膜４３ａ上に形成された絶縁膜４３ｂとを含んでいる。絶縁膜４３ａは例えば、ＳｉＯ２膜である。絶縁膜４３ｂは例えば、ＳｉＮ膜である。キャップ絶縁膜４３も、第１膜の例である。
次に、アレイウェハＷ２のレーザーアニールを行う（図３(ｃ)）。これにより、半導体層４２が加熱されて融解（メルト）する。半導体層４２の融解温度は、例えば１３００℃以上である。その後、半導体層４２が結晶化されて半導体層４２ａに変化する（図４(ａ)）。半導体層４２ａは例えば、ポーラスポリＳｉ層などのポーラス半導体層である。本実施形態の半導体層４２は、結晶化の際にポーラス化（多孔質化）されることで、ポリＳｉ層でありかつポーラス層（多孔質層）であるポーラスポリＳｉ層に変化する。
本実施形態のレーザーアニールは、例えばＵＶ光（紫外光）を用いて行われる。これにより、半導体層４２を半導体層４２ａに変化させることが可能となる。ＵＶ光の強度は、例えば０．３～２．０Ｊ／ｃｍ２に設定される。なお、本実施形態のレーザーアニールは、ＵＶ光以外のレーザー光を用いて行われてもよく、例えば可視光の波長以下の波長を有する光を用いて行われてもよい。
本実施形態のポーラス化は、半導体層４２内の不純物原子が集まり、気泡のようなボイド（ポーラス）を多数形成することで生じる。仮に半導体層４２上にキャップ絶縁膜４３が形成されていないと、これらのボイドが、半導体層４２の上面のラフネスを悪化させるおそれがある。本実施形態によれば、半導体層４２上にキャップ絶縁膜４３を形成した後にレーザーアニールを行うことで、半導体層４２の上面のラフネスの悪化を抑制することが可能となる。ＳｉＮ膜の融点はＳｉＯ２膜の融点よりも高いことから、絶縁膜４３ｂ（ＳｉＮ膜）は、ボイドに起因するラフネスの悪化を効果的に抑制することができる。一方、絶縁膜４３ａ（ＳｉＯ２膜）は、レーザー光の反射率を調整するのに効果的である。よって、本実施形態のキャップ絶縁膜４３は、絶縁膜４３ａと絶縁膜４３ｂとを含んでいる。レーザー光の反射率を調整する必要がない場合には、キャップ絶縁膜４３は絶縁膜４３ｂのみを含んでいてもよい。
半導体層４２のポーラス化は例えば、陽極酸化などのウェット処理により行うことも考えられる。しかしながら、ウェット処理は、半導体層４２上にキャップ絶縁膜４３を形成した後に行うことができず、ラフネスの悪化を抑制することができない場合がある。よって、半導体層４２のポーラス化は、レーザーアニールにより行うことが望ましい。
本実施形態のレーザーアニールは、半導体層４２の全体がポーラス化されるように行われるが、代わりに半導体層４２の一部のみがポーラス化されるように行われてもよい。そのため、図４(ａ)に示す工程では、半導体層４２の全体が融解してもよいし、半導体層４２の一部のみが融解してもよい。半導体層４２の一部のみがポーラス化される場合、ポーラス化後の半導体層４２は、ポーラス化された層であるポーラス半導体層（半導体層４２ａ）と、ポータス化されていない層である非ポーラス半導体層とを含むことになる。非ポーラス半導体層は例えば、アモルファスＳｉ層などのアモルファス半導体層である。半導体層４２の一部のみをポーラス化する例については、後述する。
次に、キャップ絶縁膜４３上に絶縁膜４４を形成する（図４(ｂ)）。絶縁膜４４は、例えばＳｉＯ２膜である。
次に、絶縁膜４４上に積層膜２６および層間絶縁膜２１を順に形成する（図４(ｃ)）。積層膜２６および層間絶縁膜２１の詳細は、図１を参照して前述した通りである。図４(ｃ)は、積層膜２６および層間絶縁膜２１の構造を、模式的に示している。図４(ｃ)に示す工程や、その後の工程については、図５～図９を参照して後述する。
図５～図９は、第１実施形態の半導体装置の製造方法の詳細を示す断面図である。
図５(ａ)～図６(ｂ)は、図４(ｂ)および図４(ｃ)に示す工程の詳細を示している。まず、キャップ絶縁膜４３上に絶縁膜４４を形成し、絶縁膜４４上に積層膜２６’を形成する（図５(ａ)）。積層膜２６’は、リプレイス処理により積層膜２６を形成するための膜である。積層膜２６’は、複数の犠牲層３１’と複数の絶縁層３２とを交互に含むように形成される。犠牲層３１’は、例えばＳｉＮ膜である。
次に、積層膜２６’および絶縁膜４４を貫通する複数のメモリホールＨ１を形成し、各メモリホールＨ１内にメモリ絶縁膜３３、チャネル半導体層３４、およびコア絶縁膜３５を順に形成する（図５(ａ)）。その結果、これらのメモリホールＨ１内に、Ｚ方向に延びる複数の柱状部２７が形成される。メモリ絶縁膜３３は、各メモリホールＨ１内にブロック絶縁膜３３ａ、電荷蓄積層３３ｂ、およびトンネル絶縁膜３３ｃを順に形成することで形成される（図２参照）。
次に、積層膜２６’および柱状部２７上に絶縁膜４５を形成する（図５(ａ)）。絶縁膜４５は、例えばＳｉＯ２膜である。
次に、絶縁膜４５および積層膜２６’を貫通するスリット（図示せず）を形成し、スリットを用いたウェットエッチングにより犠牲層３１’を除去する（図５(ｂ)）。その結果、積層膜２６’内の絶縁層３２間に複数の空洞Ｈ２が形成される。
次に、スリットからこれらの空洞Ｈ２内に複数の電極層３１を形成する（図６(ａ)）。その結果、複数の電極層３１と複数の絶縁層３２とを交互に含む積層膜２６が、絶縁膜４４と絶縁膜４５との間に形成される（リプレイス処理）。さらに、基板４１の上方に、上記複数の柱状部２７が積層膜２６を貫通する構造が形成される。なお、各空洞Ｈ２内に電極層３１を形成する際には、各空洞Ｈ２内にブロック絶縁膜３９、バリアメタル層３１ａ、および電極材層３１ｂが順に形成される（図２参照）。
次に、絶縁膜４５を除去し、各柱状部２７内のコア絶縁膜３５の一部を除去し、コア絶縁膜３５の一部が除去された領域にコア半導体層３６を埋め込む（図６(ｂ)）。その結果、各柱状部２７は、メモリ絶縁膜３３、チャネル半導体層３４、コア絶縁膜３５、およびコア半導体層３６を含む構造に加工される。
次に、積層膜２６および柱状部２７上に層間絶縁膜２１、金属パッド２２、ビアプラグ２３、配線層２４、および複数のコンタクトプラグ２５を形成する（図６(ｂ)）。この際、これらのコンタクトプラグ２５は、それぞれ対応する柱状部２７のコア半導体層３６上に形成され、配線層２４、ビアプラグ２３、および金属パッド２２は、これらのコンタクトプラグ２５上に順に形成される。なお、図６(ｂ)は、図４(ｃ)に示す状態と同じ状態を示している。
図７(ａ)は、回路ウェハＷ１とアレイウェハＷ２とを貼り合わせる工程（貼合工程）を示している。図７(ａ)に示す回路ウェハＷ１は、基板１１を用意し、基板１１上にトランジスタ１２、層間絶縁膜１３、複数のコンタクトプラグ１４、配線層１５、ビアプラグ１６、および金属パッド１７を形成することで製造される（図１参照）。この際、トランジスタ１２は基板１１上に形成され、これらのコンタクトプラグ１４は、基板１１上やトランジスタ１２上に形成される。さらに、配線層１５、ビアプラグ１６、および金属パッド１７は、これらのコンタクトプラグ１４上に順に形成される。
次に、アレイウェハＷ２の向きを反転させ、回路ウェハＷ１とアレイウェハＷ２とを機械的圧力により貼り合わせる（図７(ａ)）。その結果、層間絶縁膜１３と層間絶縁膜２１が接着される。次に、回路ウェハＷ１とアレイウェハＷ２とをアニールする（図７(ａ)）。その結果、金属パッド１７と金属パッド２２が接合される。こうして、基板１１と基板４１とが、層間絶縁膜１３、２１、積層膜２６、絶縁膜４４、キャップ絶縁膜４５、半導体層４４ａ、ダミー絶縁膜４３、および半導体層４２ａを挟むように貼り合わされ、基板１１の上方に基板４１が積層される。各金属パッド２２は、対応する金属パッド１７上に配置される。
次に、ブレードやウォータージェットにより、アレイウェハＷ２に対し物理的な力Ｆを加える（図７(ｂ)）。例えば、半導体層４２ａの断面に力Ｆを加える。その結果、半導体層４２ａが破断される。これにより、基板１１と基板４１とを分離することができる（図８(ａ)）。図７(ａ)および図８(ａ)では、半導体層４２ａの断面に力Ｆが加えられ、半導体層４２ａが破断されたため、基板１１と基板４１とが、半導体層４２ａの位置で分離されている。その結果、半導体層４２ａの一部が基板４１の表面に残存しており、半導体層４２ａの残部が基板１１の表面に残存している。さらに、上述のメモリセルアレイやＣＭＯＳ回路も、基板１１の表面に残存している。半導体層４２ａは、基板４１側の部分と、基板１１側の部分とに分割されている。半導体層４２ａは、基板４１を基板１１から分離（剥離）するための分離層（剥離層）として機能する。
本実施形態の半導体層４２ａは、多数のボイドを含むポーラス半導体層であるため、割れやすくなっている。よって、半導体層４２ａに力Ｆを加えることで、半導体層４２ａを破断させることができる。一般に、半導体層４２ａ内の不純物原子の濃度が高いほど、半導体層４２ａ内に生じるボイドの数が多くなり、半導体層４２ａが割れやすくなる。よって、半導体層４２ａ内の不純物原子の濃度は、高く設定することが望ましく、例えば１．０×１０２１／ｃｍ３以上に設定することが望ましい。この不純物原子は例えば、上述のように、Ｈ原子または希ガス原子（例えばＨｅ原子）である。なお、基板１１と基板４１は、半導体層４２ａの代わりにまたは半導体層４２ａと共に、半導体層４２ａ以外の材料（例えばキャップ絶縁膜４３）が破断されることで分離されてもよい。この場合、力Ｆはこの材料に加えられてもよい。
本実施形態では、基板４１を削るのではなく、基板４１を基板１１から剥がすことで、基板１１の上方の基板４１を除去する。これにより、基板４１にダメージが加わることを抑制することが可能となり、基板４１を再利用（リユース）することが可能となる。本実施形態では、基板１１と基板４１とを分離した後、基板４１の表面に残存する半導体層４２ａなどを除去し、基板４１を図７(ａ)に示す貼合工程に再利用する。これにより、何枚もの基板４１を使用する無駄を回避することが可能となる。なお、半導体層４２ａへの力Ｆは、ブレードのように機械的に加えられてもよいし、ウォータージェットのように流体的に加えられてもよいし、その他の態様で加えられてもよい。
次に、基板１１の上方の半導体層４２ａおよびキャップ絶縁膜４３を除去する（図８(ｂ)）。その結果、絶縁膜４４や各柱状部２７が、基板１１の上方に露出する。図８(ｂ)に示す工程は、例えばＣＭＰ（Chemical Mechanical Polishing）またはエッチングにより行われる。図８(ｂ)の工程ではさらに、基板１１をＣＭＰまたはエッチングにより薄膜化してもよい。
次に、絶縁膜４４や、各柱状部２７のメモリ絶縁膜３３の一部を、エッチングにより除去する（図９(ａ)）。メモリ絶縁膜３３の除去される部分は、例えば積層膜２６から露出している部分である。その結果、各柱状部２７のチャネル半導体層３４の一部が、積層膜２６より高い位置において、メモリ絶縁膜３３から露出する。
次に、積層膜２６および柱状部２７上に、半導体層３７、金属層３８、および絶縁膜２９を順に形成する（図９(ｂ)）。その結果、ソース層２８が、各柱状部２７のチャネル半導体層３４上に形成され、各柱状部２７のチャネル半導体層３４に電気的に接続される。
その後、回路ウェハＷ１およびアレイウェハＷ２が複数のチップに切断される。これらのチップは、各チップが回路領域１とアレイ領域２とを含むように切断される。このようにして、図１の半導体装置が製造される。
なお、本実施形態の半導体装置は、図１に示す状態で販売されてもよいし、図６(ｂ)または図７(ａ)に示す状態で販売されてもよい。
図１０は、第１実施形態の変形例の半導体装置の構造を示す断面図である。図１～図９(ｃ)を参照して説明した半導体装置は、図１に示す構造を有する代わりに、図１０に示す構造を有していてもよい。
本変形例の半導体装置は、第１実施形態の半導体装置と同様に、回路領域１と、アレイ領域２とを備えている。回路領域１は、図１に示す構成要素に加え、配線層１５とビアプラグ１６とを電気的に接続している配線層１５’、１５”を備えている。アレイ領域２は、図１に示す構成要素に加え、ビアプラグ２３と配線層２４とを電気的に接続している配線層２４’を備えている。配線層１５’１５”、２４’の各々は、配線層１５や配線層２４と同様に、複数の配線を含んでいる。
図１０は、積層膜２６内の複数のワード線ＷＬ（電極層３１）や、積層膜２６を貫通している複数の柱状部２７や、積層膜２６の階段構造部５１を示している。各ワード線ＷＬは、階段構造部５１にて、コンタクトプラグ５２を介してワード配線層５３と電気的に接続されている。各柱状部２７は、コンタクトプラグ２５を介してビット線ＢＬと電気的に接続されており、かつソース層２８と電気的に接続されている。本変形例のワード配線層５３とビット線ＢＬは、配線層２４に含まれている。
アレイ領域２はさらに、配線層２４上に設けられた複数のビアプラグ６１と、これらのビアプラグ６１や絶縁膜２９上に設けられた金属パッド６２と、金属パッド６２や絶縁膜２９上に設けられたパッシベーション膜６３とを備えている。パッシベーション膜６３は例えば、シリコン酸化膜やシリコン窒化膜などを含む積層絶縁膜であり、金属パッド６２の上面を露出させる開口部Ｐを有している。金属パッド６２は、本変形例の半導体装置の外部接続パッドであり、半田ボール、金属バンプ、ボンディングワイヤなどを介して実装基板や他の装置に接続可能である。
次に、図１１および図１２を参照して、第１実施形態の半導体装置の製造方法と、その比較例の半導体装置の製造方法とを比較する。
図１１は、第１実施形態の比較例の半導体装置の製造方法を示す断面図である。
図１１は、図７(ｂ)に示す工程と同様に、アレイウェハＷ２に対し物理的な力Ｆを加える工程を示している。図１１は、図７(ｂ)と同様に、回路ウェハＷ１内の基板１１、層間絶縁膜１３、および金属パッド１７と、アレイウェハＷ２内の層間絶縁膜２１、金属パッド２２、積層膜２６、基板４１、半導体層４２ａ、およびキャップ絶縁膜４３とを示している。図１１では、トランジスタ１２、配線層１５、配線層２４、柱状部２７、絶縁膜４４などの図示は省略されている。符号Ｓは、回路ウェハＷ１とアレイウェハＷ２との貼合面の位置を示している。
図１１は、基板１１、４１の端部（ベベル）付近の領域を示している。図１１は、基板１１と基板４１との間の領域Ｒ１、Ｒ２と、これらの領域Ｒ１、Ｒ２の間の境界Ｓ１とを示している。領域Ｒ１は、回路ウェハＷ１およびアレイウェハＷ２から複数のチップを製造するための領域であり、有効チップ領域と呼ばれる。よって、領域Ｒ１は、上述のメモリセルアレイやＣＭＯＳ回路を含んでいる。一方、領域Ｒ２は、これらのチップには使用されない領域である。よって、領域Ｒ２は、上述のメモリセルアレイやＣＭＯＳ回路を含んでいない。領域Ｒ１は、基板１１、４１の中心側に位置し、平面視で円に近い形状を有している。領域Ｒ２は、基板１１、４１のエッジ側に位置し、平面視で円環に近い形状を有している。よって、領域Ｒ２は、平面視で領域Ｒ１を環状に包囲している。領域Ｒ１は第１領域の例であり、領域Ｒ２は第２領域の例である。領域Ｒ１、Ｒ２の形状のさらなる詳細については、図１４を参照して後述する。
図１１はさらに、符号Ｋで示すように、積層膜２６の表面等に形成された絶縁膜を示している。この絶縁膜の一部は、金属パッド１７を含む層間絶縁膜１３と、金属パッド２２を含む層間絶縁膜２１との間に入り込んでいる。図１１では、領域Ｒ１内の各金属パッド２２が、対応する金属パッド１７上に配置され、対応する金属パッド１７と接しており、領域Ｒ２内の各金属パッド２２が、上記の絶縁膜上に配置され、対応する金属パッド１７とは接していない。
具体的には、領域Ｒ１内の各金属パッド１７や各金属パッド２２は、上述のメモリセルアレイやＣＭＯＳ回路などのデバイスと電気的に接続されており、電気的にフローティングにはなっていない。領域Ｒ１内の金属パッド１７、２２は、回路ウェハＷ１とアレイウェハＷ２とを電気的に接続するために配置されている。一方、領域Ｒ２内の各金属パッド１７や各金属パッド２２は、上述のメモリセルアレイやＣＭＯＳ回路などのデバイスとは電気的に接続されておらず、電気的にフローティングになっている。
符号Ｅは、回路ウェハＷ１とアレイウェハＷ２との貼合面のエッジを示している。図１１では、回路ウェハＷ１とアレイウェハＷ２との貼合面が、基板１１、４１の中心付近からこのエッジＥまで拡がっている。エッジＥの形状は、平面視で円に近い形状となっている。エッジＥは、領域Ｒ２内に位置している。
本比較例では、図１１に示す段階より前の段階で、半導体層４２の一部を半導体層４２ａに変化させ、半導体層４２の残りの部分を半導体層４２ｂとして残存させる。半導体層４２ａは例えば、ポーラスポリＳｉ層などのポーラス半導体層である。半導体層４２ｂは例えば、アモルファスＳｉ層などのアモルファス半導体層である。本比較例では、上述のレーザーアニール（図３(ｃ)を参照）を行うことで、半導体層４２内に、ポーラス層である半導体層４２ａと、非ポーラス層である半導体層４２ｂとを形成する。本比較例では、半導体層４２ａが領域Ｒ１内のみに形成され、半導体層４２ｂが領域Ｒ１、Ｒ２内に形成されている。
図１１では、アレイウェハＷ２に力Ｆを加えることで、基板１１と基板４１とが分離面Ｓ２に沿って分離されている。分離面Ｓ２は、基板１１と基板４１とが分離される際の基板１１側と基板４１側との境界面であり、領域Ｒ１、Ｒ２内に生じた亀裂（クラック）に相当する。図１１の領域Ｒ１では、半導体層４２ａ内に分離面Ｓ２が形成され、層間絶縁膜１３、層間絶縁膜２１、積層膜２６などが基板１１側に残存している。よって、メモリセルアレイやＣＭＯＳ回路が基板１１側に残存し、基板１１側に残存したメモリセルアレイやＣＭＯＳ回路から図１の半導体装置が製造される。
しかしながら、図１１に示す分離面Ｓ２は、領域Ｒ１内の積層膜２６内にも形成されている。これは、領域Ｒ１から製造されるチップの歩留まりを低下させるおそれがある。そのため、領域Ｒ１内の積層膜２６内に分離面Ｓ２が形成されることは抑制することが望ましい。
図１２は、第１実施形態の半導体装置を示す断面図である。
図１２は、図７(ｂ)に示す工程、すなわち、アレイウェハＷ２に対し物理的な力Ｆを加える工程における半導体装置の構造を示している。図１２は、図７(ｂ)と同様に、回路ウェハＷ１内の基板１１、層間絶縁膜１３、および金属パッド１７と、アレイウェハＷ２内の層間絶縁膜２１、金属パッド２２、積層膜２６、基板４１、半導体層４２ａ、およびキャップ絶縁膜４３とを示している。図１２では、トランジスタ１２、配線層１５、配線層２４、柱状部２７、絶縁膜４４などの図示は省略されている。
図１２に示す構造では、半導体層４２ａが領域Ｒ１、Ｒ２内に形成され、半導体層４２ｂが領域Ｒ２内のみに形成されている。図１２に示す半導体層４２ａは、基板１１、４１の中心に対し、回路ウェハＷ１とアレイウェハＷ２との貼合面の外側まで形成されている。そのため、図１２では、半導体層４２ａの左端が、回路ウェハＷ１とアレイウェハＷ２との貼合面の左端（エッジＥ）よりも左側に位置している。
本実施形態の半導体層４２ａは、多数のボイドを含むポーラス半導体層であるため、割れやすくなっている。よって、半導体層４２ａが領域Ｒ１、Ｒ２内に形成されていると、分離面Ｓ２が領域Ｒ１および領域Ｒ２の両方で半導体層４２ａ内に形成されやすい。これにより、領域Ｒ１内の積層膜２６内に分離面Ｓ２が形成されることを抑制することが可能となる。図１２では、領域Ｒ２内の分離面Ｓ２は、半導体層４２ａ内だけでなく積層膜２６内にも形成されているが、領域Ｒ１内の分離面Ｓ２は、半導体層４２ａ内のみに形成されている。なお、領域Ｒ１内の分離面Ｓ２は、積層膜２６内に形成されなければ、部分的にキャップ絶縁膜４３内にも形成されてもよい。
図１２に示すアレイウェハＷ２はさらに、領域Ｒ２内に形成されたクラックストッパ層７１を備えている。クラックストッパ層７１は、クラックストッパ層７１の位置より内側にクラックが生じることを抑制するための層である。よって、図１２に示す分離面Ｓ２は、クラックストッパ層７１より内側の積層膜２６内などには形成されておらず、クラックストッパ層７１を迂回するように領域Ｒ２内を拡がっている。本実施形態のクラックストッパ層７１は、層間絶縁膜２１、積層膜２６、およびキャップ絶縁膜４３内に形成されており、基板１１、４１の表面に垂直な方向であるＺ方向に平行に延びている。クラックストッパ層７１は例えば、回路ウェハＷ１とアレイウェハＷ２とを貼り合わせる前にアレイウェハＷ２内に形成される。クラックストッパ層７１は、第１層の例である。
クラックストッパ層７１は、クラックストッパ層７１の位置より内側にクラックが生じることを抑制するために、硬い材料で形成することが望ましい。クラックストッパ層７１は、例えば金属層である。クラックストッパ層７１は、領域Ｒ１内のガードリングと同様に、アレイウェハＷ２内の配線層（例えば配線層２４など）を形成する際に当該配線層の金属材料で当該配線層と同時に形成してもよい。図１２に示すクラックストッパ層７１のＸＺ断面形状は、台形となっているが、その他の形状（例えば長方形や三角形）となっていてもよい。
本実施形態では、半導体層４２ａが領域Ｒ１、Ｒ２内に形成され、クラックストッパ層７１が領域Ｒ２内に形成されている。よって、領域Ｒ２内の分離面Ｓ２が半導体層４２ａ内に形成されやすくなり、その結果、分離面Ｓ２が領域Ｒ２から領域Ｒ１まで半導体層４２ａ内に形成されやすくなる。これにより、領域Ｒ１内の積層膜２６内に分離面Ｓ２が形成されることを、より効果的に抑制することが可能となる。
図１２に示す半導体層４２ａは、基板１１、４１の中心に対し、クラックストッパ層７１の外側まで形成されている。そのため、図１２では、半導体層４２ａの左端が、クラックストッパ層７１の左端よりも左側に位置している。これにより、クラックストッパ層７１付近のクラックを半導体層４２ａの方向に誘導することが可能となる。
図１２に示す半導体層４２ａは、図３(ｃ)および図４(ａ)に示す工程で、半導体層４２の一部を半導体層４２ａに変化させ、半導体層４２の残りの部分を半導体層４２ｂとして残存させることで形成される。この際、半導体層４２の全体を半導体層４２ａに変化させることで、半導体層４２を半導体層４２ｂとして残存させなくてもよい。この場合にも、領域Ｒ１内の積層膜２６内に分離面Ｓ２が形成されることを抑制することが可能となる。しかしながら、半導体層４２の全体を半導体層４２ａに変化させると、アレイウェハＷ２を保持する装置が半導体層４２ａやその付近に接触して半導体層４２ａが損傷を受けるおそれがある。理由は、半導体層４２ａは割れやすいためである。一方、半導体層４２を半導体層４２ｂとして残存させておけば、半導体層４２ｂは割れにくいため、このような損傷を抑制することが可能となる。
なお、アレイウェハＷ２への力Ｆは、上述のように、ブレードのように機械的に加えられてもよいし、ウォータージェットのように流体的に加えられてもよいし、その他の態様で加えられてもよい。また、力Ｆは、分離面Ｓ２を形成することが可能であれば、積層膜２６や、キャップ絶縁膜４３や、半導体層４２ａ、４２ｂや、符号Ｋで示す絶縁膜（図１１を参照）など、アレイウェハＷ２のどの部分に加えられてもよい。また、力Ｆは、分離面Ｓ２を形成することが可能であれば、回路ウェハＷ１の部分（例えば層間絶縁膜１３）に加えられてもよい。
図１２は、領域Ｒ１、Ｒ２を示しているのに対し、上述の図１～図１０は、領域Ｒ１の一部を示している。領域Ｒ１、Ｒ２のさらなる詳細については、図１４を参照して後述する。
図１３は、第１実施形態の変形例の半導体装置の製造方法を示す断面図である。
図１３も、図７(ｂ)に示す工程、すなわち、アレイウェハＷ２に対し物理的な力Ｆを加える工程を示している。図１３に示す構造は、図１２に示す構造とおおむね同じである。ただし、図１３に示すクラックストッパ層７１は、Ｚ方向に対して傾斜した方向に延びている。また、図１３に示すクラックストッパ層７１のＸＹ断面形状は、平行四辺形となっている。このように、クラックストッパ層７１は、様々な態様で実装可能である。
図１４は、第１実施形態の半導体装置の製造方法を示す平面図である。
図１４(ａ)は、図１２に示す回路ウェハＷ１の輪郭、ノッチ、および中心（Ｃ）の位置を示している。回路ウェハＷ１とアレイウェハＷ２は、平面視において、これらの輪郭、ノッチ、および中心の位置が略同じになるように貼り合わされている。よって、アレイウェハＷ２の輪郭、ノッチ、および中心の位置はそれぞれ、平面視において、回路ウェハＷ１の輪郭、ノッチ、および中心の位置と略同じである。
図１４(ａ)はさらに、回路ウェハＷ１とアレイウェハＷ２との間の複数の領域Ｒａと、これらの領域Ｒａ間の領域Ｒｂとを示している。各領域Ｒａは、１つ分のチップのサイズを有する領域である。図１４(ａ)にて斜線ハッチングで示す領域が、１つ分の領域Ｒａを表している。領域Ｒｂは、回路ウェハＷ１およびアレイウェハＷ２を複数のチップに切断するためのスクライブ領域（ダイシング領域）である。領域Ｒｂは、Ｘ方向に延びる複数本のスクライブラインと、Ｙ方向に延びる複数本のスクライブラインとを含む形状を有している。
図１４(ａ)はさらに、アレイウェハＷ２内に設けられたクラックストッパ層７１の位置を示している。図１４(ａ)に示すクラックストッパ層７１は、平面視で環状の形状を有しており、アレイウェハＷ２の輪郭に沿って円周方向に延びている。力Ｆは、アレイウェハＷ２の断面のどの位置に加えられてもよいが、図１４(ａ)ではアレイウェハＷ２の右上の位置に加えられている。
図１４(ａ)はさらに、上述の領域Ｒ１、Ｒ２を示している。領域Ｒ２は、ドットハッチングが付された領域（ただし、平面視で回路ウェハＷ１およびアレイウェハＷ２の外側にある領域は除く）として示されており、領域Ｒ１は、ドットハッチングが付されていない領域として示されている。領域Ｒ１は、回路ウェハＷ１およびアレイウェハＷ２から複数のチップを製造するための領域である（有効チップ領域）。領域Ｒ２は、これらのチップには使用されない領域である。
図１４(ａ)に示す領域Ｒ１は、６６個の領域Ｒａと、これらの領域Ｒａ間の領域Ｒｂとを含んでいる。図１４(ｂ)に示す領域Ｒ２は、その他の領域Ｒａと、これらの領域Ｒａ間の領域Ｒｂとを含んでいる。領域Ｒ１は、ウェハＷ１、Ｗ２（基板１１、４１）の中心Ｃ側に位置し、平面視で円に近い形状を有している。領域Ｒ２は、ウェハＷ１、Ｗ２（基板１１、４１）のエッジ側に位置し、平面視で円環に近い形状を有している。よって、領域Ｒ２は、平面視で領域Ｒ１を環状に包囲している。なお、領域Ｒ１内の領域Ｒａの個数は６６個以外でもよい。
図１４(ａ)では、クラックストッパ層７１が、領域Ｒ１を環状に包囲するように、領域Ｒ２内に形成されている。これにより、領域Ｒ１内の積層膜２６内にクラックが生じることを、クラックストッパ層７１により効果的に抑制することが可能となる。
回路ウェハＷ１およびアレイウェハＷ２は、各領域Ｒａ内にガードリングを備えていてもよい。ガードリングは、各領域Ｒａの輪郭に沿って設けられるリングであり、チップ内への水の侵入や、チップ内の膜同士の剥がれを防止するために設けられる。ガードリングは例えば、回路ウェハＷ１およびアレイウェハＷ２内の配線層（例えば配線層１５、２４など）を形成する際に当該配線層の金属材料で当該配線層と同時に形成される。本実施形態のクラックストッパ層７１は、ガードリングと同様に、当該配線層の金属材料で当該配線層と同時に形成されてもよい。
なお、クラックストッパ層７１は、図１４(ａ)に示す形状の代わりに、図１４(ｂ)に示す形状を有していてもよい。図１４(ｂ)に示すクラックストッパ層７１は、平面視で非環状の形状を有しており、具体的には、力Ｆを加える位置付近のみに形成されている。領域Ｒ１内の積層膜２６内へのクラックは、力Ｆを加える位置付近で生じやすい。そのため、図１４(ｂ)に示す形状のクラックストッパ層７１でも、領域Ｒ１内の積層膜２６内にクラックが生じることを効果的に抑制することが可能となる。
図１５は、第１実施形態の半導体装置の製造方法の詳細を示す断面図である。
図１５(ａ)は、図４(ｂ)に示すアレイウェハＷ２を示している。図１５(ａ)では、層間絶縁膜２１、積層膜２６、絶縁膜４４、キャップ絶縁膜４３内に開口部Ｈａを形成する。次に、開口部Ｈａ内にクラックストッパ層７１を形成する（図１５(ｂ)）。このようにして、アレイウェハＷ２内にクラックストッパ層７１が形成される。その後、アレイウェハＷ２は回路ウェハＷ１と貼り合わされる。
なお、図１４(ａ)に示すクラックストッパ層７１を形成する際には、環状の形状を有する開口部Ｈａが形成される。一方、図１４(ｂ)に示すクラックストッパ層７１を形成する際には、非環状の形状を有する開口部Ｈａが形成される。
以上のように、本実施形態の半導体層４２ａ（ポーラス層）は、領域Ｒ１、Ｒ２内に形成される。よって、本実施形態によれば、例えば領域Ｒ１内の積層膜２６内に分離面Ｓ２が形成されることを抑制することが可能となるなど、貼合後の基板１１および基板４１を好適に分離することが可能となる。これにより、基板１１と分離された基板４１を再利用することが可能となる。
また、本実施形態の基板１１および基板４１は、領域Ｒ２内にクラックストッパ層７１が設けられた状態で分離される。よって、本実施形態によれば、分離面Ｓ２が形成される位置を制限することで、貼合後の基板１１および基板４１をより好適に分離することが可能となる。
（第２実施形態）
図１６は、第２実施形態の半導体装置を示す断面図である。
図１６は、図１１～図１３と同様に、図７(ｂ)に示す工程、すなわち、アレイウェハＷ２に対し物理的な力Ｆを加える工程における半導体装置の構造を示している。図１６に示す構造は、図１２に示す構造と比べて、クラックストッパ層７１の代わりにエアギャップ７２を備えている。エアギャップ７２は例えば、回路ウェハＷ１とアレイウェハＷ２とを貼り合わせる前にアレイウェハＷ２内に形成される。
図１６に示すエアギャップ７２は、領域Ｒ２内の半導体層４２ａ内に形成されており、半導体層４２ａを貫通している。エアギャップ７２は、アレイウェハＷ２内にクラックが生じる起点となる。そのため、基板１１と基板４１とが分離面Ｓ２に沿って分離される際に、分離面Ｓ２が、図１６に示すようにエアギャップ７２を通過しやすくなる。よって、本実施形態によれば、領域Ｒ２内の半導体層４２ａ内にエアギャップ７２を形成することで、エアギャップ７２を通過する分離面Ｓ２を形成し、分離面Ｓ２を領域Ｒ２内の半導体層４２ａ内に形成することが可能となる。これにより、領域Ｒ１内の積層膜２６内に分離面Ｓ２が形成されることを抑制することが可能となる。
図１７は、第２実施形態の変形例の半導体装置の製造方法を示す断面図である。
図１７も、図７(ｂ)に示す工程、すなわち、アレイウェハＷ２に対し物理的な力Ｆを加える工程を示している。図１７に示す構造は、図１６に示す構造とおおむね同じである。ただし、図１７に示すエアギャップ７２は、領域Ｒ２内でキャップ絶縁膜４３、積層膜２６、および層間絶縁膜２１を貫通するように形成されている。これにより、領域Ｒ１内の積層膜２６内に分離面Ｓ２が形成されることを抑制することが可能となる。
なお、図１７に示すエアギャップ７２はさらに、半導体層４２ａを貫通するまたは貫通しないように、半導体層４２ａ内に形成されていてもよい。
図１８は、第２実施形態の別の変形例の半導体装置の製造方法を示す断面図である。
図１８も、図７(ｂ)に示す工程、すなわち、アレイウェハＷ２に対し物理的な力Ｆを加える工程を示している。図１８に示す構造は、図１６に示す構造とおおむね同じである。ただし、図１８に示すエアギャップ７２は、領域Ｒ２内で半導体層４２ａを貫通しないように半導体層４２ａ内に形成されている。これにより、領域Ｒ１内の積層膜２６内に分離面Ｓ２が形成されることを抑制することが可能となる。
図１８に示すエアギャップ７２の厚さは、例えば半導体層４２ａの厚さの５０％以上である。ただし、エアギャップ７２の厚さは、その他の値でもよい。図１８に示すエアギャップ７２は、半導体層４２ａの表面に設けられた凹部に相当する。
図１９は、第２実施形態の別の変形例の半導体装置の製造方法を示す断面図である。
図１９は、図７(ｂ)に示す工程、すなわち、アレイウェハＷ２に対し物理的な力Ｆを加える工程を示している。図１９に示す構造は、図１６に示す構造とおおむね同じである。ただし、図１９に示すアレイウェハＷ２は、エアギャップ７２の代わりにレーザー吸収層７３を備えている。レーザー吸収層７３は、回路ウェハＷ１とアレイウェハＷ２とを貼り合わせる前にアレイウェハＷ２内に形成される。レーザー吸収層７３は、第２層の例である。
図１９に示すレーザー吸収層７３は、領域Ｒ２内の半導体層４２ａおよびキャップ絶縁膜４３内に形成されており、より詳細には、半導体層４２ａを貫通しており、かつキャップ絶縁膜４３は貫通していない。レーザー吸収層７３にレーザーＬを照射すると、レーザー吸収層７３がレーザーＬを吸収し、レーザーＬを照射されたレーザー吸収層７３が発熱し（アブレーション）、この熱により半導体層４２ａに応力が掛かる。その結果、基板１１と基板４１とが分離面Ｓ２に沿って分離される際に、分離面Ｓ２が、図１９に示すようにエアギャップ７２を通過しやすくなる。
よって、図１９に示すアレイウェハＷ２に力Ｆを加える際には、事前に図１９に示すようにレーザー吸収層７３にレーザーＬを照射する。レーザーＬは、基板４１の裏面側から基板４１を介してレーザー吸収層７３に照射される。そのため、レーザーＬの波長は、基板４１を透過する値に設定される。レーザー吸収層７３は例えば、ＳｉＯ２膜またはＳｉＮ膜である。レーザーＬは例えば、ＣＯ２レーザーである。
本変形例によれば、領域Ｒ２内の半導体層４２ａ内にレーザー吸収層７３を形成することで、レーザー吸収層７３を通過する分離面Ｓ２を形成し、分離面Ｓ２を領域Ｒ２内の半導体層４２ａ内に形成することが可能となる。これにより、領域Ｒ１内の積層膜２６内に分離面Ｓ２が形成されることを抑制することが可能となる。
図２０は、第２実施形態の半導体装置の製造方法を示す平面図である。
図２０(ａ)は、上述の図１４(ａ)に対応している。ただし、図２０(ａ)は、環状のクラックストッパ層７１の代わりに、環状のエアギャップ７２を示している。図２０(ａ)では、エアギャップ７２が、領域Ｒ１を環状に包囲するように、領域Ｒ２内に形成されている。これにより、領域Ｒ１内の積層膜２６内にクラックが生じることを、エアギャップ７２により効果的に抑制することが可能となる。
なお、エアギャップ７２は、図２０(ａ)に示す形状の代わりに、図２０(ｂ)に示す形状を有していてもよい。図２０(ｂ)に示すエアギャップ７２は、平面視で非環状の形状を有しており、具体的には、力Ｆを加える位置付近のみに形成されている。領域Ｒ１内の積層膜２６内へのクラックは、力Ｆを加える位置付近で生じやすい。そのため、図２０(ｂ)に示す形状のエアギャップ７２でも、領域Ｒ１内の積層膜２６内にクラックが生じることを効果的に抑制することが可能となる。
また、図２０(ａ)および図２０(ｂ)に示すエアギャップ７２の位置には、エアギャップ７２の代わりにレーザー吸収層７３を設けてもよい。
図２１は、第２実施形態の半導体装置の製造方法の詳細を示す断面図である。
図２１(ａ)は、図３(ｂ)に示すアレイウェハＷ２を示している。ただし、図２１(ａ)においては、半導体層４２上にキャップ絶縁膜４３を形成する前に、半導体層４２内に開口部Ｈｂを形成し、開口部Ｈｂ内に犠牲層８１を形成する。犠牲層８１は例えば、レーザーアニールにより除去可能なレジスト膜である。
図２１(ｂ)は、図３(ｃ)および図４(ａ)に示すレーザーアニールを示している。ただし、図２１(ｂ)においては、半導体層４２がレーザーアニールにより半導体層４２ａに変化するだけでなく、犠牲層８１がレーザーアニールにより除去される。その結果、半導体層４２ａ内にエアギャップ７２が形成される。その後、アレイウェハＷ２は、図４(ｂ)および図４(ｃ)に示す工程後に、回路ウェハＷ１と貼り合わされる。
なお、図２０(ａ)に示すエアギャップ７２を形成する際には、環状の形状を有する開口部Ｈｂが形成される。一方、図２０(ｂ)に示すエアギャップ７２を形成する際には、非環状の形状を有する開口部Ｈｂが形成される。
また、本方法で形成されるエアギャップ７２は、図１６に示す形状を有する代わりに、図１７または図１８に示す形状を有していてもよい。また、犠牲層８１は、レジスト膜以外でもよく、例えばＮＳＧ（Non-doped Silicate Glass）膜でもよい。また、エアギャップ７２は、図５(ｂ)に示す空洞Ｈ２を形成する方法と同様の方法で形成されてもよい。
図２２は、第２実施形態の変形例の半導体装置の製造方法の詳細を示す断面図である。
図２２(ａ)は、図３(ｂ)に示すアレイウェハＷ２を示している。ただし、図２２(ａ)においては、絶縁膜４３ａ上に絶縁膜４３ｂを形成する前に、半導体層４２および絶縁膜４３ａ内に開口部Ｈｃを形成し、開口部Ｈｃ内にレーザー吸収層７３を形成する。開口部Ｈｃは、絶縁膜４３ａを貫通するように形成されてもよいし、絶縁膜４３ａを貫通しないように形成されてもよい。
図２２(ｂ)も、図３(ｂ)に示すアレイウェハＷ２を示しているが、図２２(ａ)に示す工程の後に行われる工程を示している。図２２(ｂ)においては、レーザー吸収層７３の形成後に、絶縁膜４３ａ上に絶縁膜４３ｂを形成している。その後、アレイウェハＷ２は、図３(ｃ)～図４(ｃ)に示す工程後に、回路ウェハＷ１と貼り合わされる。
なお、図２０(ａ)に示すエアギャップ７２と同様のレーザー吸収層７３を形成する際には、環状の形状を有する開口部Ｈｃが形成される。一方、図２０(ｂ)に示すエアギャップ７２と同様のレーザー吸収層７３を形成する際には、非環状の形状を有する開口部Ｈｃが形成される。
本実施形態の半導体層４２ａ（ポーラス層）は、第１実施形態の半導体層４２ａと同様に、領域Ｒ１、Ｒ２内に形成される。よって、本実施形態によれば、例えば領域Ｒ１内の積層膜２６内に分離面Ｓ２が形成されることを抑制することが可能となるなど、貼合後の基板１１および基板４１を好適に分離することが可能となる。これにより、基板１１と分離された基板４１を再利用することが可能となる。
また、本実施形態の基板１１および基板４１は、領域Ｒ２内にエアギャップ７２またはレーザー吸収層７３が設けられた状態で分離される。よって、本実施形態によれば、分離面Ｓ２が形成される位置を制限することで、貼合後の基板１１および基板４１をより好適に分離することが可能となる。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：回路領域、２：アレイ領域、
１１：基板、１２：トランジスタ、１２ａ：ゲート絶縁膜、１２ｂ：ゲート電極、
１３：層間絶縁膜、１４：コンタクトプラグ、１５：配線層、１５’：配線層、
１５”：配線層、１６：ビアプラグ、１７：金属パッド、
２１：層間絶縁膜、２２：金属パッド、２３：ビアプラグ、２４：配線層、
２４’：配線層、２５：コンタクトプラグ、２６：積層膜、２６’：積層膜、
２７：柱状部、２８：ソース層、２９：絶縁膜、
３１：電極層、３１ａ：バリアメタル層、３１ｂ：電極材層、
３１’：犠牲層、３２：絶縁層、３３：メモリ絶縁膜、
３３ａ：ブロック絶縁膜、３３ｂ：電荷蓄積層、３３ｃ：トンネル絶縁膜、
３４：チャネル半導体層、３５：コア絶縁膜、３６：コア半導体層、
３７：半導体層、３８：金属層、３９：ブロック絶縁膜、
４１：基板、４２：半導体層、４２ａ：半導体層、
４２ｂ：半導体層、４３：キャップ絶縁膜、４３ａ：絶縁膜、
４３ｂ：絶縁膜、４４：絶縁膜、４５：絶縁膜、
５１：階段構造部、５２：コンタクトプラグ、５３：ワード配線層、
６１：ビアプラグ、６２：金属パッド、６３：パッシベーション膜、
７１：クラックストッパ層、７２：エアギャップ、７３：レーザー吸収層、
８１：犠牲層

Claims (20)

  1. 第１基板上に、半導体層を含む第１膜を形成し、
    前記半導体層内にポーラス層を形成し、
    前記第１膜上に、第１デバイスを含む第２膜を形成し、
    第２基板上に、第２デバイスを含む第３膜を形成し、
    前記第１デバイスと前記第２デバイスとが、前記第１基板と前記第２基板との間の第１領域内に位置し、前記ポーラス層が、前記第１基板と前記第２基板との間の前記第１領域および第２領域内に位置するように、前記第１基板と前記第２基板とを貼り合わせる、
    ことを含む半導体装置の製造方法。
  2. 前記第１領域および前記第２領域内の前記第１膜内に、前記第１基板側と前記第２基板側との分離面が形成されるように、前記第１基板と前記第２基板とを分離することをさらに含む、請求項１に記載の半導体装置の製造方法。
  3. 前記ポーラス層は、前記第１基板の中心に対し、前記第１基板と前記第２基板との貼合面より外側まで形成される、請求項１に記載の半導体装置の製造方法。
  4. 前記ポーラス層は、前記半導体層内に非ポーラス層が残存するように形成される、請求項１に記載の半導体装置の製造方法。
  5. 前記第１基板と前記第２基板は、前記非ポーラス層が前記第２領域内に位置するように貼り合わされる、請求項４に記載の半導体装置の製造方法。
  6. 前記第１基板と前記第２基板とを貼り合わせる前に、前記第１膜および前記第２膜内に第１層を形成することをさらに含み、
    前記第１基板と前記第２基板は、前記第１層が前記第２領域内に位置するように貼り合わされ、かつ、前記第１層内に前記第１基板側と前記第２基板側との分離面が形成されないように分離される、請求項１に記載の半導体装置の製造方法。
  7. 前記ポーラス層は、前記第１基板の中心に対し、前記第１層より外側まで形成される、請求項６に記載の半導体装置の製造方法。
  8. 前記第１層は、前記第１基板の表面に対し垂直な方向に、または前記第１基板の表面に対し傾斜した方向に延びるように形成される、請求項６に記載の半導体装置の製造方法。
  9. 前記第１層は、平面視で環状または非環状の形状を有するように形成される、請求項６に記載の半導体装置の製造方法。
  10. 前記第１基板と前記第２基板とを貼り合わせる前に、前記第１膜内にエアギャップを形成することをさらに含み、
    前記第１基板と前記第２基板は、前記エアギャップが前記第２領域内に位置するように貼り合わされ、かつ、前記第１基板側と前記第２基板側との分離面が前記エアギャップを通過するように分離される、請求項１に記載の半導体装置の製造方法。
  11. 前記エアギャップは、前記ポーラス層内に形成される、または、前記第１膜および前記第２膜内に形成される、または、前記ポーラス層を貫通しないように形成される、請求項１０に記載の半導体装置の製造方法。
  12. 前記第１基板と前記第２基板とを貼り合わせる前に、前記第１膜内に第２層を形成することをさらに含み、
    前記第１基板と前記第２基板は、前記第２層が前記第２領域内に位置するように貼り合わされ、かつ、前記第２層にレーザーを吸収させた後に分離される、請求項１に記載の半導体装置の製造方法。
  13. 前記第２層は、前記ポーラス層内に形成される、請求項１２に記載の半導体装置の製造方法。
  14. 前記第１基板と前記第２基板は、前記第１膜、前記第２膜、または前記第３膜に物理的な力を加えることで分離される、請求項１に記載の半導体装置の製造方法。
  15. 前記第１領域は、複数のチップを製造するための領域であり、
    前記第２領域は、平面視で前記第１領域を環状に包囲する領域である、
    請求項１に記載の半導体装置の製造方法。
  16. 前記第１基板と前記第２基板とを貼り合わせる前に、前記第２膜および前記第３膜内にそれぞれ、複数の第１パッドおよび複数の第２パッドを形成することをさらに含み、
    前記第１基板と前記第２基板は、前記第１領域内で前記第１パッドが前記第２パッド上に配置されるように貼り合わされ、
    前記第２領域内の前記第１および第２パッドは、電気的にフローティングになるように形成される、
    請求項１に記載の半導体装置の製造方法。
  17. 第１基板上に、半導体層を含む膜を形成し、
    前記半導体層内にポーラス層を形成し、
    前記第１基板と第２基板との間のデバイスが、前記第１基板と前記第２基板との間の第１領域内に位置し、前記ポーラス層が、前記第１基板と前記第２基板との間の前記第１領域および第２領域内に位置するように、前記第１基板と前記第２基板とを貼り合わせ、
    前記第１領域および前記第２領域内の前記膜内に、前記第１基板側と前記第２基板側との分離面が形成されるように、前記第１基板と前記第２基板とを分離する、
    ことを含む基板の分離方法。
  18. 前記第２基板と分離された前記第１基板を再利用する、請求項１７に記載の基板の分離方法。
  19. 第１基板と、
    前記第１基板上に設けられ、半導体層を含む第１膜と、
    前記第１膜上に設けられ、第１デバイスを含む第２膜とを備え、
    前記第１デバイスは、前記第１基板上の第１領域内に位置し、
    前記半導体層内のポーラス層は、前記第１基板上の前記第１領域および第２領域内に位置する、半導体装置。
  20. 前記半導体層内の非ポーラス層は、前記第１基板上の前記第２領域内に位置する、請求項１９に記載の半導体装置。
JP2022040674A 2022-03-15 2022-03-15 半導体装置、半導体装置の製造方法、および基板の分離方法 Pending JP2023135451A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2022040674A JP2023135451A (ja) 2022-03-15 2022-03-15 半導体装置、半導体装置の製造方法、および基板の分離方法
TW111129981A TWI846006B (zh) 2022-03-15 2022-08-10 半導體裝置及其製造方法
CN202210987759.8A CN116798958A (zh) 2022-03-15 2022-08-17 半导体装置及其制造方法
US17/931,569 US20230301080A1 (en) 2022-03-15 2022-09-13 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2022040674A JP2023135451A (ja) 2022-03-15 2022-03-15 半導体装置、半導体装置の製造方法、および基板の分離方法

Publications (1)

Publication Number Publication Date
JP2023135451A true JP2023135451A (ja) 2023-09-28

Family

ID=88033427

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022040674A Pending JP2023135451A (ja) 2022-03-15 2022-03-15 半導体装置、半導体装置の製造方法、および基板の分離方法

Country Status (3)

Country Link
US (1) US20230301080A1 (ja)
JP (1) JP2023135451A (ja)
CN (1) CN116798958A (ja)

Also Published As

Publication number Publication date
US20230301080A1 (en) 2023-09-21
TW202338940A (zh) 2023-10-01
CN116798958A (zh) 2023-09-22

Similar Documents

Publication Publication Date Title
JP4773307B2 (ja) 半導体装置の製造方法
JP2006253402A (ja) 半導体装置の製造方法
JP2020150037A (ja) 半導体装置およびその製造方法
JP2022045192A (ja) 半導体装置およびその製造方法
CN112420647B (zh) 半导体装置及其制造方法
US11532589B2 (en) Semiconductor wafer and method of manufacturing the same
JP2021048249A (ja) 半導体装置およびその製造方法
CN215220707U (zh) 半导体装置
JP2018160522A (ja) 半導体装置およびその製造方法
CN112530881A (zh) 半导体装置及其制造方法
JP2021136271A (ja) 半導体装置およびその製造方法
TWI821869B (zh) 半導體裝置及其製造方法
JP2023135451A (ja) 半導体装置、半導体装置の製造方法、および基板の分離方法
TWI846006B (zh) 半導體裝置及其製造方法
TWI795705B (zh) 半導體裝置、半導體裝置之製造方法及基板之再利用方法
US20220406739A1 (en) Semiconductor device and method of manufacturing the same
TWI795109B (zh) 半導體裝置、半導體裝置之製造方法及基板之再利用方法
TWI717768B (zh) 半導體裝置之製造方法及半導體裝置
US20230082971A1 (en) Semiconductor device and method for manufacturing the same
TWI837690B (zh) 半導體裝置及半導體製造裝置
JP2023137395A (ja) 半導体装置及び半導体製造装置
JP2023040988A (ja) 半導体装置およびその製造方法
JP2024083024A (ja) 半導体装置
CN115763347A (zh) 制造半导体器件结构的方法
JP2664924B2 (ja) 半導体装置の製造方法