JP2020150037A - 半導体装置およびその製造方法 - Google Patents

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insulating film
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飯島 純
Jun Iijima
純 飯島
田上 政由
Masayoshi Tagami
政由 田上
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Kioxia Corp
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Abstract

【課題】貼合技術を用いた半導体装置におけるボンディングパッドの配置や配線をより好適な態様とすることが可能な半導体装置およびその製造方法を提供する。【解決手段】一の実施形態によれば、半導体装置は、第1基板と、前記第1基板上に設けられた制御回路と、前記制御回路の上方に設けられ、前記制御回路に電気的に接続された第1パッドと、を有する第1チップを備える。前記装置はさらに、前記第1パッド上に設けられる第2パッドと、前記第2パッドの上方に設けられ、第1方向に延び、前記第1方向に直交する断面における径が前記第1基板から離れるほど大きくなる部分を含むプラグと、前記プラグ上に設けられ、前記第1方向に交差し、前記プラグにより前記第2パッドと電気的に接続されたボンディングパッドと、を有する第2チップを備える。【選択図】図3

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
ウェハ同士を貼り合わせる貼合技術を用いた半導体装置において、ボンディングパッドの配置や、ボンディングパッドのロジック回路などに対する配線は、例えば製造コストや信頼性などを考慮して好適なものが採用される。
特開2016−62901号公報
貼合技術を用いた半導体装置におけるボンディングパッドの配置や配線をより好適な態様とすることが可能な半導体装置およびその製造方法を提供する。
一の実施形態によれば、半導体装置は、第1基板と、前記第1基板上に設けられた制御回路と、前記制御回路の上方に設けられ、前記制御回路に電気的に接続された第1パッドと、を有する第1チップを備える。前記装置はさらに、前記第1パッド上に設けられる第2パッドと、前記第2パッドの上方に設けられ、第1方向に延び、前記第1方向に直交する断面における径が前記第1基板から離れるほど大きくなる部分を含むプラグと、前記プラグ上に設けられ、前記第1方向に交差し、前記プラグにより前記第2パッドと電気的に接続されたボンディングパッドと、を有する第2チップを備える。
第1実施形態に係る半導体装置の構造を示す断面図である。 第1実施形態に係る半導体装置に含まれる柱状部の構造を示す断面図である。 第1実施形態に係る半導体装置の他の構造を示す断面図である。 第1実施形態に係る半導体装置の製造方法を示す断面図(1/7)である。 第1実施形態に係る半導体装置の製造方法を示す断面図(2/7)である。 第1実施形態に係る半導体装置の製造方法を示す断面図(3/7)である。 第1実施形態に係る半導体装置の製造方法を示す断面図(4/7)である。 第1実施形態に係る半導体装置の製造方法を示す断面図(5/7)である。 第1実施形態に係る半導体装置の製造方法を示す断面図(6/7)である。 第1実施形態に係る半導体装置の製造方法を示す断面図(7/7)である。 第2実施形態に係る半導体装置の構造を示す断面図である。
以下、本発明の実施形態を、図面を参照して説明する。図1から図11において、同一または類似の構成には同一の符号を付し、重複する説明は省略する。
(第1実施形態)
図1は、第1実施形態に係る半導体装置の構造を示す断面図である。図1の半導体装置は、アレイチップ1と回路チップ2が貼り合わされた3次元メモリである。
アレイチップ1は、複数のメモリセルを含むメモリセルアレイ11と、メモリセルアレイ11上の絶縁膜12と、メモリセルアレイ11下の層間絶縁膜13と、層間絶縁膜13下の絶縁膜14とを備えている。絶縁膜12、14は例えば、シリコン酸化膜またはシリコン窒化膜である。
回路チップ2は、アレイチップ1下に設けられている。符号Sは、アレイチップ1と回路チップ2との貼合面を示す。回路チップ2は、絶縁膜15と、絶縁膜15下の層間絶縁膜16と、層間絶縁膜16下の基板17とを備えている。絶縁膜15は例えば、シリコン酸化膜またはシリコン窒化膜である。基板17は例えば、シリコン基板などの半導体基板である。基板17は、第1基板の例である。
図1は、基板17の表面に平行で互いに垂直なX方向およびY方向と、基板17の表面に垂直で基板17に交差するZ方向とを示している。本明細書では、+Z方向を上方向として取り扱い、−Z方向を下方向として取り扱う。例えば、メモリセルアレイ11は基板17の上方に位置しており、基板17はメモリセルアレイ11の下方に位置している。−Z方向は、重力方向と一致していても一致していなくてもよい。Z方向は、第1方向の例である。なお、X方向およびY方向は、後述する基板18の表面にも平行であり、Z方向は、この基板18の表面にも垂直である。
アレイチップ1は、メモリセルアレイ11内の電極層として、複数のワード線WLと、ソース側選択ゲートSGSと、ドレイン側選択ゲートSGDと、ソース線SLを備えている。図1は、メモリセルアレイ11の階段構造部21を示している。図1に示すように、各ワード線WLは、コンタクトプラグ22を介してワード配線層23と電気的に接続され、ソース側選択ゲートSGSは、コンタクトプラグ24を介してソース側選択ゲート配線層25と電気的に接続されている。さらに、ドレイン側選択ゲートSGDは、コンタクトプラグ26を介してドレイン側選択ゲート配線層27と電気的に接続され、ソース線SLは、コンタクトプラグ29を介してソース配線層30と電気的に接続されている。ワード線WL、ソース側選択ゲートSGS、およびドレイン側選択ゲートSGDを貫通する柱状部CLは、プラグ28を介してビット線BLと電気的に接続されており、かつソース線SLと電気的に接続されている。
回路チップ2は、複数のトランジスタ31を備えている。各トランジスタ31は、基板17上にゲート絶縁膜を介して設けられたゲート電極32と、基板17内に設けられた不図示のソース拡散層およびドレイン拡散層とを備えている。回路チップ2はさらに、これらのトランジスタ31のソース拡散層またはドレイン拡散層上に設けられた複数のプラグ33と、これらのプラグ33上に設けられ、複数の配線を含む配線層34と、配線層34上に設けられ、複数の配線を含む配線層35とを備えている。回路チップ2はさらに、配線層35上に設けられた複数のビアプラグ36と、絶縁膜15内でこれらのビアプラグ36上に設けられた複数の金属パッド37とを備えている。金属パッド37は、第1パッドの例である。金属パッド37は例えば、Cu(銅)層またはAl(アルミニウム)層である。回路チップ2は、アレイチップ1を制御する制御回路(論理回路)として機能する。この制御回路は、トランジスタ31等により構成されており、金属パッド37に電気的に接続されている。
アレイチップ1は、絶縁膜14内で金属パッド37上に設けられた複数の金属パッド41と、金属パッド41上に設けられた複数のビアプラグ42と、これらのビアプラグ42上に設けられ、複数の配線を含む配線層43とを備えている。各ワード線WLや各ビット線BLは、配線層43内の対応する配線と電気的に接続されている。金属パッド41は、第2パッドの例である。金属パッド41は例えば、Cu層またはAl層である。アレイチップ1はさらに、層間絶縁膜13内や絶縁膜12内に設けられ、配線層43上に設けられたビアプラグ44と、絶縁膜14上やビアプラグ44上に設けられた金属パッド45とを備えている。金属パッド45は例えば、Cu層またはAl層であり、図1の半導体装置の外部接続パッド(ボンディングパッド)として機能し、ボンディングワイヤ、はんだボール、金属バンプなどを介して実装基板や他の装置に接続可能である。
図2は、第1実施形態に係る半導体装置に含まれる柱状部CLの構造を示す断面図である。
図2に示すように、メモリセルアレイ11は、層間絶縁膜13(図1)上に交互に設けられた複数のワード線WLおよび複数の絶縁層51を備えている。これらのワード線WLは、Z方向に互いに離間して積層されている。ワード線WLは、電極層の例である。ワード線WLは、例えばW(タングステン)層である。絶縁層51は、例えばシリコン酸化膜である。
柱状部CLは、ブロック絶縁膜52、電荷蓄積層53、トンネル絶縁膜54、チャネル半導体層55、およびコア絶縁膜56を順に含んでいる。電荷蓄積層53は、例えばシリコン窒化膜であり、ワード線WLおよび絶縁層51の側面にブロック絶縁膜52を介して形成されている。チャネル半導体層55は、例えばポリシリコン層であり、電荷蓄積層53の側面にトンネル絶縁膜54を介して形成されている。ブロック絶縁膜52、トンネル絶縁膜54、およびコア絶縁膜56は、例えばシリコン酸化膜または金属絶縁膜である。
なお、図1では、層間絶縁膜13の下面に絶縁膜14が形成されているが、絶縁膜14は層間絶縁膜13に含まれ一体化していてもよい。同様に、図1では、層間絶縁膜16の上面に絶縁膜15が形成されているが、絶縁膜15は層間絶縁膜16に含まれ一体化していてもよい。後述する図3から図11では、絶縁膜14が層間絶縁膜13に含まれ一体化し、絶縁膜15が層間絶縁膜16に含まれ一体化しているため、符号14、15が示されていない。ただし、図3から図11でも、層間絶縁膜13の下面に絶縁膜14が形成され、層間絶縁膜16の上面に絶縁膜15が形成されていてもよい。
図1では、柱状部CLは、メモリセルアレイ11内に設けられ、メモリセルアレイ11を構成する複数のワード線WL内に位置しているが、ビアプラグ44は、メモリセルアレイ11の外部に設けられ、メモリセルアレイ11を構成する複数のワード線WLの外部に位置している。ビアプラグ44は、メモリセルアレイ11の側部方向に設けられており、図1ではメモリセルアレイ11のX方向に設けられている。ビアプラグ44は例えば、金属層または半導体層である。
本実施形態の基板17は、ビアプラグ44の下方に位置する第1領域と、メモリセルアレイ11の下方に位置する第2領域とを有している。第1領域は、図1中の右側の領域であり、第2領域は、図1中の左側の領域である。ビアプラグ44や、ビアプラグ44に電気的に接続された金属パッド37、41、45は、基板17の第1領域の上方に位置している。一方、メモリセルアレイ11は、基板17の第2領域の上方に位置している。ビアプラグ44は、これらの金属パッド37、41を介して回路チップ2内の制御回路に電気的に接続されている。
図1に示すように、本実施形態のビアプラグ44は、Z方向に長く延びる柱状の形状の部分(柱状部)を有している。ビアプラグ44の下端(−Z方向の端部)は、最下層のワード線WLの下面よりも低い位置に設けられ、ビアプラグ44の上端(+Z方向の端部)は、最上層のワード線WLの上面よりも高い位置に設けられている。ビアプラグ44の下端は、回路チップ2側の端部であり、ビアプラグ44の上端は、回路チップ2の反対側の端部である。ビアプラグ44の詳細については後述する。
図3は、第1実施形態に係る半導体装置の他の構造を示す断面図である。図3は、図1と同様に半導体装置の断面を示しているが、図1とは別の観点から半導体装置の配線構造を示している。
本実施形態のアレイチップ1は、金属パッド41と金属パッド45との間に複数本のビアプラグ44を備えている。これらのビアプラグ44は、Z方向に延びており、金属パッド41にビアプラグ42および配線層43を介して電気的に接続されており、かつ金属パッド45に電気的に接続されている。本実施形態では、金属パッド41と金属パッド45とを複数本のビアプラグ44で電気的に接続することで、例えば、ビアプラグ44を形成するための材料を節約することや、ビアプラグ44を簡単に形成することが可能となる。
図3は、各ビアプラグ44の側面Tや、各ビアプラグ44の幅Wを示している。本実施形態の各ビアプラグ44の側面Tは、テーパー形状を有している。その結果、本実施形態のビアプラグ44の幅Wは、回路チップ2からの距離に応じて減少している。よって、ビアプラグ44の上端の幅Wは、ビアプラグ44の下端の幅Wより小さくなっている。例えば、ビアプラグ44の形状が円柱形の場合、幅Wはビアプラグ44のプラグ径(直径)に相当する。
ここで、ビアプラグ44の形状が円柱形以外の場合のビアプラグ44のプラグ径を、本実施形態では以下のように規定する。まず、あるZ座標におけるビアプラグ44のプラグ径を考える際には、そのZ座標におけるビアプラグ44のXY断面の形状に着目する。例えば、ビアプラグ44のXY断面の形状は楕円形や四角形である。次に、XY断面の形状を、同じ面積の円に置き換える。そして、この円の直径を、このZ座標におけるビアプラグ44のプラグ径と規定する。本実施形態では、ビアプラグ44のプラグ径が回路チップ2からの距離に応じて減少し、ビアプラグ44の上端のプラグ径がビアプラグ44の下端のプラグ径より小さくなるように、ビアプラグ44を形成する。ビアプラグ44の形状が円柱形に近い場合には、ビアプラグ44のプラグ径は、ビアプラグ44の幅Wに近い値となる。本実施形態のビアプラグ44のプラグ径は、プラグの径の例である。
アレイチップ1はさらに、絶縁膜12および金属パッド45上に形成されたパッシベーション膜46を備えている。パッシベーション膜46は例えば、シリコン酸化膜やシリコン窒化膜などの絶縁膜である。パッシベーション膜46は、金属パッド45の上面を露出させる開口部Pを有している。開口部Pは例えば、金属パッド45にボンディングワイヤを接続するために使用される。本実施形態の開口部Pは、Z方向に各ビアプラグ44と重なり合う位置に形成されている、すなわち、各ビアプラグ44の真上に形成されている。
図4から図10は、第1実施形態に係る半導体装置の製造方法を示す断面図である。
図4は、複数のアレイチップ1を含むアレイウェハW1と、複数の回路チップ2を含む回路ウェハW2とを示している。アレイウェハW1はメモリウェハとも呼ばれ、回路ウェハW2はCMOSウェハとも呼ばれる。なお、アレイウェハW1は、絶縁膜12下に基板18を備えている。基板18は例えば、シリコン基板などの半導体基板である。基板18は、第2基板の例である。
まず、図4に示すメモリウェハW1および回路ウェハW2を用意する。図4は、図3に対応する断面を示しているが、図4のメモリウェハW1の向きが図3のメモリチップ1の向きとは逆である点に留意されたい。図4は、貼合のために向きを反転される前のメモリウェハW1を示しており、図3は、貼合のために向きを反転されて貼合およびダイシングされた後のメモリチップ1を示している。
図4の工程では、基板17上にトランジスタ31や層間絶縁膜16を形成し、層間絶縁膜16内に金属パッド37などを形成して、回路ウェハW2を作製する。金属パッド37は例えば、RIE(Reactive Ion Etching)により層間絶縁膜16の表面に凹部を形成し、凹部内に金属パッド37を埋め込むことで形成される。
図4の工程ではさらに、基板18上に絶縁膜12を介してメモリセルアレイ11や層間絶縁膜13を形成し、絶縁膜12や層間絶縁膜13内にビアプラグ44、配線層43、ビアプラグ42、および金属パッド41を形成して、アレイウェハW1を作製する。金属パッド41は例えば、RIEにより層間絶縁膜16の表面に凹部を形成し、凹部内に金属パッド41を埋め込むことで形成される。
また、ビアプラグ44は、以下のように形成される。まず、基板18上に、絶縁膜12と、層間絶縁膜13の一部とを形成する。次に、RIEにより絶縁膜12と層間絶縁膜13の一部とを貫通するビアホールを形成する。その結果、ビアホールは、RIEの作用によりテーパー形状の側面を有するように形成される。次に、ビアホール内にビアプラグ44を埋め込む。これにより、ビアプラグ44は、テーパー形状の側面Tを有するように形成され、ビアプラグ44の幅Wやプラグ径は、基板18からの距離に応じて増加するように設定される。その後、基板18の上方に、層間絶縁膜13の残部、配線層43、ビアプラグ42、および金属パッド41が形成される。
次に、アレイウェハW1を回路ウェハW2に貼り合わせる(図5)。具体的にはまず、アレイウェハW1と回路ウェハW2とを機械的圧力により貼り合わせる。これにより、層間絶縁膜13が層間絶縁膜16に接着される。次に、アレイウェハW1および回路ウェハW2を250℃〜400℃でアニールする。これにより、金属パッド41が、金属パッド37に接合され、金属パッド37に電気的に接続される。図5は、金属パッド41が金属パッド37上に配置された様子を示している。
次に、アレイウェハW1から基板18を除去する(図6)。その結果、ビアプラグ44が露出する。基板18の除去は例えば、CMP(Chemical Mechanical Polishing)またはウェットエッチングにより行われる。
次に、絶縁膜12およびビアプラグ44上に、金属パッド45を形成するための金属層を形成する(図7)。図7は、説明を分かりやすくするため、この金属層も符号45で示している。次に、この金属層をRIEによりエッチングして、ビアプラグ44上に金属パッド45を形成する(図8)。
次に、絶縁膜12および金属パッド45上に、パッシベーション膜46を形成する(図9)。次に、パッシベーション膜46をRIEによりエッチングして、金属パッド45の上面を露出させる開口部Pをパッシベーション膜46内に形成する(図10)。
その後、基板17をCMPにより薄膜化した後、アレイウェハW1および回路ウェハW2を複数のチップに切断(ダイシング)する。このようにして、図3の半導体装置が製造される。
以上のように、本実施形態の半導体装置は、アレイチップ1(アレイウェハW1)と回路チップ2(回路ウェハW2)とを貼り合わせて製造される。そのため、アレイチップ1の金属パッド41を金属パッド45と電気的に接続する必要がある。そこで、本実施形態では、アレイチップ1内に貼合前にビアプラグ44を形成し、その後にビアプラグ44により金属パッド41を金属パッド45と電気的に接続する。これにより、ビアプラグ44をメモリセルアレイ11等と共に基板18上に形成することが可能となる。本実施形態では、ビアプラグ44の幅Wが回路チップ2からの距離に応じて減少しているが、これはビアプラグ44を貼合前に形成したことに起因している。
また、本実施形態のアレイチップ1は、金属パッド41と金属パッド45との間に複数本のビアプラグ44を備えている。よって、本実施形態によれば、1本の太いビアプラグを形成する場合に比べて、ビアプラグ44を形成するための材料を節約することや、ビアプラグ44を簡単に形成することが可能となる。本実施形態では、このようなビアプラグ44が、メモリセルアレイ11の内部ではなく、メモリセルアレイ11の外部に配置されている。
以上のように、本実施形態によれば、貼合技術を用いた半導体装置におけるボンディングパッドの配置や配線をより好適な態様とすることが可能となる。
なお、本実施形態ではアレイウェハW1と回路ウェハW2とを貼り合わせているが、代わりにアレイウェハW1同士を貼り合わせてもよいし、回路ウェハW2同士を貼り合わせてもよい。すなわち、貼合対象となるウェハは、どのような種類のウェハでもよい。図1から図10を参照して前述した内容や、図11を参照して後述する内容は、アレイウェハW1と回路ウェハW2とを貼り合わせる場合以外の貼合にも適用可能である。
また、図1は、絶縁膜14と絶縁膜15との境界面や、金属パッド41と金属パッド37との境界面を示しているが、上記のアニール後はこれらの境界面が観察されなくなることが一般的である。しかしながら、これらの境界面のあった位置は、例えば金属パッド41の側面や金属パッド37の側面の傾きや、金属パッド41の側面と金属パッド37との位置ずれを検出することで推定することができる。
(第2実施形態)
図11は、第2実施形態に係る半導体装置の構造を示す断面図である。
本実施形態の半導体装置は、第1実施形態の半導体装置(図3)と同様に、金属パッド45と、パッシベーション膜46とを備えている。ただし、本実施形態の金属パッド45は、ビアプラグ44の真上の領域から、メモリセルアレイ11の真上の領域まで延びている。加えて、本実施形態の開口部Pは、Z方向にビアプラグ44と重なり合わない位置に設けられており、Z方向にメモリセルアレイ11と重なり合う位置に設けられている。すなわち、本実施形態の開口部Pは、メモリセルアレイ11の真上に設けられている。
本実施形態の半導体装置は、第1実施形態の半導体装置と同様に、図4から図10の工程により製造可能である。ただし、図8の工程は、図11に示す形状の金属パッド45を形成するように行われる。さらに、図10の工程は、図11に示す位置に開口部Pを形成するように行われる。
第1実施形態によれば、金属パッド45の面積を小さく設定することが可能となる。一方、本実施形態によれば、開口部Pを種々の位置に配置することが可能となる。開口部Pは、本実施形態ではメモリセルアレイ11の真上に設けられているが、その他の位置に設けられていてもよい。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
1:アレイチップ、2:回路チップ、
11:メモリセルアレイ、12:絶縁膜、13:層間絶縁膜、14:絶縁膜、
15:絶縁膜、16:層間絶縁膜、17:基板、18:基板、
21:階段構造部、22:コンタクトプラグ、23:ワード配線層、
24:コンタクトプラグ、25:ソース側選択ゲート配線層、
26:コンタクトプラグ、27:ドレイン側選択ゲート配線層、
28:プラグ、29:コンタクトプラグ、30:ソース配線層、
31:トランジスタ、32:ゲート電極、33:プラグ、
34:配線層、35:配線層、36:ビアプラグ、37:金属パッド、
41:金属パッド、42:ビアプラグ、43:配線層、
44:ビアプラグ、45:金属パッド、46:パッシベーション膜、
51:絶縁層、52:ブロック絶縁膜、53:電荷蓄積層、
54:トンネル絶縁膜、55:チャネル半導体層、56:コア絶縁膜

Claims (11)

  1. 第1基板と、
    前記第1基板上に設けられた制御回路と、
    前記制御回路の上方に設けられ、前記制御回路に電気的に接続された第1パッドと、
    を有する第1チップと、
    前記第1パッド上に設けられる第2パッドと、
    前記第2パッドの上方に設けられ、第1方向に延び、前記第1方向に直交する断面における径が前記第1基板から離れるほど大きくなる部分を含むプラグと、
    前記プラグ上に設けられ、前記第1方向に交差し、前記プラグにより前記第2パッドと電気的に接続されたボンディングパッドと、
    を有する第2チップと、
    を備える半導体装置。
  2. 前記第1チップは、
    前記制御回路の上方に設けられ、前記制御回路に電気的に接続された第3パッド、
    をさらに備え、
    前記第2チップは、
    前記第3パッド上に設けられる第4パッドと、
    前記第4パッドに電気的に接続されるメモリセルアレイと、
    をさらに備える、
    請求項1に記載の半導体装置。
  3. 前記第2チップは、前記ボンディングパッド上に設けられた絶縁膜をさらに備え、
    前記絶縁膜は、前記ボンディングパッドの上面を露出させる開口部を有する、
    請求項1または2に記載の半導体装置。
  4. 前記開口部は、前記第1方向に前記プラグと重なり合う位置に設けられている、請求項3に記載の半導体装置。
  5. 前記開口部は、前記第1方向に前記プラグと重なり合わない位置に設けられている、請求項3に記載の半導体装置。
  6. 前記開口部は、前記第1方向に前記第2チップ内のメモリセルアレイと重なり合う位置に設けられている、請求項5に記載の半導体装置。
  7. 前記第2チップ内のメモリセルアレイは、前記第1方向に互いに離間して積層された複数の電極層を備え、前記プラグの前記第1チップ側の端部は、最下層の前記電極層の下面よりも低い位置に設けられ、前記プラグの前記第1チップの反対側の端部は、最上層の前記電極層の上面よりも高い位置に設けられている、請求項1から6のいずれか1項に記載の半導体装置。
  8. 前記第2チップは、前記第2パッドと前記ボンディングパッドとの間に複数本の前記プラグを備える、請求項1から7のいずれか1項に記載の半導体装置。
  9. 第1ウェハ上に制御回路を形成し、
    前記第1ウェハの前記制御回路の上方に設けた貼合面に、前記制御回路に電気的に接続された第1パッドを形成し、
    第2ウェハの上方に、第1方向に延び、前記第1方向に直交する断面における径が前記第2ウェハの上方に設ける貼合面から離れるほど大きくなる部分を含むプラグを形成し、
    前記第2ウェハの前記貼合面に、前記プラグに電気的に接続される第2パッドを形成し、
    前記第2パッドが前記第1パッド上に配置されるように、前記第2ウェハを前記第1ウェハに貼り合わせ、
    貼り合わせた前記第2ウェハの前記貼合面とは反対の面に前記プラグを露出させ、
    露出した前記プラグ上において、前記第1方向に交差するボンディングパッドを形成し、
    貼り合わせたウェハからチップを切り出す、
    ことを含む半導体装置の製造方法。
  10. 前記貼り合わせの後に前記第2ウェハの基板を除去することをさらに含み、
    前記ボンディングパッドは、前記基板が除去された後に前記プラグ上に形成される、
    請求項9に記載の半導体装置の製造方法。
  11. 前記ボンディングパッド上に、前記ボンディングパッドの上面を露出させる開口部を有する絶縁膜を形成することをさらに含む、請求項9または10に記載の半導体装置の製造方法。
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