JP2020150037A - 半導体装置およびその製造方法 - Google Patents

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Jun Iijima
純 飯島
田上　政由
Masayoshi Tagami
政由 田上
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Abstract

【課題】貼合技術を用いた半導体装置におけるボンディングパッドの配置や配線をより好適な態様とすることが可能な半導体装置およびその製造方法を提供する。【解決手段】一の実施形態によれば、半導体装置は、第１基板と、前記第１基板上に設けられた制御回路と、前記制御回路の上方に設けられ、前記制御回路に電気的に接続された第１パッドと、を有する第１チップを備える。前記装置はさらに、前記第１パッド上に設けられる第２パッドと、前記第２パッドの上方に設けられ、第１方向に延び、前記第１方向に直交する断面における径が前記第１基板から離れるほど大きくなる部分を含むプラグと、前記プラグ上に設けられ、前記第１方向に交差し、前記プラグにより前記第２パッドと電気的に接続されたボンディングパッドと、を有する第２チップを備える。【選択図】図３

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
ウェハ同士を貼り合わせる貼合技術を用いた半導体装置において、ボンディングパッドの配置や、ボンディングパッドのロジック回路などに対する配線は、例えば製造コストや信頼性などを考慮して好適なものが採用される。
特開２０１６−６２９０１号公報
貼合技術を用いた半導体装置におけるボンディングパッドの配置や配線をより好適な態様とすることが可能な半導体装置およびその製造方法を提供する。
一の実施形態によれば、半導体装置は、第１基板と、前記第１基板上に設けられた制御回路と、前記制御回路の上方に設けられ、前記制御回路に電気的に接続された第１パッドと、を有する第１チップを備える。前記装置はさらに、前記第１パッド上に設けられる第２パッドと、前記第２パッドの上方に設けられ、第１方向に延び、前記第１方向に直交する断面における径が前記第１基板から離れるほど大きくなる部分を含むプラグと、前記プラグ上に設けられ、前記第１方向に交差し、前記プラグにより前記第２パッドと電気的に接続されたボンディングパッドと、を有する第２チップを備える。
第１実施形態に係る半導体装置の構造を示す断面図である。 第１実施形態に係る半導体装置に含まれる柱状部の構造を示す断面図である。 第１実施形態に係る半導体装置の他の構造を示す断面図である。 第１実施形態に係る半導体装置の製造方法を示す断面図(1/7)である。 第１実施形態に係る半導体装置の製造方法を示す断面図(2/7)である。 第１実施形態に係る半導体装置の製造方法を示す断面図(3/7)である。 第１実施形態に係る半導体装置の製造方法を示す断面図(4/7)である。 第１実施形態に係る半導体装置の製造方法を示す断面図(5/7)である。 第１実施形態に係る半導体装置の製造方法を示す断面図(6/7)である。 第１実施形態に係る半導体装置の製造方法を示す断面図(7/7)である。 第２実施形態に係る半導体装置の構造を示す断面図である。
以下、本発明の実施形態を、図面を参照して説明する。図１から図１１において、同一または類似の構成には同一の符号を付し、重複する説明は省略する。
（第１実施形態）
図１は、第１実施形態に係る半導体装置の構造を示す断面図である。図１の半導体装置は、アレイチップ１と回路チップ２が貼り合わされた３次元メモリである。
アレイチップ１は、複数のメモリセルを含むメモリセルアレイ１１と、メモリセルアレイ１１上の絶縁膜１２と、メモリセルアレイ１１下の層間絶縁膜１３と、層間絶縁膜１３下の絶縁膜１４とを備えている。絶縁膜１２、１４は例えば、シリコン酸化膜またはシリコン窒化膜である。
回路チップ２は、アレイチップ１下に設けられている。符号Ｓは、アレイチップ１と回路チップ２との貼合面を示す。回路チップ２は、絶縁膜１５と、絶縁膜１５下の層間絶縁膜１６と、層間絶縁膜１６下の基板１７とを備えている。絶縁膜１５は例えば、シリコン酸化膜またはシリコン窒化膜である。基板１７は例えば、シリコン基板などの半導体基板である。基板１７は、第１基板の例である。
図１は、基板１７の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１７の表面に垂直で基板１７に交差するＺ方向とを示している。本明細書では、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。例えば、メモリセルアレイ１１は基板１７の上方に位置しており、基板１７はメモリセルアレイ１１の下方に位置している。−Ｚ方向は、重力方向と一致していても一致していなくてもよい。Ｚ方向は、第１方向の例である。なお、Ｘ方向およびＹ方向は、後述する基板１８の表面にも平行であり、Ｚ方向は、この基板１８の表面にも垂直である。
アレイチップ１は、メモリセルアレイ１１内の電極層として、複数のワード線ＷＬと、ソース側選択ゲートＳＧＳと、ドレイン側選択ゲートＳＧＤと、ソース線ＳＬを備えている。図１は、メモリセルアレイ１１の階段構造部２１を示している。図１に示すように、各ワード線ＷＬは、コンタクトプラグ２２を介してワード配線層２３と電気的に接続され、ソース側選択ゲートＳＧＳは、コンタクトプラグ２４を介してソース側選択ゲート配線層２５と電気的に接続されている。さらに、ドレイン側選択ゲートＳＧＤは、コンタクトプラグ２６を介してドレイン側選択ゲート配線層２７と電気的に接続され、ソース線ＳＬは、コンタクトプラグ２９を介してソース配線層３０と電気的に接続されている。ワード線ＷＬ、ソース側選択ゲートＳＧＳ、およびドレイン側選択ゲートＳＧＤを貫通する柱状部ＣＬは、プラグ２８を介してビット線ＢＬと電気的に接続されており、かつソース線ＳＬと電気的に接続されている。
回路チップ２は、複数のトランジスタ３１を備えている。各トランジスタ３１は、基板１７上にゲート絶縁膜を介して設けられたゲート電極３２と、基板１７内に設けられた不図示のソース拡散層およびドレイン拡散層とを備えている。回路チップ２はさらに、これらのトランジスタ３１のソース拡散層またはドレイン拡散層上に設けられた複数のプラグ３３と、これらのプラグ３３上に設けられ、複数の配線を含む配線層３４と、配線層３４上に設けられ、複数の配線を含む配線層３５とを備えている。回路チップ２はさらに、配線層３５上に設けられた複数のビアプラグ３６と、絶縁膜１５内でこれらのビアプラグ３６上に設けられた複数の金属パッド３７とを備えている。金属パッド３７は、第１パッドの例である。金属パッド３７は例えば、Ｃｕ（銅）層またはＡｌ（アルミニウム）層である。回路チップ２は、アレイチップ１を制御する制御回路（論理回路）として機能する。この制御回路は、トランジスタ３１等により構成されており、金属パッド３７に電気的に接続されている。
アレイチップ１は、絶縁膜１４内で金属パッド３７上に設けられた複数の金属パッド４１と、金属パッド４１上に設けられた複数のビアプラグ４２と、これらのビアプラグ４２上に設けられ、複数の配線を含む配線層４３とを備えている。各ワード線ＷＬや各ビット線ＢＬは、配線層４３内の対応する配線と電気的に接続されている。金属パッド４１は、第２パッドの例である。金属パッド４１は例えば、Ｃｕ層またはＡｌ層である。アレイチップ１はさらに、層間絶縁膜１３内や絶縁膜１２内に設けられ、配線層４３上に設けられたビアプラグ４４と、絶縁膜１４上やビアプラグ４４上に設けられた金属パッド４５とを備えている。金属パッド４５は例えば、Ｃｕ層またはＡｌ層であり、図１の半導体装置の外部接続パッド（ボンディングパッド）として機能し、ボンディングワイヤ、はんだボール、金属バンプなどを介して実装基板や他の装置に接続可能である。
図２は、第１実施形態に係る半導体装置に含まれる柱状部ＣＬの構造を示す断面図である。
図２に示すように、メモリセルアレイ１１は、層間絶縁膜１３（図１）上に交互に設けられた複数のワード線ＷＬおよび複数の絶縁層５１を備えている。これらのワード線ＷＬは、Ｚ方向に互いに離間して積層されている。ワード線ＷＬは、電極層の例である。ワード線ＷＬは、例えばＷ（タングステン）層である。絶縁層５１は、例えばシリコン酸化膜である。
柱状部ＣＬは、ブロック絶縁膜５２、電荷蓄積層５３、トンネル絶縁膜５４、チャネル半導体層５５、およびコア絶縁膜５６を順に含んでいる。電荷蓄積層５３は、例えばシリコン窒化膜であり、ワード線ＷＬおよび絶縁層５１の側面にブロック絶縁膜５２を介して形成されている。チャネル半導体層５５は、例えばポリシリコン層であり、電荷蓄積層５３の側面にトンネル絶縁膜５４を介して形成されている。ブロック絶縁膜５２、トンネル絶縁膜５４、およびコア絶縁膜５６は、例えばシリコン酸化膜または金属絶縁膜である。
なお、図１では、層間絶縁膜１３の下面に絶縁膜１４が形成されているが、絶縁膜１４は層間絶縁膜１３に含まれ一体化していてもよい。同様に、図１では、層間絶縁膜１６の上面に絶縁膜１５が形成されているが、絶縁膜１５は層間絶縁膜１６に含まれ一体化していてもよい。後述する図３から図１１では、絶縁膜１４が層間絶縁膜１３に含まれ一体化し、絶縁膜１５が層間絶縁膜１６に含まれ一体化しているため、符号１４、１５が示されていない。ただし、図３から図１１でも、層間絶縁膜１３の下面に絶縁膜１４が形成され、層間絶縁膜１６の上面に絶縁膜１５が形成されていてもよい。
図１では、柱状部ＣＬは、メモリセルアレイ１１内に設けられ、メモリセルアレイ１１を構成する複数のワード線ＷＬ内に位置しているが、ビアプラグ４４は、メモリセルアレイ１１の外部に設けられ、メモリセルアレイ１１を構成する複数のワード線ＷＬの外部に位置している。ビアプラグ４４は、メモリセルアレイ１１の側部方向に設けられており、図１ではメモリセルアレイ１１のＸ方向に設けられている。ビアプラグ４４は例えば、金属層または半導体層である。
本実施形態の基板１７は、ビアプラグ４４の下方に位置する第１領域と、メモリセルアレイ１１の下方に位置する第２領域とを有している。第１領域は、図１中の右側の領域であり、第２領域は、図１中の左側の領域である。ビアプラグ４４や、ビアプラグ４４に電気的に接続された金属パッド３７、４１、４５は、基板１７の第１領域の上方に位置している。一方、メモリセルアレイ１１は、基板１７の第２領域の上方に位置している。ビアプラグ４４は、これらの金属パッド３７、４１を介して回路チップ２内の制御回路に電気的に接続されている。
図１に示すように、本実施形態のビアプラグ４４は、Ｚ方向に長く延びる柱状の形状の部分（柱状部）を有している。ビアプラグ４４の下端（−Ｚ方向の端部）は、最下層のワード線ＷＬの下面よりも低い位置に設けられ、ビアプラグ４４の上端（＋Ｚ方向の端部）は、最上層のワード線ＷＬの上面よりも高い位置に設けられている。ビアプラグ４４の下端は、回路チップ２側の端部であり、ビアプラグ４４の上端は、回路チップ２の反対側の端部である。ビアプラグ４４の詳細については後述する。
図３は、第１実施形態に係る半導体装置の他の構造を示す断面図である。図３は、図１と同様に半導体装置の断面を示しているが、図１とは別の観点から半導体装置の配線構造を示している。
本実施形態のアレイチップ１は、金属パッド４１と金属パッド４５との間に複数本のビアプラグ４４を備えている。これらのビアプラグ４４は、Ｚ方向に延びており、金属パッド４１にビアプラグ４２および配線層４３を介して電気的に接続されており、かつ金属パッド４５に電気的に接続されている。本実施形態では、金属パッド４１と金属パッド４５とを複数本のビアプラグ４４で電気的に接続することで、例えば、ビアプラグ４４を形成するための材料を節約することや、ビアプラグ４４を簡単に形成することが可能となる。
図３は、各ビアプラグ４４の側面Ｔや、各ビアプラグ４４の幅Ｗを示している。本実施形態の各ビアプラグ４４の側面Ｔは、テーパー形状を有している。その結果、本実施形態のビアプラグ４４の幅Ｗは、回路チップ２からの距離に応じて減少している。よって、ビアプラグ４４の上端の幅Ｗは、ビアプラグ４４の下端の幅Ｗより小さくなっている。例えば、ビアプラグ４４の形状が円柱形の場合、幅Ｗはビアプラグ４４のプラグ径（直径）に相当する。
ここで、ビアプラグ４４の形状が円柱形以外の場合のビアプラグ４４のプラグ径を、本実施形態では以下のように規定する。まず、あるＺ座標におけるビアプラグ４４のプラグ径を考える際には、そのＺ座標におけるビアプラグ４４のＸＹ断面の形状に着目する。例えば、ビアプラグ４４のＸＹ断面の形状は楕円形や四角形である。次に、ＸＹ断面の形状を、同じ面積の円に置き換える。そして、この円の直径を、このＺ座標におけるビアプラグ４４のプラグ径と規定する。本実施形態では、ビアプラグ４４のプラグ径が回路チップ２からの距離に応じて減少し、ビアプラグ４４の上端のプラグ径がビアプラグ４４の下端のプラグ径より小さくなるように、ビアプラグ４４を形成する。ビアプラグ４４の形状が円柱形に近い場合には、ビアプラグ４４のプラグ径は、ビアプラグ４４の幅Ｗに近い値となる。本実施形態のビアプラグ４４のプラグ径は、プラグの径の例である。
アレイチップ１はさらに、絶縁膜１２および金属パッド４５上に形成されたパッシベーション膜４６を備えている。パッシベーション膜４６は例えば、シリコン酸化膜やシリコン窒化膜などの絶縁膜である。パッシベーション膜４６は、金属パッド４５の上面を露出させる開口部Ｐを有している。開口部Ｐは例えば、金属パッド４５にボンディングワイヤを接続するために使用される。本実施形態の開口部Ｐは、Ｚ方向に各ビアプラグ４４と重なり合う位置に形成されている、すなわち、各ビアプラグ４４の真上に形成されている。
図４から図１０は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
図４は、複数のアレイチップ１を含むアレイウェハＷ１と、複数の回路チップ２を含む回路ウェハＷ２とを示している。アレイウェハＷ１はメモリウェハとも呼ばれ、回路ウェハＷ２はＣＭＯＳウェハとも呼ばれる。なお、アレイウェハＷ１は、絶縁膜１２下に基板１８を備えている。基板１８は例えば、シリコン基板などの半導体基板である。基板１８は、第２基板の例である。
まず、図４に示すメモリウェハＷ１および回路ウェハＷ２を用意する。図４は、図３に対応する断面を示しているが、図４のメモリウェハＷ１の向きが図３のメモリチップ１の向きとは逆である点に留意されたい。図４は、貼合のために向きを反転される前のメモリウェハＷ１を示しており、図３は、貼合のために向きを反転されて貼合およびダイシングされた後のメモリチップ１を示している。
図４の工程では、基板１７上にトランジスタ３１や層間絶縁膜１６を形成し、層間絶縁膜１６内に金属パッド３７などを形成して、回路ウェハＷ２を作製する。金属パッド３７は例えば、ＲＩＥ（Reactive Ion Etching）により層間絶縁膜１６の表面に凹部を形成し、凹部内に金属パッド３７を埋め込むことで形成される。
図４の工程ではさらに、基板１８上に絶縁膜１２を介してメモリセルアレイ１１や層間絶縁膜１３を形成し、絶縁膜１２や層間絶縁膜１３内にビアプラグ４４、配線層４３、ビアプラグ４２、および金属パッド４１を形成して、アレイウェハＷ１を作製する。金属パッド４１は例えば、ＲＩＥにより層間絶縁膜１６の表面に凹部を形成し、凹部内に金属パッド４１を埋め込むことで形成される。
また、ビアプラグ４４は、以下のように形成される。まず、基板１８上に、絶縁膜１２と、層間絶縁膜１３の一部とを形成する。次に、ＲＩＥにより絶縁膜１２と層間絶縁膜１３の一部とを貫通するビアホールを形成する。その結果、ビアホールは、ＲＩＥの作用によりテーパー形状の側面を有するように形成される。次に、ビアホール内にビアプラグ４４を埋め込む。これにより、ビアプラグ４４は、テーパー形状の側面Ｔを有するように形成され、ビアプラグ４４の幅Ｗやプラグ径は、基板１８からの距離に応じて増加するように設定される。その後、基板１８の上方に、層間絶縁膜１３の残部、配線層４３、ビアプラグ４２、および金属パッド４１が形成される。
次に、アレイウェハＷ１を回路ウェハＷ２に貼り合わせる（図５）。具体的にはまず、アレイウェハＷ１と回路ウェハＷ２とを機械的圧力により貼り合わせる。これにより、層間絶縁膜１３が層間絶縁膜１６に接着される。次に、アレイウェハＷ１および回路ウェハＷ２を２５０℃〜４００℃でアニールする。これにより、金属パッド４１が、金属パッド３７に接合され、金属パッド３７に電気的に接続される。図５は、金属パッド４１が金属パッド３７上に配置された様子を示している。
次に、アレイウェハＷ１から基板１８を除去する（図６）。その結果、ビアプラグ４４が露出する。基板１８の除去は例えば、ＣＭＰ（Chemical Mechanical Polishing）またはウェットエッチングにより行われる。
次に、絶縁膜１２およびビアプラグ４４上に、金属パッド４５を形成するための金属層を形成する（図７）。図７は、説明を分かりやすくするため、この金属層も符号４５で示している。次に、この金属層をＲＩＥによりエッチングして、ビアプラグ４４上に金属パッド４５を形成する（図８）。
次に、絶縁膜１２および金属パッド４５上に、パッシベーション膜４６を形成する（図９）。次に、パッシベーション膜４６をＲＩＥによりエッチングして、金属パッド４５の上面を露出させる開口部Ｐをパッシベーション膜４６内に形成する（図１０）。
その後、基板１７をＣＭＰにより薄膜化した後、アレイウェハＷ１および回路ウェハＷ２を複数のチップに切断（ダイシング）する。このようにして、図３の半導体装置が製造される。
以上のように、本実施形態の半導体装置は、アレイチップ１（アレイウェハＷ１）と回路チップ２（回路ウェハＷ２）とを貼り合わせて製造される。そのため、アレイチップ１の金属パッド４１を金属パッド４５と電気的に接続する必要がある。そこで、本実施形態では、アレイチップ１内に貼合前にビアプラグ４４を形成し、その後にビアプラグ４４により金属パッド４１を金属パッド４５と電気的に接続する。これにより、ビアプラグ４４をメモリセルアレイ１１等と共に基板１８上に形成することが可能となる。本実施形態では、ビアプラグ４４の幅Ｗが回路チップ２からの距離に応じて減少しているが、これはビアプラグ４４を貼合前に形成したことに起因している。
また、本実施形態のアレイチップ１は、金属パッド４１と金属パッド４５との間に複数本のビアプラグ４４を備えている。よって、本実施形態によれば、１本の太いビアプラグを形成する場合に比べて、ビアプラグ４４を形成するための材料を節約することや、ビアプラグ４４を簡単に形成することが可能となる。本実施形態では、このようなビアプラグ４４が、メモリセルアレイ１１の内部ではなく、メモリセルアレイ１１の外部に配置されている。
以上のように、本実施形態によれば、貼合技術を用いた半導体装置におけるボンディングパッドの配置や配線をより好適な態様とすることが可能となる。
なお、本実施形態ではアレイウェハＷ１と回路ウェハＷ２とを貼り合わせているが、代わりにアレイウェハＷ１同士を貼り合わせてもよいし、回路ウェハＷ２同士を貼り合わせてもよい。すなわち、貼合対象となるウェハは、どのような種類のウェハでもよい。図１から図１０を参照して前述した内容や、図１１を参照して後述する内容は、アレイウェハＷ１と回路ウェハＷ２とを貼り合わせる場合以外の貼合にも適用可能である。
また、図１は、絶縁膜１４と絶縁膜１５との境界面や、金属パッド４１と金属パッド３７との境界面を示しているが、上記のアニール後はこれらの境界面が観察されなくなることが一般的である。しかしながら、これらの境界面のあった位置は、例えば金属パッド４１の側面や金属パッド３７の側面の傾きや、金属パッド４１の側面と金属パッド３７との位置ずれを検出することで推定することができる。
（第２実施形態）
図１１は、第２実施形態に係る半導体装置の構造を示す断面図である。
本実施形態の半導体装置は、第１実施形態の半導体装置（図３）と同様に、金属パッド４５と、パッシベーション膜４６とを備えている。ただし、本実施形態の金属パッド４５は、ビアプラグ４４の真上の領域から、メモリセルアレイ１１の真上の領域まで延びている。加えて、本実施形態の開口部Ｐは、Ｚ方向にビアプラグ４４と重なり合わない位置に設けられており、Ｚ方向にメモリセルアレイ１１と重なり合う位置に設けられている。すなわち、本実施形態の開口部Ｐは、メモリセルアレイ１１の真上に設けられている。
本実施形態の半導体装置は、第１実施形態の半導体装置と同様に、図４から図１０の工程により製造可能である。ただし、図８の工程は、図１１に示す形状の金属パッド４５を形成するように行われる。さらに、図１０の工程は、図１１に示す位置に開口部Ｐを形成するように行われる。
第１実施形態によれば、金属パッド４５の面積を小さく設定することが可能となる。一方、本実施形態によれば、開口部Ｐを種々の位置に配置することが可能となる。開口部Ｐは、本実施形態ではメモリセルアレイ１１の真上に設けられているが、その他の位置に設けられていてもよい。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：アレイチップ、２：回路チップ、
１１：メモリセルアレイ、１２：絶縁膜、１３：層間絶縁膜、１４：絶縁膜、
１５：絶縁膜、１６：層間絶縁膜、１７：基板、１８：基板、
２１：階段構造部、２２：コンタクトプラグ、２３：ワード配線層、
２４：コンタクトプラグ、２５：ソース側選択ゲート配線層、
２６：コンタクトプラグ、２７：ドレイン側選択ゲート配線層、
２８：プラグ、２９：コンタクトプラグ、３０：ソース配線層、
３１：トランジスタ、３２：ゲート電極、３３：プラグ、
３４：配線層、３５：配線層、３６：ビアプラグ、３７：金属パッド、
４１：金属パッド、４２：ビアプラグ、４３：配線層、
４４：ビアプラグ、４５：金属パッド、４６：パッシベーション膜、
５１：絶縁層、５２：ブロック絶縁膜、５３：電荷蓄積層、
５４：トンネル絶縁膜、５５：チャネル半導体層、５６：コア絶縁膜

Claims (11)

  1. 第１基板と、
    前記第１基板上に設けられた制御回路と、
    前記制御回路の上方に設けられ、前記制御回路に電気的に接続された第１パッドと、
    を有する第１チップと、
    前記第１パッド上に設けられる第２パッドと、
    前記第２パッドの上方に設けられ、第１方向に延び、前記第１方向に直交する断面における径が前記第１基板から離れるほど大きくなる部分を含むプラグと、
    前記プラグ上に設けられ、前記第１方向に交差し、前記プラグにより前記第２パッドと電気的に接続されたボンディングパッドと、
    を有する第２チップと、
    を備える半導体装置。
  2. 前記第１チップは、
    前記制御回路の上方に設けられ、前記制御回路に電気的に接続された第３パッド、
    をさらに備え、
    前記第２チップは、
    前記第３パッド上に設けられる第４パッドと、
    前記第４パッドに電気的に接続されるメモリセルアレイと、
    をさらに備える、
    請求項１に記載の半導体装置。
  3. 前記第２チップは、前記ボンディングパッド上に設けられた絶縁膜をさらに備え、
    前記絶縁膜は、前記ボンディングパッドの上面を露出させる開口部を有する、
    請求項１または２に記載の半導体装置。
  4. 前記開口部は、前記第１方向に前記プラグと重なり合う位置に設けられている、請求項３に記載の半導体装置。
  5. 前記開口部は、前記第１方向に前記プラグと重なり合わない位置に設けられている、請求項３に記載の半導体装置。
  6. 前記開口部は、前記第１方向に前記第２チップ内のメモリセルアレイと重なり合う位置に設けられている、請求項５に記載の半導体装置。
  7. 前記第２チップ内のメモリセルアレイは、前記第１方向に互いに離間して積層された複数の電極層を備え、前記プラグの前記第１チップ側の端部は、最下層の前記電極層の下面よりも低い位置に設けられ、前記プラグの前記第１チップの反対側の端部は、最上層の前記電極層の上面よりも高い位置に設けられている、請求項１から６のいずれか１項に記載の半導体装置。
  8. 前記第２チップは、前記第２パッドと前記ボンディングパッドとの間に複数本の前記プラグを備える、請求項１から７のいずれか１項に記載の半導体装置。
  9. 第１ウェハ上に制御回路を形成し、
    前記第１ウェハの前記制御回路の上方に設けた貼合面に、前記制御回路に電気的に接続された第１パッドを形成し、
    第２ウェハの上方に、第１方向に延び、前記第１方向に直交する断面における径が前記第２ウェハの上方に設ける貼合面から離れるほど大きくなる部分を含むプラグを形成し、
    前記第２ウェハの前記貼合面に、前記プラグに電気的に接続される第２パッドを形成し、
    前記第２パッドが前記第１パッド上に配置されるように、前記第２ウェハを前記第１ウェハに貼り合わせ、
    貼り合わせた前記第２ウェハの前記貼合面とは反対の面に前記プラグを露出させ、
    露出した前記プラグ上において、前記第１方向に交差するボンディングパッドを形成し、
    貼り合わせたウェハからチップを切り出す、
    ことを含む半導体装置の製造方法。
  10. 前記貼り合わせの後に前記第２ウェハの基板を除去することをさらに含み、
    前記ボンディングパッドは、前記基板が除去された後に前記プラグ上に形成される、
    請求項９に記載の半導体装置の製造方法。
  11. 前記ボンディングパッド上に、前記ボンディングパッドの上面を露出させる開口部を有する絶縁膜を形成することをさらに含む、請求項９または１０に記載の半導体装置の製造方法。
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