JP2010062182A - 半導体集積回路装置 - Google Patents
半導体集積回路装置 Download PDFInfo
- Publication number
- JP2010062182A JP2010062182A JP2008223344A JP2008223344A JP2010062182A JP 2010062182 A JP2010062182 A JP 2010062182A JP 2008223344 A JP2008223344 A JP 2008223344A JP 2008223344 A JP2008223344 A JP 2008223344A JP 2010062182 A JP2010062182 A JP 2010062182A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- region
- gate
- integrated circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 225
- 229910052751 metal Inorganic materials 0.000 claims abstract description 70
- 239000002184 metal Substances 0.000 claims abstract description 70
- 239000000758 substrate Substances 0.000 claims description 39
- 230000003647 oxidation Effects 0.000 claims description 24
- 238000007254 oxidation reaction Methods 0.000 claims description 24
- 238000000034 method Methods 0.000 abstract description 171
- 230000008569 process Effects 0.000 abstract description 161
- 239000004973 liquid crystal related substance Substances 0.000 abstract description 5
- 239000012212 insulator Substances 0.000 abstract description 4
- 230000005669 field effect Effects 0.000 abstract description 2
- 230000015556 catabolic process Effects 0.000 description 274
- 238000005229 chemical vapour deposition Methods 0.000 description 81
- 238000010586 diagram Methods 0.000 description 63
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 39
- 229910052814 silicon oxide Inorganic materials 0.000 description 35
- -1 phosphorus ions Chemical class 0.000 description 30
- 239000010410 layer Substances 0.000 description 27
- 229910052710 silicon Inorganic materials 0.000 description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 26
- 239000010703 silicon Substances 0.000 description 26
- 239000011229 interlayer Substances 0.000 description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 25
- 229920005591 polysilicon Polymers 0.000 description 25
- 230000015572 biosynthetic process Effects 0.000 description 22
- 239000012535 impurity Substances 0.000 description 20
- 229910052581 Si3N4 Inorganic materials 0.000 description 19
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 18
- 102100025292 Stress-induced-phosphoprotein 1 Human genes 0.000 description 16
- 101710140918 Stress-induced-phosphoprotein 1 Proteins 0.000 description 16
- 238000002955 isolation Methods 0.000 description 16
- 229910052698 phosphorus Inorganic materials 0.000 description 15
- 239000011574 phosphorus Substances 0.000 description 15
- 229910052796 boron Inorganic materials 0.000 description 14
- 238000004519 manufacturing process Methods 0.000 description 14
- 229910052782 aluminium Inorganic materials 0.000 description 12
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 12
- 238000000059 patterning Methods 0.000 description 12
- 230000004888 barrier function Effects 0.000 description 11
- 238000005530 etching Methods 0.000 description 10
- 239000007789 gas Substances 0.000 description 10
- 238000001312 dry etching Methods 0.000 description 9
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 8
- 239000002131 composite material Substances 0.000 description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 8
- 229910052721 tungsten Inorganic materials 0.000 description 8
- 239000010937 tungsten Substances 0.000 description 8
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 7
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 6
- 239000013078 crystal Substances 0.000 description 6
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 6
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 5
- 229910052737 gold Inorganic materials 0.000 description 5
- 239000010931 gold Substances 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 229910052786 argon Inorganic materials 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 229910052763 palladium Inorganic materials 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 229910021334 nickel silicide Inorganic materials 0.000 description 2
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- UPSOBXZLFLJAKK-UHFFFAOYSA-N ozone;tetraethyl silicate Chemical compound [O-][O+]=O.CCO[Si](OCC)(OCC)OCC UPSOBXZLFLJAKK-UHFFFAOYSA-N 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- GDKWXCWTFCPDFQ-UHFFFAOYSA-N [Si].OP(O)(O)=O Chemical compound [Si].OP(O)(O)=O GDKWXCWTFCPDFQ-UHFFFAOYSA-N 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 229940104869 fluorosilicate Drugs 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229920003986 novolac Polymers 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000005979 thermal decomposition reaction Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/82385—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
Abstract
【課題】 ＬＣＤドライバＩＣには通常の低耐圧ＭＩＳＦＥＴとともに、高耐圧ＭＩＳＦＥＴが搭載される。通常のＭＩＳＦＥＴよりゲート酸化膜が厚いため、必然的に電極高さが高くなる。そのためゲート・コンタクトの深さが浅く、通常部とのプロセス上の両立が必要となる。
【解決手段】本願発明は高耐圧ＭＩＳＦＥＴのたとえばチャネル幅方向において、厚膜ゲート酸化領域の境界をゲート電極端より内側に納めたものである。これにより低くなったゲート電極部にゲート・コンタクトを配置し、厚膜境界がゲート電極端より内側でかつ、ゲート・コンタクトとチャネル端との間にくることとなる。
【選択図】図２
【解決手段】本願発明は高耐圧ＭＩＳＦＥＴのたとえばチャネル幅方向において、厚膜ゲート酸化領域の境界をゲート電極端より内側に納めたものである。これにより低くなったゲート電極部にゲート・コンタクトを配置し、厚膜境界がゲート電極端より内側でかつ、ゲート・コンタクトとチャネル端との間にくることとなる。
【選択図】図２
Description
本発明は、耐圧の異なる複数種類のＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を集積した半導体集積回路装置（または半導体装置）に適用して有効な技術に関する。
日本特開２００２−１７０８８８号公報（特許文献１）または米国特許第６７８０７１７号公報（特許文献２）には、低耐圧および高耐圧の２種類のＭＩＳＦＥＴを集積した半導体集積回路装置が開示されており、その高耐圧ＭＩＳＦＥＴにおいては、ゲート電極の全周がＣＶＤによって形成された高耐圧ゲート絶縁膜上にある。
日本特開２００５−３４０６２７号公報（特許文献３）には、通常のＭＩＳＦＥＴを集積した半導体集積回路装置の製造工程において、金属配線のプラズマ・エッチング時に発生する下層のゲート絶縁膜の絶縁破壊を防止するために、ゲート電極を直接基板に連結して、蓄積電荷の通路を形成する技術が開示されている。そこにおいて、基板上に堆積したゲート絶縁膜の端部を超えて延在するゲート電極のゲート絶縁膜被覆領域外において、コンタクト電極と連結する部分を有する構造が示されている。
ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）ドライバＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）には通常の低耐圧ＭＩＳＦＥＴとともに、高耐圧ＭＩＳＦＥＴが搭載される。通常のＭＩＳＦＥＴよりゲート酸化膜が厚いため、必然的に電極高さが高くなる。そのためゲート・コンタクトの深さが浅く、通常部とのプロセス上の両立が必要となる。また、ゲート・コンタクト位置は厚膜領域境界から適切な距離を設ける分だけレイアウトが大きくなる等の問題があることが本願発明者によって明らかにされた。
すなわち、一般的な高耐圧ＭＩＳＦＥＴは厚膜ゲート酸化領域をゲート電極より一回り大きく形成している。これによりゲート電極は全域が低耐圧部のゲート電極より高くなる。このゲート電極上にゲート・コンタクトを設けている。
高耐圧部のゲート・コンタクト深さが通常ＭＩＳＦＥＴのゲート・コンタクトより浅くなる。基板表面の拡散領域へのコンタクトを入れてコンタクト深さが3種類となり、ドライ・エッチングなどの製造上不利となる。このようにコンタクト深さが相対的に浅いため、高耐圧部のコンタクト径は大きくなりやすく、他のコンタクトよりもレイアウト・マージンが必要になる。また、ウエルの給電リングは厚膜領域境界から適切な距離を設ける必要があり、レイアウトが小さくできない問題がある。
本願発明は、これらの課題を解決するためになされたものである。
本発明の目的は、量産に適合した半導体集積回路装置を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、本願発明は高耐圧ＭＩＳＦＥＴのたとえばチャネル幅方向において、厚膜ゲート酸化領域の境界をゲート電極端より内側に納めたものである。これにより低くなったゲート電極部にゲート・コンタクトを配置し、厚膜境界がゲート電極端より内側でかつ、ゲート・コンタクトとチャネル端との間にくることとなる。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、ゲート・コンタクトの深さが通常ＭＩＳＦＥＴ部と同じになることで穴径も同等となり、レイアウト・マージンも通常ＭＩＳＦＥＴ部と同等で済み、縮小可能となる
さらに、厚膜境界を電極下部に収めたことで、電極端とウエル給電リング（Ｐ型高濃度ガードリング・コンタクト領域またはN型高濃度ガードリング・コンタクト領域）の間に設けていた境界からの余裕が不要となり、ウエル給電リングをＭＩＳＦＥＴに近づけることができ、素子を小さくできる。
さらに、厚膜境界を電極下部に収めたことで、電極端とウエル給電リング（Ｐ型高濃度ガードリング・コンタクト領域またはN型高濃度ガードリング・コンタクト領域）の間に設けていた境界からの余裕が不要となり、ウエル給電リングをＭＩＳＦＥＴに近づけることができ、素子を小さくできる。
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
１．以下を含む半導体集積回路装置：
（ａ）第１の主面及び第２の主面を有する半導体基体；
（ｂ）前記第１の主面側に形成された第１のＭＩＳＦＥＴ群；
（ｃ）前記第１の主面側に形成され、前記第１のＭＩＳＦＥＴ群よりも耐圧が低い第２のＭＩＳＦＥＴ群、
ここで、前記第１のＭＩＳＦＥＴ群に属する各ＭＩＳＦＥＴは、以下を含む：
（ｉ）前記第１の主面の表面領域に、第１のチャネル領域を挟んで対向するように形成された第１のソース領域および第１のドレイン領域；
（ｉｉ）前記第１の主面上において、第１のチャネル領域上を覆い、前記第１のチャネル領域の全周において第１のフィールド絶縁膜上に至るＣＶＤによる第１のゲート絶縁膜；
（ｉｉｉ）前記第１のチャネル領域上を覆うように、前記第１のゲート絶縁膜上に形成され、前記第１のゲート絶縁膜が被覆する第１のゲート絶縁膜被覆領域の外部に至る第１のゲート電極膜；
（ｉｖ）前記第１のゲート絶縁膜被覆領域の外部の前記第１のゲート電極膜上に設けられた第１のゲート・コンタクト部。
（ａ）第１の主面及び第２の主面を有する半導体基体；
（ｂ）前記第１の主面側に形成された第１のＭＩＳＦＥＴ群；
（ｃ）前記第１の主面側に形成され、前記第１のＭＩＳＦＥＴ群よりも耐圧が低い第２のＭＩＳＦＥＴ群、
ここで、前記第１のＭＩＳＦＥＴ群に属する各ＭＩＳＦＥＴは、以下を含む：
（ｉ）前記第１の主面の表面領域に、第１のチャネル領域を挟んで対向するように形成された第１のソース領域および第１のドレイン領域；
（ｉｉ）前記第１の主面上において、第１のチャネル領域上を覆い、前記第１のチャネル領域の全周において第１のフィールド絶縁膜上に至るＣＶＤによる第１のゲート絶縁膜；
（ｉｉｉ）前記第１のチャネル領域上を覆うように、前記第１のゲート絶縁膜上に形成され、前記第１のゲート絶縁膜が被覆する第１のゲート絶縁膜被覆領域の外部に至る第１のゲート電極膜；
（ｉｖ）前記第１のゲート絶縁膜被覆領域の外部の前記第１のゲート電極膜上に設けられた第１のゲート・コンタクト部。
２．前記１項の半導体集積回路装置において、前記第１のゲート・コンタクト部は、ゲート幅方向に設けられている。
３．前記１項の半導体集積回路装置において、前記第１のゲート・コンタクト部は、ゲート長方向に設けられている。
４．前記１から３項のいずれか一つの半導体集積回路装置において、前記第２のＭＩＳＦＥＴ群に属する各ＭＩＳＦＥＴは、以下を含む：
（ｉ）前記第１の主面の第２のチャネル領域上に形成された熱酸化による第２のゲート絶縁膜。
（ｉ）前記第１の主面の第２のチャネル領域上に形成された熱酸化による第２のゲート絶縁膜。
５．前記１，２，または４項の半導体集積回路装置において、前記第１のゲート電極膜の両端部の一部は、ゲート長方向において前記第１のゲート絶縁膜上にある。
６．前記１，３、または４項の半導体集積回路装置において、前記第１のゲート電極膜は、前記第１のゲート絶縁膜の全域を覆う。
７．前記１から６項のいずれか一つの半導体集積回路装置において、前記第１のゲート絶縁膜の端部は、全周において前記第１のフィールド絶縁膜上にある。
８．前記１から７項のいずれか一つの半導体集積回路装置において、前記第１のゲート・コンタクト部は、第１の径を有する単数又は複数のメタル・プラグによってコンタクトが形成されている。
９．前記１から８項のいずれか一つの半導体集積回路装置において、前記第２のＭＩＳＦＥＴ群に属する各ＭＩＳＦＥＴの第２のゲート・コンタクト部は、前記第１の径を有するメタル・プラグによってコンタクトが形成されている。
１０．前記１から９項のいずれか一つの半導体集積回路装置において、前記第１のＭＩＳＦＥＴ群に属する各ＭＩＳＦＥＴの第１のソース・コンタクト部およびドレイン・コンタクト部は、前記第１の径を有するメタル・プラグによってコンタクトが形成されている。
１１．以下を含む半導体集積回路装置：
（ａ）第１の主面及び第２の主面を有する半導体基体；
（ｂ）前記第１の主面側に形成された第１のＭＩＳＦＥＴ群；
（ｃ）前記第１の主面側に形成され、前記第１のＭＩＳＦＥＴ群よりも耐圧が低い第２のＭＩＳＦＥＴ群、
ここで、前記第１のＭＩＳＦＥＴ群に属する各ＭＩＳＦＥＴは、以下を含む：
（ｉ）前記第１の主面の表面領域に、第１のチャネル領域を挟んで対向するように形成された第１のソース領域および第１のドレイン領域；
（ｉｉ）前記第１の主面上において、第１のチャネル領域上を覆い、前記第１のチャネル領域の全周において第１のフィールド絶縁膜に連結する熱酸化による第１のゲート絶縁膜；
（ｉｉｉ）前記第１のゲート絶縁膜とその周辺の前記第１のフィールド絶縁膜の厚い部分によって形成された絶縁膜台地領域；
（ｉｖ）前記第１のチャネル領域上を覆うように、前記第１のゲート絶縁膜上に形成され、前記絶縁膜台地領域の外部に至る第１のゲート電極膜；
（ｖ）前記絶縁膜台地領域の外部の前記第１のゲート電極膜上に設けられた第１のゲート・コンタクト部。
（ａ）第１の主面及び第２の主面を有する半導体基体；
（ｂ）前記第１の主面側に形成された第１のＭＩＳＦＥＴ群；
（ｃ）前記第１の主面側に形成され、前記第１のＭＩＳＦＥＴ群よりも耐圧が低い第２のＭＩＳＦＥＴ群、
ここで、前記第１のＭＩＳＦＥＴ群に属する各ＭＩＳＦＥＴは、以下を含む：
（ｉ）前記第１の主面の表面領域に、第１のチャネル領域を挟んで対向するように形成された第１のソース領域および第１のドレイン領域；
（ｉｉ）前記第１の主面上において、第１のチャネル領域上を覆い、前記第１のチャネル領域の全周において第１のフィールド絶縁膜に連結する熱酸化による第１のゲート絶縁膜；
（ｉｉｉ）前記第１のゲート絶縁膜とその周辺の前記第１のフィールド絶縁膜の厚い部分によって形成された絶縁膜台地領域；
（ｉｖ）前記第１のチャネル領域上を覆うように、前記第１のゲート絶縁膜上に形成され、前記絶縁膜台地領域の外部に至る第１のゲート電極膜；
（ｖ）前記絶縁膜台地領域の外部の前記第１のゲート電極膜上に設けられた第１のゲート・コンタクト部。
１２．前記１１項の半導体集積回路装置において、前記第１のゲート・コンタクト部は、ゲート幅方向に設けられている。
１３．前記１１項の半導体集積回路装置において、前記第１のゲート・コンタクト部は、ゲート長方向に設けられている。
１４．前記１１から１３項のいずれか一つの半導体集積回路装置において、前記第２のＭＩＳＦＥＴ群に属する各ＭＩＳＦＥＴは、以下を含む：
（ｉ）前記第１の主面の第２のチャネル領域上に形成された熱酸化による第２のゲート絶縁膜。
（ｉ）前記第１の主面の第２のチャネル領域上に形成された熱酸化による第２のゲート絶縁膜。
１５．前記１１，１２、または１４項の半導体集積回路装置において、前記第１のゲート電極膜の両端部の一部は、ゲート長方向において前記絶縁膜台地領域上にある。
１６．前記１１、１３、または１４項の半導体集積回路装置において、前記第１のゲート電極膜は、前記絶縁膜台地領域の全域を覆う。
１７．前記１１から１６項のいずれか一つの半導体集積回路装置において、前記絶縁膜台地領域の端部は、全周において前記第１のフィールド絶縁膜上にある。
１８．前記１１から１７項のいずれか一つの半導体集積回路装置において、前記第１のゲート・コンタクト部は、第１の径を有する単数又は複数のメタル・プラグによってコンタクトが形成されている。
１９．前記１１から１８項のいずれか一つの半導体集積回路装置において、前記第２のＭＩＳＦＥＴ群に属する各ＭＩＳＦＥＴの第２のゲート・コンタクト部は、前記第１の径を有するメタル・プラグによってコンタクトが形成されている。
２０．前記１１から１９項のいずれか一つの半導体集積回路装置において、前記第１のＭＩＳＦＥＴ群に属する各ＭＩＳＦＥＴの第１のソース・コンタクト部およびドレイン・コンタクト部は、前記第１の径を有するメタル・プラグによってコンタクトが形成されている。
２１．前記１から２０項のいずれか一つの半導体集積回路装置において、前記第１のＭＩＳＦＥＴ群に属する各ＭＩＳＦＥＴのドレイン・コンタクト部は、前記第１のフィールド絶縁膜の内部領域に形成されている。
２２．前記１から２１項のいずれか一つの半導体集積回路装置において、前記半導体集積回路装置は、ＣＭＩＳ型である。
〔本願における記載形式・基本的用語・用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノ・クラスタリング・シリカ（Nano-Clustering Silica:NSC）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
５．「ウエハ」または「チップ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコン・ウエハまたは単結晶シリコン・チップ（以下「ウエハ等」という）を指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
６．「コンタクト電極の径」は、上端から下端に向けて小さくなるので、特に場所を明示しないときは、マスク開口径に対応する上端部を言うものとする。
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
１．本願の各実施の形態の半導体集積回路装置のデバイス・回路構成等の説明（主に図１および図９４）
図１は本願発明の一実施の形態の半導体集積回路装置の半導体チップ上面全体レイアウト図である。図９４は図１の半導体チップ内のデバイス及び回路構成を示すデバイス・回路構成分類図である。これらに基づいて、本願の各実施の形態の半導体集積回路装置のデバイス・回路構成等を説明する。
図１は本願発明の一実施の形態の半導体集積回路装置の半導体チップ上面全体レイアウト図である。図９４は図１の半導体チップ内のデバイス及び回路構成を示すデバイス・回路構成分類図である。これらに基づいて、本願の各実施の形態の半導体集積回路装置のデバイス・回路構成等を説明する。
なお、本実施の形態では、ＬＣＤ用ＩＣとして、液晶表示装置を駆動する液晶表示駆動用の半導体集積回路装置（ＬＣＤドライバ）を例示する。
図１に示すように、代表的なＬＣＤ用ＩＣのチップ上の回路レイアウトである。この例では、一つの電源回路部３、コントローラ部６、不揮発性冗長ヒューズ回路部７、一対のメモリ回路部４、ソース・ドライバ回路部５、ゲート・ドライバ回路部２等の回路ブロックから構成されている。この内、特に高耐圧が要求されるのは、たとえばゲート・ドライバ回路部２および電源回路部３等である。
このため、図９４に示すように、チップ内回路１ｃは、たとえば低耐圧ＭＩＳＦＥＴ群５２（たとえば動作電圧が１．５ボルト程度）および高耐圧ＭＩＳＦＥＴ群５１（たとえば動作電圧が２８ボルト程度）というように、複数の耐圧の異なるデバイス群を含んでいる。低耐圧ＭＩＳＦＥＴ群５２および高耐圧ＭＩＳＦＥＴ群５１は、基本的にＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構成またはＣＭＩＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構成をしている。従って、高耐圧ＭＩＳＦＥＴ群５１は、高耐圧ＰチャネルＭＩＳＦＥＴ群５３および高耐圧ＮチャネルＭＩＳＦＥＴ群５４を有する。同様に、低耐圧ＭＩＳＦＥＴ群５２は、低耐圧ＰチャネルＭＩＳＦＥＴ群５５および低耐圧ＮチャネルＭＩＳＦＥＴ群５６を有する。これらの高耐圧ＰチャネルＭＩＳＦＥＴ群５３、高耐圧ＮチャネルＭＩＳＦＥＴ群５４、低耐圧ＰチャネルＭＩＳＦＥＴ群５５、および低耐圧ＮチャネルＭＩＳＦＥＴ群５６は、それぞれ複数の高耐圧ＰチャネルＭＩＳＦＥＴ６３、高耐圧ＮチャネルＭＩＳＦＥＴ６４、低耐圧ＰチャネルＭＩＳＦＥＴ６５、および低耐圧ＮチャネルＭＩＳＦＥＴ６６を有する。
なお、Ｐチャネル・デバイスおよびＮチャネル・デバイスはＰ−Ｎ反転に対してほぼ対称的であり、以下の説明では同様の説明の繰り返しによる煩雑さを回避するために、詳細構造等については、Ｎチャネル・デバイスを例にとり具体的に説明する。
２．本願の一実施の形態における半導体集積回路装置の概要の説明（主に図２から図５）
図２は本願発明の一実施の形態の半導体集積回路装置の高耐圧部ＮチャネルＭＩＳＦＥＴ（ＣＶＤゲート絶縁膜方式による基本構造）の上面レイアウト図である。図３は図２のＡ−Ａ’断面図である。図４は図２のＢ−Ｂ’断面図である。図５は図２の高耐圧部ＮチャネルＭＩＳＦＥＴに対応する低耐圧部ＮチャネルＭＩＳＦＥＴの図２のＢ−Ｂ’断面に対応する部分の断面図である。これらに基づいて、本願の一実施の形態における半導体集積回路装置の概要を説明する。
図２は本願発明の一実施の形態の半導体集積回路装置の高耐圧部ＮチャネルＭＩＳＦＥＴ（ＣＶＤゲート絶縁膜方式による基本構造）の上面レイアウト図である。図３は図２のＡ−Ａ’断面図である。図４は図２のＢ−Ｂ’断面図である。図５は図２の高耐圧部ＮチャネルＭＩＳＦＥＴに対応する低耐圧部ＮチャネルＭＩＳＦＥＴの図２のＢ−Ｂ’断面に対応する部分の断面図である。これらに基づいて、本願の一実施の形態における半導体集積回路装置の概要を説明する。
まず、高耐圧ＭＩＳＦＥＴの平面構造について説明する。以下では、図２の高耐圧Ｎチャネル・デバイス領域３４内のＮチャネル・デバイスを例にとり具体的に説明する。図２に示すように、Ｐ型ガードリング領域３９に囲まれた高耐圧ＮチャネルＭＩＳＦＥＴ６４（図９４）のチャネル領域１２（第１のチャネル領域）を間に挟んでチャネル長Ｌｇの方向（ゲート長方向）において対向するように、Ｐ型シリコン単結晶基板１１のデバイス面１１ａの表面領域のＰ型ディープ・ウエルＨＰＷ内にＮ型ソース領域３６ｎ（第１のソース領域）およびＮ型ドレイン領域３７ｎ（第１のドレイン領域）が設けられている。これらの不純物ドープ領域上には、一体のＳＴＩ型のフィールド絶縁膜ＳＴＩ１（第１のフィールド絶縁膜）が設けられており、中央部にはその開口部２１がある。このフィールド絶縁膜ＳＴＩ１上には、チャネル領域１２を覆うように、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）による酸化シリコン膜等による高耐圧部ゲート絶縁膜１４（第１のゲート絶縁膜または第１のゲート絶縁膜被覆領域）が、その全周がフィールド絶縁膜ＳＴＩ１上にあるように設けられている。更に、フィールド絶縁膜ＳＴＩ１上には、高耐圧部ゲート絶縁膜１４をチャネル幅Ｗｇの方向（ゲート幅方向）に跨ぐように、Ｎ型ポリシリコン膜等によるゲート電極１５ｎ（第１のゲート電極膜）が設けられている。そして、このゲート電極１５ｎ上の領域のうち、下に高耐圧ゲート絶縁膜１４のない領域１０に高耐圧ＭＩＳＦＥＴのゲート・コンタクト部８（第１のゲート・コンタクト部）が設けられている。このゲート・コンタクト部８は複数のゲート・コンタクト電極１８ｈ（タングステン・プラグ、以下同じ）等から構成されている。Ｎ型ソース領域３６ｎおよびＮ型ドレイン領域３７ｎの端部には、それぞれＮ型高濃度ソース・コンタクト領域２６ｎおよびＮ型高濃度ドレイン・コンタクト領域２７ｎが設けられている。これらのＮ型高濃度ソース・コンタクト領域２６ｎおよびＮ型高濃度ドレイン・コンタクト領域２７ｎ上には、それぞれ複数のＮ型ソース・コンタクト電極１６ｈｎおよびＮ型ドレイン・コンタクト電極１７ｈｎ（第１の径を有するメタル・プラグ）が設けられている。Ｐ型ガードリング領域３９内にはP型高濃度ガードリング・コンタクト領域２９pが設けられており、多数のＰ型ガードリング・コンタクト電極によって所定の基準電位に接続されている。P型高濃度ガードリング・コンタクト領域２９pの外側のフィールド絶縁膜ＳＴＩは、内側のフィールド絶縁膜ＳＴＩ１とはP型高濃度ガードリング・コンタクト領域２９pによって、平面的に分離されている。
次に、図２のＡ−Ａ’断面（チャネル長方向）について説明する。図３に示すように、低濃度Ｐ型Ｓｉ単結晶基板１１のデバイス主面側にディープＰウエル領域ＨＰＷ（高耐圧ＮチャネルＭＩＳＦＥＴ用のウエル領域）が設けられている。このディープＰウエル領域ＨＰＷ内のデバイス主面側表面領域にＮ型ソース領域３６ｎおよびＮ型ドレイン領域３７ｎがそれぞれフィールド絶縁膜ＳＴＩ１を潜るように設けられており、それらの表面には、それぞれ、Ｎ型ソース領域３６ｎおよびＮ型ドレイン領域３７ｎよりも高い不純物濃度を有するＮ型高濃度ソース・コンタクト領域２６ｎおよびＮ型高濃度ドレイン・コンタクト領域２７ｎが設けられている。すなわち、高耐圧ＮチャネルＭＩＳＦＥＴのソース領域は、Ｎ型ソース領域３６ｎ及びＮ型高濃度ソース・コンタクト領域２６ｎによって構成され、高耐圧ＮチャネルＭＩＳＦＥＴのドレイン領域は、Ｎ型ソース領域３７ｎ及びＮ型高濃度ソース・コンタクト領域２７ｎによって構成されている。Ｎ型ソース領域３６ｎおよびＮ型ドレイン領域３７ｎの周辺には、これらを取り巻くように、高耐圧部Ｐ型ガードリング領域３９が設けられており、その表面にはＰ型高濃度ガードリング・コンタクト領域が設けられている。チャネル領域１２上にはＣＶＤゲート絶縁膜１４が延在しており、その上に、サイド・ウォール２２を有するＮ型ポリシリコン・ゲート電極１５ｎが設けられている。Ｎ型ポリシリコン・ゲート電極１５ｎの上面１５ａ（上段部分）を含む半導体基板１１のデバイス面のほぼ全面（コンタクト開口を除く）がエッチ・ストップ膜である窒化シリコン膜２３によって覆われている。この窒化シリコン膜２３上には、たとえばＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）による酸化シリコン膜等の平坦なプリメタル絶縁膜２４が設けられている（プリメタル絶縁膜は、シリコン基板よりも上層、第１層アルミニウム配線よりも下層の主要な層間絶縁膜部分を指す。図９５参照）。プリメタル絶縁膜２４および窒化シリコン膜２３を貫通して、コンタクト・ホールが開口され、そこにタングステン・プラグ１６ｈｎ，１７ｈｎ，１９ｈｐが埋め込まれている。
次に、図２のＢ−Ｂ’断面（チャネル幅方向）について説明する。図４に示すように、Ｎ型ポリシリコン・ゲート電極１５ｎの上面１５ｂ（下段部分）にゲート・コンタクト電極１８ｈ（第１のゲート・コンタクト部に設けられた第１の径を有する単数又は複数のメタル・プラグ）が設けられている。
次に、これらの高耐圧Ｎチャネル・デバイスと対比するために、低耐圧ＮチャネルＭＩＳＦＥＴ６６（図９４）の図４に相当する部分を、図５を用いて説明する。図５に示すように、低耐圧ＮチャネルＭＩＳＦＥＴ６６は高耐圧ＮチャネルＭＩＳＦＥＴ６４と同一のＰ型シリコン基板のデバイス面側に形成されたディープＮウエルＨＮＷの表面領域に形成されたＰ型ウエル領域ＰＷに形成される。チャネル領域１３（第２のチャネル領域）上の熱酸化等によるゲート絶縁膜９（第２のゲート絶縁膜）上には、Ｎ型ポリシリコン・ゲート電極２５ｎ（高耐圧ＭＩＳＦＥＴのゲート電極と同層）が形成されており、その上面２５ａ（高耐圧ゲート電極１５の下段上面１５ｂとほぼ同じ高さにある）には、ゲート・コンタクト電極１８（第２のゲート・コンタクト部に設けられた第１の径を有する単数又は複数のメタル・プラグ）が接続されている。
以上説明したように、本実施の形態の高耐圧ＮチャネルＭＩＳＦＥＴ（高耐圧ＰチャネルＭＩＳＦＥＴについても、以下にほぼ対応している）は、チャネル幅方向において、高耐圧ゲート絶縁膜１４（CVDゲート絶縁膜）の端部がゲート電極１５ｎの端部より内側で、且つ、ゲート・コンタクト部８とチャネル端部の間に来る構造となる。すなわち、チャネル幅方向において、ゲート絶縁膜１４の長さは、ゲート電極１５ｎの長さよりも短く、ＳＴＩ１に挟まれた領域であるチャネル形成部の長さよりも長い。そして、ゲート・コンタクト部８は、ゲート絶縁膜１４の端部とゲート電極１５ｎの間に位置している。このため、高耐圧部のゲート・コンタクトの深さは、低耐圧部のゲート・コンタクトの深さと同等となり、製造が容易となる。また、この結果、高耐圧部のゲート・コンタクト径（下端部の径）が低耐圧部のゲート・コンタクト径（下端部の径）と同等に小さくなり、高耐圧部のゲート・コンタクトのレイアウト・マージンが増加する。
また、チャネル幅方向において、高耐圧ゲート絶縁膜１４（CVDゲート絶縁膜）の端部がゲート電極１５ｎの端部より内側で、且つ、ゲート・コンタクト部８とチャネル端部の間に来る構造となるため、ゲート電極端部とPウエル給電リング２９pとの間隔余裕は小さくでき（それらの間にCVDゲート絶縁膜がないため）、高集積化が可能となる。
更に、チャネル長方向において、ゲート・コンタクト部８がないので、比較的動作電圧の低い領域（たとえば２０ボルト以下の高耐圧領域）では、ＳＴＩ分離幅を縮小できるメリットがある。
また、図２に示されるように、ゲート絶縁膜１４の平面形状は、チャネル幅方向およびチャネル長方向において、チャネル領域にほぼ対応するフィールド絶縁膜開口部２１よりも大きくなるように形成されている。これは、後の製造工程の説明で示されるように、低耐圧領域でゲート絶縁膜１４を除去する際等に使用されるウェットエッチングにより、フィールド絶縁膜ＳＴＩの端部において、溝内の酸化シリコン膜が後退してしまう。そうすると、フィールド絶縁膜ＳＴＩの端部における耐圧が劣化し、キンク現象の発生などの問題が生じる。従って、ゲート絶縁膜１４の平面形状は、チャネル幅方向およびチャネル長方向において、チャネル領域にほぼ対応するフィールド絶縁膜開口部２１よりも大きくなるように形成することで、フィールド絶縁膜ＳＴＩ１の端部における酸化シリコン膜の後退が防げるので、ＭＩＳＦＥＴの耐圧を向上させることができる。
なお、セクション４の例も同様であるが、ゲート絶縁膜にＣＶＤ絶縁膜（具体的には、熱酸化膜とそれよりも厚いＣＶＤ酸化シリコン膜の複合膜）を使用しているので、比較的ゲート絶縁膜が厚い領域（たとえば３５ｎｍ以上）では、製造が容易となるメリットがある。これは、ゲート絶縁膜が厚い場合に熱酸化ゲート絶縁膜を使用すると、熱酸化膜とＣＶＤ酸化膜のエッチング・レートの相違により、低耐圧部で熱酸化ゲート絶縁膜を除去する際に、ＳＴＩ絶縁膜が大きく削れてしまうためである。逆に、比較的ゲート絶縁膜が薄い領域（たとえば３５ｎｍ未満）では、高耐圧ゲート絶縁膜を熱酸化膜とした方（セクション５，６）が膜厚制御の点で製造が容易となる。
言うまでもないことであるが、ゲート絶縁膜の材質以外に関する以上の利点（セクション４で説明するものを含む）は、セクション５，６で説明する平面構造が対応するデバイスでも同様に享受することができる。
３．本願発明の一実施の形態の高耐圧部ＭＩＳＦＥＴ（ＣＶＤゲート絶縁膜方式による基本構造１：Ｗｇ方向コンタクト方式）を含む半導体集積回路装置の製造プロセスにおける各部デバイス断面フローの説明（主に図６、図７から図４２、図９３、及び図９５）
高耐圧の素子（具体的には、動作電圧が２８Ｖから３０Ｖ程度のものを例にとり説明する）を多く搭載するＬＣＤドライバ用ＩＣでは、現状の最先端製品は１３０ｎｍテクノロジ・ノードに対応するので、１３０ｎｍプロセスを例にとり具体的に説明する（他のセクションでも同じ）。
高耐圧の素子（具体的には、動作電圧が２８Ｖから３０Ｖ程度のものを例にとり説明する）を多く搭載するＬＣＤドライバ用ＩＣでは、現状の最先端製品は１３０ｎｍテクノロジ・ノードに対応するので、１３０ｎｍプロセスを例にとり具体的に説明する（他のセクションでも同じ）。
図６は図２に対応する本願発明の一実施の形態の半導体集積回路装置の高耐圧部ＮチャネルＭＩＳＦＥＴ（ＣＶＤゲート絶縁膜方式による基本構造１）の上面レイアウト図である。
図７、図１６、図２５及び図３４はＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）工程を示す。図８、図１７、図２６及び図３５はディープ・ウエル工程を示す。図９、図１８、図２７及び図３６は高耐圧ＭＩＳＦＥＴのソース・ドレイン領域形成工程を示す。図１０、図１９、図２８及び図３７は高耐圧ＭＩＳＦＥＴのゲート絶縁膜形成工程を示す。図１１、図２０、図２９及び図３８はウエル領域形成工程を示す。図１２、図２１、図３０及び図３９はゲート電極パターニング工程を示す。図１３、図２２、図３１及び図４０はＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）およびサイド・ウォール形成工程を示す。図１４、図２３、図３２及び図４１は高濃度ソース・ドレイン・コンタクト領域形成工程を示す。図１５、図２４、図３３及び図４２はプリ・メタル工程を示す。図９５はメタル配線形成工程等を示す。なお、図９３は図７から図４２、図４６から図８９、および図９５の相互関係（同時又は前後関係）を示すプロセス・ステップ対応図表である。
図６のデバイス上面図は、基本的に図２から図４に対応する高耐圧デバイスの構造を示す。図６では、量産製品として最適化を図って、形状等を最適化している。図６において、Ｃ−Ｃ’断面はチャネル長方向であり、Ｄ−Ｄ’断面はチャネル幅方向である。
以下、製造プロセスを説明する。図７、図１６、図２５及び図３４に示すように、たとえば３００φの比較的低濃度のＰ型シリコン単結晶ウエハ１１を準備し、そのデバイス面１１ａ（個々のデバイスに分割後は、チップ１のデバイス面１ａすなわち第１の主面である。一方、チップ１又は半導体基体のデバイス面１ａの反対側の面は裏面または第２の主面１ｂである。）側の表面領域に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）型のフィールド絶縁膜ＳＴＩ，ＳＴＩ１（トレンチの深さは、たとえば３００ｎｍ程度である）を形成する。ここで、本実施の形態で示すフィールド絶縁膜ＳＴＩは、半導体基板に形成された３００ｎｍ程度の深さの溝を形成し、その溝内を含む半導体基板上に酸化シリコン膜等の絶縁膜を堆積し、その後、ＣＭＰ法によって絶縁膜を研磨することで、溝内に絶縁膜を埋め込むことで形成されている。
ここで、図７に示すように、低耐圧部８２は低耐圧Ｐチャネル・デバイス領域３１と低耐圧Ｎチャネル・デバイス領域３２に分けられる。同様に、図１６に示すように、高耐圧部８１は高耐圧Ｐチャネル・デバイス領域３３と高耐圧Ｎチャネル・デバイス領域３４に分けられる。
次に、図８、図１７、図２６及び図３５に示すように、半導体ウエハ１１のデバイス面１１ａ（第１の主面）側から、たとえば３ｘ１０１２/ｃｍ２程度の濃度で燐イオンをイオン注入することにより、低耐圧部８２と高耐圧Ｐチャネル・デバイス領域３３にＮ型ディープ・ウエル領域ＨＮＷを形成する。同様に、半導体ウエハ１１のデバイス面１１ａ側から、たとえば３ｘ１０１２/ｃｍ２程度の濃度でボロン・イオンをイオン注入することにより、高耐圧Ｎチャネル・デバイス領域３４にＰ型ディープ・ウエル領域ＨＰＷを形成する。
次に、図９、図１８、図２７及び図３６に示すように、半導体ウエハ１１のデバイス面１１ａ側から、たとえば６ｘ１０１２/ｃｍ２程度の濃度で燐イオンをイオン注入することにより、低耐圧部８２の周辺部分にＮ型ガードリング領域４１（不純物ドープ領域の分類としてはＮ型中間濃度領域ＨＮＬＤである）を形成する。同様に、半導体ウエハ１１のデバイス面１１ａ側から、たとえば６ｘ１０１２/ｃｍ２程度の濃度で燐イオンをイオン注入することにより、高耐圧Ｐチャネル・デバイス領域３３の周辺部分にＮ型ガードリング領域４０（不純物ドープ領域の分類としてはＮ型中間濃度領域ＨＮＬＤである）を形成する。更に半導体ウエハ１１のデバイス面１１ａ側から、たとえば６ｘ１０１２/ｃｍ２程度の濃度で燐イオンをイオン注入することにより、高耐圧Ｎチャネル・デバイス領域３４の中央部分にＮ型ソース領域３６ｎおよびＮ型ドレイン領域３７ｎ（これらは不純物ドープ領域の分類としてはＮ型中間濃度領域ＨＮＬＤである）を形成する。更に半導体ウエハ１１のデバイス面１１ａ側から、たとえば６ｘ１０１２/ｃｍ２程度の濃度でボロン・イオンをイオン注入することにより、高耐圧Ｐチャネル・デバイス領域３３の中央部分にＰ型ソース領域３６ｐおよびＰ型ドレイン領域３７ｐ（これらは不純物ドープ領域の分類としてはＰ型中間濃度領域ＨＰＬＤである）を形成する。更に半導体ウエハ１１のデバイス面１１ａ側から、たとえば６ｘ１０１２/ｃｍ２程度の濃度でボロン・イオンをイオン注入することにより、高耐圧Ｎチャネル・デバイス領域３４の周辺部分にＰ型ガードリング領域３９（不純物ドープ領域の分類としてはＰ型中間濃度領域ＨＰＬＤである）を形成する。
次に、図１０、図１９、図２８及び図３７に示すように、半導体ウエハ１１のデバイス面１１ａの全面に、厚さ８０ｎｍ程度のＣＶＤ酸化シリコン膜を形成し、通常のリソグラフィによりパターニングして高耐圧部８１の所定の部分のみに残すことにより高耐圧ゲート絶縁膜１４を形成する。ここで、ゲート酸化膜特性を安定させるためには、下地に厚さ１５ｎｍ程度の熱酸化によるシリコン酸化膜等を敷いて、その上に６５ｎｍ程度の厚さのＣＶＤ酸化シリコン膜を形成するのが好適である。また、ＣＶＤ酸化シリコン膜としては、たとえば、摂氏７００度程度の高温バッチ炉（枚葉炉でもよい）およびＴＥＯＳ（Ｔｅｔｒａ−ｅｔｈｙｌ−ｏｒｔｈｏ−ｓｉｌｉｃａｔｅ）の熱分解を用いたＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ−Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）による酸化シリコン膜等が好適である。なお、熱酸化膜とＣＶＤ膜からなるゲート絶縁膜１４は、低耐圧領域にも形成されるが、上記パターニングによって除去される。
次に、図１１、図２０、図２９及び図３８に示すように、半導体ウエハ１１のデバイス面１１ａ側から、たとえば２ｘ１０１３/ｃｍ２程度の濃度で燐イオンをイオン注入することにより、低耐圧Ｐチャネル・デバイス領域３１の主要部にＮ型ウエル領域ＮＷを形成する。同様に、半導体ウエハ１１のデバイス面１１ａ側から、たとえば２ｘ１０１３/ｃｍ２程度の濃度でボロン・イオンをイオン注入することにより、低耐圧Ｎチャネル・デバイス領域３２の主要部にＰ型ウエル領域ＰＷを形成する。更に、低耐圧部８２の半導体ウエハ１１のデバイス面側のシリコン表面を熱酸化等することによって、ゲート絶縁膜９を形成する。このゲート絶縁膜９の厚さは、シリコン酸化膜、シリコン酸化膜、シリコン酸窒化膜またはこれらの複合膜あり、標準的なシリコン酸化膜換算の厚さで、たとえば４ｎｍ程度である。また、ゲート絶縁膜９として、窒化シリコンよりも誘電率の高いＨｉｇｈ−ｋ絶縁膜を使用してもよい。
次に、図１２、図２１、図３０及び図３９に示すように、半導体ウエハ１１のデバイス面１１ａの全面にＣＶＤにより、たとえば厚さ１８０ｎｍ程度のポリシリコン膜を成膜する。低耐圧Ｐチャネル・デバイス領域３１にあたるポリシリコン膜上をレジスト膜で被覆した状態で、半導体ウエハ１１のデバイス面１１ａ側から、たとえば４ｘ１０１５/ｃｍ２程度の濃度で燐イオンをイオン注入することにより、高耐圧Ｎチャネル・デバイス領域３４、高耐圧Ｐチャネル・デバイス領域および低耐圧Ｎチャネル・デバイス領域３２上のポリシリコン膜にＮ型不純物をドープする。続いて、これとは逆に、高耐圧Ｎチャネル・デバイス領域３４、高耐圧Ｐチャネル・デバイス領域および低耐圧Ｎチャネル・デバイス領域３２にあたるポリシリコン膜上をレジスト膜で被覆した状態で、半導体ウエハ１１のデバイス面１１ａ側から、たとえば４ｘ１０１５/ｃｍ２程度の濃度でボロン・イオンをイオン注入することにより、低耐圧Ｐチャネル・デバイス領域３１上のポリシリコン膜にＰ型不純物をドープする。更に、通常のリソグラフィにより、ポリシリコン膜上にゲート電極加工のためのレジスト膜パターンを形成する。そして、このレジスト膜パターンをマスクとして、ドライ・エッチングにより、ゲート電極１５ｎ，１５ｐ，２５ｎ，２５ｐをパターニングする。
次に、図１３、図２２、図３１及び図４０に示すように、半導体ウエハ１１のデバイス面１１ａ側から、たとえば２ｘ１０１４/ｃｍ２程度の濃度でボロン・イオン（ＢＦ２）をイオン注入することにより、低耐圧ＰチャネルＭＩＳＦＥＴのゲート電極２５ｐの両側のシリコン表面領域にＰ型ソース・ドレイン・エクステンション領域ＰＬＤを形成する。同様に、半導体ウエハ１１のデバイス面１１ａ側から、たとえば１ｘ１０１４/ｃｍ２程度の濃度で燐イオンをイオン注入することにより、低耐圧ＮチャネルＭＩＳＦＥＴのゲート電極２５ｎの両側のシリコン表面領域にＮ型ソース・ドレイン・エクステンション領域ＮＬＤを形成する。更に、半導体ウエハ１１のデバイス面１１ａ側の全面にＣＶＤにより、窒化シリコン膜を成膜する。その後、この窒化シリコン膜を異方性ドライ・エッチングして、ゲート電極１５ｎ，１５ｐ，２５ｎ，２５ｐの周辺部にサイド・ウォール絶縁膜２２を形成する。
次に、図１４、図２３、図３２及び図４１に示すように、半導体ウエハ１１のデバイス面１１ａ側から、たとえば２ｘ１０１５/ｃｍ２程度の濃度でボロン・イオン（ＢＦ２）をイオン注入する（イオン注入としてはＰ型高濃度不純物領域ＰＳＤである）ことにより、低耐圧領域８２のＰウエル・コンタクト領域３０ｐ、Ｐ型高濃度ソース・コンタクト領域２６ｐ、およびＰ型高濃度ドレイン・コンタクト領域２７ｐ、並びに高耐圧領域８１のＰ型高濃度ガードリング・コンタクト領域２９ｐ、Ｐ型高濃度ドレイン・コンタクト領域２７ｐ、およびＰ型高濃度ソース・コンタクト領域２６ｐを形成する。同様に、半導体ウエハ１１のデバイス面１１ａ側から、たとえば３ｘ１０１５/ｃｍ２程度の濃度で砒素イオンをイオン注入する（イオン注入としてはＮ型高濃度不純物領域ＮＳＤである）ことにより、低耐圧領域８２のＮ型高濃度ガードリング・コンタクト領域２９ｎ，Ｎウエル・コンタクト領域３０ｎ、Ｎ型高濃度ソース・コンタクト領域２６ｎ、およびＮ型高濃度ドレイン・コンタクト領域２７ｎ、並びに高耐圧領域８１のＮ型高濃度ガードリング・コンタクト領域２９ｎ、Ｎ型高濃度ドレイン・コンタクト領域２７ｎ、およびＮ型高濃度ソース・コンタクト領域２６ｎを形成する。更に、サリサイド・プロセス（Ｓａｌｉｃｉｄｅ Ｐｒｏｃｅｓｓ）により、半導体ウエハ１１のデバイス面１１ａ側の単結晶シリコン面およびゲート電極１５ｎ，１５ｐ，２５ｎ，２５ｐの上面をコバルト・シリサイド化する。９０ｎｍ，６５ｎｍまたはそれよりも微細なプロセス・ノードの製品では必要によりニッケル・シリサイド化する。
次に、図１５、図２４、図３３及び図４２に示すように、半導体ウエハ１１のデバイス面１１ａ側の全面にコンタクト・ホール・プロセスにおけるエッチ・ストップ膜である窒化シリコン膜２３（たとえば厚さ４０ｎｍ程度）をたとえばプラズマＣＶＤにより成膜する。続いて、その上に、エッチ・ストップ膜よりも十分に厚いプリ・メタル層間絶縁膜２４（プリ・メタル主層間絶縁膜）を成膜する。プリ・メタル層間絶縁膜２４の具体的構成は、たとえば、下層のオゾンＴＥＯＳを用いた熱ＣＶＤによる酸化シリコン系の絶縁膜（完成時点で、たとえば厚さ２００ｎｍ程度）と上層のプラズマＴＥＯＳによる酸化シリコン系の絶縁膜（完成時点で、たとえば厚さ５００ｎｍ程度）等が好適である。続いて、必要により酸化膜ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、プリ・メタル層間絶縁膜２４を平坦化する。更に、必要があれば、酸化膜ＣＭＰ処理されたプリ・メタル主層間絶縁膜上に、プリ・メタル主層間絶縁膜よりも薄い）キャップ膜として、プラズマＴＥＯＳにより酸化シリコン膜を成膜する。これ以降の工程では原則として、キャップ膜を含めてプリ・メタル層間絶縁膜２４という。なお、層間絶縁膜２４は、完成時点で、たとえば厚さ７００ｎｍ程度である。
次に、半導体ウエハ１１のデバイス面１１ａ側にコンタクト・ホール形成用レジスト膜パターンを形成する。このレジスト膜パターンをマスクとして、たとえば、Ｃ４Ｆ８、Ｃ５Ｆ８等のフルオロ・カーボン系のエッチング・ガス、酸素、アルゴン等を含む混合ガス雰囲気中で異方性ドライ・エッチングを実行することにより、まず、窒化シリコン膜２３の上面までコンタクト・ホールを開口する。続いて、ＣＦ４、ＣＨＦ３等のフルオロ・カーボン系のエッチング・ガス、酸素、アルゴン等を含む混合ガス雰囲気中で異方性ドライ・エッチングを実行することにより、コンタクト・ホール窒化シリコン膜２３の下面まで延長する。
次に、プリ・メタル層間絶縁膜２４の上面とコンタクト・ホール内に、スパッタリングまたはＣＶＤにより、コンタクト・ホールの径に比較して薄いバリア・メタル膜を形成する。バリア・メタル膜は、たとえば下層からＴｉ膜、ＴｉＮ膜の積層膜で形成する。続いて、コンタクト・ホールを埋め込むように、バリア・メタル膜上にＣＶＤにより、バリア・メタル膜と比較して十分に厚いタングステン膜を成膜する。続いて、コンタクト・ホール外のバリア・メタル膜およびタングステン膜をメタルＣＭＰにより除去することにより、低耐圧部８２（低耐圧ＭＩＳＦＥＴ群５２）の基板コンタクト・プラグ１９ｎ，２０ｐ，１６ｎ，１７ｎ，１６ｐ，１７ｐ，２０ｎ，１９ｎおよびゲート電極コンタクト・プラグ１８、並びに、高耐圧部８１（高耐圧ＭＩＳＦＥＴ群５１）の基板コンタクト・プラグ１９ｈｐ，１６ｈｎ，１７ｈｎ，１９ｈｐ，１９ｈｎ，１７ｈｐ，１６ｈｐ，１９ｈｎおよびゲート電極コンタクト・プラグ１８ｈを形成する。ここまでで、ウエハ・プロセスの内、プリ・メタル・プロセスまでが完了したことになる。これらの基板コンタクト・プラグおよびゲート電極コンタクト・プラグを総称して、「タングステン・プラグ」という。
次に、プリ・メタル・プロセスの後のウエハ・プロセスを、高耐圧部８１のチャネル幅断面を例にとり、簡単に説明する。図９５（図４２に続く図面）に示すように、プリ・メタル層間絶縁膜２４上の全面にアルミニウム系複合配線層をスパッタリングにより成膜する。アルミニウム系複合配線層の構成は、主配線層はアルミニウムを主要な成分とし、必要により数％程度以下のＣｕ，Ｓｉ等添加する。上下のバリア膜は、たとえばＴｉＮ等である。アルミニウム系複合配線層をＣｌ２，ＢＣｌ３等を含む塩素系のエッチング・ガスを含む混合ガス雰囲気中で異方性ドライ・エッチングを実行することにより、第１層アルミニウム系配線Ｍ１を形成する。その後、ＨＤＰ−ＣＶＤ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ−ＣＶＤ）やＰ−ＴＥＯＳ（Ｐｌａｓｍａ−ＴＥＯＳ）等、または、これらの組み合わせによる酸化シリコン系層間絶縁膜７１、７３およびそれらのスルーホール内に埋め込まれたタングステン・プラグ７２，７４を形成して、たとえばボンディング・パッド等を兼ねた最上層アルミニウム系配線ＭＰを同様なやり方で形成する。酸化シリコン系層間絶縁膜７１、７３は、必要に応じてＣＭＰ法によって平坦化する。アルミニウム系配線層は通常３層から６層程度である。その上に、ファイナル・パッシベーション膜７５をプラズマＣＶＤ等により成膜する。ファイナル・パッシベーション膜７５にドライ・エッチングにより、パッド開口を形成する。このパッド開口部分にＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）膜７６を形成する。たとえば厚さ１７５マイクロメータ程度のチタン膜（下層）、たとえば厚さ１７５マイクロメータ程度のパラジウム膜（上層）が順次形成される。これらのＵＢＭ材料はあくまでも例示であって、他の同様の材料を排除するものではない。たとえば、パラジウム膜は金膜でもよいが、パラジウム膜を用いると、より信頼度が高くなる。また、金より、材料価格が若干安いメリットがある。その上に、たとえば１９から２５ミクロン程度の厚さのポジ型レジスト膜が形成される。好適には２０ミクロンで形成する。ここで用いるレジスト液は、たとえば東京応化工業株式会社（Ｔｏｋｙｏ Ｏｈｋａ Ｋｏｇｙｏ Ｃｏ．，ＬＴＤ）製のジアゾ・ナフトキノン・ノボラック系厚膜用ポジ型レジスト、製品名称「ＰＭＥＲ−Ｐ−ＬＡ９００ＰＭ」等がある。塗布系レジストの変わりにフィルムレジストを用いてもよい。レジストを露光、現像することで開口を形成する。この開口に電気メッキでたとえば１５マイクロメータ程度の厚さのバンプ電極７７となる金層を埋め込む。次にレジスト膜を除去する。最後に金バンプ７７をマスクにしてウエットエッチングで不要なＵＢＭ膜７６を選択除去する。これでバンプ電極が完成したことになる。
４．本願発明の一実施の形態の半導体集積回路装置における高耐圧部ＭＩＳＦＥＴ（ＣＶＤゲート絶縁膜方式による基本構造１変形例：Ｌｇ方向コンタクト方式）の説明（主に図４３及び図４４）
図４３は本願発明の一実施の形態の半導体集積回路装置の高耐圧部ＮチャネルＭＩＳＦＥＴ（ＣＶＤゲート絶縁膜方式による基本構造１の変形例）の上面レイアウト図である。図４４は図４３のＥ−Ｅ’断面図である。
図４３は本願発明の一実施の形態の半導体集積回路装置の高耐圧部ＮチャネルＭＩＳＦＥＴ（ＣＶＤゲート絶縁膜方式による基本構造１の変形例）の上面レイアウト図である。図４４は図４３のＥ−Ｅ’断面図である。
図４３及び図４４に示すように、この例は、高耐圧ＭＩＳＦＥＴの構造の変形例である。図６のもの（図２から図４）との相違は、図６のものではチャネル幅Ｗｇ方向に高耐圧ＭＩＳＦＥＴのゲート・コンタクト部８があるのに対して、これはチャネル長Ｌｇ方向に高耐圧ＭＩＳＦＥＴのゲート・コンタクト部８があることが特徴となっている。すなわち、高耐圧ＭＩＳＦＥＴのポリシリコン・ゲート電極の上面（下段）１５ｂにおいて、ゲート電極１５ｎと高耐圧ＭＩＳＦＥＴのゲート・コンタクト電極１８ｈとのコンタクトがとられている。
以上説明したように、本実施の形態の高耐圧ＮチャネルＭＩＳＦＥＴ（高耐圧ＰチャネルＭＩＳＦＥＴについても、以下にほぼ対応している）は、チャネル幅方向において、高耐圧ゲート絶縁膜１４（CVDゲート絶縁膜）の端部がゲート電極１５ｎの端部より内側で、且つ、ゲート・コンタクト部８がない構造となる。すなわち、チャネル長方向において、ゲート絶縁膜１４の長さは、ゲート電極１５ｎの長さよりも短く、ＳＴＩ１に挟まれた領域であるチャネル形成部の長さよりも長い。そして、ゲート・コンタクト部８は、ゲート絶縁膜１４の端部とゲート電極１５ｎの間に位置している。このため、高耐圧部Ｐ型ガードリング領域３９（Ｐ型分離ウエル）を縮小できるメリットがある。
また、チャネル長方向において、高耐圧ゲート絶縁膜１４（CVDゲート絶縁膜）の端部がゲート電極１５ｎの端部より内側で、且つ、ゲート・コンタクト部８とチャネル端部の間に来る構造となるため、ゲート電極端部とNウエル給電リング２９ｎとの間隔余裕は小さくでき、それらの間にCVDゲート絶縁膜がないため、高集積化が可能となる。
また、以上説明したように、本実施の形態の高耐圧ＮチャネルＭＩＳＦＥＴ（高耐圧ＰチャネルＭＩＳＦＥＴについても、以下にほぼ対応している）は、チャネル長方向において、高耐圧ゲート絶縁膜１４（CVDゲート絶縁膜）の端部がゲート電極１５ｎの端部より内側で、且つ、ゲート・コンタクト部８とチャネル領域にほぼ対応するフィールド絶縁膜開口部２１の間に来る構造となる。このため、高耐圧部のゲート・コンタクトの深さは、低耐圧部のゲート・コンタクトの深さと同等となり、製造が容易となる。また、この結果、高耐圧部のゲート・コンタクト径（下端部の径）が低耐圧部のゲート・コンタクト径（下端部の径）と同等に小さくなり、高耐圧部のゲート・コンタクトのレイアウト・マージンが増加する。
また、チャネル長方向において、高耐圧ゲート絶縁膜１４（CVDゲート絶縁膜）の端部がゲート電極１５ｎの端部より内側で、且つ、ゲート・コンタクト部８とチャネル領域にほぼ対応するフィールド絶縁膜開口部２１の間に来る構造となるため、ゲート電極端部とソース・ドレイン・コンタクト領域２６ｎ、２７ｎとの間隔余裕は小さくでき、それらの間にCVDゲート絶縁膜がないため、高集積化が可能となる。
５．本願発明の他の実施の形態の高耐圧部ＭＩＳＦＥＴ（熱酸化ゲート絶縁膜方式によるデバイス構造２：Ｗｇ方向コンタクト方式）を含む半導体集積回路装置の製造プロセスにおける各部デバイス断面フローの説明（主に図４５、図９０、図４６から図８９、図９６および図９３）
図４５は本願発明の他の実施の形態の半導体集積回路装置の高耐圧部ＮチャネルＭＩＳＦＥＴ（熱酸化ゲート絶縁膜方式によるデバイス構造２）の上面レイアウト図である。図９０は図４５のＦ−Ｆ’断面に対応するデバイス断面図である。
図４５は本願発明の他の実施の形態の半導体集積回路装置の高耐圧部ＮチャネルＭＩＳＦＥＴ（熱酸化ゲート絶縁膜方式によるデバイス構造２）の上面レイアウト図である。図９０は図４５のＦ−Ｆ’断面に対応するデバイス断面図である。
図９６は、本願発明の他の実施の形態の半導体集積回路装置（高耐圧部に熱酸化ゲート絶縁膜方式を用いたデバイス構造２を用いたもの）に対応するＣＭＩＳ型ＩＣのウエハ・プロセスを説明するチャネル長方向（図４５のＦ−Ｆ’断面に対応、以下同じ）の図５７のＣ１（ＳＴＩ端部）に対応する部分拡大デバイス断面フロー図（図５７に先行する高耐圧部分の素子分離領域形成工程）である。図４６、図５７、図６８及び図７９はＳＴＩ形成工程を示す。図４７、図５８、図６９及び図８０はディープ・ウエル工程を示す。図４８、図５９、図７０及び図８１は高耐圧ＭＩＳＦＥＴのソース・ドレイン領域形成工程を示す。図４９、図６０、図７１及び図８２は高耐圧ＭＩＳＦＥＴのゲート絶縁膜形成のための熱酸化工程を示す。図５０、図６１、図７２及び図８３はゲート絶縁膜及びその周辺を含む絶縁膜台地領域形成のためのレジスト膜パターン形成工程を示す。図５１、図６２、図７３及び図８４は絶縁膜台地領域形成工程を示す。図５２、図６３、図７４及び図８５はウエル領域形成工程を示す。図５３、図６４、図７５及び図８６はゲート電極パターニング工程を示す。図５４、図６５、図７６及び図８７はＬＤＤ領域（ソース・ドレイン・エクステンション領域）およびサイド・ウォール形成工程を示す。図５５、図６６、図７７及び図８８は高濃度ソース・ドレイン・コンタクト領域形成工程を示す。図５６、図６７、図７８及び図８９はプリ・メタル工程を示す。なお、その後のメタル配線形成工程等は図９５と同じであり、説明は繰り返さない。
図４５のデバイス上面図は、基本的に図６と同じであるが、図４５のものでは、高耐圧ＭＩＳＦＥＴのゲート酸化膜として、熱酸化によるシリコン酸化膜を使用している点に特徴がある。すなわち、図４５及び図９０に示すように、高耐圧ゲート絶縁膜等の基板上面から突出した厚い絶縁膜（ゲート絶縁膜とその周辺のフィールド絶縁膜が構成する絶縁膜台地領域１４ｒ）のないポリシリコン・ゲート電極上の領域１０ｒに、高耐圧ＭＩＳＦＥＴのゲート・コンタクト部８が形成されている点は共通している。
以下、製造プロセスを説明する。図４６、図５７、図６８及び図７９に示すように、たとえば３００φの比較的低濃度のＰ型シリコン単結晶ウエハ１１を準備し、トレンチ深さが３００ｎｍ程度であるＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）型のフィールド絶縁膜ＳＴＩ，ＳＴＩ１を形成する。ここで、図４６に示すように、低耐圧部８２は低耐圧Ｐチャネル・デバイス領域３１と低耐圧Ｎチャネル・デバイス領域３２に分けられる。同様に、図５７に示すように、高耐圧部８１は高耐圧Ｐチャネル・デバイス領域３３と高耐圧Ｎチャネル・デバイス領域３４に分けられる。
ここで、セクション３との相違は、シリコン基板表面１１ａが埋め込み絶縁膜ＳＴＩ，ＳＴＩ１の上面より、かなり後退している（たとえば６０ｎｍ程度）ところにある。これは、後の工程によるシリコン基板表面１１ａの変化を考慮して、最終的に平坦な基板表面を実現するためである。なお、セクション３の場合も厳密には若干後退はあるが、このセクションの場合に比べて後退量は小さいので、図面上は単純化して表示した。なお、この後退を作る方法は、図５７のＳＴＩ端部Ｃ１の部分を例にとり、本セクションの最後の部分で、図９６に基づいて説明する。
次に、図４７、図５８、図６９及び図８０に示すように、半導体ウエハ１１のデバイス面１１ａ（第１の主面）側から、たとえば３ｘ１０１２/ｃｍ２程度の濃度で燐イオンをイオン注入することにより、低耐圧部８２と高耐圧Ｐチャネル・デバイス領域３３にＮ型ディープ・ウエル領域ＨＮＷを形成する。同様に、半導体ウエハ１１のデバイス面１１ａ側から、たとえば３ｘ１０１２/ｃｍ２程度の濃度でボロン・イオンをイオン注入することにより、高耐圧Ｎチャネル・デバイス領域３４にＰ型ディープ・ウエル領域ＨＰＷを形成する。
次に、図４８、図５９、図７０及び図８１に示すように、半導体ウエハ１１のデバイス面１１ａ側から、たとえば６ｘ１０１２/ｃｍ２程度の濃度で燐イオンをイオン注入することにより、低耐圧部８２の周辺部分にＮ型ガードリング領域４１（不純物ドープ領域の分類としてはＮ型中間濃度領域ＨＮＬＤである）を形成する。同様に、半導体ウエハ１１のデバイス面１１ａ側から、たとえば６ｘ１０１２/ｃｍ２程度の濃度で燐イオンをイオン注入することにより、高耐圧Ｐチャネル・デバイス領域３３の周辺部分にＮ型ガードリング領域４０（不純物ドープ領域の分類としてはＮ型中間濃度領域ＨＮＬＤである）を形成する。更に半導体ウエハ１１のデバイス面１１ａ側から、たとえば６ｘ１０１２/ｃｍ２程度の濃度で燐イオンをイオン注入することにより、高耐圧Ｎチャネル・デバイス領域３４の中央部分にＮ型ソース領域３６ｎおよびＮ型ドレイン領域３７ｎ（これらは不純物ドープ領域の分類としてはＮ型中間濃度領域ＨＮＬＤである）を形成する。更に半導体ウエハ１１のデバイス面１１ａ側から、たとえば６ｘ１０１２/ｃｍ２程度の濃度でボロン・イオンをイオン注入することにより、高耐圧Ｐチャネル・デバイス領域３３の中央部分にＰ型ソース領域３６ｐおよびＰ型ドレイン領域３７ｐ（これらは不純物ドープ領域の分類としてはＰ型中間濃度領域ＨＰＬＤである）を形成する。更に半導体ウエハ１１のデバイス面１１ａ側から、たとえば６ｘ１０１２/ｃｍ２程度の濃度でボロン・イオンをイオン注入することにより、高耐圧Ｎチャネル・デバイス領域３４の周辺部分にＰ型ガードリング領域３９（不純物ドープ領域の分類としてはＰ型中間濃度領域ＨＰＬＤである）を形成する。
次に、図４９、図６０、図７１及び図８２に示すように、半導体ウエハ１１のデバイス面１１ａのシリコン表面に、熱酸化による酸化シリコン膜１４（厚さは、たとえば８０ｎｍ程度）を形成する。
次に、図５０、図６１、図７２及び図８３に示すように、通常のリソグラフィによって、高耐圧部８１のゲート絶縁膜とその周辺のフィールド絶縁膜が構成する絶縁膜台地領域１４ｒ（図６２）となるべき領域上をレジスト膜パターン１４ｍで被覆する。
次に、図５１、図６２、図７３及び図８４に示すように、レジスト膜パターン１４ｍで被覆されていない高耐圧ゲート酸化膜１４および埋め込み酸化膜ＳＴＩ，ＳＴＩ１をたとえば弗酸系のシリコン酸化膜エッチング液で、ウェット・エッチングすることにより、絶縁膜台地領域１４ｒを形成するとともに、レジスト膜パターン１４ｍで被覆されていない部分のシリコン基板上面１１ａ（アクティブ領域）を露出させる。
次に、図５２、図６３、図７４及び図８５に示すように、半導体ウエハ１１のデバイス面１１ａ側から、たとえば２ｘ１０１３/ｃｍ２程度の濃度で燐イオンをイオン注入することにより、低耐圧Ｐチャネル・デバイス領域３１の主要部にＮ型ウエル領域ＮＷを形成する。同様に、半導体ウエハ１１のデバイス面１１ａ側から、たとえば２ｘ１０１３/ｃｍ２程度の濃度でボロン・イオンをイオン注入することにより、低耐圧Ｎチャネル・デバイス領域３２の主要部にＰ型ウエル領域ＰＷを形成する。更に、低耐圧部８２の半導体ウエハ１１のデバイス面側のシリコン表面を熱酸化等することによって、ゲート絶縁膜９を形成する。このゲート絶縁膜９の厚さは、シリコン酸化膜、シリコン酸化膜、シリコン酸窒化膜またはこれらの複合膜（９０ｎｍ，６５ｎｍプロセスでは、Ｈｉｇｈ−ｋ絶縁膜を含む）であり、標準的なシリコン酸化膜換算の厚さで、たとえば４ｎｍ程度である。
次に、図５３、図６４、図７５及び図８６に示すように、半導体ウエハ１１のデバイス面１１ａの全面にＣＶＤによりポリシリコン膜（たとえば厚さ１８０ｎｍ程度）を成膜する。低耐圧Ｐチャネル・デバイス領域３１にあたるポリシリコン膜上をレジスト膜で被覆した状態で、半導体ウエハ１１のデバイス面１１ａ側から、たとえば４ｘ１０１５/ｃｍ２程度の濃度で燐イオンをイオン注入することにより、高耐圧Ｎチャネル・デバイス領域３４、高耐圧Ｐチャネル・デバイス領域３３および低耐圧Ｎチャネル・デバイス領域３２上のポリシリコン膜にＮ型不純物をドープする。続いて、これとは逆に、高耐圧Ｎチャネル・デバイス領域３４、高耐圧Ｐチャネル・デバイス領域３３および低耐圧Ｎチャネル・デバイス領域３２にあたるポリシリコン膜上をレジスト膜で被覆した状態で、半導体ウエハ１１のデバイス面１１ａ側から、たとえば４ｘ１０１５/ｃｍ２程度の濃度でボロン・イオンをイオン注入することにより、低耐圧Ｐチャネル・デバイス領域３１上のポリシリコン膜にＰ型不純物をドープする。更に、通常のリソグラフィにより、ポリシリコン膜上にゲート電極加工のためのレジスト膜パターンを形成する。そして、このレジスト膜パターンをマスクとして、ドライ・エッチングにより、ゲート電極１５ｎ，１５ｐ，２５ｎ，２５ｐをパターニングする。
次に、図５４、図６５、図７６及び図８７に示すように、半導体ウエハ１１のデバイス面１１ａ側から、たとえば２ｘ１０１４/ｃｍ２程度の濃度でボロン・イオン（ＢＦ２）をイオン注入することにより、低耐圧ＰチャネルＭＩＳＦＥＴのゲート電極２５ｐの両側のシリコン表面領域にＰ型ソース・ドレイン・エクステンション領域ＰＬＤを形成する。同様に、半導体ウエハ１１のデバイス面１１ａ側から、たとえば１ｘ１０１４/ｃｍ２程度の濃度で燐イオンをイオン注入することにより、低耐圧ＮチャネルＭＩＳＦＥＴのゲート電極２５ｎの両側のシリコン表面領域にＮ型ソース・ドレイン・エクステンション領域ＮＬＤを形成する。更に、半導体ウエハ１１のデバイス面１１ａ側の全面にＣＶＤにより、窒化シリコン膜を成膜する。その後、この窒化シリコン膜を異方性ドライ・エッチングして、ゲート電極１５ｎ，１５ｐ，２５ｎ，２５ｐの周辺部にサイド・ウォール絶縁膜２２を形成する。
次に、図５５、図６６、図７７及び図８８に示すように、半導体ウエハ１１のデバイス面１１ａ側から、たとえば２ｘ１０１５/ｃｍ２程度の濃度でボロン・イオン（ＢＦ２）をイオン注入する（イオン注入としてはＰ型高濃度不純物領域ＰＳＤである）ことにより、低耐圧領域８２のＰウエル・コンタクト領域３０ｐ、Ｐ型高濃度ソース・コンタクト領域２６ｐ、およびＰ型高濃度ドレイン・コンタクト領域２７ｐ、並びに高耐圧領域８１のＰ型高濃度ガードリング・コンタクト領域２９ｐ、Ｐ型高濃度ドレイン・コンタクト領域２７ｐ、およびＰ型高濃度ソース・コンタクト領域２６ｐを形成する。同様に、半導体ウエハ１１のデバイス面１１ａ側から、たとえば３ｘ１０１５/ｃｍ２程度の濃度で砒素イオンをイオン注入する（イオン注入としてはＮ型高濃度不純物領域ＮＳＤである）ことにより、低耐圧領域８２のＮ型高濃度ガードリング・コンタクト領域２９ｎ，Ｎウエル・コンタクト領域３０ｎ、Ｎ型高濃度ソース・コンタクト領域２６ｎ、およびＮ型高濃度ドレイン・コンタクト領域２７ｎ、並びに高耐圧領域８１のＮ型高濃度ガードリング・コンタクト領域２９ｎ、Ｎ型高濃度ドレイン・コンタクト領域２７ｎ、およびＮ型高濃度ソース・コンタクト領域２６ｎを形成する。更に、サリサイド・プロセス（Ｓａｌｉｃｉｄｅ Ｐｒｏｃｅｓｓ）により、半導体ウエハ１１のデバイス面１１ａ側の単結晶シリコン面およびゲート電極１５ｎ，１５ｐ，２５ｎ，２５ｐの上面をコバルト・シリサイド化する。９０ｎｍ，６５ｎｍまたはそれよりも微細なプロセス・ノードの製品では必要によりニッケル・シリサイド化する。
次に、図５６、図６７、図７８及び図８９に示すように、半導体ウエハ１１のデバイス面１１ａ側の全面にコンタクト・ホール・プロセスにおけるエッチ・ストップ膜である窒化シリコン膜２３（たとえば厚さ４０ｎｍ程度）をたとえばプラズマＣＶＤにより成膜する。続いて、その上に、エッチ・ストップ膜よりも十分に厚いプリ・メタル層間絶縁膜２４（プリ・メタル主層間絶縁膜）を成膜する。プリ・メタル層間絶縁膜２４の具体的構成は、たとえば、下層のオゾンＴＥＯＳを用いた熱ＣＶＤによる酸化シリコン系の絶縁膜（完成時点で、たとえば厚さ２００ｎｍ程度）と上層のプラズマＴＥＯＳによる酸化シリコン系の絶縁膜（完成時点で、たとえば厚さ５００ｎｍ程度）等が好適である。続いて、必要により酸化膜ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、プリ・メタル層間絶縁膜２４を平坦化する。更に、必要があれば、酸化膜ＣＭＰ処理されたプリ・メタル主層間絶縁膜上に、プリ・メタル主層間絶縁膜よりも薄いキャップ膜として、プラズマＴＥＯＳにより酸化シリコン膜を成膜する。これ以降の工程では原則として、キャップ膜を含めてプリ・メタル層間絶縁膜２４という。なお、層間絶縁膜２４は、完成時点で、たとえば厚さ７００ｎｍ程度である。
次に、半導体ウエハ１１のデバイス面１１ａ側にコンタクト・ホール形成用レジスト膜パターンを形成する。このレジスト膜パターンをマスクとして、たとえば、Ｃ４Ｆ８、Ｃ５Ｆ８等のフルオロ・カーボン系のエッチング・ガス、酸素、アルゴン等を含む混合ガス雰囲気中で異方性ドライ・エッチングを実行することにより、まず、窒化シリコン膜２３の上面までコンタクト・ホールを開口する。続いて、ＣＦ４、ＣＨＦ３等のフルオロ・カーボン系のエッチング・ガス、酸素、アルゴン等を含む混合ガス雰囲気中で異方性ドライ・エッチングを実行することにより、コンタクト・ホール窒化シリコン膜２３の下面まで延長する。
次に、プリ・メタル層間絶縁膜２４の上面とコンタクト・ホール内に、スパッタリングまたはＣＶＤにより、コンタクト・ホールの径に比較して薄いバリア・メタル膜を形成する。バリア・メタル膜は、たとえば下層からＴｉ膜、ＴｉＮ膜の積層膜で形成される。続いて、コンタクト・ホールを埋め込むように、バリア・メタル膜上にＣＶＤにより、バリア・メタル膜と比較して十分に厚いタングステン膜を成膜する。続いて、コンタクト・ホール外のバリア・メタル膜およびタングステン膜をメタルＣＭＰにより除去することにより、低耐圧部８２（低耐圧ＭＩＳＦＥＴ群５２）の基板コンタクト・プラグ１９ｎ，２０ｐ，１６ｎ，１７ｎ，１６ｐ，１７ｐ，２０ｎ，１９ｎおよびゲート電極コンタクト・プラグ１８、並びに、高耐圧部８１（高耐圧ＭＩＳＦＥＴ群５１）の基板コンタクト・プラグ１９ｈｐ，１６ｈｎ，１７ｈｎ，１９ｈｐ，１９ｈｎ，１７ｈｐ，１６ｈｐ，１９ｈｎおよびゲート電極コンタクト・プラグ１８ｈを形成する。ここまでで、ウエハ・プロセスの内、プリ・メタル・プロセスまでが完了したことになる。これ以降の工程は、図４２（図８９に対応）に続く工程として説明された図９５についてのものと同様であり、説明は繰り返さない。
本セクションのはじめに説明したように、図９６に基づいて、図４６、図５７、図６８及び図７９等におけるシリコン基板表面１１ａの後退（Ｒｅｃｅｓｓ）について説明する。図９６は、図５７のＳＴＩ端部Ｃ１の部分の同図に先行する工程における部分拡大図である。以下プロセスを順に説明する。図９６（ａ）に示すように、通常のＳＴＩ−ＣＭＰのプロセスに従って、埋め込みＣＶＤ酸化膜ＳＴＩ１をＣＭＰストッパ膜７９（窒化シリコン膜）に至るまで除去する。次に、図９６（ｂ）に示すように、弗酸系のシリコン酸化物エッチング液により、埋め込みＣＶＤ酸化膜ＳＴＩ１の上面を若干エッチングすることにより、突出量を制御する。次に、図９６（ｃ）に示すように、熱燐酸系の窒化シリコン・エッチング液により窒化シリコン膜７９を除去する。最後に、図９６（ｄ）に示すように、ライナー酸化シリコン膜７８を除去する。これで、図４６、図５７、図６８及び図７９に示した状態となる。以上のプロセスは、突出量は異なるが、セクション３の場合も同様である。
６．本願発明の他の実施の形態の半導体集積回路装置における高耐圧部ＭＩＳＦＥＴ（熱酸化ゲート絶縁膜方式によるデバイス構造２変形例：Ｌｇ方向コンタクト方式）の説明（主に図９１及び図９２）
図９１は本願発明の他の実施の形態の半導体集積回路装置の高耐圧部ＮチャネルＭＩＳＦＥＴ（ＣＶＤゲート絶縁膜方式によるデバイス構造２の変形例）の上面レイアウト図である。図９２は図９１のＨ−Ｈ’断面に対応するデバイス断面図である。
図９１は本願発明の他の実施の形態の半導体集積回路装置の高耐圧部ＮチャネルＭＩＳＦＥＴ（ＣＶＤゲート絶縁膜方式によるデバイス構造２の変形例）の上面レイアウト図である。図９２は図９１のＨ−Ｈ’断面に対応するデバイス断面図である。
図９１及び図９２に示すように、この例は、基本的にセクション５の例（高耐圧ＭＩＳＦＥＴのゲート酸化膜を熱酸化で形成したもの）と同じであるが、セクション３の例とセクション４の関係と同様に、チャネル長Ｌｇ方向に高耐圧ＭＩＳＦＥＴのゲート・コンタクト部８が設けられていることが特徴となっている。
７．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本願発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本願発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、前記実施の形態では、主にＰ型単結晶シリコン基板上に素子を集積したものを例にとり、具体的に説明したが、本願発明はそれに限定されるものではなく、Ｎ型単結晶シリコン基板（ＳＯＩ基板を含む）、その他の絶縁基板等に形成するものにも適用できることは言うまでもない。また、前記実施の形態では、主にアルミニウム系通常配線構造を適用した例を示したが、本願発明はそれに限定されるものではなく、銅または銀系ダマシン配線構造または、これらとアルミニウム系通常配線構造を組み合わせた配線構造を使用したものにも適用できることは言うまでもない。
なお、本実施の形態では、ＬＣＤドライバに適用した例を示したが、これに限られるものではなく、高耐圧ＭＩＳＦＥＴを備える集積回路装置であれば適用可能である。また、液晶表示駆動用に限られることもなく、有機ＥＬディスプレイ等、他の表示駆動用の集積回路装置にも適用可能である。
１ 半導体集積回路チップまたは半導体基体
１ａ （半導体集積回路チップまたは半導体基体の）第１の主面またはデバイス面
１ｂ （半導体集積回路チップまたは半導体基体の）第２の主面または裏面
１ｃ 半導体集積回路チップ内ＣＭＩＳＦＥＴ回路
２ ゲート・ドライバ
３ 電源回路
４ メモリ回路
５ ソース・ドライバ
６ コントローラ
７ 不揮発性ヒューズ
８ 高耐圧ＭＩＳＦＥＴのゲート・コンタクト部（第１のゲート・コンタクト部）
９ 低耐圧ＭＩＳＦＥＴのゲート絶縁膜（第２のゲート絶縁膜）
１０ 高耐圧ゲート絶縁膜のないポリシリコン・ゲート電極上の領域
１０ｒ 高耐圧ゲート絶縁膜等の基板上面から突出した厚い絶縁膜のないポリシリコン・ゲート電極上の領域
１１ Ｐ型シリコン単結晶基板（またはウエハ）
１１ａ Ｐ型シリコン単結晶基板またはウエハの上面（または製造工程途中のウエハの最上面）
１２ 高耐圧ＭＩＳＦＥＴのチャネル領域
１３ 低耐圧ＭＩＳＦＥＴのチャネル領域
１４ 高耐圧ゲート絶縁膜または第１のゲート絶縁膜（第１の高耐圧ゲート絶縁膜被覆領域またはゲート絶縁膜被覆領域）
１４ｍ 高耐圧ゲート絶縁膜選択除去時のレジスト膜
１４ｒ 高耐圧ゲート絶縁膜選択除去時のレジスト被覆領域（またはゲート絶縁膜とその周辺のフィールド絶縁膜が構成する絶縁膜台地領域）
１５ｎ 高耐圧ＭＩＳＦＥＴのＮ型ポリシリコン・ゲート電極（第１のゲート電極膜）
１５ｐ 高耐圧ＭＩＳＦＥＴのＮ型ポリシリコン・ゲート電極
１５ａ 高耐圧ＭＩＳＦＥＴのポリシリコン・ゲート電極の上面（上段）
１５ｂ 高耐圧ＭＩＳＦＥＴのポリシリコン・ゲート電極の上面（下段）
１６ｈｎ 高耐圧ＭＩＳＦＥＴのＮ型ソース・コンタクト電極（または、それに対応するコンタクト・ホール）
１６ｈｐ 高耐圧ＭＩＳＦＥＴのＰ型ソース・コンタクト電極（または、それに対応するコンタクト・ホール）
１６ｎ 低耐圧ＭＩＳＦＥＴのＮ型ソース・コンタクト電極（または、それに対応するコンタクト・ホール）
１６ｐ 低耐圧ＭＩＳＦＥＴのＰ型ソース・コンタクト電極（または、それに対応するコンタクト・ホール）
１７ｈｎ 高耐圧ＭＩＳＦＥＴのＮ型ドレイン・コンタクト電極（または、それに対応するコンタクト・ホール）
１７ｈｐ 高耐圧ＭＩＳＦＥＴのＰ型ドレイン・コンタクト電極（または、それに対応するコンタクト・ホール）
１７ｎ 低耐圧ＭＩＳＦＥＴのＮ型ドレイン・コンタクト電極（または、それに対応するコンタクト・ホール）
１７ｐ 低耐圧ＭＩＳＦＥＴのＰ型ドレイン・コンタクト電極（または、それに対応するコンタクト・ホール）
１８ 低耐圧ＭＩＳＦＥＴのゲート・コンタクト電極（または、それに対応するコンタクト・ホール）
１８ｈ 高耐圧ＭＩＳＦＥＴのゲート・コンタクト電極（または、それに対応するコンタクト・ホール）
１９ｈｎ 高耐圧ＭＩＳＦＥＴのＮ型ガードリング・コンタクト電極（または、それに対応するコンタクト・ホール）
１９ｈｐ 高耐圧ＭＩＳＦＥＴのＰ型ガードリング・コンタクト電極（または、それに対応するコンタクト・ホール）
１９ｎ 低耐圧ＭＩＳＦＥＴのＮ型ガードリング・コンタクト電極（または、それに対応するコンタクト・ホール）
１９ｐ 低耐圧ＭＩＳＦＥＴのＰ型ガードリング・コンタクト電極（または、それに対応するコンタクト・ホール）
２０ｎ 低耐圧ＭＩＳＦＥＴのＮウエル・コンタクト電極（または、それに対応するコンタクト・ホール）
２０ｐ 低耐圧ＭＩＳＦＥＴのＰウエル・コンタクト電極（または、それに対応するコンタクト・ホール）
２１ チャネル領域にほぼ対応するフィールド絶縁膜開口部
２２ サイド・ウォール絶縁膜
２３ 窒化シリコン膜（エッチ・ストップ膜）
２４ プリ・メタル層間絶縁膜
２５ｎ 低耐圧ＭＩＳＦＥＴのＮ型ポリシリコン・ゲート電極
２５ｐ 低耐圧ＭＩＳＦＥＴのＰ型ポリシリコン・ゲート電極
２５ａ 低耐圧ＭＩＳＦＥＴのＮ型ポリシリコン・ゲート電極の上面
２６ｎ Ｎ型高濃度ソース・コンタクト領域（ソース・コンタクト部）
２６ｐ Ｐ型高濃度ソース・コンタクト領域（ソース・コンタクト部）
２７ｎ Ｎ型高濃度ドレイン・コンタクト領域（ドレイン・コンタクト部）
２７ｐ Ｐ型高濃度ドレイン・コンタクト領域（ドレイン・コンタクト部）
２９ｎ Ｎ型高濃度ガードリング・コンタクト領域（Nウエル給電リング）
２９ｐ Ｐ型高濃度ガードリング・コンタクト領域（Ｐウエル給電リング）
３０ｎ Ｎウエル・コンタクト領域
３０ｐ Ｐウエル・コンタクト領域
３１ 低耐圧Ｐチャネル・デバイス領域
３２ 低耐圧Ｎチャネル・デバイス領域
３３ 高耐圧Ｐチャネル・デバイス領域
３４ 高耐圧Ｎチャネル・デバイス領域
３６ｎ 高耐圧ＭＩＳＦＥＴのＮ型ソース領域（第１のソース領域）
３６ｐ 高耐圧ＭＩＳＦＥＴのＰ型ソース領域
３７ｎ 高耐圧ＭＩＳＦＥＴのＮ型ドレイン領域（第１のドレイン領域）
３７ｐ 高耐圧ＭＩＳＦＥＴのＰ型ドレイン領域
３９ 高耐圧部Ｐ型ガードリング領域（P型分離ウエル）
４０ 高耐圧部Ｎ型ガードリング領域（N型分離ウエル）
４１ 低耐圧部Ｎ型ガードリング領域
５１ 高耐圧ＭＩＳＦＥＴ群
５２ 低耐圧ＭＩＳＦＥＴ群
５３ 高耐圧ＰチャネルＭＩＳＦＥＴ群
５４ 高耐圧ＮチャネルＭＩＳＦＥＴ群（第１のＭＩＳＦＥＴ群）
５５ 低耐圧ＰチャネルＭＩＳＦＥＴ群
５６ 低耐圧ＮチャネルＭＩＳＦＥＴ群（第２のＭＩＳＦＥＴ群）
６３ 高耐圧ＰチャネルＭＩＳＦＥＴ
６４ 高耐圧ＮチャネルＭＩＳＦＥＴ
６５ 低耐圧ＰチャネルＭＩＳＦＥＴ
６６ 低耐圧ＮチャネルＭＩＳＦＥＴ
７１ 第１層層間絶縁膜
７２ 第１層スルーホール・コンタクト電極（第１層メタル・プラグ）
７３ 最上層層間絶縁膜
７４ 最上層スルーホール・コンタクト電極（最上層メタル・プラグ）
７５ ファイナル・パッシベーション膜
７６ アンダー・バンプ・メタル層
７７ 金バンプ電極
７８ ライナー酸化シリコン膜
７９ ＣＭＰストッパ用窒化シリコン膜
８１ 高耐圧部
８２ 低耐圧部
Ｃ１ ＳＴＩ端部
ＨＮＬＤ Ｎ型中間濃度領域（高耐圧ＮチャネルＭＩＳＦＥＴのソース・ドレイン領域等）
ＨＮＷ Ｎ型ディープ・ウエル領域
ＨＰＬＤ Ｐ型中間濃度領域（高耐圧ＰチャネルＭＩＳＦＥＴのソース・ドレイン領域等）
ＨＰＷ Ｐ型ディープ・ウエル領域
Ｌｇ チャネル長
Ｍ１ 第１アルミニウム系配線
ＭＰ パッド層アルミニウム系配線
ＮＬＤ （低耐圧ＮチャネルＭＩＳＦＥＴの）Ｎ型ソース・ドレイン・エクステンション領域
ＮＳＤ Ｎ型高濃度不純物領域（Ｎ型ソース・ドレイン等のコンタクト領域）
ＮＷ Ｎ型ウエル領域（Ｐチャネル・デバイスのためのＮ型ウエル等の領域）
ＰＬＤ （低耐圧ＰチャネルＭＩＳＦＥＴの）Ｐ型ソース・ドレイン・エクステンション領域
ＰＳＤ Ｐ型高濃度不純物領域（Ｐ型ソース・ドレイン等のコンタクト領域）
ＰＷ Ｐ型ウエル領域（Ｎチャネル・デバイスのためのＰ型ウエル等の領域）
ＳＴＩ フィールド絶縁膜
ＳＴＩ１ 第１のフィールド絶縁膜
ＳＴＩ１ａ 第１のフィールド絶縁膜の厚い部分
ＳＴＩ１ｂ 第１のフィールド絶縁膜の薄い部分
Ｗｇ チャネル幅
１ａ （半導体集積回路チップまたは半導体基体の）第１の主面またはデバイス面
１ｂ （半導体集積回路チップまたは半導体基体の）第２の主面または裏面
１ｃ 半導体集積回路チップ内ＣＭＩＳＦＥＴ回路
２ ゲート・ドライバ
３ 電源回路
４ メモリ回路
５ ソース・ドライバ
６ コントローラ
７ 不揮発性ヒューズ
８ 高耐圧ＭＩＳＦＥＴのゲート・コンタクト部（第１のゲート・コンタクト部）
９ 低耐圧ＭＩＳＦＥＴのゲート絶縁膜（第２のゲート絶縁膜）
１０ 高耐圧ゲート絶縁膜のないポリシリコン・ゲート電極上の領域
１０ｒ 高耐圧ゲート絶縁膜等の基板上面から突出した厚い絶縁膜のないポリシリコン・ゲート電極上の領域
１１ Ｐ型シリコン単結晶基板（またはウエハ）
１１ａ Ｐ型シリコン単結晶基板またはウエハの上面（または製造工程途中のウエハの最上面）
１２ 高耐圧ＭＩＳＦＥＴのチャネル領域
１３ 低耐圧ＭＩＳＦＥＴのチャネル領域
１４ 高耐圧ゲート絶縁膜または第１のゲート絶縁膜（第１の高耐圧ゲート絶縁膜被覆領域またはゲート絶縁膜被覆領域）
１４ｍ 高耐圧ゲート絶縁膜選択除去時のレジスト膜
１４ｒ 高耐圧ゲート絶縁膜選択除去時のレジスト被覆領域（またはゲート絶縁膜とその周辺のフィールド絶縁膜が構成する絶縁膜台地領域）
１５ｎ 高耐圧ＭＩＳＦＥＴのＮ型ポリシリコン・ゲート電極（第１のゲート電極膜）
１５ｐ 高耐圧ＭＩＳＦＥＴのＮ型ポリシリコン・ゲート電極
１５ａ 高耐圧ＭＩＳＦＥＴのポリシリコン・ゲート電極の上面（上段）
１５ｂ 高耐圧ＭＩＳＦＥＴのポリシリコン・ゲート電極の上面（下段）
１６ｈｎ 高耐圧ＭＩＳＦＥＴのＮ型ソース・コンタクト電極（または、それに対応するコンタクト・ホール）
１６ｈｐ 高耐圧ＭＩＳＦＥＴのＰ型ソース・コンタクト電極（または、それに対応するコンタクト・ホール）
１６ｎ 低耐圧ＭＩＳＦＥＴのＮ型ソース・コンタクト電極（または、それに対応するコンタクト・ホール）
１６ｐ 低耐圧ＭＩＳＦＥＴのＰ型ソース・コンタクト電極（または、それに対応するコンタクト・ホール）
１７ｈｎ 高耐圧ＭＩＳＦＥＴのＮ型ドレイン・コンタクト電極（または、それに対応するコンタクト・ホール）
１７ｈｐ 高耐圧ＭＩＳＦＥＴのＰ型ドレイン・コンタクト電極（または、それに対応するコンタクト・ホール）
１７ｎ 低耐圧ＭＩＳＦＥＴのＮ型ドレイン・コンタクト電極（または、それに対応するコンタクト・ホール）
１７ｐ 低耐圧ＭＩＳＦＥＴのＰ型ドレイン・コンタクト電極（または、それに対応するコンタクト・ホール）
１８ 低耐圧ＭＩＳＦＥＴのゲート・コンタクト電極（または、それに対応するコンタクト・ホール）
１８ｈ 高耐圧ＭＩＳＦＥＴのゲート・コンタクト電極（または、それに対応するコンタクト・ホール）
１９ｈｎ 高耐圧ＭＩＳＦＥＴのＮ型ガードリング・コンタクト電極（または、それに対応するコンタクト・ホール）
１９ｈｐ 高耐圧ＭＩＳＦＥＴのＰ型ガードリング・コンタクト電極（または、それに対応するコンタクト・ホール）
１９ｎ 低耐圧ＭＩＳＦＥＴのＮ型ガードリング・コンタクト電極（または、それに対応するコンタクト・ホール）
１９ｐ 低耐圧ＭＩＳＦＥＴのＰ型ガードリング・コンタクト電極（または、それに対応するコンタクト・ホール）
２０ｎ 低耐圧ＭＩＳＦＥＴのＮウエル・コンタクト電極（または、それに対応するコンタクト・ホール）
２０ｐ 低耐圧ＭＩＳＦＥＴのＰウエル・コンタクト電極（または、それに対応するコンタクト・ホール）
２１ チャネル領域にほぼ対応するフィールド絶縁膜開口部
２２ サイド・ウォール絶縁膜
２３ 窒化シリコン膜（エッチ・ストップ膜）
２４ プリ・メタル層間絶縁膜
２５ｎ 低耐圧ＭＩＳＦＥＴのＮ型ポリシリコン・ゲート電極
２５ｐ 低耐圧ＭＩＳＦＥＴのＰ型ポリシリコン・ゲート電極
２５ａ 低耐圧ＭＩＳＦＥＴのＮ型ポリシリコン・ゲート電極の上面
２６ｎ Ｎ型高濃度ソース・コンタクト領域（ソース・コンタクト部）
２６ｐ Ｐ型高濃度ソース・コンタクト領域（ソース・コンタクト部）
２７ｎ Ｎ型高濃度ドレイン・コンタクト領域（ドレイン・コンタクト部）
２７ｐ Ｐ型高濃度ドレイン・コンタクト領域（ドレイン・コンタクト部）
２９ｎ Ｎ型高濃度ガードリング・コンタクト領域（Nウエル給電リング）
２９ｐ Ｐ型高濃度ガードリング・コンタクト領域（Ｐウエル給電リング）
３０ｎ Ｎウエル・コンタクト領域
３０ｐ Ｐウエル・コンタクト領域
３１ 低耐圧Ｐチャネル・デバイス領域
３２ 低耐圧Ｎチャネル・デバイス領域
３３ 高耐圧Ｐチャネル・デバイス領域
３４ 高耐圧Ｎチャネル・デバイス領域
３６ｎ 高耐圧ＭＩＳＦＥＴのＮ型ソース領域（第１のソース領域）
３６ｐ 高耐圧ＭＩＳＦＥＴのＰ型ソース領域
３７ｎ 高耐圧ＭＩＳＦＥＴのＮ型ドレイン領域（第１のドレイン領域）
３７ｐ 高耐圧ＭＩＳＦＥＴのＰ型ドレイン領域
３９ 高耐圧部Ｐ型ガードリング領域（P型分離ウエル）
４０ 高耐圧部Ｎ型ガードリング領域（N型分離ウエル）
４１ 低耐圧部Ｎ型ガードリング領域
５１ 高耐圧ＭＩＳＦＥＴ群
５２ 低耐圧ＭＩＳＦＥＴ群
５３ 高耐圧ＰチャネルＭＩＳＦＥＴ群
５４ 高耐圧ＮチャネルＭＩＳＦＥＴ群（第１のＭＩＳＦＥＴ群）
５５ 低耐圧ＰチャネルＭＩＳＦＥＴ群
５６ 低耐圧ＮチャネルＭＩＳＦＥＴ群（第２のＭＩＳＦＥＴ群）
６３ 高耐圧ＰチャネルＭＩＳＦＥＴ
６４ 高耐圧ＮチャネルＭＩＳＦＥＴ
６５ 低耐圧ＰチャネルＭＩＳＦＥＴ
６６ 低耐圧ＮチャネルＭＩＳＦＥＴ
７１ 第１層層間絶縁膜
７２ 第１層スルーホール・コンタクト電極（第１層メタル・プラグ）
７３ 最上層層間絶縁膜
７４ 最上層スルーホール・コンタクト電極（最上層メタル・プラグ）
７５ ファイナル・パッシベーション膜
７６ アンダー・バンプ・メタル層
７７ 金バンプ電極
７８ ライナー酸化シリコン膜
７９ ＣＭＰストッパ用窒化シリコン膜
８１ 高耐圧部
８２ 低耐圧部
Ｃ１ ＳＴＩ端部
ＨＮＬＤ Ｎ型中間濃度領域（高耐圧ＮチャネルＭＩＳＦＥＴのソース・ドレイン領域等）
ＨＮＷ Ｎ型ディープ・ウエル領域
ＨＰＬＤ Ｐ型中間濃度領域（高耐圧ＰチャネルＭＩＳＦＥＴのソース・ドレイン領域等）
ＨＰＷ Ｐ型ディープ・ウエル領域
Ｌｇ チャネル長
Ｍ１ 第１アルミニウム系配線
ＭＰ パッド層アルミニウム系配線
ＮＬＤ （低耐圧ＮチャネルＭＩＳＦＥＴの）Ｎ型ソース・ドレイン・エクステンション領域
ＮＳＤ Ｎ型高濃度不純物領域（Ｎ型ソース・ドレイン等のコンタクト領域）
ＮＷ Ｎ型ウエル領域（Ｐチャネル・デバイスのためのＮ型ウエル等の領域）
ＰＬＤ （低耐圧ＰチャネルＭＩＳＦＥＴの）Ｐ型ソース・ドレイン・エクステンション領域
ＰＳＤ Ｐ型高濃度不純物領域（Ｐ型ソース・ドレイン等のコンタクト領域）
ＰＷ Ｐ型ウエル領域（Ｎチャネル・デバイスのためのＰ型ウエル等の領域）
ＳＴＩ フィールド絶縁膜
ＳＴＩ１ 第１のフィールド絶縁膜
ＳＴＩ１ａ 第１のフィールド絶縁膜の厚い部分
ＳＴＩ１ｂ 第１のフィールド絶縁膜の薄い部分
Ｗｇ チャネル幅
Claims (20)
- 以下を含む半導体集積回路装置：
（ａ）第１の主面及び第２の主面を有する半導体基体；
（ｂ）前記第１の主面側に形成された第１のＭＩＳＦＥＴ群；
（ｃ）前記第１の主面側に形成され、前記第１のＭＩＳＦＥＴ群よりも耐圧が低い第２のＭＩＳＦＥＴ群、
ここで、前記第１のＭＩＳＦＥＴ群に属する各ＭＩＳＦＥＴは、以下を含む：
（ｉ）前記第１の主面の表面領域に、第１のチャネル領域を挟んで対向するように形成された第１のソース領域および第１のドレイン領域；
（ｉｉ）前記第１の主面上において、第１のチャネル領域上を覆い、前記第１のチャネル領域の全周において第１のフィールド絶縁膜上に至るＣＶＤによる第１のゲート絶縁膜；
（ｉｉｉ）前記第１のチャネル領域上を覆うように、前記第１のゲート絶縁膜上に形成され、前記第１のゲート絶縁膜が被覆する第１のゲート絶縁膜被覆領域の外部に至る第１のゲート電極膜；
（ｉｖ）前記第１のゲート絶縁膜被覆領域の外部の前記第１のゲート電極膜上に設けられた第１のゲート・コンタクト部。 - 前記１項の半導体集積回路装置において、前記第１のゲート・コンタクト部は、ゲート幅方向に設けられている。
- 前記１項の半導体集積回路装置において、前記第１のゲート・コンタクト部は、ゲート長方向に設けられている。
- 前記１項の半導体集積回路装置において、前記第２のＭＩＳＦＥＴ群に属する各ＭＩＳＦＥＴは、以下を含む：
（ｉ）前記第１の主面の第２のチャネル領域上に形成された熱酸化による第２のゲート絶縁膜。 - 前記１項の半導体集積回路装置において、前記第１のゲート電極膜の両端部の一部は、ゲート長方向において前記第１のゲート絶縁膜上にある。
- 前記１項の半導体集積回路装置において、前記第１のゲート電極膜は、前記第１のゲート絶縁膜の全域を覆う。
- 前記１項の半導体集積回路装置において、前記第１のゲート絶縁膜の端部は、全周において前記第１のフィールド絶縁膜上にある。
- 前記１項の半導体集積回路装置において、前記第１のゲート・コンタクト部は、第１の径を有する単数又は複数のメタル・プラグによってコンタクトが形成されている。
- 前記１項の半導体集積回路装置において、前記第２のＭＩＳＦＥＴ群に属する各ＭＩＳＦＥＴの第２のゲート・コンタクト部は、前記第１の径を有するメタル・プラグによってコンタクトが形成されている。
- 前記１項の半導体集積回路装置において、前記第１のＭＩＳＦＥＴ群に属する各ＭＩＳＦＥＴの第１のソース・コンタクト部およびドレイン・コンタクト部は、前記第１の径を有するメタル・プラグによってコンタクトが形成されている。
- 以下を含む半導体集積回路装置：
（ａ）第１の主面及び第２の主面を有する半導体基体；
（ｂ）前記第１の主面側に形成された第１のＭＩＳＦＥＴ群；
（ｃ）前記第１の主面側に形成され、前記第１のＭＩＳＦＥＴ群よりも耐圧が低い第２のＭＩＳＦＥＴ群、
ここで、前記第１のＭＩＳＦＥＴ群に属する各ＭＩＳＦＥＴは、以下を含む：
（ｉ）前記第１の主面の表面領域に、第１のチャネル領域を挟んで対向するように形成された第１のソース領域および第１のドレイン領域；
（ｉｉ）前記第１の主面上において、第１のチャネル領域上を覆い、前記第１のチャネル領域の全周において第１のフィールド絶縁膜に連結する熱酸化による第１のゲート絶縁膜；
（ｉｉｉ）前記第１のゲート絶縁膜とその周辺の前記第１のフィールド絶縁膜の厚い部分によって形成された絶縁膜台地領域；
（ｉｖ）前記第１のチャネル領域上を覆うように、前記第１のゲート絶縁膜上に形成され、前記絶縁膜台地領域の外部に至る第１のゲート電極膜；
（ｖ）前記絶縁膜台地領域の外部の前記第１のゲート電極膜上に設けられた第１のゲート・コンタクト部。 - 前記１１項の半導体集積回路装置において、前記第１のゲート・コンタクト部は、ゲート幅方向に設けられている。
- 前記１１項の半導体集積回路装置において、前記第１のゲート・コンタクト部は、ゲート長方向に設けられている。
- 前記１１項の半導体集積回路装置において、前記第２のＭＩＳＦＥＴ群に属する各ＭＩＳＦＥＴは、以下を含む：
（ｉ）前記第１の主面の第２のチャネル領域上に形成された熱酸化による第２のゲート絶縁膜。 - 前記１１項の半導体集積回路装置において、前記第１のゲート電極膜の両端部の一部は、ゲート長方向において前記絶縁膜台地領域上にある。
- 前記１１項の半導体集積回路装置において、前記第１のゲート電極膜は、前記絶縁膜台地領域の全域を覆う。
- 前記１１項の半導体集積回路装置において、前記絶縁膜台地領域の端部は、全周において前記第１のフィールド絶縁膜上にある。
- 前記１１項の半導体集積回路装置において、前記第１のゲート・コンタクト部は、第１の径を有する単数又は複数のメタル・プラグによってコンタクトが形成されている。
- 前記１１項の半導体集積回路装置において、前記第２のＭＩＳＦＥＴ群に属する各ＭＩＳＦＥＴの第２のゲート・コンタクト部は、前記第１の径を有するメタル・プラグによってコンタクトが形成されている。
- 前記１１項の半導体集積回路装置において、前記第１のＭＩＳＦＥＴ群に属する各ＭＩＳＦＥＴの第１のソース・コンタクト部およびドレイン・コンタクト部は、前記第１の径を有するメタル・プラグによってコンタクトが形成されている。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008223344A JP2010062182A (ja) | 2008-09-01 | 2008-09-01 | 半導体集積回路装置 |
| TW098120728A TW201013896A (en) | 2008-09-01 | 2009-06-19 | Semiconductor integrated circuit device |
| US12/508,560 US8067807B2 (en) | 2008-09-01 | 2009-07-23 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008223344A JP2010062182A (ja) | 2008-09-01 | 2008-09-01 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2010062182A true JP2010062182A (ja) | 2010-03-18 |
Family
ID=41724043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008223344A Pending JP2010062182A (ja) | 2008-09-01 | 2008-09-01 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8067807B2 (ja) |
| JP (1) | JP2010062182A (ja) |
| TW (1) | TW201013896A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110038457A (ko) * | 2009-10-08 | 2011-04-14 | 삼성전기주식회사 | 무전해 니켈 도금층을 갖는 금속배선 구조 및 그 제조방법 |
| KR101659834B1 (ko) * | 2010-03-31 | 2016-09-27 | 삼성전자주식회사 | 반도체 퓨즈 회로, 상기 반도체 퓨즈 회로를 포함하는 반도체 장치, 및 상기 반도체 장치를 포함하는 반도체 모듈 |
| JP5624816B2 (ja) * | 2010-07-06 | 2014-11-12 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置および半導体集積回路装置の製造方法 |
| CN102701569B (zh) * | 2012-01-12 | 2015-01-07 | 上海华力微电子有限公司 | 改善高密度等离子体化学气相淀积的磷硅玻璃形貌的方法 |
| JP2015115390A (ja) | 2013-12-10 | 2015-06-22 | シナプティクス・ディスプレイ・デバイス合同会社 | 半導体集積回路装置 |
| US9620642B2 (en) * | 2013-12-11 | 2017-04-11 | Globalfoundries Singapore Pte. Ltd. | FinFET with isolation |
| US10038063B2 (en) | 2014-06-10 | 2018-07-31 | International Business Machines Corporation | Tunable breakdown voltage RF FET devices |
| FR3069376B1 (fr) * | 2017-07-21 | 2020-07-03 | Stmicroelectronics (Rousset) Sas | Transistor comprenant une grille elargie |
| FR3069377B1 (fr) | 2017-07-21 | 2020-07-03 | Stmicroelectronics (Rousset) Sas | Transistor mos a double blocs de grille a tension de claquage augmentee |
| FR3069374B1 (fr) | 2017-07-21 | 2020-01-17 | Stmicroelectronics (Rousset) Sas | Transistor mos a effet bosse reduit |
| US20190273169A1 (en) * | 2018-03-01 | 2019-09-05 | Semiconductor Components Industries, Llc | Electronic device including a junction field-effect transistor having a gate within a well region and a process of forming the same |
| JP2020150037A (ja) * | 2019-03-11 | 2020-09-17 | キオクシア株式会社 | 半導体装置およびその製造方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1145945A (ja) * | 1997-07-28 | 1999-02-16 | Sanyo Electric Co Ltd | 半導体集積回路とその製造方法 |
| JPH11177047A (ja) * | 1997-12-09 | 1999-07-02 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| JP2005051022A (ja) * | 2003-07-28 | 2005-02-24 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| JP2005150331A (ja) * | 2003-11-14 | 2005-06-09 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2006253499A (ja) * | 2005-03-11 | 2006-09-21 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2007189224A (ja) * | 2006-01-12 | 2007-07-26 | Samsung Electronics Co Ltd | 集積度を向上させることができる半導体集積回路素子及びその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002170888A (ja) * | 2000-11-30 | 2002-06-14 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP4346322B2 (ja) * | 2003-02-07 | 2009-10-21 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP2005340627A (ja) | 2004-05-28 | 2005-12-08 | Seiko Epson Corp | 半導体装置及びその製造方法 |
-
2008
- 2008-09-01 JP JP2008223344A patent/JP2010062182A/ja active Pending
-
2009
- 2009-06-19 TW TW098120728A patent/TW201013896A/zh unknown
- 2009-07-23 US US12/508,560 patent/US8067807B2/en not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1145945A (ja) * | 1997-07-28 | 1999-02-16 | Sanyo Electric Co Ltd | 半導体集積回路とその製造方法 |
| JPH11177047A (ja) * | 1997-12-09 | 1999-07-02 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| JP2005051022A (ja) * | 2003-07-28 | 2005-02-24 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| JP2005150331A (ja) * | 2003-11-14 | 2005-06-09 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2006253499A (ja) * | 2005-03-11 | 2006-09-21 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2007189224A (ja) * | 2006-01-12 | 2007-07-26 | Samsung Electronics Co Ltd | 集積度を向上させることができる半導体集積回路素子及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20100052073A1 (en) | 2010-03-04 |
| TW201013896A (en) | 2010-04-01 |
| US8067807B2 (en) | 2011-11-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2010062182A (ja) | 半導体集積回路装置 | |
| KR100874524B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP5661445B2 (ja) | 半導体集積回路装置およびその製造方法 | |
| US9035373B2 (en) | Gate dielectric of semiconductor device | |
| JP6362449B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP5255305B2 (ja) | 半導体集積回路装置および半導体集積回路装置の製造方法 | |
| JP2012209331A (ja) | 半導体集積回路装置の製造方法 | |
| TW201606929A (zh) | 半導體裝置及其製造方法 | |
| JP2009021546A (ja) | 半導体装置およびその製造方法 | |
| JP4087416B2 (ja) | パワーｉｃデバイス及びその製造方法 | |
| US9287259B2 (en) | Semiconductor integrated circuit device and method for manufacturing semiconductor integrated circuit device | |
| US7785951B2 (en) | Methods of forming integrated circuit devices having tensile and compressive stress layers therein and devices formed thereby | |
| US10340291B2 (en) | Semiconductor device | |
| JP2012129291A (ja) | 半導体集積回路装置 | |
| KR102495516B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP2008071925A (ja) | 半導体装置 | |
| TWI643348B (zh) | 半導體裝置及其製造方法 | |
| US11489058B2 (en) | Semiconductor structure and associated manufacturing method | |
| CN117393535A (zh) | 半导体器件及其制造方法 | |
| JP2012209332A (ja) | 半導体集積回路装置の製造方法 | |
| JP2008071990A (ja) | 半導体装置 | |
| JP2008277623A (ja) | 半導体装置およびその製造方法 | |
| JP2009071042A (ja) | 半導体装置およびその製造方法 | |
| JP2014049618A (ja) | 半導体装置の製造方法 | |
| JP2013153170A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100527 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110812 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130725 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130725 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20131128 |