KR100874524B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 예에 관한 반도체 장치는, 제1 도전형의 제1 반도체 영역과, 제1 반도체 영역 내에 형성되는 제2 도전형의 제1 MIS 트랜지스터와, 제2 도전형의 제2 반도체 영역과, 제2 반도체 영역 내에 형성되는 제1 도전형의 제2 MIS 트랜지스터를 구비한다. 제1 MIS 트랜지스터의 제1 게이트 절연층은, 제2 MIS 트랜지스터의 제2 게이트 절연층보다도 두껍고, 제2 MIS 트랜지스터의 채널 영역에서의 제1 도전형의 불순물의 프로파일은, 복수의 피크를 갖는다.
p형 반도체 기판, 소자 분리 절연층, 웰 영역, 소스/드레인 확산층, 게이트 산화층, 게이트 전극, 불순물 영역

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1은 참고예로서의 반도체 장치를 도시하는 단면도.
도 2는 도 1의 A-A'선을 따라 취한 불순물 프로파일을 도시하는 도면.
도 3은 도 1의 B-B'선을 따라 취한 불순물 프로파일을 도시하는 도면.
도 4는 도 1의 반도체 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 5는 도 1의 반도체 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 6은 도 1의 반도체 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 7은 도 1의 반도체 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 8은 도 1의 반도체 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 9는 도 1의 반도체 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 10은 도 1의 반도체 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 11은 제1 실시예의 반도체 장치를 도시하는 단면도.
도 12는 도 11의 A-A'선을 따라 취한 불순물 프로파일을 도시하는 도면.
도 13은 도 11의 B-B'선을 따라 취한 불순물 프로파일을 도시하는 도면.
도 14는 도 11의 반도체 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 15는 도 11의 반도체 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 16은 도 11의 반도체 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 17은 도 11의 반도체 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 18은 도 11의 반도체 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 19는 도 11의 반도체 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 20은 도 11의 반도체 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 21은 제2 실시예의 반도체 장치를 도시하는 단면도.
도 22는 도 21의 A-A'선을 따라 취한 불순물 프로파일을 도시하는 도면.
도 23은 도 21의 B-B'선을 따라 취한 불순물 프로파일을 도시하는 도면.
도 24는 도 21의 반도체 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 25는 도 21의 반도체 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 26은 도 21의 반도체 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 27은 제3 실시예의 반도체 장치를 도시하는 단면도.
도 28은 도 27의 반도체 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 29는 도 27의 반도체 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 30은 도 27의 반도체 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 31은 도 27의 반도체 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 32는 도 27의 반도체 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 33은 도 27의 반도체 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 34는 도 27의 반도체 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 35는 도 27의 반도체 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 36은 도 27의 반도체 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 37은 제4 실시예의 제조 방법의 일 공정을 도시하는 평면도.
도 38은 도 37의 XXXVIII-XXXVIII선을 따라 취한 단면도.
도 39는 제4 실시예의 제조 방법의 일 공정을 도시하는 단면도.
도 40은 도 39의 XL-XL선을 따라 취한 단면도.
도 41은 제4 실시예의 제조 방법의 일 공정을 도시하는 단면도.
도 42는 제4 실시예의 제조 방법의 일 공정을 도시하는 단면도.
도 43은 제4 실시예의 제조 방법의 일 공정을 도시하는 단면도.
도 44는 제5 실시예의 반도체 장치의 제1 예를 도시하는 단면도.
도 45는 도 44의 A-A'선을 따라 취한 불순물 프로파일을 도시하는 도면.
도 46은 도 44의 B-B'선을 따라 취한 불순물 프로파일을 도시하는 도면.
도 47은 제5 실시예의 반도체 장치의 제2 예를 도시하는 단면도.
도 48은 도 47의 A-A'선을 따라 취한 불순물 프로파일을 도시하는 도면.
도 49는 도 47의 B-B'선을 따라 취한 불순물 프로파일을 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
11: p형 반도체 기판
12: 소자 분리 절연층
13: p형 웰 영역
14A, 14B: n형 웰 영역
15: 소스/드레인 확산층
16: 게이트 산화층
17: 게이트 전극
18: 불순물 영역
19: 소스/드레인 확산층
20: 게이트 산화층
21: 게이트 전극
22: 소스/드레인 확산층
23: 게이트 산화층
24: 게이트 전극
25: 불순물 영역
[특허 문헌 1] 일본 특허 공개 공보 제2003-37250호
본 출원은 일본 특허 출원 제2006-36869호(2006년 2월 14일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 예를 들면, 불휘발성 반도체 메모리에 사용된다.
반도체 집적 회로 중에는, 1칩 내에서 복수의 전압값(OV를 제외함)을 사용 하는 것이 있다(특허 문헌 1 참조).
예를 들면, 플래시 메모리에서는, 고속 동작을 위해, 이레이즈 시에는, 웰에, 15V 이상, 40V 이하의 전압을 공급하는 한편, 리드/라이트 시에는, 그 웰을 0V로 한다. 또한, 웰의 전압값을 절환하기 위한 주변 회로는, 저소비 전력을 위해, 1V 이상, 5V 이하의 전압에서 구동한다.
이를 위해, 플래시 메모리에서는, 게이트에 15V 이상의 전압이 인가되는 고전압 트랜지스터와, 게이트에, 1V 이상, 5V 이하의 전압이 인가되는 저전압 트랜지스터가 필요하게 된다.
그러나, 1칩 내에, 이와 같은 복수의 트랜지스터를 형성하는 경우, 제조 공정이 복잡화할 뿐만 아니라, 그 제조 공정에 기인하여, 임계값 전압의 변동이나, 단채널 효과의 악화 등의 문제가 발생한다.
본 발명의 예에 관한 반도체 장치는, 제1 도전형의 제1 반도체 영역과, 제1 반도체 영역 내에 형성되는 제2 도전형의 제1 MIS 트랜지스터와, 제2 도전형의 제2 반도체 영역과, 제2 반도체 영역 내에 형성되는 제1 도전형의 제2 MIS 트랜지스터를 구비하고, 제1 MIS 트랜지스터의 제1 게이트 절연층은, 제2 MIS 트랜지스터의 제2 게이트 절연층보다도 두껍고, 제2 MIS 트랜지스터의 채널 영역에서의 제1 도전형의 불순물의 프로파일은, 복수의 피크를 갖는다.
본 발명의 예에 관한 반도체 장치는, 제1 도전형의 제1 반도체 영역과, 제1 반도체 영역 내에 형성되는 제2 도전형의 제1 MIS 트랜지스터와, 제2 도전형의 제2 반도체 영역과, 제2 반도체 영역 내에 형성되는 제1 도전형의 제2 MIS 트랜지스터를 구비하고, 제1 MIS 트랜지스터의 제1 게이트 절연층은, 제2 MIS 트랜지스터의 제2 게이트 절연층보다도 두껍고, 제1 MIS 트랜지스터는, 그 채널 영역에서의 제1 도전형의 불순물의 프로파일의 피크가 제1 게이트 절연층 내에 존재한다.
본 발명의 예에 관한 반도체 장치의 제조 방법은, 제1 도전형의 제1 반도체 영역 위에 제1 절연층을 형성하는 공정과, 제2 도전형의 제2 반도체 영역 위에 제1 절연층보다도 얇은 제2 절연층을 형성하는 공정과, 제1 도전형의 제1 불순물의 프로파일의 피크가 제1 및 제2 반도체 영역 내에 형성되는 조건에서 제1 및 제2 반도체 영역에 대하여 동시에 제1 불순물의 이온 주입을 행하는 공정과, 제1 도전형의 제2 불순물의 프로파일의 피크가 제1 절연층 내에 형성되는 조건에서 제1 및 제2 반도체 영역에 대하여 동시에 제2 불순물의 이온 주입을 행하는 공정과, 제1 반도체 영역 내에 제1 절연층을 게이트 절연층으로 하는 제2 도전형의 제1 MIS 트랜지스터를 형성하는 공정과, 제2 반도체 영역 내에 제1 도전형의 제2 MIS 트랜지스터를 형성하는 공정을 구비한다.
<실시예>
이하, 본 발명의 양태에 따른 반도체 장치 및 그 제조 방법을 첨부 도면을 이용하여 상세히 설명한다.
1. 개요
본 발명의 예에서는, 서로 다른 전압값에서 동작하는 복수의 MIS 트랜지스터 를 갖는 반도체 장치에서, 낮은 전압값에서 동작하는 MIS 트랜지스터(이하, 저전압 트랜지스터)의 채널 영역에서의 불순물 프로파일이 복수의 피크를 갖는 구조에 대해서 제안한다.
또한, 본 발명의 예에서는, 높은 전압값에서 동작하는 MIS 트랜지스터(이하, 고전압 트랜지스터)의 게이트 절연층 내에 불순물 프로파일의 피크가 존재하는 구조에 대해서 제안한다.
이와 같은 구조는, 적어도 고전압 트랜지스터의 게이트 절연층을 형성한 후에, 저전압 트랜지스터의 채널 영역과 고전압 트랜지스터의 채널 영역에 대하여 동시에 임계값 제어를 위한 이온 주입(이하, 채널 임플렌테이션)을 행하는 프로세스를 채용함으로써 실현된다.
이와 같은 구조 및 프로세스에 의하면, 적어도 고전압 트랜지스터의 게이트 절연층을 형성한 후에 채널 임플렌테이션을 행하기 때문에, 그 게이트 절연층을 형성할 때의 고온 열처리에 기인하는 소위 채널 영역의 불순물(예를 들면, 붕소)의 흡출에 의한 임계값 전압의 변동의 방지와 불순물의 확산에 의한 단채널 효과의 개선을 실현할 수 있다.
또한, 저전압 트랜지스터와 고전압 트랜지스터의 게이트 절연층의 두께의 차를 이용하여, 양 트랜지스터에 대하여 동시에 채널 임플렌테이션을 행하기 때문에, PEP(photo engraving process)수를 줄일 수 있어, 제조 공정의 간략화에 의한 제조 코스트의 저감을 실현할 수 있다.
본 발명의 예는, 불순물의 흡출에 의한 임계값 전압의 변동이 현저한 p채널 형의 저전압 트랜지스터에 대하여 유효하다. 또한, 본 발명의 예는, 고전압 트랜지스터와 저전압 트랜지스터로 구성되는 주변 회로를 갖는 불휘발성 반도체 메모리, 예를 들면, NAND형 플래시 메모리에 적용된다.
2. 참고예
우선, 본 발명의 예의 전제로 되는 참고예를 설명한다.
(1) 구조
도 1은, 참고예로서의 반도체 장치를 도시하고 있다.
p형 반도체 기판(11) 내에는, STI(shallow trench isolation) 구조의 소자 분리 절연층(12)이 형성된다. 소자 분리 절연층(12)에 의해 둘러싸여진 반도체 기판(11)은, 액티브 영역으로 된다. 액티브 영역의 일부에는, p형 웰 영역(13) 및 n형 웰 영역(14A, 14B)이 형성된다.
반도체 기판(11) 내에는, n채널형 고전압 트랜지스터 HV-NMOS가 형성된다. 고전압 트랜지스터 HV-NMOS는, 소스/드레인 확산층(15), 게이트 산화층(16) 및 게이트 전극(17)을 갖는다.
불순물 영역(18)은, 고전압 트랜지스터 HV-NMOS의 임계값 전압을 제어하는 채널 임플렌테이션이 행해진 영역이다. A-A'선을 따라 취한 불순물(예를 들면, 붕소)의 프로파일은, 예를 들면, 도 2에 도시한 바와 같이, 피크의 농도값이 낮아, 완만한 곡선으로 된다.
p형 웰 영역(13) 내에는, n채널형 저전압 트랜지스터 LV-NMOS가 형성된다. 저전압 트랜지스터 LV-NMOS는, 소스/드레인 확산층(19), 게이트 산화층(20) 및 게 이트 전극(21)을 갖는다. 게이트 산화층(20)은, 게이트 산화층(16)보다도 얇다.
n형 웰 영역(14A) 내에는, p채널형 저전압 트랜지스터 LV-PMOS가 형성된다. 저전압 트랜지스터 LV-PM0S는, 소스/드레인 확산층(22), 게이트 산화층(23) 및 게이트 전극(24)을 갖는다.
불순물 영역(25)은, 저전압 트랜지스터 LV-PMOS의 임계값 전압을 제어하는 채널 임플렌테이션이 행해진 영역이다. B-B'선을 따라 취한 불순물(예를 들면, 붕소)의 프로파일은, 예를 들면, 도 3에 도시한 바와 같이, 피크의 농도값이 높고, 샤프한 곡선으로 된다.
또한, n형 웰 영역(14B) 내에는, p채널형 고전압 트랜지스터 HV-PMOS가 형성된다. 고전압 트랜지스터 HV-PMOS는, 소스/드레인 확산층(26), 게이트 산화층(27) 및 게이트 전극(28)을 갖는다. 게이트 산화층(27)은, 게이트 산화층(23)보다도 두껍다.
(2) 프로세스
도 1의 반도체 장치의 제조 방법을 설명한다.
우선, 도 4에 도시한 바와 같이, p형 반도체 기판(11) 내에 STI 구조의 소자 분리 절연층(12)을 형성한 후, 열산화법에 의해 반도체 기판(11) 위에 희생 산화층(29)을 형성한다. 또한, 포토리소그래피에 의해, 희생 산화층(29) 위에 레지스트 패턴(30)을 형성한다.
여기에서, 희생 산화층(29)은, 레지스트에 의한 반도체 기판(11)의 오염 방지, 레지스트의 박리 방지 등을 목적으로 형성된다.
그리고, 레지스트 패턴(30)을 마스크로 하여, 반도체 기판(11) 내에, p형 불순물(예를 들면, B, BF2)을, 예를 들면, 도우즈량 1×1O12∼1×1O14cm-2로 이온 주입하여, p형 웰 영역(13)을 형성한다. 이 후, 레지스트 패턴(30)을 제거한다.
다음으로, 도 5에 도시한 바와 같이, 포토리소그래피에 의해, 희생 산화층(29) 위에 다시 레지스트 패턴(31)을 형성한다. 그리고, 레지스트 패턴(31)을 마스크로 하여, 반도체 기판(11) 내에, n형 불순물(예를 들면, P, As)을, 예를 들면, 도우즈량 1×1012∼1×1014cm-2으로 이온 주입하여, n형 웰 영역(14A, 14B)을 형성한다. 이 후, 레지스트 패턴(31)을 제거한다.
또한, p형 웰 영역(13)의 형성과 n형 웰 영역(14A, 14B)의 형성에 대해서는, 그 순서를 교체하여도 된다.
다음으로, 도 6에 도시한 바와 같이 1회째의 채널 임플렌테이션을 행한다.
1회째의 채널 임플렌테이션은, n채널형 고전압 트랜지스터 HV-NMOS가 형성되는 영역에 대하여 행한다.
우선, 포토리소그래피(1회째의 PEP)에 의해 희생 산화층(29) 위에 레지스트 패턴(32)을 형성하고, 이 레지스트 패턴(32)을 마스크로 하여, 반도체 기판(11) 내에, p형 불순물(예를 들면, B)을, 예를 들면, 도우즈량 1×1011∼1×lO13cm-2, 가속 전압 3O∼150keV에서 이온 주입하여, 불순물 영역(18)을 형성한다. 이 후, 레지스트 패턴(32)을 제거한다.
다음으로, 도 7에 도시한 바와 같이, 2회째의 채널 임플렌테이션을 행한다.
2회째의 채널 임플렌테이션은, p채널형 저전압 트랜지스터 LV-PMOS가 형성되는 영역에 대하여 행한다.
우선, 포토리소그래피(2회째의 PEP)에 의해 희생 산화층(29) 위에 레지스트 패턴(33)을 형성하고, 이 레지스트 패턴(33)을 마스크로 하여, 반도체 기판(11) 내에, p형 불순물(예를 들면, B)을, 예를 들면, 도우즈량 1×1O12∼1×1O14cm-2, 가속 전압 12∼50keV에서 이온 주입하여, 불순물 영역(25)을 형성한다. 이 후, 레지스트 패턴(33)을 제거한다.
이 후, 채널 임플렌테이션에 의한 불순물 영역(18, 25)의 활성화를 위해, 온도 800∼1200℃의 어닐링을 행한다. 또한, 희생 산화층(29)을 제거한다.
여기에서, 2회째의 채널 임플렌테이션의 도우즈량에 대해서는, 1회째의 채널 임플렌테이션의 그것보다도 크고, 가속 전압에 대해서는, 1회째의 채널 임플렌테이션의 그것보다도 작게 한다.
그 결과, 불순물 영역(18)의 p형 불순물의 프로파일은, 도 2에 도시한 바와 같이 되고, 불순물 영역(25)의 p형 불순물의 프로파일은, 도 3에 도시된 바와 같이 된다.
또한, 1회째의 채널 임플렌테이션과 2회째의 채널 임플렌테이션에 대해서는, 그 순서를 교체하여도 된다.
다음으로, 도 8에 도시한 바와 같이, 열산화법에 의해, 반도체 기판(11) 위 에 고전압 트랜지스터 HV-NMOS, HV-PMOS를 위한 두꺼운 게이트 산화층(34)을 형성한다. 게이트 산화층(34)의 두께는, 고전압에 견딜 수 있도록, 20∼80nm로 한다.
다음으로, 도 9에 도시한 바와 같이, 게이트 산화층(34) 위에 마스크 재(하드 마스크)(35)를 형성한다. 마스크 재(35)는, 고전압 트랜지스터 HV-NMOS, HV-PM0S가 형성되는 영역 위를 덮는다.
그리고, 마스크 재(35)를 마스크로 하여, RIE(reactive ion etching)에 의해, 저전압 트랜지스터 LV-PMOS, LV-NMOS가 형성되는 영역 위에 존재하는 두꺼운 게이트 산화층(34)을 제거한다.
계속해서, 열산화법에 의해, 반도체 기판(11) 위에 저전압 트랜지스터 LV-PMOS, LV-NMOS를 위한 얇은 게이트 산화층(36)을 형성한다. 게이트 산화층(36)의 두께는, 5∼14nm로 한다. 이 후, 마스크 재(35)를 제거한다.
다음으로, 도 10에 도시한 바와 같이, 폴리 실리콘층을 형성하고, 이 폴리 실리콘층을 가공함으로써 게이트 전극(17, 21, 24, 28)을 형성함과 함께, 게이트 전극(17, 21, 24, 28)의 바로 아래에 게이트 산화층(16, 20, 23, 27)을 형성한다.
이 후, p채널형 고전압 트랜지스터 HV-PMOS 및 p채널형 저전압 트랜지스터 LV-PM0S를 덮는 레지스트 패턴을 형성하고, n채널형 고전압 트랜지스터 HV-NMOS 및 n채널형 저전압 트랜지스터 LV-NMOS에 대하여, 게이트 전극(17, 21)을 마스크로, 자기 정합적으로, n형 불순물을 이온 주입하여, 소스/드레인 확산층(15, 19)을 형성한다.
또한, n채널형 고전압 트랜지스터 HV-NMOS 및 n채널형 저전압 트랜지스터 LV-NMOS를 덮는 레지스트 패턴을 형성하고, p채널형 고전압 트랜지스터 HV-PMOS 및 p채널형 저전압 트랜지스터 LV-PMOS에 대하여, 게이트 전극(24, 28)을 마스크로, 자기 정합적으로, p형 불순물을 이온 주입하여, 소스/드레인 확산층(22, 26)을 형성한다.
이상의 프로세스에 의해, 도 1의 반도체 장치가 완성된다.
(3) 고찰
참고예에서의 구조 및 프로세스에서는, 채널 임플렌테이션을 행한 후에, 고전압 트랜지스터의 게이트 산화층을 형성하기 위한 고온 열처리를 행하고 있다.
이 경우, 특히, p채널형 저전압 트랜지스터 LV-PMOS에서는, 도 8에 도시한 바와 같이, 고온 열처리에 의해 불순물 영역(채널 영역)(25) 내의 불순물(예를 들면, 붕소)이 게이트 산화층(34)으로 흡출되는 결과, 채널 영역의 표면에서의 불순물 농도에 변동이 발생한다.
이 불순물 농도의 변동은, 임계값 전압의 변동의 원인으로 되기 때문에, p채널형 저전압 트랜지스터 LV-PM0S의 특성을 열화시킨다. 이와 같은 현상에 대해서는, n채널형 고전압 트랜지스터 HV-NMOS에서도 마찬가지로 발생하고 있다고 생각된다.
또한, 게이트 산화층을 형성하기 위한 고온 열처리에 의해, 특히, p채널형 저전압 트랜지스터 LV-PMOS의 불순물 영역(채널 영역)(25) 내의 불순물(예를 들면, 붕소)의 열확산이 발생하여, 채널 영역에서의 얕은 접합의 형성이 곤란하게 된다. 그 결과, p채널형 저전압 트랜지스터 LV-PM0S의 채널 영역이 깊어져, 단채널 효과 가 악화된다.
이들 현상이 발생하면, 결과로서, 반도체 장치 내에 형성되는 복수의 트랜지스터의 전류 구동력의 변동, 컷오프 전류의 변동 등의 문제가 발생한다. 또한, 채널 영역의 불순물의 흡출은, 트랜지스터의 내압의 저하 등의 성능의 열화를 초래하기 때문에, 신뢰성도 악화된다.
또한, 트랜지스터의 성능의 열화에 의해, 집적 회로가 동작하지 않는다고 하는 회로 동작 상의 문제도 발생한다.
또한, 참고예에서의 프로세스에서는, 모든 트랜지스터에 대하여 채널 임플렌테이션을 행하는 데에 있어, 적어도 2회의 PEP가 필요해지기 때문에, 제조 공정이 복잡화하여, 제조 코스트가 증가한다.
3. 실시예
이하, 본 발명의 예에 관한 실시예를 설명한다.
(1) 제1 실시예
A. 구조
도 11은, 제1 실시예로서의 반도체 장치를 도시하고 있다.
p형 반도체 기판(11) 내에는, STI 구조의 소자 분리 절연층(12)이 형성된다. 소자 분리 절연층(12)에 의해 둘러싸여진 반도체 기판(11)은, 액티브 영역으로 된다. 액티브 영역의 일부에는, p형 웰 영역(13) 및 n형 웰 영역(14A, 14B)이 형성된다.
반도체 기판(11) 내에는, n채널형 고전압 트랜지스터 HV-NMOS가 형성된다. 고전압 트랜지스터 HV-NMOS는, 소스/드레인 확산층(15), 게이트 산화층(16) 및 게이트 전극(17)을 갖는다.
불순물 영역(18)은, 고전압 트랜지스터 HV-NMOS의 임계값 전압을 제어하는 채널 임플렌테이션이 행해진 영역이다. 고전압 트랜지스터 HV-NMOS에 대한 채널 임플렌테이션은, 예를 들면, p형 불순물(예를 들면, 붕소)을 이용해서 행해진다.
여기에서, A-A'선을 따라 취한 p형 불순물의 프로파일의 피크 중 1개는, 예를 들면, 도 12에 도시한 바와 같이, 게이트 산화층(16) 내에 존재한다.
p형 웰 영역(13) 내에는, n채널형 저전압 트랜지스터 LV-NMOS가 형성된다. 저전압 트랜지스터 LV-NMOS는, 소스/드레인 확산층(19), 게이트 산화층(20) 및 게이트 전극(21)을 갖는다. 게이트 산화층(20)은, 게이트 산화층(16)보다도 얇다.
n형 웰 영역(14A) 내에는, p채널형 저전압 트랜지스터 LV-PMOS가 형성된다. 저전압 트랜지스터 LV-PM0S는, 소스/드레인 확산층(22), 게이트 산화층(23) 및 게이트 전극(24)을 갖는다.
불순물 영역(25)은, 저전압 트랜지스터 LV-PMOS의 임계값 전압을 제어하는 채널 임플렌테이션이 행해진 영역이다. 저전압 트랜지스터 LV-PM0S에 대한 채널 임플렌테이션은, 예를 들면, p형 불순물(예를 들면, 붕소)을 이용해서 행해진다.
여기에서, B-B'선을 따라 취한 p형 불순물의 프로파일은, 예를 들면, 도 13에 도시한 바와 같이, 불순물 영역(18, 25)에 의해 복수의 피크를 갖는다.
또한, n형 웰 영역(14B) 내에는, p채널형 고전압 트랜지스터 HV-PMOS가 형성된다. 고전압 트랜지스터 HV-PMOS는, 소스/드레인 확산층(26), 게이트 산화층(27) 및 게이트 전극(28)을 갖는다. 게이트 산화층(27)은, 게이트 산화층(23)보다도 두껍다.
B. 프로세스
도 11의 반도체 장치의 제조 방법을 설명한다.
우선, 도 14에 도시한 바와 같이, p형 반도체 기판(11) 내에 STI 구조의 소자 분리 절연층(12)을 형성한 후, 열산화법에 의해 반도체 기판(11) 위에 희생 산화층(29)을 형성한다. 또한, 포토리소그래피에 의해, 희생 산화층(29) 위에 레지스트 패턴(30)을 형성한다.
여기에서, 희생 산화층(29)은, 참고예에서 설명한 바와 같이, 레지스트에 의한 반도체 기판(11)의 오염 방지, 레지스트의 박리 방지 등을 목적으로 형성된다. 희생 산화층(29)의 두께는, 2∼20nm로 한다.
그리고, 레지스트 패턴(30)을 마스크로 하여, 반도체 기판(11) 내에, p형 불순물(예를 들면, B, BF2)을, 예를 들면, 도우즈량 1×1O12∼1×1O14cm-2으로 이온 주입하여, p형 웰 영역(13)을 형성한다. 이 후, 애싱 또는 황산과산화수소 혼합약액에 의해 레지스트 패턴(30)을 제거한다.
다음으로, 도 15에 도시한 바와 같이, 포토리소그래피에 의해, 희생 산화층(29) 위에 다시 레지스트 패턴(31)을 형성한다. 그리고, 레지스트 패턴(31)을 마스터로 하여, 반도체 기판(11) 내에, n형 불순물(예를 들면, P, As)을, 예를 들면, 도우즈량 1×1012∼1×1014cm-2으로 이온 주입하여, n형 웰 영역(14A, 14B)을 형 성한다. 이 후, 애싱 또는 황산과산화수소 혼합약액에 의해 레지스트 패턴(31)을 제거한다.
이 후, p형 웰 영역(13) 및 n형 웰 영역(14A, 14B)의 활성화를 위해, 온도 800∼1200℃의 어닐링을 행한다. 또한, 희생 산화층(29)을 제거한다.
또한, p형 웰 영역(13)의 형성과 n형 웰 영역(14A, 14B)의 형성에 대해서는, 그 순서를 교체하여도 된다.
다음으로, 도 16에 도시한 바와 같이, 열산화법 또는 CVD법에 의해, 반도체 기판(11) 위에 고전압 트랜지스터 HV-NMOS, HV-PMOS를 위한 두꺼운 게이트 산화층(34)을 형성한다. 게이트 산화층(34)의 두께는, 고전압에 견딜 수 있도록, 20∼80nm로 한다.
이와 같이, 채널 임플렌테이션을 행하기 전에, 고전압 트랜지스터 HV-NMOS, HV-PMOS를 위한 두꺼운 게이트 산화층(34)을 형성해 둠으로써, 채널 임플렌테이션된 불순물의 흡출에 의한 임계값 전압의 변동을 방지할 수 있음과 함께, 불순물의 확산에 의한 단채널 효과를 개선할 수 있다.
다음으로, 도 17에 도시한 바와 같이, 포토리소그래피에 의해, 게이트 산화층(34) 위에, 예를 들면, 질화 실리콘으로 이루어지는 마스크 재(하드 마스크)(35)를 형성한다. 마스크 재(35)는, 고전압 트랜지스터 HV-NMOS, HV-PMOS가 형성되는 영역 위를 덮는다.
그리고, 마스크 재(35)를 마스크로 하여, RIE 또는 약액에 의해, 저전압 트랜지스터 LV-PMOS, LV-NMOS가 형성되는 영역 위에 존재하는 두꺼운 게이트 산화 층(34)을 제거한다.
계속해서, 황산과수 처리 또는 오존 처리에 의해, 저전압 트랜지스터 LV-PMOS, LV-NMOS가 형성되는 영역 위에 희생 산화층(36')을 형성한다. 희생 산화층(36')의 두께는, 0.5∼5nm로 한다. 희생 산화층(36')의 목적은, 희생 산화층(29)의 그것과 동일하다. 이 후, 마스크 재(35)를 제거한다.
다음으로, 도 18에 도시한 바와 같이 1회째의 채널 임플렌테이션을 행한다.
1회째의 채널 임플렌테이션은, n채널형 고전압 트랜지스터 HV-NMOS의 임계값 제어를 위해 행한다.
우선, 포토리소그래피(PEP)에 의해, 게이트 산화층(34) 위 및 희생 산화층(36') 위에 레지스트 패턴(37)을 형성하고, 이 레지스트 패턴(37)을 마스크로 하여, p형 불순물(예를 들면, B)을, 예를 들면, 도우즈량 1×1011∼1×1013cm-2, 가속 전압 12∼150keV에서 이온 주입하여, 불순물 영역(18)을 형성한다.
여기에서, 이 프로세스가 참고예와 서로 다른 점은, 고전압 트랜지스터 HV-NMOS에 대한 1회째의 채널 임플렌테이션을, p채널형 저전압 트랜지스터 LV-PM0S에 대해서도 행하고 있는 점에 있다.
따라서, 1회째의 채널 임플렌테이션에 의한 불순물 영역(18)은, 고전압 트랜지스터 HV-NMOS가 형성되는 반도체 기판(11) 내와, 저전압 트랜지스터 LV-PMOS가 형성되는 n형 웰 영역(14A) 내에 각각 형성된다.
n형 웰 영역(14A) 내의 불순물 영역(18)은, n형 웰 영역(14A) 내에 p형 불순 물의 피크를 형성하지만, 이 피크값(농도값)은, 후술하는 2회째의 채널 임플렌테이션에 의한 p형 불순물의 피크값보다도 1 자릿수 이상 작기 때문에, 임계값 전압을 제어하는 데에 있어 큰 문제로는 되지 않는다.
다음으로, 도 19에 도시한 바와 같이 2회째의 채널 임플렌테이션을 행한다.
2회째의 채널 임플렌테이션은, p채널형 저전압 트랜지스터 LV-PMOS의 임계값 제어를 위해 행한다.
2회째의 채널 임플렌테이션은, 1회째의 채널 임플렌테이션에서 이용한 마스크 재, 즉, 레지스트 패턴(37)을 그대로 사용해서 실행한다. 이 때문에, 참고예에 비교하여, PEP수가 1회 감소하여, 제조 공정의 간략화와 제조 코스트의 저감에 공헌할 수 있다.
2회째의 채널 임플렌테이션은, 레지스트 패턴(37)을 마스크로 하여, p형 불순물(예를 들면, B)을, 예를 들면, 도우즈량 1×1012∼1×1014cm-2, 가속 전압 1∼10keV에서 이온 주입함으로써 행한다. 그 결과, 저전압 트랜지스터 LV-PMOS가 형성되는 n형 웰 영역(14A) 내에는, 불순물 영역(25)이 형성된다.
따라서, 저전압 트랜지스터 LV-PMOS가 형성되는 n형 웰 영역(14A) 내의 p형 불순물의 프로파일의 피크는, 불순물 영역(18)에 의한 것과 불순물 영역(25)에 의한 것의 2개로 된다.
또한, 저전압 트랜지스터 LV-PMOS에 대한 2회째의 채널 임플렌테이션은, n채널형 고전압 트랜지스터 HV-NMOS에 대해서도 행해진다.
그러나, 2회째의 채널 임플렌테이션은, 가속 전압이 1∼10keV로 설정됨과 함께, 고전압 트랜지스터 HV-NMOS의 게이트 산화층(34)이 충분히 두껍기 때문에, p형 불순물의 프로파일의 피크가 게이트 산화층(34) 내에 존재하는 형태로 되어, 고전압 트랜지스터 HV-NMOS의 임계값 전압에 끼치는 영향을 억제할 수 있다.
이와 같이, 본 예에서는, 1회째의 채널 임플렌테이션과 2회째의 채널 임플렌테이션을, 동일 마스크를 이용하여, 고전압 트랜지스터 HV-NMOS가 형성되는 영역과 저전압 트랜지스터 LV-PM0S가 형성되는 영역의 쌍방에 대해서 각각 행하지만, 불순물 영역(18, 25)의 농도차와 게이트 산화층(34)의 두께를 이용함으로써, 양 트랜지스터의 임계값 전압에 대해서는, 각각 독립적으로 제어할 수 있다.
또한, 불순물 영역(25)의 프로파일의 피크값(농도값)을 불순물 영역(18)의 프로파일의 그것보다도 크게 하기 위해서, 2회째의 채널 임플렌테이션의 도우즈량에 대해서는, 1회째의 채널 임플렌테이션의 그것보다도 크게 한다.
또한, 1회째의 채널 임플렌테이션과 2회째의 채널 임플렌테이션에 대해서는, 그 순서를 교체하여도 된다.
이 후, 애싱 또는 황산과산화수소 혼합약액에 의해 레지스트 패턴(37)을 제거한다.
또한, 채널 임플렌테이션에 의한 불순물 영역(18, 25)의 활성화를 위해, 온도 800∼1200℃의 어닐링을 행한다.
또한, 희불산 또는 불화 암모늄 수용액을 이용하여, 희생 산화층(36')을 제거한다. 이때, 고전압 트랜지스터 HV-NMOS, HV-PMOS의 게이트 산화층(34)이 크게 에칭되지 않도록, 희생 산화층(36')의 에칭 조건을 제어한다.
다음으로, 도 20에 도시한 바와 같이, 열산화법 또는 CVD법에 의해, 저전압 트랜지스터 LV-NMOS가 형성되는 p형 웰 영역(13) 위 및 저전압 트랜지스터 LV-PMOS가 형성되는 n형 웰 영역(14) 위에, 각각 얇은 게이트 산화층(20, 23)을 형성한다.
또한, 폴리 실리콘층을 형성하고, 이 폴리 실리콘층을 가공함으로써 게이트 전극(17, 21, 24, 28)을 형성함과 함께, 게이트 전극(17, 21, 24, 28)의 바로 아래에 게이트 산화층(16, 20, 23, 27)을 형성한다.
여기에서, 게이트 산화층(20, 23)의 두께는, 5∼14nm로 하고, 게이트 산화층(16, 27)의 두께의 약 1/3 또는 그 이하로 한다.
이 후, p채널형 고전압 트랜지스터 HV-PMOS 및 p채널형 저전압 트랜지스터 LV-PM0S를 덮는 레지스트 패턴을 형성하고, n채널형 고전압 트랜지스터 HV-NMOS 및 n채널형 저전압 트랜지스터 LV-NMOS에 대하여, 게이트 전극(17, 21)을 마스크로, 자기 정합적으로, n형 불순물을 이온 주입하여, 소스/드레인 확산층(15, 19)을 형성한다.
또한, n채널형 고전압 트랜지스터 HV-NMOS 및 n채널형 저전압 트랜지스터 LV-NMOS를 덮는 레지스트 패턴을 형성하고, p채널형 고전압 트랜지스터 HV-PMOS 및 p채널형 저전압 트랜지스터 LV-PMOS에 대하여, 게이트 전극(24, 28)을 마스크로, 자기 정합적으로, p형 불순물을 이온 주입하여, 소스/드레인 확산층(22, 26)을 형성한다.
이상의 프로세스에 의해, 도 11의 반도체 장치가 완성된다.
C. 정리
제1 실시예의 구조 및 프로세스에 의하면, 채널 임플렌테이션을 행하기 전에, 고전압 트랜지스터의 게이트 산화층을 형성하고 있다. 이 때문에, 특히, p채널형 저전압 트랜지스터 LV-PM0S에서는, 채널 영역에서의 불순물(예를 들면, 붕소)의 흡출 및 열확산이 발생하기 어려워, 임계값 전압의 변동의 방지 및 단채널 효과의 개선을 실현할 수 있다.
또한, 이에 수반하여, 반도체 장치 내에 형성되는 복수의 트랜지스터의 전류 구동력의 변동 및 컷오프 전류의 변동을 방지할 수 있어, 트랜지스터의 성능과 신뢰성의 향상을 도모할 수 있다.
또한, 제1 실시예의 프로세스에서는, 모든 트랜지스터에 대하여 동일한 마스크를 이용해서 채널 임플렌테이션을 행하기 때문에, 참고예에 비교해서 PEP수를 1회 줄일 수 있어, 제조 공정의 간략화에 의한 제조 코스트의 저하를 실현할 수 있다.
또한, 동일한 마스크를 사용해도, 채널 임플렌테이션에 의한 불순물 프로파일의 피크값(농도값)과 고전압 트랜지스터 HV-NMOS의 게이트 산화층의 두께를 이용함으로써, 모든 트랜지스터에 대하여 독립적으로 임계값 전압을 제어할 수 있다.
(2) 제2 실시예
제2 실시예는, 제1 실시예의 변형예에 관계된다.
A. 구조
도 21은, 제2 실시예로서의 반도체 장치를 도시하고 있다.
p형 반도체 기판(11) 내에는, STI 구조의 소자 분리 절연층(12)이 형성된다. 소자 분리 절연층(12)에 의해 둘러싸여진 반도체 기판(11)은, 액티브 영역으로 된다. 액티브 영역의 일부에는, p형 웰 영역(13) 및 n형 웰 영역(14A, 14B)이 형성된다.
반도체 기판(11) 내에는, n채널형 고전압 트랜지스터 HV-NMOS가 형성된다. 고전압 트랜지스터 HV-NMOS는, 소스/드레인 확산층(15), 게이트 산화층(16) 및 게이트 전극(17)을 갖는다.
불순물 영역(18A, 18B)은, 고전압 트랜지스터 HV-NMOS의 임계값 전압을 제어하는 채널 임플렌테이션이 행해진 영역이다. 고전압 트랜지스터 HV-NMOS에 대한 채널 임플렌테이션은, 예를 들면, p형 불순물(예를 들면, 붕소)을 이용해서 행해진다.
여기에서, A-A'선을 따라 취한 p형 불순물의 프로파일의 피크 중 1개는, 예를 들면, 도 22에 도시한 바와 같이, 게이트 산화층(16) 내에 존재한다.
p형 웰 영역(13) 내에는, n채널형 저전압 트랜지스터 LV-NMOS가 형성된다. 저전압 트랜지스터 LV-NMOS는, 소스/드레인 확산층(19), 게이트 산화층(20) 및 게이트 전극(21)을 갖는다. 게이트 산화층(20)은, 게이트 산화층(16)보다도 얇다.
n형 웰 영역(14A) 내에는, p채널형 저전압 트랜지스터 LV-PMOS가 형성된다. 저전압 트랜지스터 LV-PM0S는, 소스/드레인 확산층(22), 게이트 산화층(23) 및 게이트 전극(24)을 갖는다.
불순물 영역(25)은, 저전압 트랜지스터 LV-PMOS의 임계값 전압을 제어하는 채널 임플렌테이션이 행해진 영역이다. 저전압 트랜지스터 LV-PM0S에 대한 채널 임플렌테이션은, 예를 들면, p형 불순물(예를 들면, 붕소)을 이용해서 행해진다.
여기에서, B-B'선을 따라 취한 p형 불순물의 프로파일은, 예를 들면, 도 23에 도시한 바와 같이, 불순물 영역(18A, 18B, 25)에 의해 복수의 피크를 갖는다.
또한, n형 웰 영역(14B) 내에는, p채널형 고전압 트랜지스터 HV-PMOS가 형성된다. 고전압 트랜지스터 HV-PMOS는, 소스/드레인 확산층(26), 게이트 산화층(27) 및 게이트 전극(28)을 갖는다. 게이트 산화층(27)은, 게이트 산화층(23)보다도 두껍다.
B. 프로세스
도 21의 반도체 장치의 제조 방법을 설명한다.
이 제조 방법의 특징은, 채널 임플렌테이션을 3회 행하는 점에 있고, 그 밖에 대해서는, 제1 실시예의 제조 방법과 동일하다.
우선, 도 24에 도시한 바와 같이, 고전압 트랜지스터 HV-NMOS, HV-PMOS의 게이트 산화층(34)을 형성하고, 저전압 트랜지스터 LV-PMOS, LV-NMOS가 형성되는 영역 위에 희생 산화층(36')을 형성할 때까지를, 전술한 제1 실시예의 프로세스와 마찬가지의 프로세스에 의해 실행한다.
이 후, 1회째의 채널 임플렌테이션을 행한다.
1회째의 채널 임플렌테이션은, n채널형 고전압 트랜지스터 HV-NMOS의 임계값 제어를 위해 행한다.
즉, 포토리소그래피(PEP)에 의해, 게이트 산화층(34) 위 및 희생 산화 층(36') 위에 레지스트 패턴(37)을 형성하고, 이 레지스트 패턴(37)을 마스크로 하여, p형 불순물(예를 들면, B)을, 예를 들면, 도우즈량 1×1011∼1×1013cm-2, 가속 전압 3O∼150keV에서 이온 주입하여, 불순물 영역(18A)을 형성한다.
계속해서, 도 25에 도시한 바와 같이, 2회째의 채널 임플렌테이션을 행한다.
2회째의 채널 임플렌테이션도, n채널형 고전압 트랜지스터 HV-NMOS의 임계값 제어를 위해 행한다.
즉, 레지스트 패턴(37)을 마스크로 하여, p형 불순물(예를 들면, B)을, 예를 들면, 도우즈량 1×1011∼1×1013cm-2, 가속 전압 12∼150keV에서 이온 주입하여, 불순물 영역(18B)을 형성한다.
또한, 불순물 영역(18A, 18B)에 의한 불순물 프로파일은, 각각 독립해 있기 때문에, 이들에 의해 p형 불순물의 2개의 피크가 형성된다.
여기에서, 제1 실시예와 마찬가지로, 고전압 트랜지스터 HV-NMOS에 대한 1회째 및 2회째의 채널 임플렌테이션은, p채널형 저전압 트랜지스터 LV-PM0S에 대해서도 행해진다.
따라서, 1회째 및 2회째의 채널 임플렌테이션에 의한 불순물 영역(18A, 18B)은, 고전압 트랜지스터 HV-NMOS가 형성되는 반도체 기판(11) 내 외에, 저전압 트랜지스터 LV-PMOS가 형성되는 n형 웰 영역(14A) 내에도 형성된다.
n형 웰 영역(14A) 내의 불순물 영역(18A, 18B)은, n형 웰 영역(14A) 내에 p형 불순물의 2개의 피크를 형성하지만, 이 피크값(농도값)은, 후술하는 3회째의 채 널 임플렌테이션에 의한 p형 불순물의 피크값보다도 1 자릿수 이상 작기 때문에, 임계값 전압을 제어하는 데에 있어 큰 문제로는 되지 않는다.
다음으로, 도 26에 도시한 바와 같이 3회째의 채널 임플렌테이션을 행한다.
3회째의 채널 임플렌테이션은, p채널형 저전압 트랜지스터 LV-PMOS의 임계값 제어를 위해 행한다.
3회째의 채널 임플렌테이션은, 1회째 및 2회째의 채널 임플렌테이션에서 이용한 마스크 재, 즉, 레지스트 패턴(37)을 그대로 사용해서 실행한다. 이 때문에, 참고예에 비교하여, PEP수가 1회 감소하여, 제조 공정의 간략화와 제조 코스트의 저감에 공헌할 수 있다.
3회째의 채널 임플렌테이션은, 레지스트 패턴(37)을 마스크로 하여, p형 불순물(예를 들면, B)을, 예를 들면, 도우즈량 1×1012∼1×1014cm-2, 가속 전압 1∼10keV에서 이온 주입함으로써 행한다. 그 결과, 저전압 트랜지스터 LV-PMOS가 형성되는 n형 웰 영역(14A) 내에는, 불순물 영역(25)이 형성된다.
따라서, 저전압 트랜지스터 LV-PMOS가 형성되는 n형 웰 영역(14A) 내의 p형 불순물의 프로파일의 피크는, 불순물 영역(18A, 18B)에 의한 것과 불순물 영역(25)에 의한 것의 3개로 된다.
또한, 저전압 트랜지스터 LV-PMOS에 대한 3회째의 채널 임플렌테이션은, n채널형 고전압 트랜지스터 HV-NMOS에 대해서도 행해진다.
그러나, 3회째의 채널 임플렌테이션은, 가속 전압이 1∼10keV로 설정됨과 함 께, 고전압 트랜지스터 HV-NMOS의 게이트 산화층(34)이 충분히 두껍기 때문에, p형 불순물의 프로파일의 피크가 게이트 산화층(34) 내에 존재하는 형태로 되어, 고전압 트랜지스터 HV-NMOS의 임계값 전압에 끼치는 영향을 억제할 수 있다.
이와 같이, 본 예에서는, 3회의 채널 임플렌테이션을, 동일 마스크를 이용하여, 고전압 트랜지스터 HV-NMOS가 형성되는 영역과 저전압 트랜지스터 LV-PMOS가 형성되는 영역과의 쌍방에 대해서 각각 행하지만, 불순물 영역(18A, 18B, 25)의 농도차와 게이트 산화층(34)의 두께를 이용함으로써, 양 트랜지스터의 임계값 전압에 대해서는, 각각 독립적으로 제어할 수 있다.
또한, 불순물 영역(25)의 프로파일의 피크값(농도값)을 불순물 영역(18A, 18B)의 프로파일의 그것보다도 크게 하기 위해서, 3회째의 채널 임플렌테이션의 도우즈량에 대해서는, 1회째 및 2회째의 채널 임플렌테이션의 그것보다도 크게 한다.
또한, 3회의 채널 임플렌테이션의 순서에 대해서는 특별히 한정되지 않기 때문에, 그 순서를 교체하여도 상관없다.
이 후, 애싱 또는 황산과산화수소 혼합약액에 의해 레지스트 패턴(37)을 제거한다.
또한, 채널 임플렌테이션에 의한 불순물 영역(18A, 18B, 25)의 활성화를 위해, 온도 800∼1200℃의 어닐링을 행한다.
또한, 희불산 또는 불화 암모늄 수용액을 이용하여, 희생 산화층(36')을 제거한다. 이때, 고전압 트랜지스터 HV-NMOS, HV-PMOS의 게이트 산화층(34)이 크게 에칭되지 않도록, 희생 산화층(36')의 에칭 조건을 제어한다.
이 후에는, 제1 실시예와 마찬가지의 프로세스(도 20의 설명을 참조)를 거침으로써, 도 21의 반도체 장치가 완성된다.
C. 정리
제2 실시예의 구조 및 프로세스에 의하면, 제1 실시예와 마찬가지의 효과를 얻을 수 있다. 즉, 제조 공정의 복잡화가 없어, 임계값 전압의 변동의 방지와 단채널 효과의 개선을 실현할 수 있다.
또한, 이에 수반하여, 반도체 장치 내에 형성되는 복수의 트랜지스터의 전류 구동력의 변동 및 컷오프 전류의 변동을 방지할 수 있어, 트랜지스터의 성능과 신뢰성의 향상을 도모할 수 있다.
또한, 3회의 채널 임플렌테이션에 관하여, 동일한 마스크를 사용해도, 불순물 프로파일의 피크값(농도값)과 고전압 트랜지스터의 게이트 산화층의 두께를 이용함으로써, 모든 트랜지스터에 대하여 독립적으로 임계값 전압을 제어할 수 있다.
제2 실시예에서는, n채널형 고전압 트랜지스터의 임계값 전압의 제어를 2회의 이온 주입에 의해 행하고 있기 때문에, 임계값 전압의 제어성을 향상시킬 수 있다.
(3) 제3 실시예
제3 실시예는, 제1 실시예와 비교하면, 저임계값형 또는 공핍형의 고전압 트랜지스터 HV-PMOS(저임계값)가 추가되어 있는 점에 있으며, 그 밖에는, 제1 실시예와 동일하다.
A. 구조
도 27은, 제3 실시예로서의 반도체 장치를 도시하고 있다.
p형 반도체 기판(11) 내에는, STI 구조의 소자 분리 절연층(12)이 형성된다. 소자 분리 절연층(12)에 의해 둘러싸여진 반도체 기판(11)은, 액티브 영역으로 된다. 액티브 영역의 일부에는, p형 웰 영역(13) 및 n형 웰 영역(14A, 14B)이 형성된다.
반도체 기판(11) 내에는, n채널형 고전압 트랜지스터 HV-NMOS가 형성된다. 고전압 트랜지스터 HV-NMOS는, 소스/드레인 확산층(15), 게이트 산화층(16) 및 게이트 전극(17)을 갖는다.
불순물 영역(18)은, 고전압 트랜지스터 HV-NMOS의 임계값 전압을 제어하는 채널 임플렌테이션이 행해진 영역이다. 고전압 트랜지스터 HV-NMOS에 대한 채널 임플렌테이션은, 예를 들면, p형 불순물(예를 들면, 붕소)을 이용해서 행해진다.
p형 웰 영역(13) 내에는, n채널형 저전압 트랜지스터 LV-NMOS가 형성된다. 저전압 트랜지스터 LV-NMOS는, 소스/드레인 확산층(19), 게이트 산화층(20) 및 게이트 전극(21)을 갖는다. 게이트 산화층(20)은, 게이트 산화층(16)보다도 얇다.
n형 웰 영역(14A) 내에는, p채널형 저전압 트랜지스터 LV-PMOS가 형성된다. 저전압 트랜지스터 LV-PM0S는, 소스/드레인 확산층(22), 게이트 산화층(23) 및 게이트 전극(24)을 갖는다.
불순물 영역(25)은, 저전압 트랜지스터 LV-PMOS의 임계값 전압을 제어하는 채널 임플렌테이션이 행해진 영역이다. 저전압 트랜지스터 LV-PM0S에 대한 채널 임플렌테이션은, 예를 들면, p형 불순물(예를 들면, 붕소)을 이용해서 행해진다.
n형 웰 영역(14B) 내에는, p채널형 고전압 트랜지스터 HV-PMOS가 형성된다. 고전압 트랜지스터 HV-PMOS는, 소스/드레인 확산층(26), 게이트 산화층(27) 및 게이트 전극(28)을 갖는다. 게이트 산화층(27)은, 게이트 산화층(23)보다도 두껍다.
n형 웰 영역(14C) 내에는, p채널형 고전압 트랜지스터 HV-PMOS(저임계값)가 형성된다. 고전압 트랜지스터 HV-PMOS(저임계값)는, 고전압 트랜지스터 HV-PMOS보다도 임계값 전압이 낮게 설정되는 저임계값형 또는 공핍형 트랜지스터이다.
고전압 트랜지스터 HV-PMOS(저임계값)는, 소스/드레인 확산층(26'), 게이트 산화층(27') 및 게이트 전극(28')을 갖는다. 게이트 산화층(27')은, 게이트 산화층(23)보다도 두껍다.
B. 프로세스
도 27의 반도체 장치의 제조 방법을 설명한다.
우선, 도 28에 도시한 바와 같이, p형 반도체 기판(11) 내에 STI 구조의 소자 분리 절연층(12)을 형성한 후, 열산화법에 의해 반도체 기판(11) 위에 희생 산화층(29)을 형성한다. 또한, 포토리소그래피에 의해, 희생 산화층(29) 위에 레지스트 패턴(30)을 형성한다.
그리고, 레지스트 패턴(30)을 마스크로 하여, 반도체 기판(11) 내에, p형 불순물(예를 들면, B, BF2)을, 예를 들면, 도우즈량 1×1012∼1×1014cm-2으로 이온 주입하여, p형 웰 영역(13)을 형성한다. 이 후, 애싱 또는 황산과산화수소 혼합약액에 의해 레지스트 패턴(30)을 제거한다.
다음으로, 도 29에 도시한 바와 같이, 포토리소그래피에 의해, 희생 산화층(29) 위에 다시 레지스트 패턴(31)을 형성한다. 그리고, 레지스트 패턴(31)을 마스크로 하여, 반도체 기판(11) 내에, n형 불순물(예를 들면, P, As)을, 예를 들면, 도우즈량 1×1012∼1×1014cm-2으로 이온 주입하여, n형 웰 영역(14A, 14B, 14C)을 형성한다. 이 후, 애싱 또는 황산과산화수소 혼합약액에 의해 레지스트 패턴(31)을 제거한다.
이 후, p형 웰 영역(13) 및 n형 웰 영역(14A, 14B, 14C)의 활성화를 위해, 온도 800∼1200℃의 어닐링을 행한다. 또한, 희생 산화층(29)을 제거한다.
또한, p형 웰 영역(13)의 형성과 n형 웰 영역(14A, 14B, 14C)의 형성에 대해서는, 그 순서를 교체하여도 된다.
다음으로, 도 30에 도시한 바와 같이, 열산화법 또는 CVD법에 의해, 반도체 기판(11) 위에 고전압 트랜지스터 HV-NMOS, HV-PMOS를 위한 두꺼운 게이트 산화층(34)을 형성한다. 게이트 산화층(34)의 두께는, 고전압에 견딜 수 있도록, 20∼80nm로 한다.
다음으로, 도 31에 도시한 바와 같이, 포토리소그래피에 의해, 게이트 산화층(34) 위에, 예를 들면, 질화 실리콘으로 이루어지는 마스크 재(하드 마스크)(35)를 형성한다. 마스크 재(35)는, 고전압 트랜지스터 HV-NMOS, HV-PMOS, HV-PM0S(저임계값)가 형성되는 영역 위를 덮는다.
그리고, 마스크 재(35)를 마스크로 하여, RIE 또는 약액에 의해, 저전압 트 랜지스터 LV-PMOS, LV-NMOS가 형성되는 영역 위에 존재하는 두꺼운 게이트 산화층(34)을 제거한다.
계속해서, 황산과수 처리 또는 오존 처리에 의해, 저전압 트랜지스터 LV-PMOS, LV-NMOS가 형성되는 영역 위에 희생 산화층(36')을 형성한다. 희생 산화층(36')의 두께는, 0.5∼5nm로 한다. 이 후, 마스크 재(35)를 제거한다.
다음으로, 도 32에 도시한 바와 같이 1회째의 채널 임플렌테이션을 행한다.
1회째의 채널 임플렌테이션은, n채널형 고전압 트랜지스터 HV-NMOS 및 p채널형 고전압 트랜지스터 HV-PMOS(저임계값)의 임계값 제어를 위해 행한다.
우선, 포토리소그래피(PEP)에 의해, 게이트 산화층(34) 위 및 희생 산화층(36') 위에 레지스트 패턴(37)을 형성하고, 이 레지스트 패턴(37)을 마스크로 하여, p형 불순물(예를 들면, B)을, 예를 들면, 도우즈량 1×1011∼1×1013cm-2, 가속 전압 12∼150keV에서 이온 주입하여, 불순물 영역(18)을 형성한다.
여기에서, 1회째의 채널 임플렌테이션에 의한 불순물 영역(18)은, 고전압 트랜지스터 HV-NMOS, HV-NMOS(저임계값)가 형성되는 영역 내와, 저전압 트랜지스터 LV-PM0S가 형성되는 영역 내에 형성된다.
저전압 트랜지스터 LV-PMOS가 형성되는 영역 내의 불순물 영역(18)은, n형 웰 영역(14A) 내에 p형 불순물의 피크를 형성하지만, 이 피크값(농도값)은, 후술하는 2회째의 채널 임플렌테이션에 의한 p형 불순물의 피크값보다도 1 자릿수 이상 작기 때문에, 임계값 전압을 제어하는 데에 있어 큰 문제로는 되지 않는다.
다음으로, 도 33에 도시한 바와 같이 2회째의 채널 임플렌테이션을 행한다.
2회째의 채널 임플렌테이션은, p채널형 저전압 트랜지스터 LV-PMOS의 임계값 제어를 위해 행한다.
2회째의 채널 임플렌테이션은, 1회째의 채널 임플렌테이션에서 이용한 마스크 재, 즉, 레지스트 패턴(37)을 그대로 사용해서 실행한다. 이 때문에, 참고예에 비교하여, PEP수가 1회 감소하여, 제조 공정의 간략화와 제조 코스트의 저감에 공헌할 수 있다.
2회째의 채널 임플렌테이션은, 레지스트 패턴(37)을 마스크로 하여, p형 불순물(예를 들면, B)을, 예를 들면, 도우즈량 1×1012∼1×1014cm-2, 가속 전압 1∼10keV에서 이온 주입함으로써 행한다. 그 결과, 저전압 트랜지스터 LV-PMOS가 형성되는 n형 웰 영역(14A) 내에는, 불순물 영역(25)이 형성된다.
본 예에서도, 1회째와 2회째의 채널 임플렌테이션을, 동일 마스크를 이용해서 고전압 트랜지스터 HV-NMOS, HV-PMOS(저임계값)가 형성되는 영역과 저전압 트랜지스터 LV-PM0S가 형성되는 영역과의 쌍방에 대해서 각각 행하지만, 불순물 영역(18, 25)의 농도차와 게이트 산화층(34)의 두께를 이용함으로써, 이들 트랜지스터의 임계값 전압에 대해서는, 각각 독립적으로 제어할 수 있다.
또한, 불순물 영역(25)의 프로파일의 피크값(농도값)을 불순물 영역(18)의 프로파일의 그것보다도 크게 하기 위해서, 2회째의 채널 임플렌테이션의 도우즈량에 대해서는, 1회째의 채널 임플렌테이션의 그것보다도 크게 한다.
또한, 1회째의 채널 임플렌테이션과 2회째의 채널 임플렌테이션에 대해서는, 그 순서를 교체하여도 된다.
이 후, 애싱 또는 황산과산화수소 혼합약액에 의해 레지스트 패턴(37)을 제거한다.
또한, 채널 임플렌테이션에 의한 불순물 영역(18, 25)의 활성화를 위해, 온도 800∼1200℃의 어닐링을 행한다.
다음으로, 도 34에 도시한 바와 같이, 게이트 산화층(34) 위에 마스크 재(39)를 형성한다. 그리고, 마스크 재(39)를 마스크로 하여, 예를 들면, 희불산 또는 불화 암모늄 수용액에 의해 희생 산화층(36')을 제거한다.
이 경우, 전술한 제1 및 제2 실시예와는 서로 다르고, 고전압 트랜지스터 HV-NMOS, HV-PMOS, HV-PMOS(저임계값)의 게이트 산화층(34)이 마스크 재(39)에 의해 덮여져 있기 때문에, 게이트 산화층(34)이 크게 에칭될 일은 없어, 고전압 트랜지스터 HV-NMOS, HV-PMOS, HV-PMOS(저임계값)의 특성이 향상된다.
다음으로, 도 35에 도시한 바와 같이, 열산화법 또는 CVD법에 의해, 저전압 트랜지스터 LV-NMOS가 형성되는 p형 웰 영역(13) 위 및 저전압 트랜지스터 LV-PMOS가 형성되는 n형 웰 영역(14A) 위에, 각각 얇은 게이트 산화층(36)을 형성한다.
다음으로, 도 36에 도시한 바와 같이, 폴리 실리콘층을 형성하고, 이 폴리 실리콘층을 가공함으로써 게이트 전극(17, 21, 24, 28, 28')을 형성함과 함께, 게이트 전극(17, 21, 24, 28, 28')의 바로 아래에 게이트 산화층(16, 20, 23, 27, 27')을 형성한다.
여기에서, 게이트 산화층(20, 23)의 두께는, 5∼14nm로 하고, 게이트 산화층(16, 27, 27')의 두께의 약 1/3 또는 그 이하로 한다.
이 후, p채널형 고전압 트랜지스터 HV-PMOS, GV-PMOS(저임계값) 및 p채널형 저전압 트랜지스터 LV-PM0S를 덮는 레지스트 패턴을 형성하고, n채널형 고전압 트랜지스터 HV-NMOS 및 n채널형 저전압 트랜지스터 LV-NMOS에 대하여, 게이트 전극(17, 21)을 마스크로, 자기 정합적으로, n형 불순물을 이온 주입하여, 소스/드레인 확산층(15, 19)을 형성한다.
또한, n채널형 고전압 트랜지스터 HV-NMOS 및 n채널형 저전압 트랜지스터 LV-NMOS를 덮는 레지스트 패턴을 형성하고, p채널형 고전압 트랜지스터 HV-PMOS, HV-PMOS(저임계값) 및 p채널형 저전압 트랜지스터 LV-PMOS에 대하여, 게이트 전극(24, 28, 28')을 마스크로, 자기 정합적으로, p형 불순물을 이온 주입하여, 소스/드레인 확산층(22, 26, 26')을 형성한다.
이상의 프로세스에 의해, 도 27의 반도체 장치가 완성된다.
C. 정리
제3 실시예의 구조 및 프로세스에 의하면, 제1 실시예와 마찬가지의 효과를 얻을 수 있다. 즉, 제조 공정의 복잡화가 없어, 임계값 전압의 변동의 방지와 단채널 효과의 개선을 실현할 수 있다.
또한, 이에 수반하여, 반도체 장치 내에 형성되는 복수의 트랜지스터의 전류 구동력의 변동 및 컷오프 전류의 변동을 방지할 수 있어, 트랜지스터의 성능과 신뢰성의 향상을 도모할 수 있다.
또한, 2회의 채널 임플렌테이션에 관하여, 동일한 마스크를 사용해도, 불순물 프로파일의 피크값(농도값)과 고전압 트랜지스터의 게이트 산화층의 두께를 이용함으로써, 모든 트랜지스터에 대하여 독립적으로 임계값 전압을 제어할 수 있다.
제3 실시예는, 1개의 마스크에 의해, 도전형, 동작 전압, 임계값 전압 등이 서로 다른 복수 종류의 트랜지스터(MISFET)에 대한 채널 임플렌테이션을 실행할 수 있는 것을 시사하고 있다.
즉, 본 발명의 예에 따르면, 트랜지스터의 종류의 다소에 관계없이, 1회의 포토리소그래피(PEP)에 의해, 모든 트랜지스터의 임계값 전압을 제어할 수 있다. 이 때문에, 본 발명의 예는, 특히, 복수 종류의 트랜지스터를 필요로 하는 다기능, 고성능의 LSI나, 고집적, 고성능이 요구되는 반도체 메모리에 유효하다.
(4) 제4 실시예
제4 실시예는, 불휘발성 반도체 메모리의 주변 회로를 구성하는 CMOS 회로의 제조 방법에 관한 것이다.
우선, 도 37 및 도 38에 도시한 바와 같이, p형 반도체 기판(p-sub)(11) 내에, 산화 실리콘 또는 질화 실리콘으로 이루어지는 STI 구조의 소자 분리 절연층(12)을 형성한다. 소자 분리 절연층(12)의 깊이는, 예를 들면, 0.1∼0.4㎛로 한다.
이 후, 예를 들면, 전술한 제1 또는 제2 실시예에 나타내는 제조 방법에 의해, 고전압 트랜지스터 HV-NMOS, HV-PMOS 및 저전압 트랜지스터 LV-NM0S, LV-PM0S를 형성한다.
여기에서, 이들 트랜지스터의 게이트 전극(17, 21, 24, 28)은, 불순물(인, 비소 또는 붕소)을 1×1017∼1×1021cm-3 포함하는 폴리 실리콘, 또는, 폴리 실리콘과 실리사이드(예를 들면, WSi, NiSi, MoSi, TiSi, CoSi)의 스택 구조로 하고, 그 두께는, 10∼500nm로 설정된다.
n채널형 트랜지스터 HV-NMOS, LV-NMOS의 소스/드레인 확산층(15, 19)은, 예를 들면, 인 또는 비소를, 가속 전압 1∼50keV, 도우즈량 1×1014∼1×1016cm-2으로 이온 주입함으로써 형성한다.
마찬가지로, p채널형 트랜지스터 HV-PMOS, LV-PMOS의 소스/드레인 확산층(22, 26)은, 예를 들면, 붕소를, 가속 전압 1∼50keV, 도우즈량 1×1014∼1×1016cm-2으로 이온 주입함으로써 형성한다.
그리고, 반도체 기판(11) 위의 전체면에, 고전압 트랜지스터 HV-NMOS, HV-PMOS 및 저전압 트랜지스터 LV-NMOS, LV-PMOS를 덮는 배리어층(40)을 형성한다.
배리어층(40)은, 질화 실리콘, 산질화 실리콘, 산화 알루미늄 등의 절연체 로 구성되고, 그 두께는, 0.5∼50nm로 설정된다.
또한, 배리어층(40)을 형성하기 전에, 열산화법 또는 CVD법에 의해, 반도체 기판(11)의 표면에 1∼50nm의 산화 실리콘을 형성하여도 된다.
이 후, CVD법에 의해, 배리어층(40) 위에 층간 절연층(41)을 형성한다. 층간 절연층(41)은, 예를 들면, 산화 실리콘, 질화 실리콘, BPSG 혹은 PSG 등의 실리 케이드 글래스, HSQ(hydrogen silsequioxane), MSQ(methyl silsesquioxane), SiLK(도포형 저유전률 층간 절연 재료) 등으로 구성되고, 그 두께는, 10~1000nm로 설정된다.
다음으로, 도 39 및 도 40에 도시한 바와 같이, 층간 절연층(41) 위에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 층간 절연층(41)을 RIE에 의해 에칭하고, 층간 절연층(41)에 배선 홈(42A)을 형성한다. 이 후, 이 레지스트 패턴을 제거한다.
또한, 층간 절연층(41) 위에 다시 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 층간 절연층(41) 및 배리어층(40)을 RIE에 의해 에칭하고, 층간 절연층(41) 및 배리어층(40)에 소스/드레인 확산층(15, 19, 22, 26)에 도달하는 컨택트 홀(42B)을 형성한다.
여기에서, 컨택트 홀(42B)을 형성하는 데에 있어, 배리어층(40)을 에칭 스토퍼로서 사용한다.
따라서, 배리어층(40)은, 층간 절연층(41)에 대하여 에칭 선택비를 갖는 재료로 구성된다. 배리어층(40)이 존재함으로써, 컨택트 홀(42B)의 형성 시에 오버 에칭에 의한 트랜지스터의 내압 저하나 단락 등의 불량을 방지할 수 있다.
즉, 컨택트 홀(42B)의 형성을, 층간 절연층(41)의 에칭(제1 단계)과 배리어층(40)의 에칭(제2 단계)으로 나누어서 행함으로써, 반도체 기판(11) 또는 소자 분리 절연층(12)이 크게 에칭되는 것을 방지할 수 있다. 또한, 반대로, 컨택트 홀(42)의 저부가 소스/드레인 확산층(15, 19, 22, 26)까지 달하지 않는다고 하는 접촉 불량도 발생하기 어려워진다.
또한, 배리어층(40)의 에칭은, 반도체 기판(11) 및 층간 절연층(12)에 대하여 에칭 선택비를 갖는 조건의 RIE에 의해 행하는 것이 바람직하다.
이 경우, 배리어층(40)을 웨트 에칭으로 제거하는 프로세스에 비교하여, 컨택트 홀(42B) 내의 층간 절연층(12)의 가로 방향의 침식을 억제할 수 있기 때문에, 컨택트 홀(42B)의 순 테이퍼 형상을 유지하면서, 컨택트 홀의 사이즈를 작게 할 수 있다.
컨택트 홀(42B)을 형성한 후, 이 컨택트 홀(42B)을 통해서 n채널형 트랜지스터 HV-NMOS, LV-NMOS의 소스/드레인 확산층(15, 19)에 대하여, 인 또는 비소를, 예를 들면, 도우즈량 1×1013∼1×1016cm-2으로 이온 주입하여, 컨택트 저항의 저하를 도모한다.
마찬가지로, 컨택트 홀(42B)을 통해서 p채널형 트랜지스터 HV-PMOS, LV-PMOS의 소스/드레인 확산층(22, 26)에 대하여, 붕소를, 예를 들면, 도우즈량 1×1013∼1×1016cm-2으로 이온 주입하여, 컨택트 저항의 저하를 도모한다.
이 후, 레지스트 패턴을 제거한다.
다음으로, 도 41에 도시한 바와 같이, 스퍼터법 또는 CVD법에 의해, 층간 절연층(41) 위에, 배선 홈(42A) 및 컨택트 홀(42B)을 완전하게 채우는 도전층(43A, 43B)을 형성한다. 도전층(43A, 43B)은, 예를 들면, 두께 1∼100nm의 배리어 메탈과 두께 10~1000nm의 금속의 스택 구조로 구성된다.
배리어 메탈은, 예를 들면, Ti, Ta, TaN, TiN 등의 재료로 구성되고, 금속은, 예를 들면, 텅스텐, 알루미늄, 구리 등의 재료로 구성된다.
이 후, CMP(chemical mechanical polishing)법에 의해, 도전층(43A, 43B)의 표면을, 층간 절연층(41)의 표면이 노출될 때까지 연마(평탄화)한다.
다음으로, 도 42에 도시한 바와 같이, CVD법에 의해, 층간 절연층(41) 위에 층간 절연층(44)을 형성한다. 층간 절연층(44)은, 예를 들면, 산화 실리콘, 질화 실리콘, BPSG 혹은 PSG 등의 실리케이드 글래스, HSQ, MSQ, SiLK 등으로 구성되고, 그 두께는, 10~1000nm로 설정된다.
이 후, 층간 절연층(44)에, 도전층(43A)에 도달하는 비어 홀(via hole)을 형성하고, 또한, 스퍼터법 또는 CVD법을 이용해서 도전층(46)을 형성하고, CMP법에 의해 도전층(46)을 비어 홀 내에만 잔존시킨다. 도전층(46)은, 도전층(43A, 43B)과 마찬가지로, 예를 들면, 두께 1∼100nm의 배리어 메탈과 두께 10~1000nm의 금속의 스택 구조로 구성된다.
또한, 스퍼터법에 의해, 층간 절연층(44) 위에, 예를 들면, Al, AlCu로 이루어지는 금속층(45)을 10∼1000nm의 두께로 형성한다. RIE에 의해, 금속층(45)을 직사각 형상으로 가공하여, 데이터 전송선을 형성한다. 이 후, 층간 절연층(44) 위에, 금속층(45)을 덮는 층간 절연층(47)을 형성한다.
층간 절연층(47)은, 층간 절연층(41, 44)과 마찬가지로, 예를 들면, 산화 실리콘, 질화 실리콘, BPSG 혹은 PSG 등의 실리케이드 글래스, HSQ, MSQ, SiLK 등으로 구성된다.
또한, 스퍼터법에 의해, 층간 절연층(47) 위에, 예를 들면, Al, AlCu로 이루어지는 금속층(48)을 10∼1000nm의 두께로 형성한다. RIE에 의해, 금속층(48)을 직사각 형상으로 가공하여, 데이터 전송선을 형성한다.
이후의 프로세스에 대한 상세 내용은 할애하지만, 일반적으로는, 플라즈마 CVD법에 의해, 질화 실리콘 또는 폴리이미드로 이루어지는 패시베이션층을, 두께 0.05∼2.0㎛로 형성하여, 알파선, 자외선, 대기 등의 칩 외부로부터의 스트레스를 저감한다.
이상의 프로세스에 의해, 불휘발성 반도체 메모리의 주변 회로를 구성하는 CM0S 회로가 완성된다.
(5) 제5 실시예
제5 실시예는, 전술한 제1 내지 제4 실시예에서, 채널 임플렌테이션에 사용하는 불순물의 도전형을 p형으로부터 n형으로 바꾼 것이다.
즉, 동일 칩 내에 형성되는 복수 종류의 트랜지스터의 임계값 전압은, n형 불순물(예를 들면, P, As)에 의해 제어할 수도 있다.
도 44는, 제5 실시예로서의 반도체 장치의 제1 예를 도시하고 있다.
n형 반도체 기판(51) 내에는, STI 구조의 소자 분리 절연층(52)이 형성된다. 소자 분리 절연층(52)에 의해 둘러싸여진 반도체 기판(51)은, 액티브 영역으로 된다. 액티브 영역의 일부에는, n형 웰 영역(53) 및 p형 웰 영역(54A, 54B)이 형성된다.
반도체 기판(51) 내에는, p채널형 고전압 트랜지스터 HV-PMOS가 형성된다. 고전압 트랜지스터 HV-PMOS는, 소스/드레인 확산층(55), 게이트 산화층(56) 및 게이트 전극(57)을 갖는다.
불순물 영역(58)은, 고전압 트랜지스터 HV-PMOS의 임계값 전압을 제어하는 채널 임플렌테이션이 행해진 영역이다. 고전압 트랜지스터 HV-PMOS에 대한 채널 임플렌테이션은, 예를 들면, n형 불순물(예를 들면, 인, 비소)을 이용해서 행해진다.
여기서, A-A'선을 따라 취한 n형 불순물의 프로파일의 피크 중 1개는, 예를 들면, 도 45에 도시한 바와 같이, 게이트 산화층(56) 내에 존재한다.
n형 웰 영역(53) 내에는, p채널형 저전압 트랜지스터 LV-PMOS가 형성된다. 저전압 트랜지스터 LV-PM0S는, 소스/드레인 확산층(59), 게이트 산화층(60) 및 게이트 전극(61)을 갖는다. 게이트 산화층(60)은, 게이트 산화층(56)보다도 얇다.
p형 웰 영역(54A) 내에는, n채널형 저전압 트랜지스터 LV-NMOS가 형성된다. 저전압 트랜지스터 LV-NMOS는, 소스/드레인 확산층(62), 게이트 산화층(63) 및 게이트 전극(64)을 갖는다.
불순물 영역(65)은, 저전압 트랜지스터 LV-NMOS의 임계값 전압을 제어하는 채널 임플렌테이션이 행해진 영역이다. 저전압 트랜지스터 LV-NMOS에 대한 채널 임플렌테이션은, 예를 들면, n형 불순물(예를 들면, 인, 비소)을 이용해서 행해진다.
여기에서, B-B'선을 따라 취한 n형 불순물의 프로파일은, 예를 들면, 도 46에 도시한 바와 같이, 불순물 영역(58, 65)에 의해 복수의 피크를 갖는다.
또한, p형 웰 영역(54B) 내에는, n채널형 고전압 트랜지스터 HV-NMOS가 형성된다. 고전압 트랜지스터 HV-NMOS는, 소스/드레인 확산층(66), 게이트 산화층(67) 및 게이트 전극(68)을 갖는다. 게이트 산화층(67)은, 게이트 산화층(63)보다도 두껍다.
또한, 도 44의 반도체 장치의 제조 방법에 대해서는, 전술한 제1 실시예에서 설명한 제조 방법(도 4∼도 10)을 그대로 사용할 수 있다. 단, 도전형에 대해서는, n→p, p→n으로 변경할 필요가 있다.
도 47은, 제5 실시예로서의 반도체 장치의 제2 예를 도시하고 있다.
n형 반도체 기판(51) 내에는, STI 구조의 소자 분리 절연층(52)이 형성된다. 소자 분리 절연층(52)에 의해 둘러싸여진 반도체 기판(51)은, 액티브 영역으로 된다. 액티브 영역의 일부에는, n형 웰 영역(53) 및 p형 웰 영역(54A, 54B)이 형성된다.
반도체 기판(51) 내에는, p채널형 고전압 트랜지스터 HV-PMOS가 형성된다. 고전압 트랜지스터 HV-PMOS는, 소스/드레인 확산층(55), 게이트 산화층(56) 및 게이트 전극(57)을 갖는다.
불순물 영역(58A, 58B)은, 고전압 트랜지스터 HV-PMOS의 임계값 전압을 제어하는 채널 임플렌테이션이 행해진 영역이다. 고전압 트랜지스터 HV-PM0S에 대한 채널 임플렌테이션은, 예를 들면, n형 불순물(예를 들면, 인, 비소)을 이용해서 행해진다.
여기에서, A-A'선을 따라 취한 n형 불순물의 프로파일의 피크 중 1개는, 예 를 들면, 도 48에 도시한 바와 같이, 게이트 산화층(56) 내에 존재한다.
n형 웰 영역(53) 내에는, p채널형 저전압 트랜지스터 LV-PMOS가 형성된다. 저전압 트랜지스터 LV-PM0S는, 소스/드레인 확산층(59), 게이트 산화층(60) 및 게이트 전극(61)을 갖는다. 게이트 산화층(60)은, 게이트 산화층(66)보다도 얇다.
p형 웰 영역(54A) 내에는, n채널형 저전압 트랜지스터 LV-NMOS가 형성된다. 저전압 트랜지스터 LV-NMOS는, 소스/드레인 확산층(62), 게이트 산화층(63) 및 게이트 전극(64)을 갖는다.
불순물 영역(65)은, 저전압 트랜지스터 LV-NMOS의 임계값 전압을 제어하는 채널 임플렌테이션이 행해진 영역이다. 저전압 트랜지스터 LV-NMOS에 대한 채널 임플렌테이션은, 예를 들면, n형 불순물(예를 들면, 인, 비소)을 이용해서 행해진다.
여기에서, B-B'선을 따라 취한 n형 불순물의 프로파일은, 예를 들면, 도 49에 도시한 바와 같이, 불순물 영역(58A, 58B, 65)에 의해 복수의 피크를 갖는다.
또한, p형 웰 영역(54B) 내에는, n채널형 고전압 트랜지스터 HV-NMOS가 형성된다. 고전압 트랜지스터 HV-NMOS는, 소스/드레인 확산층(66), 게이트 산화층(67) 및 게이트 전극(68)을 갖는다. 게이트 산화층(67)은, 게이트 산화층(63)보다도 두껍다.
또한, 도 47의 반도체 장치의 제조 방법에 대해서는, 전술한 제2 실시예에서 설명한 제조 방법(도 14∼도 20)을 그대로 사용할 수 있다. 단, 도전형에 대해서는, n→p, p→n으로 변경할 필요가 있다.
4. 기타
전술한 제1 내지 제5 실시예에서는, 이하의 변경이 가능하다.
소자 분리 절연층 및 층간 절연층에 대해서는, CVD법 등에 의해 산화 실리콘을 직접 만드는 방법 외에, 실리콘을 산화하는 방법, 실리콘에 산소 이온을 주입한 후에 어닐링에 의해 산화 실리콘으로 변환하는 방법 등을 사용할 수 있다.
반도체 기판으로서는, 실리콘 단결정 외에, SiGe 혼정, SiGeC 혼정 등의 실리콘을 포함하는 결정으로 구성할 수 있다.
MISFET의 게이트 전극 및 배선층은, SiGe 혼정, SiGeC 혼정, 실리사이드, 폴리사이드, 금속, 또는, 이들의 적층을 사용할 수 있다.
실리사이드 또는 폴리사이드로서는, TiSi, NiSi, CoSi, TaSi, WSi, MoSi 등이 바람직하고, 금속으로서는, Ti, Al, Cu, TiN, W 등이 바람직하다. 이들은, 단결정이어도 되고, 다결정이어도 된다.
MISFET의 게이트 전극은, 아몰퍼스 Si, 아몰퍼스 SiGe, 아몰퍼스 SiGeC로 구성할 수도 있고, 이 경우, 게이트 전극은, 이들과 다른 재료의 적층 구조로 하는 것이 바람직하다.
본 발명의 예를 불휘발성 반도체 메모리에 적용하는 경우, MISFET는, 스택 게이트 구조를 갖는 메모리 셀과 동시에 형성하는 프로세스를 채용할 수 있다.
본 발명의 예는, 복수 종류의 MISFET를 갖는 반도체 집적 회로 전반에 적용가능하지만, 그 중에서도, 특히, NAND형 플래시 메모리의 주변 회로에 적용하면 효과적이다.
5. 정리
본 발명의 예에 따르면, 제조 공정의 복잡화가 없어, 임계값 전압의 변동의 방지와 단채널 효과의 개선을 실현할 수 있다.
즉, 예를 들면, 붕소의 채널 임플렌테이션에 의해 얻어지는 p채널형 저전압 트랜지스터 및 n채널형 고전압 트랜지스터에 관하여, 게이트 산화층의 산화 프로세스에서 발생하는 붕소의 흡출에 의한 임계값 전압의 변동을 억제할 수 있어, 원하는 임계값 전압을 얻는 것이 가능하게 된다.
특히, 매립 채널인 p채널형 저전압 트랜지스터에서는, 불순물의 확산을 억제하여, 정확하고 급준한 불순물 프로파일을 얻을 수 있기 때문에, 단채널 효과가 개선되어, 고성능·고정밀도의 반도체 장치를 실현할 수 있다.
또한, 이에 의해, p채널형 저전압 트랜지스터의 전류 구동력 변동을 억제하고, 컷오프 전류의 변동을 저감할 수 있다. n채널형 고전압 트랜지스터의 채널 영역에서의 불순물 프로파일에 대해서는, 반도체 기판의 표면에서 급준한 형태로 되기 때문에, 백게이트 바이어스 효과가 작아, 컷오프 특성이 양호한 MISFET를 제공할 수 있다.
당 분야의 업자라면 부가적인 장점 및 변경들을 용이하게 생각해 낼 것이다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구 범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명적 개념의 정신 또는 범위로부터 벗어나지 않고 다양한 변경이 가능하다.
본 발명에 따르면, 적어도 고전압 트랜지스터의 게이트 절연층을 형성한 후에 채널 임플렌테이션을 행하기 때문에, 그 게이트 절연층을 형성할 때의 고온 열처리에 기인하는 소위 채널 영역의 불순물(예를 들면, 붕소)의 흡출에 의한 임계값 전압의 변동의 방지와 불순물의 확산에 의한 단채널 효과의 개선을 실현할 수 있으며, 저전압 트랜지스터와 고전압 트랜지스터의 게이트 절연층의 두께의 차를 이용하여, 양 트랜지스터에 대하여 동시에 채널 임플렌테이션을 행하기 때문에, PEP수를 줄일 수 있어, 제조 공정의 간략화에 의한 제조 코스트의 저감을 실현할 수 있다.

Claims (20)

  1. 반도체 기판상의 제1 도전형의 제1 반도체 영역과,
    상기 제1 반도체 영역 내에 형성되는 제2 도전형의 제1 MIS 트랜지스터와,
    상기 반도체 기판상의 제2 도전형의 제2 반도체 영역과,
    상기 제2 반도체 영역 내에 형성되는 제1 도전형의 제2 MIS 트랜지스터
    를 구비하고,
    상기 제1 MIS 트랜지스터의 제1 게이트 절연층은, 상기 제2 MIS 트랜지스터의 제2 게이트 절연층보다도 두껍고, 상기 제2 MIS 트랜지스터의 소스/드레인 확산층 사이에 배치되는 채널 영역에서의 제1 도전형의 불순물의 프로파일은, 복수의 피크를 가지고,
    상기 제1 MIS 트랜지스터의 게이트 전극에는 제1 전압이 인가되고, 상기 제2 MIS 트랜지스터의 게이트 전극에는 상기 제1 전압보다 낮은 제2 전압이 인가되는, 반도체 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 복수의 피크 중 가장 고농도를 갖는 피크는, 상기 제2 게이트 절연층의 가장 가까이에 있는 반도체 장치.
  4. 제1항에 있어서,
    상기 복수의 피크 중 가장 고농도를 갖는 피크와 그 이외의 피크와의 차는, 1 자릿수 이상인 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 MIS 트랜지스터의 채널 영역에서의 제1 도전형의 불순물의 프로파일의 피크는, 상기 복수의 피크 중 가장 고농도를 갖는 피크보다도 작은 반도체 장치.
  6. 제1항에 있어서,
    제2 도전형의 제3 반도체 영역과,
    상기 제3 반도체 영역 내에 형성되는 제1 도전형의 제3 MIS 트랜지스터
    를 더 구비하고,
    상기 제3 MIS 트랜지스터의 제3 게이트 절연층은, 상기 제2 MIS 트랜지스터의 상기 제2 게이트 절연층보다도 두껍고, 상기 제3 MIS 트랜지스터의 채널 영역에서의 제1 도전형의 불순물의 프로파일의 피크는, 상기 복수의 피크 중 가장 고농도를 갖는 피크보다도 작은 반도체 장치.
  7. 제6항에 있어서,
    상기 제3 MIS 트랜지스터의 임계값 전압은, 상기 제1 MIS 트랜지스터의 임계 값 전압보다도 낮은 반도체 장치.
  8. 반도체 기판상의 제1 도전형의 제1 반도체 영역과,
    상기 제1 반도체 영역 내에 형성되는 제2 도전형의 제1 MIS 트랜지스터와,
    상기 반도체 기판상의 제2 도전형의 제2 반도체 영역과,
    상기 제2 반도체 영역 내에 형성되는 제1 도전형의 제2 MIS 트랜지스터
    를 구비하고,
    상기 제1 MIS 트랜지스터의 제1 게이트 절연층은, 상기 제2 MIS 트랜지스터의 제2 게이트 절연층보다도 두껍고, 상기 제1 게이트 절연층 내에 제1 도전형의 불순물의 프로파일의 피크가 존재하는 반도체 장치.
  9. 제8항에 있어서,
    상기 제1 MIS 트랜지스터는, 그 게이트 전극에 제1 전압이 인가되는 고전압 트랜지스터이며, 상기 제2 MIS 트랜지스터는, 그 게이트 전극에 상기 제1 전압보다도 낮은 제2 전압이 인가되는 저전압 트랜지스터인 반도체 장치.
  10. 제8항에 있어서,
    상기 제2 MIS 트랜지스터의 채널 영역에서의 제1 도전형의 불순물의 프로파일은, 복수의 피크를 갖는 반도체 장치.
  11. 제10항에 있어서,
    상기 복수의 피크 중 가장 고농도를 갖는 피크는, 상기 제2 게이트 절연층의 가장 가까이에 있는 반도체 장치.
  12. 제10항에 있어서,
    상기 복수의 피크 중 가장 고농도를 갖는 피크와 그 이외의 피크와의 차는, 1 자릿수 이상인 반도체 장치.
  13. 제10항에 있어서,
    상기 제1 MIS 트랜지스터의 채널 영역에서의 제1 도전형의 불순물의 프로파일의 피크는, 상기 제1 게이트 절연층 내의 제1 도전형의 불순물의 프로파일의 피크보다도 작은 반도체 장치.
  14. 제8항에 있어서,
    제2 도전형의 제3 반도체 영역과,
    상기 제3 반도체 영역 내에 형성되는 제1 도전형의 제3 MIS 트랜지스터
    를 더 구비하고,
    상기 제3 MIS 트랜지스터의 제3 게이트 절연층은, 상기 제2 MIS 트랜지스터의 상기 제2 게이트 절연층보다도 두껍고, 상기 제3 게이트 절연층 내에 제1 도전형의 불순물의 프로파일의 피크가 존재하는 반도체 장치.
  15. 제14항에 있어서,
    상기 제3 MIS 트랜지스터의 임계값 전압은, 상기 제1 MIS 트랜지스터의 임계값 전압보다도 낮은 반도체 장치.
  16. 제1 도전형의 제1 반도체 영역 위에 제1 절연층을 형성하는 공정과,
    제2 도전형의 제2 반도체 영역 위에 상기 제1 절연층보다도 얇은 제2 절연층을 형성하는 공정과,
    제1 도전형의 제1 불순물의 프로파일의 피크가 상기 제1 및 제2 반도체 영역 내에 형성되는 조건에서 상기 제1 및 제2 반도체 영역에 대하여 동시에 상기 제1 불순물의 이온 주입을 행하는 공정과,
    제1 도전형의 제2 불순물의 프로파일의 피크가 상기 제1 절연층 내에 형성되는 조건에서 상기 제1 및 제2 반도체 영역에 대하여 동시에 상기 제2 불순물의 이온 주입을 행하는 공정과,
    상기 제1 반도체 영역 내에 상기 제1 절연층을 게이트 절연층으로 하는 제2 도전형의 제1 MIS 트랜지스터를 형성하는 공정과,
    상기 제2 반도체 영역 내에 제1 도전형의 제2 MIS 트랜지스터를 형성하는 공정
    을 포함하는 반도체 장치 제조 방법.
  17. 제16항에 있어서,
    상기 제1 반도체 영역 내의 상기 제1 불순물의 프로파일의 피크는, 상기 제1 절연층에 인접하는 채널 영역 내에 형성되는 반도체 장치 제조 방법.
  18. 제16항에 있어서,
    상기 제2 반도체 영역 내의 상기 제2 불순물의 프로파일의 피크는, 상기 제2 절연층에 인접하는 채널 영역 내에 형성되는 반도체 장치 제조 방법.
  19. 제16항에 있어서,
    상기 제1 불순물의 프로파일의 피크와 상기 제2 불순물의 프로파일의 피크와의 차는, 1 자릿수 이상인 반도체 장치 제조 방법.
  20. 제16항에 있어서,
    상기 제1 절연층은, 제2 도전형의 제3 반도체 영역 위에도 형성되고, 상기 제3 반도체 영역 내에는, 상기 제1 절연층을 게이트 절연층으로 하는 제1 도전형의 제3 MIS 트랜지스터가 형성되고, 상기 제3 MIS 트랜지스터의 임계값 전압은, 상기 제1 MIS 트랜지스터의 임계값 전압보다도 낮은 반도체 장치 제조 방법.
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