KR102307457B1 - 반도체 장치 및 이의 제조 방법 - Google Patents

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    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]

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Abstract

미스 매치(mis-match) 특성의 개선을 통해 신뢰성이 개선된 반도체 장치를 제공하는 것이다. 제1 영역 및 제2 영역을 포함하는 기판, 상기 제1 영역에 형성되는 N형의 제1 트랜지스터, 및 상기 제2 영역에 형성되는 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터는 상기 기판 상의 제1 실리콘 게르마늄층과, 상기 제1 실리콘 게르마늄층 상의 제1 게이트 전극을 포함하고, 상기 제2 트랜지스터는 상기 기판 상의 제2 게이트 전극을 포함하고, 상기 기판과 상기 제2 게이트 전극 사이에 실리콘 게르마늄층을 비포함한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
전자 산업이 발전함에 따라 반도체 장치의 신뢰성, 예를 들어, 동작 지속성, 동작 균일성, 외부 환경에 대한 내구성 등에 대한 요구치가 점점 증가되고 있다.
예를 들어, 반도체 장치의 동작 균일성이 열화될 경우, 반도체 장치를 포함하는 아날로그 회로는 설계 요구 특성 대비 오프셋(offset)이 발생되어, 아날로그 회로의 산포가 커지게 된다. 이와 같은 아날로그 회로의 산포 증가는 회로의 특성 저하를 가져오게 된다.
아날로그 회로의 경우, 반도체 장치의 사이즈가 감소함에 따라, 아날로그 회로의 동작 균일성이 열화될 수 있다. 그러므로, 반도체 장치의 사이즈를 감소시키기 위해, 아날로그 회로의 동작 균일성이 향상될 필요성이 있다.
본 발명이 해결하려는 과제는, 미스 매치(mis-match) 특성의 개선을 통해 신뢰성이 개선된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 미스 매치(mis-match) 특성의 개선을 통해 신뢰성이 개선된 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 제1 영역 및 제2 영역을 포함하는 기판, 상기 제1 영역에 형성되는 N형의 제1 트랜지스터, 및 상기 제2 영역에 형성되는 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터는 상기 기판 상의 제1 실리콘 게르마늄층과, 상기 제1 실리콘 게르마늄층 상의 제1 게이트 전극을 포함하고, 상기 제2 트랜지스터는 상기 기판 상의 제2 게이트 전극을 포함하고, 상기 기판과 상기 제2 게이트 전극 사이에 실리콘 게르마늄층을 비포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터는 상기 제1 실리콘 게르마늄층과 상기 제1 게이트 전극 사이에 개재되는 실리콘 캡핑층을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터는 상기 기판 내에 형성된 p형 웰을 포함하고, 상기 실리콘 캡핑층의 p형 불순물의 농도는 상기 p형 웰의 불순물의 농도보다 작다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터는 제1 게이트 전극의 양측에 형성되는 소오스/드레인 확장 영역과, 소오스/드레인 영역을 포함하고, 상기 소오스/드레인 확장 영역의 깊이는 상기 소오스/드레인 영역의 깊이보다 깊다.
본 발명의 몇몇 실시예에서, 상기 제1 실리콘 게르마늄층과 상기 기판 사이의 경계면에서, p형 불순물은 파일 업(pile-up)된다.
본 발명의 몇몇 실시예에서, 상기 제2 트랜지스터는 P형의 트랜지스터이고, 상기 제2 트랜지스터는 제2 게이트 전극의 양측에 형성되는 소오스/드레인 확장 영역과, 소오스/드레인 영역을 포함하고, 상기 소오스/드레인 확장 영역의 깊이는 상기 소오스/드레인 영역의 깊이보다 깊다.
본 발명의 몇몇 실시예에서, 상기 기판의 제3 영역에 형성되는 P형의 제3 트랜지스터를 더 포함하고, 상기 제3 트랜지스터는 상기 기판 상의 제2 실리콘 게르마늄층과, 상기 제2 실리콘 게르마늄층 상의 제3 게이트 전극을 포함하고, 상기 제2 트랜지스터의 동작 전압의 크기는 상기 제3 트랜지스터의 동작 전압의 크기보다 크다.
본 발명의 몇몇 실시예에서, 상기 제2 트랜지스터는 N형의 트랜지스터이고, 상기 제1 트랜지스터의 동작 전압의 크기는 상기 제2 트랜지스터의 동작 전압의 크기와 다르다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터는 상기 제1 게이트 전극과 상기 제1 실리콘 게르마늄층 사이에 개재되는 제1 게이트 절연막을 포함하고, 상기 제2 트랜지스터는 상기 제2 게이트 전극과 상기 기판 사이에 개재되는 제2 게이트 절연막을 포함하고, 상기 제1 게이트 절연막의 두께는 상기 제2 게이트 절연막의 두께보다 두껍다.
본 발명의 몇몇 실시예에서, 상기 제2 트랜지스터는 제2 게이트 전극의 양측에 형성되는 소오스/드레인 확장 영역과, 소오스/드레인 영역을 포함하고, 상기 소오스/드레인 확장 영역의 깊이는 상기 소오스/드레인 영역의 깊이보다 얕다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 제1 영역 및 제2 영역을 포함하는 기판, 상기 제1 영역에 형성되는 N형의 제1 트랜지스터, 및 상기 제2 영역에 형성되는 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터는 상기 기판 상의 제1 실리콘 게르마늄층과, 상기 제1 실리콘 게르마늄층 상의 제1 게이트 전극을 포함하고, 상기 제2 트랜지스터는 상기 기판 상의 제2 게이트 전극을 포함하고, 상기 제1 게이트 전극의 폭은 상기 제2 게이트 전극의 폭보다 크다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터는 상기 제1 게이트 전극과 상기 제1 실리콘 게르마늄층 사이에 개재되는 제1 게이트 절연막을 포함하고, 상기 제2 트랜지스터는 상기 제2 게이트 전극과 상기 기판 사이에 개재되는 제2 게이트 절연막을 포함하고, 상기 제1 게이트 절연막의 두께는 상기 제2 게이트 절연막의 두께보다 두껍다.
본 발명의 몇몇 실시예에서, 상기 제2 트랜지스터는 P형의 트랜지스터이고, 상기 제2 트랜지스터는 상기 기판과 상기 제2 게이트 전극 사이에 개재되는 제2 실리콘 게르마늄층을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 기판의 제3 영역에 형성되는 P형의 제3 트랜지스터를 더 포함하고, 상기 제3 트랜지스터는 상기 기판 상의 제3 게이트 전극을 포함하고, 상기 제3 게이트 전극의 폭은 상기 제2 게이트 전극의 폭보다 크고, 실리콘 게르마늄층은 상기 기판과 상기 제3 게이트 전극 사이에 비개재된다.
본 발명의 몇몇 실시예에서, 상기 제2 트랜지스터는 N형의 트랜지스터이고, 상기 제2 트랜지스터는 상기 기판과 상기 제2 게이트 전극 사이에 실리콘 게르마늄층은 비개재된다.
본 발명의 몇몇 실시예에서, 상기 기판의 제3 영역에 형성되는 P형의 제3 트랜지스터를 더 포함하고, 상기 제3 트랜지스터는 상기 기판 상의 제2 실리콘 게르마늄층과, 상기 제2 실리콘 게르마늄층 상의 제3 게이트 전극을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터는 제1 게이트 전극의 양측에 형성되는 제1 소오스/드레인 확장 영역과, 제1 소오스/드레인 영역을 포함하고, 상기 제2 트랜지스터는 제2 게이트 전극의 양측에 형성되는 제2 소오스/드레인 확장 영역과, 제2 소오스/드레인 영역을 포함하고, 상기 제1 소오스/드레인 확장 영역의 깊이는 상기 제1 소오스/드레인 영역의 깊이보다 깊고, 상기 제2 소오스/드레인 확장 영역의 깊이는 상기 제2 소오스/드레인 영역의 깊이보다 얕다.
본 발명의 몇몇 실시예에서, 상기 제1 영역은 고전압 트랜지스터 영역이고, 상기 제2 영역은 저전압 트랜지스터 영역이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 영역 및 제2 영역을 포함하는 기판, 상기 제1 영역에 형성되는 N형의 제1 트랜지스터, 및 상기 제2 영역에 형성되는 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터는 상기 기판 상의 제1 실리콘 게르마늄층과, 상기 제1 실리콘 게르마늄층 상의 실리콘 캡핑층과, 상기 실리콘 캡핑층 상의 제1 게이트 전극과, 상기 제1 게이트 전극의 양측의 제1 소오스/드레인 확장 영역과, 상기 제1 소오스/드레인 확장 영역 내의 제1 소오스/드레인 영역을 포함하고, 상기 제1 소오스/드레인 확장 영역의 깊이는 상기 제1 소오스/드레인 영역의 깊이보다 깊다.
본 발명의 몇몇 실시예에서, 상기 제1 소오스/드레인 확장 영역의 깊이는 상기 실리콘 캡핑층의 상면으로부터 상기 제1 게이트 전극의 상면까지의 높이보다 크다.
본 발명의 몇몇 실시예에서, 상기 제2 트랜지스터는 P형의 트랜지스터이고, 상기 제2 트랜지스터는 제2 게이트 전극과, 상기 제2 게이트 전극의 양측에 형성되는 제2 소오스/드레인 확장 영역 및 제2 소오스/드레인 영역을 포함하고, 상기 제2 소오스/드레인 확장 영역의 깊이는 상기 제2 소오스/드레인 영역의 깊이보다 깊다.
본 발명의 몇몇 실시예에서, 상기 제2 소오스/드레인 확장 영역 사이에 실리콘 게르마늄층은 비형성된다.
본 발명의 몇몇 실시예에서, 상기 제2 트랜지스터는 상기 기판 상에 형성되는 제2 게이트 전극을 포함하고, 상기 제2 게이트 전극의 폭은 상기 제1 게이트 전극의 폭보다 좁다.
본 발명의 몇몇 실시예에서, 상기 제2 트랜지스터는 P형의 트랜지스터이고, 상기 제2 트랜지스터는 상기 제2 게이트 전극과 상기 기판 사이에 개재되는 제2 실리콘 게르마늄층을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제2 트랜지스터는 N형의 트랜지스터이고, 상기 제2 트랜지스터의 소오스/드레인 영역 사이에, 실리콘 게르마늄층은 비개재된다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양은 제1 부분과 상기 제1 부분의 양측에 위치하는 제2 부분을 포함하는 기판 상에, 실리콘 게르마늄층과 실리콘 캡핑층을 순차적으로 형성하고, 상기 기판의 제2 부분과, 상기 실리콘 게르마늄층과, 상기 실리콘 캡핑층 내에 n형의 불순물을 포함하는 소오스/드레인 확장 영역을 형성하고, 상기 소오스/드레인 확장 영역 사이의 상기 실리콘 캡핑층 상에, 게이트 전극을 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 게이트 전극을 마스크로 이용하여, 상기 소오스/드레인 확장 영역 내에 n형의 불순물을 포함하는 소오스/드레인 영역을 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 소오스/드레인 영역의 깊이는 상기 소오스/드레인 확장 영역의 깊이보다 얕다.
본 발명의 몇몇 실시예에서, 상기 실리콘 게르마늄층을 형성하는 것은 언도프(undoped) 실리콘 게르마늄층을 에피택셜 성장하는 것을 포함하고, 상기 실리콘 캡핑층을 형성하는 것은 언도프(undoped) 실리콘층을 에피택셜 성장하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 소오스/드레인 확장 영역을 형성하는 것은 실리콘 캡핑층 상에 마스크 패턴을 형성하고, 상기 마스크 패턴을 이용하여, 상기 기판의 제2 부분과, 상기 실리콘 게르마늄층과, 상기 실리콘 캡핑층 내에 n형 불순물을 주입하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2는 도 1의 제1 영역(I)에서 p형 불순물의 농도 프로파일을 나타내는 도면이다.
도 3은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 4은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 5은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개념도이다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이다.
도 10 내지 도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 및 도 2를 이용하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 2는 도 1의 제1 영역(I)에서 p형 불순물의 농도 프로파일을 나타내는 도면이다.
도 1 및 도 2를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치(1)는 제1 영역(I)에 형성된 제1 트랜지스터(21)와, 제2 영역(II)에 형성된 제2 트랜지스터(22)와, 제3 영역(III)에 형성된 제3 트랜지스터(23)와, 제4 영역(IV)에 형성된 제4 트랜지스터(24)를 포함할 수 있다.
기판(100)은 제1 내지 제4 영역(I, II, III, IV)를 포함할 수 있다. 제1 내지 제4 영역(I, II, III, IV)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다.
제1 영역(I) 및 제2 영역(II)은 고전압 트랜지스터가 형성되는 영역이고, 제3 영역(III) 및 제4 영역(IV)은 저전압 트랜지스터가 형성되는 영역일 수 있다. 여기서, 고전압 및 저전압은 상대적인 전압의 크기를 의미하는 것일 뿐, 절대적인 전압의 크기를 의미하는 것은 아니다.
덧붙여, 제1 영역(I) 및 제3 영역(III)은 N형 MOS 트랜지스터가 형성되는 영역이고, 제2 영역(II) 및 제4 영역(IV)은 P형 MOS 트랜지스터가 형성되는 영역일 수 있다.
제1 트랜지스터(21)의 동작 전압의 크기는 제3 트랜지스터(23)의 동작 전압의 크기보다 크고, 제2 트랜지스터(22)의 동작 전압의 크기는 제4 트랜지스터(24)의 동작 전압의 크기보다 클 수 있다.
기판(100)은 베이스 기판과, 베이스 기판 상에 성장된 에피층을 포함할 수 있으나, 이에 한정되는 것은 아니다. 기판(100)은 에피층없이 베이스 기판만 포함할 수 있다. 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수도 있고, SOI(Semiconductor On Insulator) 기판일 수도 있다. 이하에서는, 예시적으로 실리콘 기판을 예로 든다.
소자 분리 영역(105)은 기판(100) 내에 형성되어, 액티브 영역을 정의할 수 있다. 소자 분리 영역(105)은 STI(Shallow Trench Isolation)일 수 있으나, 이에 한정되지 않는다.
제1 트랜지스터(21)는 제1 웰(112)과, 제1 실리콘 게르마늄층(115)과, 제1 게이트 전극(120)과, 제1 소오스/드레인 확장 영역(140)과, 제1 소오스/드레인 영역(145)을 포함할 수 있다.
제1 웰(112)은 소자 분리 영역(105)에 의해 정의되는 제1 영역(I)의 기판(100) 내에 형성될 수 있다. 제1 트랜지스터(21)는 N형의 트랜지스터일 수 있으므로, 제1 웰(112)은 p형 웰일 수 있다. 제1 웰(112)에 포함되는 p형 불순물은 예를 들어, 붕소(B) 등일 수 있다.
제1 실리콘 게르마늄층(115)은 제1 웰(112)이 형성된 기판(100) 상에 형성될 수 있다. 제1 실리콘 게르마늄층(115)은 에피택셜층일 수 있다. 이 후에 설명하겠지만, 에피택셜 성장시, 제1 실리콘 게르마늄층(115)은 언도프(un-doped) 실리콘 게르마늄 에피택셜층으로 성장될 수 있다.
여기에서, "언도프"는 반도체 장치를 제조하는 제작자가 의도적으로 도핑 또는 주입한 불순물이 제1 실리콘 게르마늄층(115)에 포함되지 않는다는 것을 의미하는 것이지, 제1 실리콘 게르마늄층(115)에 불순물이 포함되지 않는다는 것을 의미하는 것은 아니다.
즉, 제1 실리콘 게르마늄층(115)은 제1 웰(112)로부터 확산 등에 의해 이동한 불순물을 포함할 수 있음은 물론이다.
제1 실리콘 캡핑층(116)은 제1 실리콘 게르마늄층(115) 상에 형성될 수 있다. 제1 실리콘 캡핑층(116)은 에피택셜층일 수 있다.
에피택셜 성장시, 제1 실리콘 캡핑층(116)은 언도프 실리콘 에피택셜층으로 성장될 수 있다. 제1 실리콘 게르마늄층(115)과 유사하게, 제1 실리콘 캡핑층(116)은 제1 웰(112)로부터 확산 등에 의해 제1 실리콘 게르마늄층(115)을 통과하여 이동한 불순물을 포함할 수 있음은 물론이다.
도 2는 제1 게이트 전극(120)과 중첩되는 부분에서, 제1 웰(112)과, 제1 실리콘 게르마늄층(115)과, 제1 실리콘 캡핑층(116)에 포함된 p형 불순물의 농도 프로파일을 보여줄 수 있다.
도 2에서, 제1 웰(112)에 포함된 p형 불순물의 농도는 제1 실리콘 캡핑층(116)에 포함된 p형 불순물의 농도보다 높다.
또한, 제1 실리콘 게르마늄층(115)과, 제1 웰(112)을 포함하는 기판(100) 사이의 경계면에서, p형 불순물은 파일 업(pile-up)되어 있을 수 있다.
제1 웰(112)에 포함된 p형 불순물, 예를 들어, 붕소(B)는 실리콘 게르마늄 결정 내에서 확산이 잘 안될 수 있다. 따라서, 제1 실리콘 게르마늄층(115)과, 기판(100) 사이의 경계면에, p형 불순물이 파일 업(pile-up)될 수 있다.
제1 게이트 전극(120)은 제1 실리콘 캡핑층(116) 상에 형성될 수 있다. 제1 게이트 전극(120)과 제1 실리콘 게르마늄층(115) 사이에 제1 실리콘 캡핑층(116)이 개재될 수 있다.
제1 게이트 전극(120)은 예를 들어, 다결정 실리콘(poly Si), 비정질 실리콘(a-Si), 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐 질화물(WN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 탄화 티타늄 (TiC), 탄화 탄탈륨(TaC), 탄탈륨 탄질화물(TaCN), 탄탈 실리콘 질화물(TaSiN), 탄탈륨(Ta), 코발트(Co), 루테듐(Ru), 알루미늄(Al) 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다.
제1 게이트 절연막(125)은 제1 게이트 전극(120)과 제1 실리콘 캡핑층(116) 사이에 개재될 수 있다. 제1 게이트 절연막(125)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, GexOyNz, GexSiyOz, 고유전율 유전막, 이들의 조합물 또는 이들이 차례로 적층된 적층막일 수 있다. 고유전율 유전막은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되지 않는다.
제1 게이트 스페이서(130)는 제1 게이트 전극(120)의 측벽 상에 형성될 수 있다. 제1 게이트 스페이서(130)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 탄질화물(SiCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 소오스/드레인 확장 영역(140)은 제1 게이트 전극(120)의 양측에 형성될 수 있다. 제1 소오스/드레인 확장 영역(140)은 제1 실리콘 캡핑층(116)과, 제1 실리콘 게르마늄층(115)과, 기판(100) 내에 형성될 수 있다.
제1 트랜지스터(21)는 N형의 트랜지스터일 수 있으므로, 제1 소오스/드레인 확장 영역(140)은 n형의 불순물을 포함하고, 예를 들어, 인(P), 비소(As) 또는 안티몬(Sb) 등을 포함할 수 있다.
제1 소오스/드레인 영역(145)은 제1 게이트 전극(120)의 양측에 형성될 수 있다. 제1 소오스/드레인 영역(145)은 제1 실리콘 캡핑층(116)과 제1 실리콘 게르마늄층(115)과, 기판(100) 내에 형성될 수 있다. 제1 소오스/드레인 영역(145)은 제1 소오스/드레인 확장 영역(140) 내에 형성될 수 있다.
제1 소오스/드레인 영역(145)의 n형 불순물의 농도는 제1 소오스/드레인 확장 영역(140)의 n형 불순물의 농도보다 높다.
제1 소오스/드레인 확장 영역(140)이 형성된 깊이(d11)는 제1 소오스/드레인 영역(145)이 형성된 깊이(d12)보다 깊다. 즉, 제1 게이트 절연막(125)의 하면으로부터 제1 소오스/드레인 확장 영역(140)의 최하면까지의 깊이는 제1 게이트 절연막(125)의 하면으로부터 제1 소오스/드레인 영역(145)의 최하면까지의 깊이보다 깊다.
제1 소오스/드레인 확장 영역(140)의 바닥면이 제1 소오스/드레인 영역(145)의 바닥면보다 제1 게이트 전극(120)에서 더 멀리 떨어져 있을 수 있다.
제1 트랜지스터(21)는 고전압 트랜지스터일 수 있다. 고전압 트랜지스터의 동작 신뢰성을 확보하기 위해, 제1 소오스/드레인 확장 영역(140)이 형성된 깊이(d11)는 제1 소오스/드레인 영역(145)이 형성된 깊이(d12)보다 깊을 수 있다.
덧붙여, 제1 트랜지스터(21)에서, 제1 소오스/드레인 확장 영역(140)이 형성된 깊이(d11)는 제1 실리콘 캡핑층(116)의 상면으로부터 제1 게이트 전극(120)의 상면까지의 높이(h1)보다 클 수 있다.
제1 트랜지스터(21)에서, 제1 소오스/드레인 확장 영역(140)들 사이 또는 제1 소오스/드레인 영역(145)들 사이에, 제1 실리콘 게르마늄층(115)이 형성될 수 있다.
제2 트랜지스터(22)는 제2 웰(212)과, 제2 게이트 전극(220)과, 제2 소오스/드레인 확장 영역(240)과, 제2 소오스/드레인 영역(245)을 포함할 수 있다.
제2 웰(212)은 소자 분리 영역(105)에 의해 정의되는 제2 영역(II)의 기판(100) 내에 형성될 수 있다. 제2 트랜지스터(22)는 P형의 트랜지스터일 수 있으므로, 제2 웰(212)은 n형 웰일 수 있다. 제2 웰(212)에 포함되는 n형 불순물은 예를 들어, 인(P), 비소(As) 또는 안티몬(Sb) 등을 포함할 수 있다.
제2 게이트 전극(220)은 제2 웰(212)이 형성된 기판(100) 상에 형성될 수 있다.
제2 게이트 절연막(225)은 제2 게이트 전극(220)과 기판(100) 사이에 개재될 수 있다. 제2 게이트 스페이서(230)는 제2 게이트 전극(220)의 측벽 상에 형성될 수 있다.
제2 소오스/드레인 확장 영역(240)은 제2 게이트 전극(220)의 양측에 형성될 수 있다. 제2 소오스/드레인 확장 영역(240)은 기판(100) 내에 형성될 수 있다.
제2 트랜지스터(22)는 P형의 트랜지스터일 수 있으므로, 제2 소오스/드레인 확장 영역(240)은 p형의 불순물을 포함하고, 예를 들어, 붕소(B) 등을 포함할 수 있다.
제2 소오스/드레인 영역(245)은 제2 게이트 전극(220)의 양측에 형성될 수 있다. 제2 소오스/드레인 영역(245)은 제2 소오스/드레인 확장 영역(240) 내에 형성될 수 있다.
제2 소오스/드레인 확장 영역(240)이 형성된 깊이(d21)는 제2 소오스/드레인 영역(245)이 형성된 깊이(d22)보다 깊다. 즉, 제2 게이트 절연막(225)의 하면으로부터 제2 소오스/드레인 확장 영역(240)의 최하면까지의 깊이는 제2 게이트 절연막(225)의 하면으로부터 제2 소오스/드레인 영역(245)의 최하면까지의 깊이보다 깊다.
제2 트랜지스터(22)는 고전압 트랜지스터일 수 있으므로, 제1 트랜지스터(21)와 유사한 이유에 의해, 제2 소오스/드레인 확장 영역(240)이 형성된 깊이(d21)는 제2 소오스/드레인 영역(245)이 형성된 깊이(d22)보다 깊을 수 있다.
덧붙여, 제2 트랜지스터(22)에서, 제2 소오스/드레인 확장 영역(240)이 형성된 깊이(d21)는 기판(100)의 상면으로부터 제2 게이트 전극(220)의 상면까지의 높이(h2)보다 클 수 있다.
제2 트랜지스터(22)에서, 제2 게이트 전극(220)과 기판(100) 사이에 실리콘 게르마늄층이 개재되지 않는다. 다르게 말하면, 제2 소오스/드레인 확장 영역(240) 사이 또는 제2 소오스/드레인 영역(245) 사이에, 실리콘 게르마늄층은 형성되지 않는다.
즉, 제2 트랜지스터(22)는 제2 게이트 전극(220)과 제2 웰(212)이 형성된 기판(100) 사이에 실리콘 게르마늄층을 포함하지 않는다.
제3 트랜지스터(23)는 제3 웰(312)과, 제3 게이트 전극(320)과, 제3 소오스/드레인 확장 영역(340)과, 제3 소오스/드레인 영역(345)을 포함할 수 있다.
제3 웰(312)은 소자 분리 영역(105)에 의해 정의되는 제3 영역(III)의 기판(100) 내에 형성될 수 있다. 제3 트랜지스터(23)는 N형의 트랜지스터일 수 있으므로, 제3 웰(312)은 p형 웰일 수 있다.
제3 게이트 전극(320)은 제3 웰(312)이 형성된 기판(100) 상에 형성될 수 있다.
제3 게이트 절연막(325)은 제3 게이트 전극(320)과 기판(100) 사이에 개재될 수 있다. 제3 게이트 스페이서(330)는 제3 게이트 전극(320)의 측벽 상에 형성될 수 있다.
제3 소오스/드레인 확장 영역(340)은 제3 게이트 전극(320)의 양측에 형성될 수 있다. 제3 소오스/드레인 확장 영역(340)은 기판(100) 내에 형성될 수 있다.
제3 소오스/드레인 영역(345)은 제3 게이트 전극(320)의 양측에 형성될 수 있다. 제3 소오스/드레인 영역(345)은 제3 소오스/드레인 확장 영역(340) 및 제3 웰(312) 내에 형성될 수 있다.
제3 소오스/드레인 확장 영역(340)이 형성된 깊이(d32)는 제3 소오스/드레인 영역(345)이 형성된 깊이(d31)보다 얕다. 즉, 제3 게이트 절연막(325)의 하면으로부터 제3 소오스/드레인 확장 영역(340)의 최하면까지의 깊이는 제3 게이트 절연막(325)의 하면으로부터 제3 소오스/드레인 영역(345)의 최하면까지의 깊이보다 얕다.
제3 트랜지스터(23)에서, 제3 게이트 전극(320)과 기판(100) 사이에 실리콘 게르마늄층이 개재되지 않는다. 다르게 말하면, 제3 소오스/드레인 확장 영역(340) 사이 또는 제3 소오스/드레인 영역(345) 사이에, 실리콘 게르마늄층은 형성되지 않는다.
즉, 제3 트랜지스터(23)는 제3 게이트 전극(320)과 제3 웰(312)이 형성된 기판(100) 사이에 실리콘 게르마늄층을 포함하지 않는다.
제4 트랜지스터(24)는 제4 웰(412)과, 제2 실리콘 게르마늄층(415)과, 제4 게이트 전극(420)과, 제4 소오스/드레인 확장 영역(440)과, 제4 소오스/드레인 영역(445)을 포함할 수 있다.
제4 웰(412)은 소자 분리 영역(105)에 의해 정의되는 제4 영역(IV)의 기판(100) 내에 형성될 수 있다. 제4 트랜지스터(24)는 P형의 트랜지스터일 수 있으므로, 제4 웰(412)은 n형 웰일 수 있다.
제2 실리콘 게르마늄층(415)은 제4 웰(412)이 형성된 기판(100) 상에 형성될 수 있다. 제2 실리콘 게르마늄층(415)은 에피택셜층일 수 있다.
제2 실리콘 캡핑층(416)은 제2 실리콘 게르마늄층(415) 상에 형성될 수 있다. 제2 실리콘 캡핑층(416)은 에피택셜층일 수 있다.
도 1에서, 제4 트랜지스터(24)는 제2 실리콘 게르마늄층(415) 상에 형성되는 제2 실리콘 캡핑층(416)을 포함하는 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 제2 실리콘 게르마늄층(415) 상에 제2 실리콘 캡핑층(416)이 형성되지 않을 수 있음은 물론이다.
제4 게이트 전극(420)은 제2 실리콘 캡핑층(416) 상에 형성될 수 있다. 제4 게이트 전극(420)과 제2 실리콘 게르마늄층(415) 사이에 제2 실리콘 캡핑층(416)이 개재될 수 있다.
제4 게이트 절연막(425)은 제4 게이트 전극(420)과 제2 실리콘 캡핑층(416) 사이에 개재될 수 있다.
제4 게이트 스페이서(430)는 제4 게이트 전극(420)의 측벽 상에 형성될 수 있다.
제4 소오스/드레인 확장 영역(440)은 제4 게이트 전극(420)의 양측에 형성될 수 있다. 제4 소오스/드레인 확장 영역(440)은 제2 실리콘 캡핑층(416)과, 제2 실리콘 게르마늄층(415)과, 기판(100) 내에 형성될 수 있다.
제4 트랜지스터(24)는 P형의 트랜지스터일 수 있으므로, 제4 소오스/드레인 확장 영역(440)은 p형의 불순물을 포함할 수 있다.
제4 소오스/드레인 영역(445)은 제4 게이트 전극(420)의 양측에 형성될 수 있다. 제4 소오스/드레인 영역(445)은 제2 실리콘 캡핑층(416)과 제2 실리콘 게르마늄층(415)과, 기판(100) 내에 형성될 수 있다. 제4 소오스/드레인 영역(445)은 제4 소오스/드레인 확장 영역(440) 및 제4 웰(412) 내에 형성될 수 있다.
제4 소오스/드레인 확장 영역(440)이 형성된 깊이(d42)는 제4 소오스/드레인 영역(445)이 형성된 깊이(d41)보다 얕다. 즉, 제4 게이트 절연막(425)의 하면으로부터 제4 소오스/드레인 확장 영역(440)의 최하면까지의 깊이는 제4 게이트 절연막(425)의 하면으로부터 제4 소오스/드레인 영역(445)의 최하면까지의 깊이보다 깊다.
제4 트랜지스터(24)에서, 제4 소오스/드레인 확장 영역(440) 사이 또는 제4 소오스/드레인 영역(445) 사이에, 제2 실리콘 게르마늄층(415)이 형성될 수 있다.
고전압 트랜지스터 영역에 형성되는 제1 트랜지스터(21) 및 제2 트랜지스터(22)의 게이트 전극의 폭은 저전압 트랜지스터 영역에 형성되는 제3 트랜지스터(23) 및 제4 트랜지스터(24)의 게이트 전극의 폭보다 클 수 있다.
좀 더 구체적으로, N형 트랜지스터에서, 제1 게이트 전극(120)의 폭(W1)은 제3 게이트 전극(320)의 폭(W3)보다 클 수 있다. 또한, P형 트랜지스터에서, 제2 게이트 전극(220)의 폭(W2)은 제4 게이트 전극(420)의 폭(W4)보다 클 수 있다.
덧붙여, 고전압 트랜지스터 영역에 형성되는 제1 트랜지스터(21) 및 제2 트랜지스터(22)의 게이트 절연막의 두께는 저전압 트랜지스터 영역에 형성되는 제3 트랜지스터(23) 및 제4 트랜지스터(24)의 게이트 절연막의 두께보다 두꺼울 수 있다.
좀 더 구체적으로, N형 트랜지스터에서, 제1 게이트 절연막(125)의 두께(t1)는 제3 게이트 절연막(325)의 두께(t3)보다 클 수 있다. 또한, P형 트랜지스터에서, 제2 게이트 절연막(225)의 두께(t2)는 제4 게이트 절연막(425)의 두께(t4)보다 클 수 있다.
게다가, N형 트랜지스터에서, 제1 소오스/드레인 확장 영역(140)의 깊이(d11)는 제3 소오스/드레인 확장 영역(340)의 깊이(d32)보다 깊을 수 있다. 또한, P형 트랜지스터에서, 제2 소오스/드레인 확장 영역(240)의 깊이(d21)는 제4 소오스/드레인 확장 영역(440)의 깊이(d42)보다 깊을 수 있다.
도 1에서, 제1 내지 제4 웰(112, 212, 312, 412)이 형성된 깊이는 각각 소자 분리 영역(105)이 형성된 깊이보다 얕은 것으로 도시되었지만, 설명의 편의를 위한 것을 뿐, 이에 제한되는 것은 아니다.
또한, 고전압 트랜지스터는 저전압 트랜지스터에 비해 동작 전압의 크기가 상대적으로 크기 때문에, 제1 웰(112)의 깊이는 제3 웰(312)의 깊이보다 깊을 수 있고, 제2 웰(212)의 깊이는 제4 웰(412)의 깊이보다 깊을 수 있다.
제1 게이트 절연막(125)은 제1 게이트 전극(120) 및 제1 게이트 스페이서(130) 사이로, 제1 게이트 전극(120)의 측벽을 따라 연장되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 게이트 절연막(125)은 제1 게이트 전극(120)의 측벽을 따라 연장될 수 있음은 물론이다,
제1 게이트 절연막(125)과 마찬가지로, 제2 게이트 절연막(225)과, 제3 게이트 절연막(325)과 제4 게이트 절연막(425)은 각각 제2 내지 제4 게이트 전극(220, 320, 420)의 측벽을 따라 연장될 수 있음은 물론이다.
또한, 제1 게이트 절연막(125) 및 제2 게이트 절연막(225)의 형성 모양과, 제3 게이트 절연막(325) 및 제4 게이트 절연막(425)의 형성 모양이 다를 수도 있다.
만약, 인접하는 두 개의 트랜지스터가 동일한 특성을 가지고 동작하지 않을 경우, 이와 같은 트랜지스터를 포함하는 회로는 특성이 저하되게 된다. 즉, 회로에 포함된 반도체 장치의 특성 산포를 줄일 경우, 회로의 특성 저하가 방지될 수 있다.
인접하는 두 개의 트랜지스터 사이에 특성 차이가 발생할 경우, 즉, 트랜지스터 사이의 미스 매치 특성을 개선함으로써, 아날로그 회로의 특성은 개선될 수 있다.
트랜지스터들 사이의 미스 매치 특성은 트랜지스터의 게이트 면적과 반비례하고, 채널 영역의 불순물 농도에 비례하게 된다. 즉, 트랜지스터의 게이트 면적을 증가시키거나, 트랜지스터의 채널 영역의 불순물 농도를 줄여줄 경우, 트랜지스터들 사이의 미스 매치 특성은 개선될 수 있다.
도 2에서, 설명한 것과 같이, N형 트랜지스터의 p 웰에 포함된 p형 불순물은 실리콘 게르마늄층과 실리콘 기판 사이의 경계에 파일 업이 되게 된다. 실리콘 게르마늄층과 실리콘 기판 사이의 경계에서, p형 불순물이 파일-업 되는 이유는 p형 불순물이 실리콘 매트릭스보다 실리콘 게르마늄 매트릭스에서 확산을 못하기 때문이다. 즉, 실리콘 게르마늄층은 p형 불순물이 확산되는 것을 막는 배리어가 될 수 있다.
따라서, 실리콘 게르마늄층이 있을 때의 실리콘 캡핑층으로 확산되는 p형 불순물의 농도는 실리콘 게르마늄층이 없을 때의 실리콘 기판의 p형 웰에 포함된 p형 불순물의 농도보다 낮게 된다.
그러므로, 실리콘 게르마늄층을 포함하는 N형 트랜지스터의 미스 매치 특성은 개선되게 된다.
한편, 실리콘 게르마늄층의 하부에는 p형 웰이 존재하므로, 실리콘 게르마늄층을 포함하는 N형 트랜지스터는 펀치-쓰루(punch-through)의 발생을 방지함과 동시에, 소자의 미스 매치 특성을 개선할 수 있다.
도 3은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 및 도 2를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 3을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치(2)에서, 제1 내지 제4 트랜지스터(21, 22, 23, 24)의 제1 내지 제4 소오스/드레인 영역(145, 245, 345, 445)는 에피택셜 패턴을 포함할 수 있다.
구체적으로, 제1 소오스/드레인 영역(145)은 제1 반도체 패턴(146)을 포함하고, 제2 소오스/드레인 영역(245)은 제2 반도체 패턴(246)을 포함하고, 제3 소오스/드레인 영역(345)은 제3 반도체 패턴(346)을 포함하고, 제4 소오스/드레인 영역(445)은 제4 반도체 패턴(446)을 포함할 수 있다.
제1 내지 제4 반도체 패턴(146, 246, 346, 446)은 각각 기판(100) 내에 형성된 리세스를 채우도록 형성될 수 있다.
제1 트랜지스터(21) 및 제3 트랜지스터(23)는 NMOS일 수 있으므로, 제1 반도체 패턴(146) 및 제3 반도체 패턴(346)은 각각 기판(100)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(100)이 Si일 때, 제1 반도체 패턴(146) 및 제3 반도체 패턴(346)은 각각 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, 실리콘 카바이드)일 수 있다.
제2 트랜지스터(22) 및 제4 트랜지스터(24)는 PMOS일 수 있으므로, 제2 반도체 패턴(246) 및 제4 반도체 패턴(446)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제2 트랜지스터(22) 및 제4 트랜지스터(24)의 채널 영역에 압축 스트레스를 가하여 캐리어의 이동도(mobility)를 향상시킬 수 있다.
도시된 것과 달이, 제1 내지 제4 트랜지스터(21, 22, 23, 24) 중 일부만이 반도체 패턴을 포함하는 소오스/드레인 영역을 포함할 수 있다.
도 4는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 및 도 2를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 4를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치(3)에서, 제4 트랜지스터(4)는 제4 게이트 전극(420)과 기판(100) 사이에 형성된 실리콘 게르마늄층을 포함하지 않을 수 있다.
다시 말하면, 제4 웰(412)이 형성된 기판(100)과 제4 게이트 절연막(425) 사이에 실리콘 게르마늄층이 개재되지 않을 수 있다.
다르게 말하면, 제4 소오스/드레인 확장 영역(440) 사이 또는 제4 소오스/드레인 영역(445) 사이에, 실리콘 게르마늄층은 형성되지 않을 수 있다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 및 도 2를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 5를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치(4)에서, 제2 트랜지스터(22)는 제3 실리콘 게르마늄층(215) 및 제3 실리콘 캡핑층(216)을 더 포함할 수 있다.
제3 실리콘 게르마늄층(215) 및 제3 실리콘 캡핑층(216)은 제2 웰(212)이 형성된 기판(100)과 제2 게이트 전극(220) 사이에 형성될 수 있다.
제3 실리콘 게르마늄층(215)은 제2 웰(212)이 형성된 기판(100) 상에 형성될 수 있다. 제3 실리콘 게르마늄층(215)은 에피택셜층일 수 있다. 이 후에 설명하겠지만, 에피택셜 성장시, 제3 실리콘 게르마늄층(215)은 언도프(un-doped) 실리콘 게르마늄 에피택셜층으로 성장될 수 있다.
제3 실리콘 캡핑층(216)은 제3 실리콘 게르마늄층(215) 상에 형성될 수 있다. 제3 실리콘 캡핑층(216)은 에피택셜층일 수 있다.
에피택셜 성장시, 제3 실리콘 캡핑층(216)은 언도프 실리콘 에피택셜층으로 성장될 수 있다.
제2 게이트 전극(220)의 양측에 형성되는 제2 소오스/드레인 확장 영역(240)은 제3 실리콘 캡핑층(216)과, 제3 실리콘 게르마늄층(215)과, 기판(100)에 걸쳐서 형성될 수 있다.
제2 소오스/드레인 확장 영역 내에 형성되는 제2 소오스/드레인 영역(245)은 제3 실리콘 캡핑층(216)과, 제3 실리콘 게르마늄층(215)과, 기판(100)에 걸쳐서 형성될 수 있다.
제2 트랜지스터(22)에서, 제2 소오스/드레인 확장 영역(240) 사이 및/또는 제2 소오스/드레인 영역(245) 사이에, 제3 실리콘 게르마늄층(215)이 형성될 수 있다.
도 5에서, 제2 트랜지스터(22)는 제3 실리콘 게르마늄층(215) 상에 형성되는 제3 실리콘 캡핑층(216)을 포함하는 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 제3 실리콘 게르마늄층(215) 상에 제3 실리콘 캡핑층(216)이 형성되지 않을 수도 있다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 및 도 2를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 6을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치(5)에서, 고전압 트랜지스터 영역에 형성되는 제1 트랜지스터(21) 및 제2 트랜지스터(22)는 실리콘 캡핑층(116, 216)과 기판(100) 사이에 개재되는 실리콘 게르마늄층(115, 215)를 포함할 수 있다.
반면, 저전압 트랜지스터 영역에 형성되는 제3 트랜지스터(23) 및 제4 트랜지스터(24)는 기판(100)과 게이트 전극(320, 420) 사이에 실리콘 게르마늄층이 형성되지 않을 수 있다.
제3 트랜지스터(23)에서, 제3 소오스/드레인 확장 영역(340) 사이 또는 제3 소오스/드레인 영역(345) 사이에, 실리콘 게르마늄층이 형성되지 않을 수 있다.
또한, 제4 트랜지스터(24)에서, 제4 소오스/드레인 확장 영역(440) 사이 또는 제4 소오스/드레인 영역(445) 사이에, 실리콘 게르마늄층이 형성되지 않을 수 있다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개념도이다.
도 7을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치(6)는 아날로그 블록(510)과 로직 블록(520)을 포함할 수 있다.
로직 블록(520)에 포함된 트랜지스터는 예를 들어, 아날로그 블록(510)에 포함된 트랜지스터와 신호를 주고 받으며 동작할 수 있다.
아날로그 블록(510)에 포함된 트랜지스터는 예를 들어, 고전압의 동작 전압을 갖는 트랜지스터일 수 있다. 로직 블록(520)에 포함된 트랜지스터는 저전압의 동작 전압을 갖는 트랜지스터일 수 있다.
아날로그 블록(510)에 포함되는 트랜지스터는 전술한 다수의 실시예에 따른 반도체 장치(1 - 5)의 제1 트랜지스터(21) 및 제2 트랜지스터(22)일 수 있고, 로직 블록(520)에 포함되는 트랜지스터는 전술한 다수의 실시예에 따른 반도체 장치(1 - 5)의 제3 트랜지스터(23) 및 제4 트랜지스터(24)일 수 있다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이다.
도 8을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 시스템(11)은, 서로 전기적으로 연결된 반도체 칩(610)과 모듈(module)(620)을 포함할 수 있다.
반도체 칩(610)은 예를 들어, SOC(System On Chip), MCU(MicroController Unit), DDI(Display Driver IC)와 같이, 프로세서, 메모리, 그리고 논리 회로, 음성 및 화상 처리 회로, 다양한 인터페이스용 회로 등을 구비하는 칩일 수 있으나, 이에 한정되는 것은 아니다. 또한, 반도체 칩(610) 내에는 다양한 구동 전압을 가지는 모스 트랜지스터, 예를 들어, 고전압 트랜지스터와, 저전압 트랜지스터 등이 공존할 수 있다. 고전압 트랜지스터와, 저전압 트랜지스터는 전술한 본 발명의 몇몇 실시예에 따른 반도체 장치(1 - 6) 중 어느 하나일 수 있다.
이러한 반도체 칩(610)은 외부 전압(Va)를 제공받아 적어도 하나의 내부 전압(Vb1~Vb3)을 생성하는 전압 생성기(612)를 포함할 수 있다. 또한, 반도체 칩(610)은 적어도 하나의 내부 전압(Vb1~Vb3)을 전달하기 위한 적어도 하나의 내부 배선(614a, 616a, 618a)을 포함할 수 있다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이다. 도 9의 반도체 시스템(12)은, 도 8의 반도체 시스템(11)을 보다 구체화한 것이다. 도 9의 반도체 시스템(12)은, 디스플레이 장치일 수 있다. 예를 들어, 도 8의 반도체 칩(610)은 소스 드라이버(730)에 대응되고, 모듈(620)은 패널(740)에 대응될 수도 있다.
도 9를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 시스템(12)은 타이밍 컨트롤러(710), 게이트 드라이버(720), 소오스 드라이버(730), 패널(740) 등을 포함할 수 있다.
패널(740)은 다수의 게이트 라인(G1~Gm), 다수의 소스 라인(S1~Sn), 및 다수의 픽셀을 포함한다. 다수의 픽셀 각각은 다수의 게이트 라인(G1~Gm) 중에서 대응하는 게이트 라인, 및 상기 다수의 소스 라인(S1~Sn) 중에서 대응하는 소스 라인에 전기적으로 연결된다.
타이밍 컨트롤러(710)는 데이터(DATA1), 데이터 인에이블 신호(Data Enable Signal)(DE), 및 클럭신호(CLK)에 기초하여, 제1 제어 신호(CS1), 제2 제어 신호(CS2), 데이터(DATA2) 및 극성 제어 신호(POL) 등을 발생할 수 있다.
게이트 라인 드라이버(720)는 제2 제어 신호(CS2)에 응답하여, 다수의 게이트 라인(G1~Gm)을 구동한다. 소스 드라이버(730)는 제1 제어 신호(CS1), 데이터(DATA2), 및 극성 제어 신호(POL)에 응답하여, 다수의 소스 라인 (S1~Sn)으로 아날로그 전압을 출력한다. 아날로그 전압은 극성 제어 신호(POL)에 응답하여, 패널(740)의 공통 전압을 기준으로 반전된다.
이하에서, 도 10 내지 도 13과, 도 1을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명한다.
도 10 내지 도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 참고적으로, 도 10 내지 도 13은 도 1의 제1 영역(I)에 형성된 제1 트랜지스터(21)를 제조하는 중간단계 도면들일 수 있다.
도 10를 참고하면, 기판(100) 내에 소자 분리 영역(105)을 형성하여, 액티브 영역을 정의한다.
소자 분리 영역(105)이 형성된 기판(100)은 제1 부분(100a)와 제2 부분(100b)를 포함할 수 있다. 제2 부분(100b)은 제1 부분(100a)의 양측에 위치할 수 있다.
소자 분리 영역(105)에 의해 정의된 기판(100) 내에, p형의 제1 웰(112)을 형성한다. 제1 웰(112)은 예를 들어, 이온 임플란트 공정(Ion Implantation Process)를 이용할 수 있지만, 이에 제한되는 것은 아니다.
도 11을 참고하면, 기판(100) 상에 제1 실리콘 게르마늄층(115)과 제1 실리콘 캡핑층(116)을 순차적으로 형성한다.
제1 실리콘 게르마늄층(115) 및 제1 실리콘 캡핑층(116)은 예를 들어, 에티택셜 공정을 이용하여 성장될 수 있다.
제1 실리콘 게르마늄층(115)은 소자 분리 영역(105)에 의해 노출되는 기판(100)을 씨드로 성장될 수 있다. 제1 실리콘 게르마늄층(115)은 선택적 에피택셜층일 수 있다.
에피택셜 성장된 제1 실리콘 게르마늄층(115) 및 제1 실리콘 캡핑층(116)은 각각 언도프(un-doped) 실리콘 게르마늄층 및 언도프 실리콘층일 수 있다.
도 12를 참고하면, 기판의 제1 부분(100a)를 덮는 마스크 패턴(2001)을 제1 실리콘 캡핑층(116) 상에 형성할 수 있다.
기판의 제2 부분(100b)과, 제1 실리콘 캡핑층(116)과, 제1 실리콘 게르마늄층(115) 내에 n형의 불순물을 포함하는 제1 소오스/드레인 확산 영역(140)을 형성할 수 있다. 제1 소오스/드레인 확장 영역(140)은 제1 웰(112) 내에 형성될 수 있다.
제1 소오스/드레인 확산 영역(140)은 마스크 패턴(2001)을 이용하여, 기판의 제2 부분(100b)과, 제1 실리콘 캡핑층(116)과, 제1 실리콘 게르마늄층(115) 내에 n형 불순물을 주입함으로써 형성할 수 있다.
제1 소오스/드레인 확장 영역(140)은 제1 게이트 전극(120)을 형성하기 전에 형성된다. 이어서, 마스크 패턴(2001)은 제거될 수 있다.
도 13을 참고하면, 제1 소오스/드레인 확장 영역(140) 사이의 제1 실리콘 캡핑층(116) 상에, 제1 게이트 절연막(125) 및 제1 게이트 전극(120)을 형성한다.
제1 게이트 전극(120)의 측벽 상에 제1 게이트 스페이서(130)를 형성할 수 있다.
도 1에서, 제1 게이트 전극(120)을 마스크로 이용하여, 제1 소오스/드레인 확장 영역(140) 내에 n형의 불순물을 포함하는 제1 소오스/드레인 영역(145)을 형성한다.
제1 소오스/드레인 영역(145)의 깊이(d12)는 제1 소오스/드레인 확장 영역(140)의 깊이(d11)보다 얕게 형성된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 소자 분리 영역
112, 212, 312, 412: 웰 115, 215, 415: 실리콘 게르마늄층
116, 216, 416: 실리콘 캡핑층 120, 220, 320, 420: 게이트 전극
125, 225, 325, 425: 게이트 절연막
140, 240, 340, 440: 소오스/드레인 확장 영역
145, 245, 345, 445: 소오스/드레인 영역

Claims (20)

  1. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역에 형성되는 N형의 제1 트랜지스터; 및
    상기 제2 영역에 형성되는 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터는 상기 기판 내에 형성된 제1 p형 웰, 상기 기판 상의 제1 실리콘 게르마늄층과, 상기 제1 실리콘 게르마늄층 상의 제1 게이트 전극을 포함하고,
    상기 제1 실리콘 게르마늄층은 상기 제1 p형 웰과 상기 제1 실리콘 게르마늄층과의 경계면에서 가장 높은 p형 불순물 농도를 갖고,
    상기 제2 트랜지스터는 상기 기판 상의 제2 게이트 전극을 포함하고, 상기 기판과 상기 제2 게이트 전극 사이에 실리콘 게르마늄층을 비포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 트랜지스터는 상기 제1 실리콘 게르마늄층과 상기 제1 게이트 전극 사이에 개재되는 실리콘 캡핑층을 더 포함하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 실리콘 캡핑층의 p형 불순물의 농도는 상기 제1 p형 웰의 p형 불순물의 농도보다 작은 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 트랜지스터는 제1 게이트 전극의 양측에 형성되는 소오스/드레인 확장 영역과, 소오스/드레인 영역을 포함하고,
    상기 소오스/드레인 확장 영역의 깊이는 상기 소오스/드레인 영역의 깊이보다 깊은 반도체 장치.
  5. 제1 항에 있어서,
    상기 제2 트랜지스터는 P형의 트랜지스터이고,
    상기 제2 트랜지스터는 제2 게이트 전극의 양측에 형성되는 소오스/드레인 확장 영역과, 소오스/드레인 영역을 포함하고,
    상기 소오스/드레인 확장 영역의 깊이는 상기 소오스/드레인 영역의 깊이보다 깊은 반도체 장치.
  6. 제5 항에 있어서,
    상기 기판의 제3 영역에 형성되는 P형의 제3 트랜지스터를 더 포함하고,
    상기 제3 트랜지스터는 상기 기판 상의 제2 실리콘 게르마늄층과, 상기 제1 p형 웰보다 작은 깊이를 갖는 상기 기판 내의 제2 p형 웰과, 상기 제2 실리콘 게르마늄층 상의 제3 게이트 전극을 포함하고,
    상기 제2 트랜지스터의 동작 전압의 크기는 상기 제3 트랜지스터의 동작 전압의 크기보다 큰 반도체 장치.
  7. 제1 항에 있어서,
    상기 제2 트랜지스터는 N형의 트랜지스터이고,
    상기 제1 트랜지스터의 동작 전압의 크기는 상기 제2 트랜지스터의 동작 전압의 크기와 다른 반도체 장치.
  8. 삭제
  9. 삭제
  10. 제1 영역, 제2 영역 및 제3 영역을 포함하는 기판;
    상기 제1 영역에 형성되는 N형의 제1 트랜지스터;
    상기 제2 영역에 형성되는 제2 트랜지스터; 및
    상기 제3 영역에 형성되는 P형의 제3 트랜지스터를 포함하고,
    상기 제1 트랜지스터는 상기 기판 상의 제1 실리콘 게르마늄층과, 상기 제1 실리콘 게르마늄층 상의 제1 게이트 전극을 포함하고,
    상기 제2 트랜지스터는 상기 기판 상의 제2 게이트 전극을 포함하고,
    상기 제1 게이트 전극의 폭은 상기 제2 게이트 전극의 폭보다 크고,
    상기 제2 및 제3 트랜지스터들 중 하나만이 상기 기판 상에 실리콘 게르마늄층을 포함하는 반도체 장치.
  11. 제10 항에 있어서,
    상기 제1 트랜지스터는 상기 제1 게이트 전극과 상기 제1 실리콘 게르마늄층 사이에 개재되는 제1 게이트 절연막을 포함하고,
    상기 제2 트랜지스터는 상기 제2 게이트 전극과 상기 기판 사이에 개재되는 제2 게이트 절연막을 포함하고,
    상기 제1 게이트 절연막의 두께는 상기 제2 게이트 절연막의 두께보다 두꺼운 반도체 장치.
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  16. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역에 형성되는 N형의 제1 트랜지스터; 및
    상기 제2 영역에 형성되는 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터는
    상기 기판 내에 형성된 제1 p형 웰과,
    상기 기판 상의 제1 실리콘 게르마늄층과,
    상기 제1 실리콘 게르마늄층 상의 실리콘 캡핑층과,
    상기 실리콘 캡핑층 상의 제1 게이트 전극과,
    상기 제1 게이트 전극의 양측의 제1 소오스/드레인 확장 영역과,
    상기 제1 소오스/드레인 확장 영역 내의 제1 소오스/드레인 영역을 포함하고,
    상기 제1 소오스/드레인 확장 영역의 깊이는 상기 제1 소오스/드레인 영역의 깊이보다 깊고,
    상기 제1 실리콘 게르마늄층은 상기 제1 p형 웰과 상기 제1 실리콘 게르마늄층과의 경계면에서 가장 높은 p형 불순물 농도를 갖는 반도체 장치.
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