JP3304803B2 - 多電源半導体装置の製造方法 - Google Patents
多電源半導体装置の製造方法Info
- Publication number
- JP3304803B2 JP3304803B2 JP02566497A JP2566497A JP3304803B2 JP 3304803 B2 JP3304803 B2 JP 3304803B2 JP 02566497 A JP02566497 A JP 02566497A JP 2566497 A JP2566497 A JP 2566497A JP 3304803 B2 JP3304803 B2 JP 3304803B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- mask
- oxide film
- gate oxide
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/911—Differential oxidation and etching
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に複数の電圧レベルを扱う多電源半導体
装置の製造方法に関する。
方法に関し、特に複数の電圧レベルを扱う多電源半導体
装置の製造方法に関する。
【０００２】
【従来の技術】半導体集積回路装置の駆動電圧は、省電
力化のためと微細化した素子内部の電界が過度に高くな
らないように設定する必要から低くなる傾向にある。た
とえば、ＴＴＬ等のアナログ回路は５Ｖ電源で開発され
たが、その後開発されたデジタル回路は通常３．３Ｖ電
源で駆動される。デジタル回路の駆動電源は、さらに
２．５Ｖに低減される傾向にある。メモリ装置等におい
ては、さらなる低電圧化も行なわれている。
力化のためと微細化した素子内部の電界が過度に高くな
らないように設定する必要から低くなる傾向にある。た
とえば、ＴＴＬ等のアナログ回路は５Ｖ電源で開発され
たが、その後開発されたデジタル回路は通常３．３Ｖ電
源で駆動される。デジタル回路の駆動電源は、さらに
２．５Ｖに低減される傾向にある。メモリ装置等におい
ては、さらなる低電圧化も行なわれている。
【０００３】何種類かの機能回路を含む集積回路装置に
おいては、複数の電圧レベルを扱うことを要求されるこ
とがある。このような半導体装置を本明細書では多電源
半導体装置と呼ぶ。多電源半導体装置は、比較的高電圧
の電源で駆動される高電圧回路と比較的低電圧の電源で
駆動される低電圧回路とを含む。
おいては、複数の電圧レベルを扱うことを要求されるこ
とがある。このような半導体装置を本明細書では多電源
半導体装置と呼ぶ。多電源半導体装置は、比較的高電圧
の電源で駆動される高電圧回路と比較的低電圧の電源で
駆動される低電圧回路とを含む。
【０００４】例えばＮ型の金属−酸化膜−半導体（ＭＯ
Ｓ）トランジスタにおいては、ソース電極は接地され、
ドレイン電極とゲート電極には、接地電位と電源電圧と
が選択的に印加される。ゲート酸化膜は、電源電圧以上
の絶縁破壊耐圧を有し、かつ電圧の印加で絶縁性が経時
劣化を起こさない事が要求される。また、ドレイン電極
とソース電極間は、電源電圧以上の降伏耐圧を有するこ
とと、素子特性の経時変化が起こらない事が必要とな
る。多電源デバイスにおいては、低電圧回路と高電圧回
路とにおいて、トランジスタに印加される電圧レベルが
異なる。
Ｓ）トランジスタにおいては、ソース電極は接地され、
ドレイン電極とゲート電極には、接地電位と電源電圧と
が選択的に印加される。ゲート酸化膜は、電源電圧以上
の絶縁破壊耐圧を有し、かつ電圧の印加で絶縁性が経時
劣化を起こさない事が要求される。また、ドレイン電極
とソース電極間は、電源電圧以上の降伏耐圧を有するこ
とと、素子特性の経時変化が起こらない事が必要とな
る。多電源デバイスにおいては、低電圧回路と高電圧回
路とにおいて、トランジスタに印加される電圧レベルが
異なる。
【０００５】ある種の多電源半導体装置においては、低
電圧回路のＭＯＳトランジスタと高電圧回路のＭＯＳト
ランジスタとで、ドレイン領域とソース領域の間の距離
を異ならせている。一般にはトランジスタのドレイン領
域とソース領域間の距離はゲート電極の長さ（ゲート
長）で決定され、低電圧回路用のＭＯＳトランジスタは
短いゲート長とし、高電圧回路用のＭＯＳトランジスタ
は長いゲート長とする。このように、電源電圧に応じて
ゲート長を異ならせることにより、低電圧回路でも高電
圧回路でも高性能のＭＯＳトランジスタを用いることが
できる。異なるゲート長のトランジスタを作成する事
は、平面パターンの問題であるので容易に実現できる。
電圧回路のＭＯＳトランジスタと高電圧回路のＭＯＳト
ランジスタとで、ドレイン領域とソース領域の間の距離
を異ならせている。一般にはトランジスタのドレイン領
域とソース領域間の距離はゲート電極の長さ（ゲート
長）で決定され、低電圧回路用のＭＯＳトランジスタは
短いゲート長とし、高電圧回路用のＭＯＳトランジスタ
は長いゲート長とする。このように、電源電圧に応じて
ゲート長を異ならせることにより、低電圧回路でも高電
圧回路でも高性能のＭＯＳトランジスタを用いることが
できる。異なるゲート長のトランジスタを作成する事
は、平面パターンの問題であるので容易に実現できる。
【０００６】また、ある種の多電源デバイスにおいて
は、低電圧回路のＭＯＳトランジスタと高電圧回路のＭ
ＯＳトランジスタとでゲート酸化膜の厚さを異ならせて
いる。低電圧回路用のＭＯＳトランジスタは薄いゲート
酸化膜を有し、高電圧回路用のＭＯＳトランジスタは厚
いゲート酸化膜を有する。このように、電源電圧に応じ
てゲート酸化膜の厚さを異ならせることにより、低電圧
回路でも高電圧回路でも高性能のＭＯＳトランジスタを
用いることができる。しかしながら、ゲート酸化膜の厚
さを異ならせるためには、ゲート酸化膜形成工程を２段
階以上にする必要がある。
は、低電圧回路のＭＯＳトランジスタと高電圧回路のＭ
ＯＳトランジスタとでゲート酸化膜の厚さを異ならせて
いる。低電圧回路用のＭＯＳトランジスタは薄いゲート
酸化膜を有し、高電圧回路用のＭＯＳトランジスタは厚
いゲート酸化膜を有する。このように、電源電圧に応じ
てゲート酸化膜の厚さを異ならせることにより、低電圧
回路でも高電圧回路でも高性能のＭＯＳトランジスタを
用いることができる。しかしながら、ゲート酸化膜の厚
さを異ならせるためには、ゲート酸化膜形成工程を２段
階以上にする必要がある。
【０００７】図７を参照して、厚さの異なるゲート酸化
膜を有する多電源ＣＭＯＳ半導体装置の製造方法の例を
説明する。
膜を有する多電源ＣＭＯＳ半導体装置の製造方法の例を
説明する。
【０００８】図７（Ａ）に示すように、たとえばｐ型の
半導体基板１０１の表面領域にｐ型ウェル１０２ｐ、１
０４ｐおよびｎ型ウェル１０２ｎ、１０４ｎを形成し、
基板表面上に活性領域を画定するフィールド酸化膜１０
５を形成する。ｐ型ウェル１０２ｐとｎ型ウェル１０２
ｎは、たとえば３Ｖの低電圧回路用のＣＭＯＳトランジ
スタを形成するための領域であり、ｐ型ウェル１０４
ｐ、ｎ型ウェル１０４ｎは、たとえば５Ｖの高電圧回路
用ＣＭＯＳトランジスタを形成するための領域である。
半導体基板１０１の表面領域にｐ型ウェル１０２ｐ、１
０４ｐおよびｎ型ウェル１０２ｎ、１０４ｎを形成し、
基板表面上に活性領域を画定するフィールド酸化膜１０
５を形成する。ｐ型ウェル１０２ｐとｎ型ウェル１０２
ｎは、たとえば３Ｖの低電圧回路用のＣＭＯＳトランジ
スタを形成するための領域であり、ｐ型ウェル１０４
ｐ、ｎ型ウェル１０４ｎは、たとえば５Ｖの高電圧回路
用ＣＭＯＳトランジスタを形成するための領域である。
【０００９】フィールド酸化膜１０５によって画定され
た各活性領域表面上に、厚さ約１２ｎｍの第１ゲート酸
化膜１０６を形成する。
た各活性領域表面上に、厚さ約１２ｎｍの第１ゲート酸
化膜１０６を形成する。
【００１０】図７（Ｂ）に示すように、低電圧回路領域
上に開口を有するレジストマスクＲ１を半導体基板上に
形成する。このレジストマスクＲ１を用い、開口内に露
出した活性領域表面上のゲート酸化膜１０６をエッチン
グして除去する。なお、開口内に露出されたフィールド
酸化膜１０５も同時にエッチングされるが、フィールド
酸化膜１０５はたとえば３００ｎｍ以上と厚いため、そ
のほとんどは残る。低電圧回路領域のゲート酸化膜を除
去した後、レジストマスクＲ１を除去する。
上に開口を有するレジストマスクＲ１を半導体基板上に
形成する。このレジストマスクＲ１を用い、開口内に露
出した活性領域表面上のゲート酸化膜１０６をエッチン
グして除去する。なお、開口内に露出されたフィールド
酸化膜１０５も同時にエッチングされるが、フィールド
酸化膜１０５はたとえば３００ｎｍ以上と厚いため、そ
のほとんどは残る。低電圧回路領域のゲート酸化膜を除
去した後、レジストマスクＲ１を除去する。
【００１１】図７（Ｃ）に示すように、半導体基板表面
をさらに熱酸化し、低電圧回路領域の活性領域上に厚さ
約９ｎｍの第２のゲート酸化膜１０７を形成する。この
時、高電圧回路領域の回路領域においても、熱酸化が進
行し、厚さ１２ｎｍであった第１のゲート酸化膜１０６
は、厚さ約１４ｎｍの第３のゲート酸化膜１０８に変化
する。
をさらに熱酸化し、低電圧回路領域の活性領域上に厚さ
約９ｎｍの第２のゲート酸化膜１０７を形成する。この
時、高電圧回路領域の回路領域においても、熱酸化が進
行し、厚さ１２ｎｍであった第１のゲート酸化膜１０６
は、厚さ約１４ｎｍの第３のゲート酸化膜１０８に変化
する。
【００１２】第２のゲート酸化の後、露出している基板
全面上にボロン（Ｂ）イオンを加速エネルギ１５ｋｅＶ
でドーズ量６．０×１０11ｃｍ-2イオン注入する。この
イオン注入により、ｐ型ウェル１０４ｐの閾値が調整さ
れる。
全面上にボロン（Ｂ）イオンを加速エネルギ１５ｋｅＶ
でドーズ量６．０×１０11ｃｍ-2イオン注入する。この
イオン注入により、ｐ型ウェル１０４ｐの閾値が調整さ
れる。
【００１３】図７（Ｄ）に示すように、ｐ型ウェル１０
２ｐ上に開口を有するレジストマスクＲ２を半導体基板
表面上に形成する。レジストマスクＲ２をマスクとし、
ボロンイオンを加速エネルギ１５ｋｅＶ、ドーズ量６．
０×１０11ｃｍ-2イオン注入し、ｐ型ウェル１０２ｐの
閾値を調整する。このイオン注入後、レジストマスクＲ
２は除去する。
２ｐ上に開口を有するレジストマスクＲ２を半導体基板
表面上に形成する。レジストマスクＲ２をマスクとし、
ボロンイオンを加速エネルギ１５ｋｅＶ、ドーズ量６．
０×１０11ｃｍ-2イオン注入し、ｐ型ウェル１０２ｐの
閾値を調整する。このイオン注入後、レジストマスクＲ
２は除去する。
【００１４】図７（Ｅ）に示すように、半導体基板上に
新たに、ｎ型ウェル１０２ｎ上に開口を有するレジスト
マスクＲ３を形成する。レジストマスクＲ３をマスクと
し、ボロンイオンを加速エネルギ１５ｋｅＶ、ドーズ量
２．２×１０12ｃｍ-2イオン注入する。このイオン注入
により、ｎ型ウェル１２０ｎの閾値が調整される。イオ
ン注入後、レジストマスクＲ３は除去する。
新たに、ｎ型ウェル１０２ｎ上に開口を有するレジスト
マスクＲ３を形成する。レジストマスクＲ３をマスクと
し、ボロンイオンを加速エネルギ１５ｋｅＶ、ドーズ量
２．２×１０12ｃｍ-2イオン注入する。このイオン注入
により、ｎ型ウェル１２０ｎの閾値が調整される。イオ
ン注入後、レジストマスクＲ３は除去する。
【００１５】図７（Ｆ）に示すように、ｎ型ウェル１０
４ｎ上に開口を有するレジストマスクＲ４を基板表面上
に形成する。レジストマスクＲ４をマスクとし、ボロン
イオンを加速エネルギ１５ｋｅＶ、ドーズ量２．５×１
０12ｃｍ-2イオン注入する。このイオン注入により、ｎ
型ウェル１０４ｎの閾値が調整される。
４ｎ上に開口を有するレジストマスクＲ４を基板表面上
に形成する。レジストマスクＲ４をマスクとし、ボロン
イオンを加速エネルギ１５ｋｅＶ、ドーズ量２．５×１
０12ｃｍ-2イオン注入する。このイオン注入により、ｎ
型ウェル１０４ｎの閾値が調整される。
【００１６】これら４回のイオン注入により、ｐ型ウェ
ル１０２ｐには１．２×１０12ｃｍ -2、ｎ型ウェル１０
２ｎにはドーズ領域２．８×１０12ｃｍ-2、ｐ型ウェル
１０４ｐにはドーズ量６．０×１０11ｃｍ-2、ｎ型ウェ
ル１０４ｎにはドーズ量３．１×１０12ｃｍ-2のボロン
がイオン注入される。このようにして、低電圧回路およ
び高電圧回路の各ＣＭＯＳトランジスタのチャネルドー
ピングが行なわれ、各トランジスタの閾値が調整され
る。
ル１０２ｐには１．２×１０12ｃｍ -2、ｎ型ウェル１０
２ｎにはドーズ領域２．８×１０12ｃｍ-2、ｐ型ウェル
１０４ｐにはドーズ量６．０×１０11ｃｍ-2、ｎ型ウェ
ル１０４ｎにはドーズ量３．１×１０12ｃｍ-2のボロン
がイオン注入される。このようにして、低電圧回路およ
び高電圧回路の各ＣＭＯＳトランジスタのチャネルドー
ピングが行なわれ、各トランジスタの閾値が調整され
る。
【００１７】図７（Ｃ）において、ドーズ量の最も低い
チャネルドーピングに合わせ、基板全面上にイオン注入
を行なうことにより、図７（Ｄ）、（Ｅ）、（Ｆ）の３
工程において３枚のマスクを使うことのみで４種類のド
ーズ量を実現している。しかしながら、異なる厚さのゲ
ート酸化膜を形成するために、図７（Ｂ）において、レ
ジストマスクＲ１を用いているため、図７に示す工程全
体でのマスク数は４枚となる。
チャネルドーピングに合わせ、基板全面上にイオン注入
を行なうことにより、図７（Ｄ）、（Ｅ）、（Ｆ）の３
工程において３枚のマスクを使うことのみで４種類のド
ーズ量を実現している。しかしながら、異なる厚さのゲ
ート酸化膜を形成するために、図７（Ｂ）において、レ
ジストマスクＲ１を用いているため、図７に示す工程全
体でのマスク数は４枚となる。
【００１８】
【発明が解決しようとする課題】以上説明したように、
多電源ＣＭＯＳ半導体装置の製造においては、２種類の
厚さを有するゲート酸化膜の形成と、４種類のチャネル
ドーピングを実現するために４枚のマスクが必要であっ
た。半導体製造工程において、マスク数は生産コスト、
製造効率に大きな影響を及ぼす。生産コスト低減、製造
効率向上のためには、マスク数はできるだけ低減するこ
とが望まれる。
多電源ＣＭＯＳ半導体装置の製造においては、２種類の
厚さを有するゲート酸化膜の形成と、４種類のチャネル
ドーピングを実現するために４枚のマスクが必要であっ
た。半導体製造工程において、マスク数は生産コスト、
製造効率に大きな影響を及ぼす。生産コスト低減、製造
効率向上のためには、マスク数はできるだけ低減するこ
とが望まれる。
【００１９】本発明の目的は、少ないマスク数で異なる
厚さのゲート酸化膜と異なる濃度のチャネルドーピング
を実現することのできる多電源半導体装置の製造方法を
提供することである。
厚さのゲート酸化膜と異なる濃度のチャネルドーピング
を実現することのできる多電源半導体装置の製造方法を
提供することである。
【００２０】
【課題を解決するための手段】本発明の一観点によれ
ば、複数の第１導電型領域を複数の第1導電型とは逆の
第２導電型領域を含む複数の活性領域を画定した半導体
基板を準備する工程と、前記半導体基板の複数の活性領
域表面を熱酸化し、第１のゲート酸化膜を形成する第１
の酸化工程と、前記複数の活性領域のうち第１導電型領
域と第２導電型領域を含む第１の活性領域上に開口を有
する第１のマスクを前記半導体基板上に形成する工程
と、前記第１の活性領域表面に前記第１のマスクを介し
て閾値調整用の不純物をイオン注入する工程と、前記第
１のマスクの開口内に露出した前記第１の活性領域上の
前記第１のゲート酸化膜を除去する工程と、前記第１の
マスクを除去する工程と、前記複数の活性領域表面をさ
らに熱酸化して、前記第１の活性領域上に薄い第２のゲ
ート酸化膜、前記複数の活性領域のうち、第１導電型領
域と第２導電型領域を含む、前記第１の活性領域と異な
る第２の活性領域上に厚い第３のゲート酸化膜を形成す
る第２の酸化工程と、第２の酸化工程の後、前記第１の
活性領域のうち第１導電型領域または第２導電型領域上
に開口を有する第３のマスクを前記半導体基板上に形成
する工程と、前記第３のマスクを介して前記第１の活性
領域の第１導電型領域または第２導電型領域に閾値調整
用の不純物をイオン注入する工程と前記第２の活性領域
の第１導電型領域または第２導電型領域上に開口を有す
る第２のマスクを前記半導体基板上に形成する工程と、
前記第２の活性領域表面に前記第２のマスクを介して閾
値調整用の不純物をイオン注入する工程とを有する多電
源半導体装置の製造方法が提供される。
ば、複数の第１導電型領域を複数の第1導電型とは逆の
第２導電型領域を含む複数の活性領域を画定した半導体
基板を準備する工程と、前記半導体基板の複数の活性領
域表面を熱酸化し、第１のゲート酸化膜を形成する第１
の酸化工程と、前記複数の活性領域のうち第１導電型領
域と第２導電型領域を含む第１の活性領域上に開口を有
する第１のマスクを前記半導体基板上に形成する工程
と、前記第１の活性領域表面に前記第１のマスクを介し
て閾値調整用の不純物をイオン注入する工程と、前記第
１のマスクの開口内に露出した前記第１の活性領域上の
前記第１のゲート酸化膜を除去する工程と、前記第１の
マスクを除去する工程と、前記複数の活性領域表面をさ
らに熱酸化して、前記第１の活性領域上に薄い第２のゲ
ート酸化膜、前記複数の活性領域のうち、第１導電型領
域と第２導電型領域を含む、前記第１の活性領域と異な
る第２の活性領域上に厚い第３のゲート酸化膜を形成す
る第２の酸化工程と、第２の酸化工程の後、前記第１の
活性領域のうち第１導電型領域または第２導電型領域上
に開口を有する第３のマスクを前記半導体基板上に形成
する工程と、前記第３のマスクを介して前記第１の活性
領域の第１導電型領域または第２導電型領域に閾値調整
用の不純物をイオン注入する工程と前記第２の活性領域
の第１導電型領域または第２導電型領域上に開口を有す
る第２のマスクを前記半導体基板上に形成する工程と、
前記第２の活性領域表面に前記第２のマスクを介して閾
値調整用の不純物をイオン注入する工程とを有する多電
源半導体装置の製造方法が提供される。
【００２１】異なる厚さのゲート酸化膜を成長するため
に、一部の活性領域上でゲート酸化膜を除去するために
用いるマスクをイオン注入用マスクに兼用することによ
り、マスク数を１枚低減することが可能となる。
に、一部の活性領域上でゲート酸化膜を除去するために
用いるマスクをイオン注入用マスクに兼用することによ
り、マスク数を１枚低減することが可能となる。
【００２２】
【発明の実施の形態】図面を参照して本発明の実施例を
説明する。なお、多電源ＣＭＯＳ半導体装置の製造方法
を例にとって説明するが、本発明はこれに制限されるも
のではない。
説明する。なお、多電源ＣＭＯＳ半導体装置の製造方法
を例にとって説明するが、本発明はこれに制限されるも
のではない。
【００２３】図１（Ａ）に示すように、ｐ型シリコン基
板１の表面領域にｐ型ウェル２ｐ、ｎ型ウェル２ｎ、ｐ
型ウェル４ｐ、ｎ型ウェル４ｎを形成する。ｐ型ウェル
２ｐとｎ型ウェル２ｎは、低電圧回路用のＣＭＯＳトラ
ンジスタを形成するための領域であり、ｐ型ウェル４ｐ
とｎ型ウェル４ｎは、高電圧回路用のＣＭＯＳトランジ
スタを形成するための領域である。各ウェルの活性領域
を取り囲むように、周知のＬＯＣＯＳ技術によって十分
な厚さ（たとえば３００ｎｍ以上）のフィールド酸化膜
５を形成する。なお、フィールド酸化膜を形成した後、
各ウェルを作成してもよい。
板１の表面領域にｐ型ウェル２ｐ、ｎ型ウェル２ｎ、ｐ
型ウェル４ｐ、ｎ型ウェル４ｎを形成する。ｐ型ウェル
２ｐとｎ型ウェル２ｎは、低電圧回路用のＣＭＯＳトラ
ンジスタを形成するための領域であり、ｐ型ウェル４ｐ
とｎ型ウェル４ｎは、高電圧回路用のＣＭＯＳトランジ
スタを形成するための領域である。各ウェルの活性領域
を取り囲むように、周知のＬＯＣＯＳ技術によって十分
な厚さ（たとえば３００ｎｍ以上）のフィールド酸化膜
５を形成する。なお、フィールド酸化膜を形成した後、
各ウェルを作成してもよい。
【００２４】フィールド酸化膜５によって画定された各
活性領域表面に、熱酸化によりたとえば厚さ約１２ｎｍ
の第１のゲート酸化膜６を成長する。次に、高電圧回路
領域４ｐ、４ｎのゲート酸化膜を低電圧回路領域２ｐ、
２ｎのゲート酸化膜よりも厚くするため、一旦低電圧回
路領域のゲート酸化膜を除去する。
活性領域表面に、熱酸化によりたとえば厚さ約１２ｎｍ
の第１のゲート酸化膜６を成長する。次に、高電圧回路
領域４ｐ、４ｎのゲート酸化膜を低電圧回路領域２ｐ、
２ｎのゲート酸化膜よりも厚くするため、一旦低電圧回
路領域のゲート酸化膜を除去する。
【００２５】図１（Ｂ）に示すように、高電圧回路領域
４ｐ、４ｎを覆うレジストマスクＭ１を半導体基板表面
上に形成する。この段階で、レジストマスクＭ１をマス
クとし、ボロンイオン（Ｂ+ ）を加速エネルギ１５ｋｅ
Ｖ、ドーズ領域１．２×１０ 12ｃｍ-2でイオン注入す
る。この時のドーズ量は、後に行なわれる第２のゲート
酸化工程において新しく成長する酸化膜の中に取り込ま
れる量を考慮して決める。
４ｐ、４ｎを覆うレジストマスクＭ１を半導体基板表面
上に形成する。この段階で、レジストマスクＭ１をマス
クとし、ボロンイオン（Ｂ+ ）を加速エネルギ１５ｋｅ
Ｖ、ドーズ領域１．２×１０ 12ｃｍ-2でイオン注入す
る。この時のドーズ量は、後に行なわれる第２のゲート
酸化工程において新しく成長する酸化膜の中に取り込ま
れる量を考慮して決める。
【００２６】図１（Ｃ）に示すように、ボロンイオンの
イオン注入に続き、同じマスクＭ１を用い、低電圧回路
領域のｐ型ウェル２ｐ、ｎ型ウェル２ｎ表面上のゲート
酸化膜６を希弗酸によるウェットエッチングにより除去
する。なお、フィールド酸化膜５は、たとえば３００ｎ
ｍ以上とゲート酸化膜に比べ著しく厚いため、そのほと
んど大部分は残る。ウェットエッチング後、レジストマ
スクＭ１を除去する。
イオン注入に続き、同じマスクＭ１を用い、低電圧回路
領域のｐ型ウェル２ｐ、ｎ型ウェル２ｎ表面上のゲート
酸化膜６を希弗酸によるウェットエッチングにより除去
する。なお、フィールド酸化膜５は、たとえば３００ｎ
ｍ以上とゲート酸化膜に比べ著しく厚いため、そのほと
んど大部分は残る。ウェットエッチング後、レジストマ
スクＭ１を除去する。
【００２７】図２（Ｄ）に示すように、半導体基板表面
に第２のゲート酸化を行なう。たとえば、熱酸化により
ゲート酸化膜６を除去したｐ型ウェル２ｐ、ｎ型ウェル
２ｎ表面上に厚さ約９ｎｍのゲート酸化膜７を成長させ
る。この時、ゲート酸化膜６が残されたｐ型ウェル４
ｐ、ｎ型ウェル４ｎ上においてもゲート酸化が進行し、
厚さ約１４ｎｍのゲート酸化膜８が形成される。
に第２のゲート酸化を行なう。たとえば、熱酸化により
ゲート酸化膜６を除去したｐ型ウェル２ｐ、ｎ型ウェル
２ｎ表面上に厚さ約９ｎｍのゲート酸化膜７を成長させ
る。この時、ゲート酸化膜６が残されたｐ型ウェル４
ｐ、ｎ型ウェル４ｎ上においてもゲート酸化が進行し、
厚さ約１４ｎｍのゲート酸化膜８が形成される。
【００２８】図２（Ｅ）に示すように、ボロンイオン
（Ｂ+ ）を加速エネルギ１５ｋｅＶ、ドーズ量６．０×
１０11ｃｍ-2で基板全面にイオン注入する。このイオン
注入と図１（Ｂ）におけるボロンイオン注入により、ｐ
型ウェル２ｐ、４ｐの閾値調整が完了する。
（Ｂ+ ）を加速エネルギ１５ｋｅＶ、ドーズ量６．０×
１０11ｃｍ-2で基板全面にイオン注入する。このイオン
注入と図１（Ｂ）におけるボロンイオン注入により、ｐ
型ウェル２ｐ、４ｐの閾値調整が完了する。
【００２９】図２（Ｆ）に示すように、低電圧回路領域
のｎ型ウェル２ｎ上に開口を有するレジストマスクＭ２
を半導体基板表面上に形成する。このレジストマスクＭ
２をマスクとし、ボロンイオンを加速エネルギ１５ｋｅ
Ｖ、ドーズ量１．６×１０12ｃｍ-2でイオン注入する。
このイオン注入と図１（Ｂ）及び図２（Ｅ）のボロンイ
オン注入により、ｎ型ウェル２ｎの閾値調整が完了す
る。イオン注入後、レジストマスクＭ２は除去する。
のｎ型ウェル２ｎ上に開口を有するレジストマスクＭ２
を半導体基板表面上に形成する。このレジストマスクＭ
２をマスクとし、ボロンイオンを加速エネルギ１５ｋｅ
Ｖ、ドーズ量１．６×１０12ｃｍ-2でイオン注入する。
このイオン注入と図１（Ｂ）及び図２（Ｅ）のボロンイ
オン注入により、ｎ型ウェル２ｎの閾値調整が完了す
る。イオン注入後、レジストマスクＭ２は除去する。
【００３０】図３（Ｇ）に示すように、高電圧回路領域
のｎ型ウェル４ｎ上に開口を有するレジストマスクＭ３
を半導体基板表面上に形成する。このレジストマスクＭ
３をマスクとし、ボロンイオンを加速エネルギ１５ｋｅ
Ｖ、ドーズ量２．５×１０12ｃｍ-2でイオン注入する。
このイオン注入と図２（Ｅ）のボロンイオン注入によ
り、ｎ型ウェル４ｎの閾値調整が完了する。イオン注入
後、レジストマスクＭ３は除去する。
のｎ型ウェル４ｎ上に開口を有するレジストマスクＭ３
を半導体基板表面上に形成する。このレジストマスクＭ
３をマスクとし、ボロンイオンを加速エネルギ１５ｋｅ
Ｖ、ドーズ量２．５×１０12ｃｍ-2でイオン注入する。
このイオン注入と図２（Ｅ）のボロンイオン注入によ
り、ｎ型ウェル４ｎの閾値調整が完了する。イオン注入
後、レジストマスクＭ３は除去する。
【００３１】図１（Ｂ）の工程から、図３（Ｇ）の工程
までに４回のイオン注入が行なわれ、４種類のウェル２
ｐ、２ｎ、４ｐ、４ｎの中に形成されるＭＯＳトランジ
スタの閾値がそれぞれ所望の値に調整される。また、低
電圧回路領域のゲート酸化膜が除去され、第２のゲート
酸化が行なわれるため、２種類の厚さを有するゲート酸
化膜が形成される。図７を参照して説明した従来技術と
比較すると、１枚少ないマスク数により同等のデバイス
構造が実現できることになる。
までに４回のイオン注入が行なわれ、４種類のウェル２
ｐ、２ｎ、４ｐ、４ｎの中に形成されるＭＯＳトランジ
スタの閾値がそれぞれ所望の値に調整される。また、低
電圧回路領域のゲート酸化膜が除去され、第２のゲート
酸化が行なわれるため、２種類の厚さを有するゲート酸
化膜が形成される。図７を参照して説明した従来技術と
比較すると、１枚少ないマスク数により同等のデバイス
構造が実現できることになる。
【００３２】以後、通常の製造プロセスに従い、低電圧
回路領域のｐ型ウェル２ｐ、ｎ型ウェル２ｎに低電圧回
路用のＣＭＯＳトランジスタを形成し、高電圧回路領域
のｐ型ウェル４ｐ、ｎ型ウェル４ｎに高電圧回路用のＣ
ＭＯＳトランジスタを形成する。
回路領域のｐ型ウェル２ｐ、ｎ型ウェル２ｎに低電圧回
路用のＣＭＯＳトランジスタを形成し、高電圧回路領域
のｐ型ウェル４ｐ、ｎ型ウェル４ｎに高電圧回路用のＣ
ＭＯＳトランジスタを形成する。
【００３３】図３（Ｈ）に示すように、基板表面上に多
結晶シリコン層１１を減圧気相成長（ＬＰＣＶＤ）によ
り厚さ約３００ｎｍ成長する。なお、多結晶シリコン膜
１１には燐を約１×１０21ｃｍ-3ドープする。
結晶シリコン層１１を減圧気相成長（ＬＰＣＶＤ）によ
り厚さ約３００ｎｍ成長する。なお、多結晶シリコン膜
１１には燐を約１×１０21ｃｍ-3ドープする。
【００３４】多結晶シリコン層１１の成長条件は、たと
えば以下の通りである。 成長方法：ＬＰＣＶＤ 原料ガス：ＳｉＨ4 ＋ＰＨ3 流 量：ＳｉＨ4 ＝０．４ｓｌｍ、ＰＨ3 ＝０．０３
ｓｌｍ 圧 力：４０Ｐａ 温 度：６００℃
えば以下の通りである。 成長方法：ＬＰＣＶＤ 原料ガス：ＳｉＨ4 ＋ＰＨ3 流 量：ＳｉＨ4 ＝０．４ｓｌｍ、ＰＨ3 ＝０．０３
ｓｌｍ 圧 力：４０Ｐａ 温 度：６００℃
【００３５】図３（Ｉ）に示すように、多結晶シリコン
層１１表面上にレジストマスクＭ４を形成する。レジス
トマスクＭ４は、各トランジスタのゲート電極（配線）
の形状に形成する。レジストマスクＭ４をマスクとし、
多結晶シリコン層１１を異方性ドライエッチングにより
エッチングし、多結晶シリコン電極１１を形成する。異
方性ドライエッチングは、たとえばエッチングガスとし
てＳＦ6 を用いたＥＣＲプラズマエッチングにより行な
う。多結晶シリコン層１１のエッチング後、マスクＭ４
は除去する。
層１１表面上にレジストマスクＭ４を形成する。レジス
トマスクＭ４は、各トランジスタのゲート電極（配線）
の形状に形成する。レジストマスクＭ４をマスクとし、
多結晶シリコン層１１を異方性ドライエッチングにより
エッチングし、多結晶シリコン電極１１を形成する。異
方性ドライエッチングは、たとえばエッチングガスとし
てＳＦ6 を用いたＥＣＲプラズマエッチングにより行な
う。多結晶シリコン層１１のエッチング後、マスクＭ４
は除去する。
【００３６】図４（Ｊ）に示すように、ｎ型ウェル２
ｎ、４ｎを覆い、ｐ型ウェル２ｐ、４ｐを露出するマス
クＭ５を半導体基板表面上に形成する。このレジストマ
スクＭ５をマスクとし、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏ
ｐｅｄ Ｄｒａｉｎ）構造用のｎ型不純物のイオン注入
を行なう。たとえば、燐イオン（Ｐ+ ）を不純物濃度約
１．０×１０17ｃｍ-3となるようにイオン注入する。イ
オン注入後、レジストマスクＭ５は除去する。
ｎ、４ｎを覆い、ｐ型ウェル２ｐ、４ｐを露出するマス
クＭ５を半導体基板表面上に形成する。このレジストマ
スクＭ５をマスクとし、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏ
ｐｅｄ Ｄｒａｉｎ）構造用のｎ型不純物のイオン注入
を行なう。たとえば、燐イオン（Ｐ+ ）を不純物濃度約
１．０×１０17ｃｍ-3となるようにイオン注入する。イ
オン注入後、レジストマスクＭ５は除去する。
【００３７】図４（Ｋ）に示すように、ｎ型ウェル２
ｎ、４ｎを露出し、ｐ型ウェル２ｐ、４ｐを覆うレジス
トマスクＭ６を半導体基板表面上に形成する。このレジ
ストマスクＭ６をマスクとし、ｐチャネルＭＯＳトラン
ジスタのＬＤＤ構造を形成するためのｐ型不純物のイオ
ン注入を行なう。たとえば、ＢＦ2 イオンを不純物濃度
約２．０×１０17ｃｍ-3となるようにイオン注入する。
イオン注入後、レジストマスクＭ６は除去する。このよ
うにして、各ｎチャネルＭＯＳトランジスタ及び各ｐチ
ャネルＭＯＳトランジスタのＬＤＤ構造用のイオン注入
が行なわれる。
ｎ、４ｎを露出し、ｐ型ウェル２ｐ、４ｐを覆うレジス
トマスクＭ６を半導体基板表面上に形成する。このレジ
ストマスクＭ６をマスクとし、ｐチャネルＭＯＳトラン
ジスタのＬＤＤ構造を形成するためのｐ型不純物のイオ
ン注入を行なう。たとえば、ＢＦ2 イオンを不純物濃度
約２．０×１０17ｃｍ-3となるようにイオン注入する。
イオン注入後、レジストマスクＭ６は除去する。このよ
うにして、各ｎチャネルＭＯＳトランジスタ及び各ｐチ
ャネルＭＯＳトランジスタのＬＤＤ構造用のイオン注入
が行なわれる。
【００３８】図４（Ｌ）に示すように、半導体基板全面
上に低圧気相成長（ＬＰＣＶＤ）によりシリコン酸化膜
１３を厚さ約１５０ｎｍ成長する。このシリコン酸化膜
堆積条件は、たとえば以下の通りである。
上に低圧気相成長（ＬＰＣＶＤ）によりシリコン酸化膜
１３を厚さ約１５０ｎｍ成長する。このシリコン酸化膜
堆積条件は、たとえば以下の通りである。
【００３９】 成長方法：ＬＰＣＶＤ 原料ガス：Ｓｉ（ＯＣ2 Ｈ5 ）4 流 量：０．０２ｓｌｍ 圧 力：３０Ｐａ 温 度：７５０℃
【００４０】図５（Ｍ）に示すように、シリコン酸化膜
１３を異方性エッチングし、ゲート電極１２１側壁にの
みサイドスペーサ１４として残す。この異方性エッチン
グは、たとえばエッチャントガスとしてＣＨＦ3 を用い
た反応性イオンエッチング（ＲＩＥ）により行なう。
１３を異方性エッチングし、ゲート電極１２１側壁にの
みサイドスペーサ１４として残す。この異方性エッチン
グは、たとえばエッチャントガスとしてＣＨＦ3 を用い
た反応性イオンエッチング（ＲＩＥ）により行なう。
【００４１】図５（Ｎ）に示すように、ｐ型ウェル２
ｐ、４ｐを覆い、ｎ型ウェル２ｎ、４ｎを露出するレジ
ストマスクＭ７を基板表面上に形成する。このレジスト
マスクＭ７をマスクとし、ｐ型不純物の高濃度イオン注
入を行なう。たとえば、ＢＦ2イオンを加速エネルギ４
０ｋｅＶ、ドーズ量３．０×１０15ｃｍ-2でイオン注入
する。このイオン注入により、ｐチャネルＭＯＳトラン
ジスタの高濃度ソース／ドレイン領域の不純物がドープ
される。イオン注入後、レジストマスクＭ７は除去す
る。
ｐ、４ｐを覆い、ｎ型ウェル２ｎ、４ｎを露出するレジ
ストマスクＭ７を基板表面上に形成する。このレジスト
マスクＭ７をマスクとし、ｐ型不純物の高濃度イオン注
入を行なう。たとえば、ＢＦ2イオンを加速エネルギ４
０ｋｅＶ、ドーズ量３．０×１０15ｃｍ-2でイオン注入
する。このイオン注入により、ｐチャネルＭＯＳトラン
ジスタの高濃度ソース／ドレイン領域の不純物がドープ
される。イオン注入後、レジストマスクＭ７は除去す
る。
【００４２】図５（Ｏ）に示すように、ｎ型ウェル２
ｎ、４ｎを覆い、ｐ型ウェル２ｐ、４ｐを露出するレジ
ストマスクＭ８を半導体基板表面上に形成する。このレ
ジストマスクＭ８をマスクとし、ｎチャネルＭＯＳトラ
ンジスタの高濃度ソース／ドレイン領域を形成するため
のｎ型不純物のイオン注入を行なう。たとえば、砒素
（Ａｓ）イオンを加速エネルギ４０ｋｅＶ、ドーズ量
５．０×１０15ｃｍ-2でイオン注入する。なお、砒素に
代え、燐をイオン注入してもよい。イオン注入後、レジ
ストマスクＭ８を除去する。
ｎ、４ｎを覆い、ｐ型ウェル２ｐ、４ｐを露出するレジ
ストマスクＭ８を半導体基板表面上に形成する。このレ
ジストマスクＭ８をマスクとし、ｎチャネルＭＯＳトラ
ンジスタの高濃度ソース／ドレイン領域を形成するため
のｎ型不純物のイオン注入を行なう。たとえば、砒素
（Ａｓ）イオンを加速エネルギ４０ｋｅＶ、ドーズ量
５．０×１０15ｃｍ-2でイオン注入する。なお、砒素に
代え、燐をイオン注入してもよい。イオン注入後、レジ
ストマスクＭ８を除去する。
【００４３】イオン注入した不純物の活性化のため、約
１０００℃、１０秒間程度の短時間アニールをたとえば
ラピッドサーマルアニーリング（ＲＴＡ）により行な
う。
１０００℃、１０秒間程度の短時間アニールをたとえば
ラピッドサーマルアニーリング（ＲＴＡ）により行な
う。
【００４４】図６（Ｐ）に示すように、活性化によりｎ
チャネルＭＯＳトランジスタのソース／ドレイン領域１
５、ｐチャネルＭＯＳトランジスタのソース／ドレイン
領域１６が形成される。その後、半導体基板表面上に層
間絶縁膜１８を堆積する。たとえば、ＣＶＤにより作成
した酸化シリコン膜とＢＰＳＧ膜との積層で層間絶縁膜
１８を形成する。その後、表面平坦化のために熱処理を
行い、ＢＰＳＧ膜をリフローさせる。
チャネルＭＯＳトランジスタのソース／ドレイン領域１
５、ｐチャネルＭＯＳトランジスタのソース／ドレイン
領域１６が形成される。その後、半導体基板表面上に層
間絶縁膜１８を堆積する。たとえば、ＣＶＤにより作成
した酸化シリコン膜とＢＰＳＧ膜との積層で層間絶縁膜
１８を形成する。その後、表面平坦化のために熱処理を
行い、ＢＰＳＧ膜をリフローさせる。
【００４５】図６（Ｑ）に示すように、層間絶縁膜１８
に所望のコンタクト孔を形成し、たとえばアルミニウム
の配線層を堆積した後、パターニングをして電極２０を
作成する。このようにして、多電源ＣＭＯＳ半導体装置
が形成される。なお、図６（Ｑ）の配線上に上層層間絶
縁膜を形成し、接続孔を形成した後、上層配線を形成し
て配線間の接続等を行なう。なお、配線材料はＡｌに限
定されない。ゲート電極としてポリサイド構造等を用い
てもよい。
に所望のコンタクト孔を形成し、たとえばアルミニウム
の配線層を堆積した後、パターニングをして電極２０を
作成する。このようにして、多電源ＣＭＯＳ半導体装置
が形成される。なお、図６（Ｑ）の配線上に上層層間絶
縁膜を形成し、接続孔を形成した後、上層配線を形成し
て配線間の接続等を行なう。なお、配線材料はＡｌに限
定されない。ゲート電極としてポリサイド構造等を用い
てもよい。
【００４６】以上、多電源ＣＭＯＳ半導体装置の製造方
法を例にとって説明したが、他の半導体装置を製造して
もよい。たとえば、ＣＭＯＳトランジスタの代わりにｎ
チャネルＭＯＳトランジスタまたはｐチャネルＭＯＳト
ランジスタのみを有する多電源半導体装置を作成しても
よい。この場合、高濃度ソース／ドレインやＬＤＤ層の
形成のためにドープする不純物の導電型が１種類となる
ため、工程数はその分減少する。低電圧回路用および高
電圧回路用に厚さの異なるゲート酸化膜を形成するた
め、一旦一部のゲート酸化膜を除去し、その後第２のゲ
ート酸化を行なうが、一部のゲート酸化膜を除去するマ
スクを用いて低電圧回路用のイオン注入を行なうことは
上述の実施例同様である。
法を例にとって説明したが、他の半導体装置を製造して
もよい。たとえば、ＣＭＯＳトランジスタの代わりにｎ
チャネルＭＯＳトランジスタまたはｐチャネルＭＯＳト
ランジスタのみを有する多電源半導体装置を作成しても
よい。この場合、高濃度ソース／ドレインやＬＤＤ層の
形成のためにドープする不純物の導電型が１種類となる
ため、工程数はその分減少する。低電圧回路用および高
電圧回路用に厚さの異なるゲート酸化膜を形成するた
め、一旦一部のゲート酸化膜を除去し、その後第２のゲ
ート酸化を行なうが、一部のゲート酸化膜を除去するマ
スクを用いて低電圧回路用のイオン注入を行なうことは
上述の実施例同様である。
【００４７】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。
【００４８】
【発明の効果】厚さの異なるゲート酸化膜および閾値の
異なるＭＯＳトランジスタ用の複数の領域を形成するた
めのマスク数が減少する。このため、製造効率を向上
し、生産コストを低減することが可能となる。
異なるＭＯＳトランジスタ用の複数の領域を形成するた
めのマスク数が減少する。このため、製造効率を向上
し、生産コストを低減することが可能となる。
【図１】 本発明の実施例による多電源半導体装置の製
造方法を説明するための半導体基板の断面図である。
造方法を説明するための半導体基板の断面図である。
【図２】 本発明の実施例による多電源半導体装置の製
造方法を説明するための半導体基板の断面図である。
造方法を説明するための半導体基板の断面図である。
【図３】 本発明の実施例による多電源半導体装置の製
造方法を説明するための半導体基板の断面図である。
造方法を説明するための半導体基板の断面図である。
【図４】 本発明の実施例による多電源半導体装置の製
造方法を説明するための半導体基板の断面図である。
造方法を説明するための半導体基板の断面図である。
【図５】 本発明の実施例による多電源半導体装置の製
造方法を説明するための半導体基板の断面図である。
造方法を説明するための半導体基板の断面図である。
【図６】 本発明の実施例による多電源半導体装置の製
造方法を説明するための半導体基板の断面図である。
造方法を説明するための半導体基板の断面図である。
【図７】 従来技術による多電源ＣＭＯＳ半導体装置の
製造方法を説明するための半導体基板の断面図である。
製造方法を説明するための半導体基板の断面図である。
１ 半導体基板、 ２、４ ウェル、 ５ フィー
ルド酸化膜、 ６、７、８ ゲート酸化膜、 １１
多結晶シリコン層、 １４ サイドスペーサ、
１５、１６ ソース／ドレイン領域、 １８ 層間絶
縁膜、 ２０配線、 Ｍ レジストマスク
ルド酸化膜、 ６、７、８ ゲート酸化膜、 １１
多結晶シリコン層、 １４ サイドスペーサ、
１５、１６ ソース／ドレイン領域、 １８ 層間絶
縁膜、 ２０配線、 Ｍ レジストマスク
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8234 - 21/8238 H01L 27/08 H01L 27/085 - 27/092
Claims (2)
- 【請求項１】 複数の第１導電型領域を複数の第1導電
型とは逆の第２導電型領域を含む複数の活性領域を画定
した半導体基板を準備する工程と、 前記半導体基板の複数の活性領域表面を熱酸化し、第１
のゲート酸化膜を形成する第１の酸化工程と、 前記複数の活性領域のうち第１導電型領域と第２導電型
領域を含む第１の活性領域上に開口を有する第１のマス
クを前記半導体基板上に形成する工程と、 前記第１の活性領域表面に前記第１のマスクを介して閾
値調整用の不純物をイオン注入する工程と、 前記第１のマスクの開口内に露出した前記第１の活性領
域上の前記第１のゲート酸化膜を除去する工程と、 前記第１のマスクを除去する工程と、 前記複数の活性領域表面をさらに熱酸化して、前記第１
の活性領域上に薄い第２のゲート酸化膜、前記複数の活
性領域のうち、第１導電型領域と第２導電型領域を含
む、前記第１の活性領域と異なる第２の活性領域上に厚
い第３のゲート酸化膜を形成する第２の酸化工程と、 第２の酸化工程の後、前記第１の活性領域のうち第１導
電型領域または第２導電型領域上に開口を有する第３の
マスクを前記半導体基板上に形成する工程と、 前記第３のマスクを介して前記第１の活性領域の第１導
電型領域または第２導電型領域に閾値調整用の不純物を
イオン注入する工程と前記第２の活性領域の第１導電型
領域または第２導電型領域上に開口を有する第２のマス
クを前記半導体基板上に形成する工程と、 前記第２の活性領域表面に前記第２のマスクを介して閾
値調整用の不純物をイオン注入する工程とを有する多電
源半導体装置の製造方法。 - 【請求項２】 さらに前記第２の酸化工程の後、前記複
数の活性領域表面に閾値調整用の不純物をイオン注入す
る工程を有する請求項１記載の多電源半導体装置の製造
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02566497A JP3304803B2 (ja) | 1997-02-07 | 1997-02-07 | 多電源半導体装置の製造方法 |
| US09/017,417 US6043128A (en) | 1997-02-07 | 1998-02-02 | Semiconductor device handling multi-level voltages |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02566497A JP3304803B2 (ja) | 1997-02-07 | 1997-02-07 | 多電源半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10223774A JPH10223774A (ja) | 1998-08-21 |
| JP3304803B2 true JP3304803B2 (ja) | 2002-07-22 |
Family
ID=12172071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02566497A Expired - Fee Related JP3304803B2 (ja) | 1997-02-07 | 1997-02-07 | 多電源半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6043128A (ja) |
| JP (1) | JP3304803B2 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3196714B2 (ja) * | 1998-03-05 | 2001-08-06 | 日本電気株式会社 | トリプルウェル構造の半導体集積回路の製造方法 |
| US6207510B1 (en) * | 1999-01-12 | 2001-03-27 | Lucent Technologies Inc. | Method for making an integrated circuit including high and low voltage transistors |
| JP3189819B2 (ja) * | 1999-01-27 | 2001-07-16 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2000332125A (ja) | 1999-05-18 | 2000-11-30 | Nec Corp | 半導体装置及びその製造方法 |
| JP2000349164A (ja) * | 1999-06-08 | 2000-12-15 | Nec Corp | 素子分離絶縁膜を有する半導体装置の製造方法 |
| JP4501183B2 (ja) * | 1999-09-14 | 2010-07-14 | 株式会社デンソー | 半導体装置の製造方法 |
| US6693331B2 (en) * | 1999-11-18 | 2004-02-17 | Intel Corporation | Method of fabricating dual threshold voltage n-channel and p-channel MOSFETS with a single extra masked implant operation |
| US7560779B2 (en) * | 1999-11-30 | 2009-07-14 | Texas Instruments Incorporated | Method for forming a mixed voltage circuit having complementary devices |
| JP4811895B2 (ja) | 2001-05-02 | 2011-11-09 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US6562675B1 (en) * | 2001-08-17 | 2003-05-13 | Cypress Semiconductor Corp. | Adjustment of threshold voltages of selected NMOS and PMOS transistors using fewer masking steps |
| US7335561B2 (en) | 2001-11-30 | 2008-02-26 | Renesas Technology Corp. | Semiconductor integrated circuit device and manufacturing method thereof |
| DE10254473B4 (de) * | 2002-11-21 | 2006-11-30 | Infineon Technologies Ag | Verfahren zum Herstellen einer integrierten Halbleiterschaltung |
| DE10351008B4 (de) * | 2003-10-31 | 2008-07-10 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung von Transistoren mit erhöhten Drain- und Sourcegebieten mit unterschiedlicher Höhe sowie ein Halbleiterbauelement |
| US7103862B2 (en) * | 2004-03-23 | 2006-09-05 | Taiwan Semiconductor Manufacturing Company | Method to design and verify an integrated circuit device with multiple power domains |
| JP5038633B2 (ja) * | 2006-02-14 | 2012-10-03 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP4967478B2 (ja) * | 2006-06-30 | 2012-07-04 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法 |
| KR100840651B1 (ko) * | 2006-12-29 | 2008-06-24 | 동부일렉트로닉스 주식회사 | 고전압 소자의 이온주입 방법 |
| JP4421629B2 (ja) * | 2007-04-25 | 2010-02-24 | 株式会社東芝 | 半導体装置の製造方法 |
| KR100937659B1 (ko) * | 2007-12-04 | 2010-01-19 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
| WO2011135945A1 (ja) * | 2010-04-28 | 2011-11-03 | シャープ株式会社 | 半導体装置、表示装置、並びに半導体装置及び表示装置の製造方法 |
| US20200020707A1 (en) * | 2018-07-13 | 2020-01-16 | Ememory Technology Inc. | Semiconductor processing method for manufacturing antifuse structure with improved immunity against erroneous programming |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56120166A (en) * | 1980-02-27 | 1981-09-21 | Hitachi Ltd | Semiconductor ic device and manufacture thereof |
| US4435896A (en) * | 1981-12-07 | 1984-03-13 | Bell Telephone Laboratories, Incorporated | Method for fabricating complementary field effect transistor devices |
| NL188923C (nl) * | 1983-07-05 | 1992-11-02 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleiderinrichting. |
| US4753898A (en) * | 1987-07-09 | 1988-06-28 | Motorola, Inc. | LDD CMOS process |
| JPH0258261A (ja) * | 1988-08-23 | 1990-02-27 | Seiko Epson Corp | Ｍｏｓ型半導体装置の製造方法 |
| JPH07335883A (ja) * | 1994-06-15 | 1995-12-22 | Toshiba Corp | 半導体装置の製造方法 |
| KR970013402A (ko) * | 1995-08-28 | 1997-03-29 | 김광호 | 플래쉬 메모리장치 및 그 제조방법 |
| US5712201A (en) * | 1996-06-07 | 1998-01-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fabrication method for integrating logic and single level polysilicon DRAM devices on the same semiconductor chip |
-
1997
- 1997-02-07 JP JP02566497A patent/JP3304803B2/ja not_active Expired - Fee Related
-
1998
- 1998-02-02 US US09/017,417 patent/US6043128A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6043128A (en) | 2000-03-28 |
| JPH10223774A (ja) | 1998-08-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3304803B2 (ja) | 多電源半導体装置の製造方法 | |
| US4784971A (en) | Process for manufacturing semiconductor BICMOS device | |
| US5573963A (en) | Method of forming self-aligned twin tub CMOS devices | |
| US5489546A (en) | Method of forming CMOS devices using independent thickness spacers in a split-polysilicon DRAM process | |
| JP2605008B2 (ja) | 半導体装置の製造方法 | |
| US5296401A (en) | MIS device having p channel MOS device and n channel MOS device with LDD structure and manufacturing method thereof | |
| US6162688A (en) | Method of fabricating a transistor with a dielectric underlayer and device incorporating same | |
| US6083780A (en) | Semiconductor device and method of fabrication thereof | |
| JP4633310B2 (ja) | Ｍｏｓトランジスタのゲルマニウムがドーピングされたポリシリコンゲートの形成方法及びこれを利用したｃｍｏｓトランジスタの形成方法 | |
| EP0465045B1 (en) | Method of field effect transistor fabrication for integrated circuits | |
| US20040121547A1 (en) | Structures of high voltage device and low voltage device, and method of manufacturing the same | |
| JP2668081B2 (ja) | Ｃｍｏｓｅｐｒｏｍメモリセルを製造する方法 | |
| US5972761A (en) | Method of making MOS transistors with a gate-side air-gap structure and an extension ultra-shallow S/D junction | |
| US5466615A (en) | Silicon damage free process for double poly emitter and reverse MOS in BiCMOS application | |
| US5696016A (en) | Process for manufacturing a CMOSFET intergrated circuit | |
| US5759886A (en) | Method for forming a layer of metal silicide over the gates of a surface-channel CMOS device | |
| JPH08264789A (ja) | 絶縁ゲート半導体装置および製造方法 | |
| US4877748A (en) | Bipolar process for forming shallow NPN emitters | |
| US6051471A (en) | Method for making asymmetrical N-channel and symmetrical P-channel devices | |
| JP3123453B2 (ja) | 半導体装置の製造方法 | |
| JPH0324069B2 (ja) | ||
| US6265259B1 (en) | Method to fabricate deep sub-μm CMOSFETs | |
| JP2972508B2 (ja) | Ｍｏｓトランジスタ及びその製造方法 | |
| JP2997123B2 (ja) | 半導体装置の製造方法 | |
| KR100705233B1 (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020409 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090510 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100510 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110510 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130510 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |