DE10254473B4 - Verfahren zum Herstellen einer integrierten Halbleiterschaltung - Google Patents
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Abstract
Verfahren
zum Herstellen einer integrierten Halbleiterschaltung bestehend
aus mindestens zwei Feldeffekttransistoren und einem Metall-Isolator-Halbleiter-Kondensator
(MISCAP), wobei in zumindest einer ersten aktiven Zone (1a, 1b)
ein Hochvolt-Feldeffekttransistor und in zumindest einer zweiten
aktiven Zone (1a', 1b') ein Standard-Feldeffekt-Transistor gebildet
wird, mit folgenden Schritten:
a) Bereitstellen eines Halbleitersubstrates
b) Einbringen von der ersten aktiven Zone (1a, 1b) und der zweiten aktiven Zone (1a' 1b') in das Halbleitersubstrat,
c) Aufbringen einer ersten Dielektrikumschicht (3) über die erste aktive Zone (1a, 1b) und über die zweite aktive Zone (1a', 1b'),
d) Aufbringen einer zweiten Dielektrikumschicht (4) auf die erste Dielektrikumschicht (3), wobei diese Schichtenfolge als Dielektrikum des Kondensators und als Gate-Dielektrikum des Hochvolt-Feldeffekttransistors genutzt wird,
e) Entfernen der zweiten Dielektrikumschicht (4) über der zweiten aktiven Zone (1a', 1b'),
f) Aufbringen einer dritten Dielektrikumschicht (6) über der zweiten aktiven Zone (1a', 1b'),
g) Herstellen einer Gate-Elektrode (7')...
a) Bereitstellen eines Halbleitersubstrates
b) Einbringen von der ersten aktiven Zone (1a, 1b) und der zweiten aktiven Zone (1a' 1b') in das Halbleitersubstrat,
c) Aufbringen einer ersten Dielektrikumschicht (3) über die erste aktive Zone (1a, 1b) und über die zweite aktive Zone (1a', 1b'),
d) Aufbringen einer zweiten Dielektrikumschicht (4) auf die erste Dielektrikumschicht (3), wobei diese Schichtenfolge als Dielektrikum des Kondensators und als Gate-Dielektrikum des Hochvolt-Feldeffekttransistors genutzt wird,
e) Entfernen der zweiten Dielektrikumschicht (4) über der zweiten aktiven Zone (1a', 1b'),
f) Aufbringen einer dritten Dielektrikumschicht (6) über der zweiten aktiven Zone (1a', 1b'),
g) Herstellen einer Gate-Elektrode (7')...
Description
- Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen einer integrierten Halbleiterschaltung bestehend aus mindestens zwei Feldeffekttransistoren und einem Metall-Isolator-Halbleiter-Kondensator.
- Mit zunehmender Integrationsdichte in integrierten Schaltungen werden auch die Strukturen der integrierten elektronischen Bauelemente verkleinert. Durch diese Strukturverkleinerungen ändern sich aber die Eigenschaften der integrierten Bauelemente. So wird in einem MOS-Transistor durch die Reduzierung der Gate-Dielektrikumsdicke die Spannungsfestigkeit herabgesetzt. Ist der Einsatz von höheren Spannungen an MOS-Transistor vorgesehen, muss ein dickeres Gate-Dielektrikum erzeugt werden.
- Sollen MOS-Transistoren mit unterschiedlichen Gate-Dielektrikumsdicken erzeugt werden, muss der Herstellungsprozess dementsprechend modifiziert werden. Beispiele hierzu sind aus der
US 5,989,962 ,US 6,043,128 und WO 01/33628A1 bekannt. Darin wird ein Verfahren zum Herstellen einer integrierten Halbleiterschaltung bestehend aus mindestens zwei Feldeffekttransistoren mit unterschiedlichen Dielektrikumsdicken beschrieben, in dem ein Halbleitersubstrat bereitgestellt wird, eine erste Dielektrikumsschicht auf das Halbleitersubstrat aufgebracht wird, eine zweite Dielektrikumsschicht auf die erste Dielektrikumsschicht aufgebracht wird, die zweite Dielektrikumsschicht teilweise wieder entfernt wird und eine dritte Dielektrikumsschicht aufgebracht wird. Anschließend werden die Feldeffekttransistoren fertig prozessiert. - Die zunehmende Komplexität von integrierten Schaltungen erfordern aber auch Herstellungsprozesse, die die Integration von unterschiedlichen elektronischen Bauelemente mit möglichst einfachen Schritten erlauben.
- Aus US 2001/0015449 A1 ist bekannt, einen Feldeffekttransistor und Kondensatoren mit der gleichen Dielektrikumsschicht zu bilden.
- Als weiteres Beispiel sei hier auch auf die BiCMOS (englisch: Bipolar-Complementary-MOS-Fieldeffect)-Prozesstechnik verwiesen.
- Bei der BiCMOS-Prozesstechnik werden auf dem gleichen Chip Bipolartransistoren und CMOS-Transistoren hergestellt. Dabei versucht man soweit wie möglich Prozessschritte für beide Bauelementtypen gemeinsam zu verwenden, um die Komplexität der Prozessfolge nicht übermäßig ansteigen zu lassen.
- Nachteil der bisherigen Herstellungsverfahren zur Integration von MOS-Transistoren mit unterschiedlichen Gate-Dielektrikumsdicken in integrierte Schaltungen sind die dafür zusätzlich erforderlichen Prozessschritte.
- Aufgabe der vorliegenden Erfindung ist es daher ein vereinfachtes Verfahren zum Herstellen von unterschiedlichen integrierten Halbleiterbauelementen bereitzustellen.
- Diese Aufgabe wird erfindungsgemäß durch ein Verfahren zum Herstellen einer integrierten Halbleiterschaltung bestehend aus mindestens zwei Feldeffekttransistoren und einem Metall-Isolator-Halbleiter-Kondensator (MISCAP), wobei in zumindest einer ersten aktiven Zone ein Hochvolt-Feldeffekttransistor und in zumindest einer zweiten aktiven Zone ein Standard-Feldeffekttransistor gebildet wird, mit folgenden Schritten gelöst:
- a) Bereitstellen eines Halbleitersubstrates,
- b) Einbringen von der ersten aktiven Zone und der zweiten aktiven Zone in das Halbleitersubstrat,
- c) Aufbringen einer ersten Dielektrikumschicht über die erste aktive Zone und über die zweite aktive Zone,
- d) Aufbringen einer zweiten Dielektrikumschicht auf die erste Dielektrikumschicht, wobei diese Schichtenfolge als Dielektrikum des Kondensators und als Gate-Dielektrikum des Hochvolt-Feldeffekttransistors genutzt wird,
- e) Entfernen der zweiten Dielektrikumschicht über der zweiten aktiven Zone,
- f) Aufbringen einer dritten Dielektrikumschicht über der zweiten aktiven Zone,
- g) Herstellen einer Gate-Elektrode über der ersten aktiven Zone und über der zweiten aktiven Zone und
- h) Einbringen eines Source- und eines Drain-Bereichs in die erste aktive Zone und in die zweite aktive Zone.
- Die nach diesem Verfahren hergestellten Feldeffekttransistoren haben unterschiedliche physikalische Eigenschaften. Über der ersten aktiven Zone bleibt die zweite Dielektrikumschicht bestehen. Eine erste aktive Zone ist somit Bestandteil eines Hochvolt-Feldeffekttransistors. Über der zweiten aktiven Zone ist die zweite Dielektrikumschicht entfernt. Eine zweite aktive Zone ist Bestandteil eines Standard-Feldeffekttransistors.
- Alternativ wird die Aufgabe auch durch ein Verfahren zum Herstellen einer integrierten Halbleiterschaltung bestehend aus mindestens zwei Feldeffekttransistoren und einem Metall-Isolator-Halbleiter-Kondensator (MISCAP), wobei in zumindest einer ersten aktiven Zone (
1a ,1b ) ein Hochvolt-Feldeffekttransistor und in zumindest einer zweiten aktiven Zone (1a' ,1b' ) ein Standard-Feldeffekt-Transistor gebildet wird, mit folgenden Schritten gelöst: - a) Bereitstellen eines Halbleitersubstrats,
- b) Aufbringen einer ersten Dielektrikumschicht auf zumindest einen Teil des Halbleitersubstrats,
- c) Aufbringen einer zweiten Dielektrikumschicht auf die erste Dielektrikumschicht, wobei diese Schichtenfolge als Die lektrikum des Kondensators und als Gate-Dielektrikum des Hochvolt-Feldeffekttransistors genutzt wird,
- d) Entfernen eines Teils der zweiten Dielektrikumschicht,
- e) Einbringen von zumindest einer ersten aktiven Zone und zumindest einer zweiten aktiven Zone in das Halbleitersubstrat, wobei die erste aktive Zone in den Bereich des Halbleitersubstrates eingebracht wird, über dem die zweite Dielektrikumschicht erhalten ist und die zweite aktive Zone in den Bereich des Halbleitersubstrates eingebracht wird, über dem die zweite Dielektrikumschicht entfernt ist,
- f) Aufbringen einer dritten Dielektrikumschicht über der zweiten aktiven Zone,
- g) Herstellen einer Gate-Elektrode über der ersten aktiven Zone und über der zweiten aktiven Zone und
- h) Einbringen eines Source- und eines Drain-Bereichs in die erste aktive Zone und in die zweite aktive Zone.
- Vorteil dieses alternativen Herstellungsverfahren ist ein dickeres Streumedium durch die erste und zweite Dielektrikumschicht zur Einbringung der ersten aktiven Zone. Durch das so entstehende retrograde Dotierprofil kann die Einsatzspannung der MOS-Transistoren erhöht werden.
- Eine vorteilhafte Weiterbildung des erfindungsgemäßen Verfahrens sieht vor, dass vor dem Aufbringen der dritten Dielektrikumschicht die erste Dielektrikumschicht über der zweiten aktiven Zone entfernt wird. Dadurch werden die in der ersten Dielektrikumschicht beinhalteten Defekte entfernt, was zu zuverlässigeren Standard-Feldeffekttransistoren führt.
- Bevorzugterweise werden die Verfahrensschritte des erfindungsgemäßen Verfahrens in einem BiCMOS-Prozess integriert. Dadurch wird das in einem solchen BiCMOS-Prozess verwendete Kondensatordielektrikum (MISCAP-Dielektrikum) mit geringem zusätzlichen Prozessaufwand und ohne zusätzliche Photolithographie, integriert in einen bestehenden Gesamtprozess als Gate-Dielektrikum für einen Hochvolttransistor genutzt.
- Typischerweise wird als erste Dielektrikumschicht eine Siliziumoxidschicht und als zweite Dielektrikumschicht eine Siliziumnitridschicht aufgebracht. Diese Schichtenfolge wird in einem BiCMOS-Prozess als Kondensatordielektrikum verwendet. Somit kann auf zusätzliche Prozessschritte zur Herstellung des Gate-Dielektrikums für einen Hochvolttransistor verzichtet werden.
- Eine weitere vorteilhafte Ausgestaltung des erfindungsgemäßen Verfahrens sieht vor, dass als dritte Dielektrikumschicht eine Siliziumoxidschicht aufgebracht wird. Somit entsteht ein geeignetes Gate-Dielektrikum für einen Standardtransistor.
- Bevorzugt ist die Dicke d3 der dritten Dielektrikumschicht dünner als die Dicke d2 der zweiten Dielektrikumschicht. Dadurch werden Hochvolttransistoren und Standardtransistoren durch unterschiedliche Gate-Dielektrikumsdicken definiert.
- Typischerweise beträgt die Dicke d1 der ersten Dielektrikumschicht 2 bis 4 nm, und die Dicke d2 der zweiten Dielektrikumschicht 9 bis 14 nm. Dadurch werden die gewünschten physikalischen Eigenschaften des Hochvolt-Feldeffekttransistors eingestellt.
- Die Dicke d3 der dritten Dielektrikumschicht beträgt typischerweise 0 bis 5 nm. Somit werden die gewünschten physikalischen Eigenschaften des Standard-Feldeffekttransistors eingestellt.
- Die Erfindung wird nachfolgend anhand der
1 bis13 näher erläutert. Es zeigen: -
1 bis13 : Schematische Teil-Querschnittsansichten zur Darstellung von Prozessschritten gemäß eines bevorzugten Ausführungsbeispiel des erfindungsgemäßen Verfahrens. -
1 zeigt eine Halbleiterstruktur nach dem Einbringen von ersten aktiven Zonen1a ,1b , für Hochvolttransistoren und zweiten aktiven Zonen1a' ,1b' für Standardtransistoren in ein Halbleitersubstrat. Die ersten und zweiten aktiven Zonen sind implantierte n-Wannen1a ,1a' bzw. p-Wannen1b ,1b' . Die ersten und zweiten aktiven Zonen1a ,1b ,1a' ,1b' sind nahe der Oberfläche20 jeweils durch Grabenisolationen2 getrennt (Shallow Trench-Isolation: STI). -
2 zeigt die Struktur von1 nach dem Aufbringen einer ganzflächigen ersten Dielektrikumschicht3 auf der Oberfläche20 über den ersten und zweiten aktiven Zonen1a ,1b ,1a' ,1b' und nach dem Aufbringen einer ganzflächigen zweiten Dielektrikumschicht4 auf der ersten Dielektrikumschicht3 . Die erste Dielektrikumschicht3 besteht aus SiO2 und wird nach dem Entfernen einer ca. 7,2 nm dicken Streuoxidschicht von der Oberfläche20 mit einer Dicke d1 = 3,7 nm thermisch auf der Oberfläche20 aufgewachsen. Die zweite Dielektrikumschicht4 besteht aus Si3N4 und wird mit einer Dicke d2 = 10 bis 12 nm aufgewachsen. Der Schichtstapel aus erster und zweiter Dielektrikumsschicht3 ,4 wird außerdem als Kondensatordielektrikum eines nicht dargestellten Metall-Isolator-Halbleiter-Kondensators (MISCAP) verwendet. - In
3 ist die Struktur von2 nach dem Erzeugen einer Maske5 zum Ätzen der zweiten Dielektrikumschicht4 dargestellt. Typischerweise wird die Maske aus TEOS-Material (TEOS = Tetra-Ethyl-Ortho-Silikat) mit einer Dicke von 30 nm auf der zweiten Dielektrikumschicht4 abgeschieden und daraufhin mittels bekannter Lithographietechnik, wie beispielsweise Photolithographie, und bekannter Ätzverfahren, wie beispielsweise einem Plasmaätzen, zu der Maske5 strukturiert. Wie es in3 zu erkennen ist, erstreckt sich die Maske5 über die ersten aktiven Zonen1a ,1b und endet am Übergang zur zweiten aktiven Zone1a' . In den nachfolgenden Schritten wird die erste und zweite Dielektrikumschicht3 und4 so strukturiert, dass die Oberfläche20 über den zweiten aktiven Zonen1a' und1b' wieder offengelegt wird. -
4 zeigt die Struktur aus3 nach dem Entfernen der zweiten Dielektrikumschicht4 über den zweiten aktiven Zonen1a' ,1b' . Das Entfernen der zweiten Dielektrikumschicht4 , die in diesem bevorzugten Ausführungsform aus Si3N4 besteht, erfolgt über eine nasschemische Nitridätzung. Die Maske5 bedeckt dabei die Bereiche, die durch den Ätzschritt nicht entfernt werden sollen. - In einem weiteren Prozessschritt wird noch die erste Dielektrikumschicht
3 über den zweiten aktiven Zonen1a' ,1b' entfernt. In der Ausführungsform, bei der die erste Dielektrikumschicht3 aus SiO2 besteht, erfolgt die Entfernung über einen Reinigungsschritt mit Oxidabtrag. Zusätzlich wird in diesem Prozessschritt auch die Maske5 entfernt. Somit wird die Oberfläche20 über den zweiten aktiven Zonen1a' und1b' offengelegt, während über den ersten aktiven Zonen1a und1b die erste Dielektrikumschicht3 und die zweite Dielektrikumschicht4 die Oberfläche20 weiterhin bedecken. - In
5 ist die Struktur aus4 nach dem Entfernen der ersten Dielektrikumschicht3 über den zweiten aktiven Zonen1a' und1b' und nach dem Entfernen der Maske5 dargestellt. Zusätzlich ist in5 eine auf der offengelegten Oberfläche20 über den zweiten aktiven Zonen1a' und1b' aufgebrachte dritte Dielektrikumschicht6 gezeigt. Die dritte Dielektrikumschicht6 ist in diesem Ausführungsbeispiel eine SiO2-Schicht mit einer Dicke d3 = 4,5 nm, die durch thermische Oxidation auf die Oberfläche20 aufgebracht wird. Diese Oxidschicht dient als Gate-Oxid. -
6 zeigt die Struktur aus5 , nach dem ganzflächig über die zweite Dielektrikumschicht4 und über die dritte Dielektrikumschicht6 eine leitfähige Schicht7 aufgebracht ist und auf der leitfähigen Schicht7 eine Maskenschicht8 abgeschieden ist. Als leitfähige Schicht7 wird in diesem Ausführungsbeispiel eine 250 nm dicke Polysiliziumschicht mit Hilfe eines LPCVD (Low Pressure Chemical Vapor Deposition)-Prozess aufgebracht. Die darauf abgeschiedene Maskenschicht8 ist eine 55 nm dicke TEOS-Schicht, die ebenfalls mit einem LPCVD hergestellt wird. - In nachfolgenden Prozessschritten wird die Maskenschicht
8 strukturiert um eine Maske8' zum Ätzen der leitfähigen Schicht7 zu erzeugen. Die Strukturierung der Maskenschicht8 erfolgt im Falle des vorzugsweise verwendeten TEOS-Material als Maskenschicht8 mittels bekannter Lithographietechnik, wie beispielsweise Photolithographie und bekannter Ätzverfahren, wie beispielsweise einem Plasmaätzen. - In
7 ist die Struktur aus6 nach dem Strukturieren der leitfähigen Schicht7 und einem Oxiddip dargestellt. Die verbleibenden Säulen der leitfähigen Schicht7 nach der Strukturierung befinden sich jeweils zentral über den ersten und zweiten aktiven Zonen1a ,1b ,1a' ,1b' und dienen als Gate-Elektrode7' . Die Strukturierung der leitfähigen Schicht7 erfolgt unter Verwendung der Maske8' über geeignete bekannte Ätzverfahren, wie beispielsweise durch Plasmaätzen. -
8 zeigt die Struktur aus7 nach dem Aufbringen einer Postoxidschicht9 . Diese Postoxidschicht9 besteht aus SiO2 und wird ca. 10 nm dick auf der dritten Dielektrikumschicht6 und an den Seiten der Gate-Elektroden7' durch thermische Oxidation aufgewachsen. -
9 stellt die Struktur aus8 nach der Einbringung der p-LDD (Lightly Doped Drain)10 ,10' und der n-LDD11 ,11' in die ersten und zweiten aktiven Zonen1a ,1b ,1a' ,1b' dar. Die Einbringung erfolgt durch Implantation. Die p-LDD10 und n-LDD11 werden aufgrund der dicken Dielektrikumschichten3 ,4 nicht so tief in die ersten aktiven Zonen1a und1b implantiert als die durch die dünnere dritte Dielektrikumschicht6 hindurch in die zweiten aktiven Zonen1a' und1b' implantierten p-LDD10' und n-LDD11' . - In
10 ist die Struktur aus9 nach dem Anbringen von Spacern12 an die oxidierten Seiten der Gate-Elektroden7' und nach Entfernen eines Teils der dritten Dielektrikumschicht6 gezeigt. Die Spacer12 werden aus TEOS-Material hergestellt. Die dritte Dielektrikumschicht6 wird an den Stellen entfernt, die nicht von den Gate-Elektroden7' , der Postoxidschicht9 oder den Spacern12 bedeckt sind. Dadurch wird ein Teil der Oberfläche20 über den zweiten aktiven Zonen1a' und1b' offengelegt. - Aus
11 ist die Struktur aus10 nach der Abscheidung einer Streuoxidschicht13 über die gesamte Oberfläche der Anordnung und nach der Einbringung von n+-Gebieten14 ,14' in die erste aktive Zone1b und in die zweite aktive Zone1b' ersichtlich. Die Streuoxidschicht13 besteht aus TEOS-Material und wird ca. 12 nm dick abgeschieden. Die n+-Gebiete14 ,14' werden in einen Teil der n-LDD11 und11' implantiert und bilden zusammen mit der n-LDD einen Source- und einen Drain-Bereich. -
12 zeigt die Struktur aus11 nach der Einbringung von p+-Gebieten15 ,15' in die erste aktive Zone1a und in die zweite aktive Zone1a' . Die p+-Gebiete15 ,15' werden in einen Teil der p-LDD10 und10' implantiert und bilden zusammen mit der p-LDD einen Source- und Drain-Bereich. -
13 zeigt die Struktur aus12 nach dem vollständigen Entfernen der Streuoxidschicht13 und nach dem teilweisen Entfernen der ersten und zweiten Dielektrikumschicht3 und4 . Das Entfernen der Streuoxidschicht13 erfolgt über einen Ätzprozess. Die erste und zweite Dielektrikumschicht3 und4 wird an all denen Stellen entfernt, die nicht von einer Gate-Elektrode7' , einer Postoxidschicht9 oder einem Spacer12 bedeckt sind. Die Entfernung erfolgt über einen leicht angepassten Ätzvorgang, der für die Entfernung einer Plasmanitridschicht verwendet wird. - Die vorstehend beschriebenen Prozessschritte eines bevorzugten Ausführungsbeispiel des erfindungsgemäßen Verfahrens sind Teil einer 0,25 μm BiCMOS-Technologie, wobei darauf hingewiesen wird, dass das erfindungsgemäße Herstellungsverfahren nicht nur auf diese Technologie beschränkt ist.
-
- 1a, b
- erste aktive Zone
- 1a', b'
- zweite aktive Zone
- 2
- Grabenisolation
- 3
- erste Dielektrikumschicht
- 4
- zweite Dielektrikumschicht
- 5
- Maske
- 6
- dritte Dielektrikumschicht
- 7
- leitfähige Schicht
- 7'
- Gate-Elektrode
- 8
- Maskenschicht
- 8'
- Maske
- 9
- Postoxidschicht
- 10
- P-LDD
- 10'
- P-LDD
- 11
- n-LDD
- 11'
- n-LDD
- 12
- Spacer
- 13
- Streuoxidschicht
- 14
- n+-Gebiet
- 14'
- n+-Gebiet
- 15
- p+-Gebiet
- 15'
- p+-Gebiet
- 20
- Oberfläche
- d1
- Dicke der ersten Dielektrikumschicht
- d2
- Dicke der zweiten Dielektrikumschicht
- d3
- Dicke der dritten Dielektrikumschicht
Claims (10)
- Verfahren zum Herstellen einer integrierten Halbleiterschaltung bestehend aus mindestens zwei Feldeffekttransistoren und einem Metall-Isolator-Halbleiter-Kondensator (MISCAP), wobei in zumindest einer ersten aktiven Zone (
1a ,1b ) ein Hochvolt-Feldeffekttransistor und in zumindest einer zweiten aktiven Zone (1a' ,1b' ) ein Standard-Feldeffekt-Transistor gebildet wird, mit folgenden Schritten: a) Bereitstellen eines Halbleitersubstrates b) Einbringen von der ersten aktiven Zone (1a ,1b ) und der zweiten aktiven Zone (1a' 1b' ) in das Halbleitersubstrat, c) Aufbringen einer ersten Dielektrikumschicht (3 ) über die erste aktive Zone (1a ,1b ) und über die zweite aktive Zone (1a' ,1b' ), d) Aufbringen einer zweiten Dielektrikumschicht (4 ) auf die erste Dielektrikumschicht (3 ), wobei diese Schichtenfolge als Dielektrikum des Kondensators und als Gate-Dielektrikum des Hochvolt-Feldeffekttransistors genutzt wird, e) Entfernen der zweiten Dielektrikumschicht (4 ) über der zweiten aktiven Zone (1a' ,1b' ), f) Aufbringen einer dritten Dielektrikumschicht (6 ) über der zweiten aktiven Zone (1a' ,1b' ), g) Herstellen einer Gate-Elektrode (7' ) über der ersten aktiven Zone (1a ,1b ) und über der zweiten aktiven Zone (1a' ,1b' ) und h) Einbringen eines Source- und eines Drain-Bereichs in die erste aktive Zone (1a ,1b ) und in die zweite aktive Zone (1a' ,1b' ). - Verfahren zum Herstellen einer integrierten Halbleiterschaltung bestehend aus mindestens zwei Feldeffekttransistoren mit unterschiedlichen Gate-Dielektrikumsdicken und einem Metall-Isolator-Halbleiter-Kondensator (MISCAP), wobei in zumindest einer ersten aktiven Zone (
1a ,1b ) ein Hochvolt-Feldeffekttransistor und in zumindest einer zweiten aktiven Zone (1a' ,1b' ) ein Standard-Feldeffekt-Transistor gebildet wird, mit folgenden Schritten: a) Bereitstellen eines Halbleitersubstrates, b) Aufbringen einer ersten Dielektrikumschicht (3 ) auf zumindest einem Teil des Halbleitersubstrates, c) Aufbringen einer zweiten Dielektrikumschicht (4 ) auf die erste Dielektrikumschicht (3 ), wobei diese Schichtenfolge als Dielektrikum des Kondensators und als Gate-Dielektrikum des Hochvolt-Feldeffekttransistors genutzt wird, d) Entfernen eines Teils der zweiten Dielektrikumschicht (4 ), e) Einbringen von zumindest einer ersten aktiven Zone (1a ,1b ) und zumindest einer zweiten aktiven Zone (1a' ,1b' ) in das Halbleitersubstrat, wobei die erste aktive Zone (1a ,1b ) in den Bereich des Halbleitersubstrates eingebracht wird, über dem die zweite Dielektrikumschicht (4 ) erhalten ist und die zweite aktive Zone (1a' ,1b' ) in den Bereich des Halbleitersubstrates eingebracht wird, über dem die zweite Dielektrikumschicht (4 ) entfernt ist. f) Aufbringen einer dritten Dielektrikumschicht (6 ) über der zweiten aktiven Zone (1a' ,1b' ), g) Herstellen einer Gate-Elektrode (7' ) über der ersten aktiven Zone (1a ,1b ) und über der zweiten aktiven Zone (1a' ,1b' ), und h) Einbringen eines Source- und eines Drain-Bereichs in die erste aktive Zone (1a ,1b ) und in die zweite aktive Zone (1a' ,1b' ). - Verfahren zum Herstellen einer integrierten Halbleiterschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass vor dem Aufbringen der dritten Dielektrikumschicht (
6 ) die erste Dielektrikumschicht (3 ) über der zweiten aktiven Zone entfernt wird. - Verfahren zum Herstellen einer integrierten Halbleiterschaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass als erste Dielektrikumschicht (
3 ) eine Siliziumoxid-Schicht aufgebracht wird. - Verfahren zum Herstellen einer integrierten Halbleiterschaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass als zweite Dielektrikumschicht (
4 ) eine Siliziumnitridschicht aufgebracht wird. - Verfahren zum Herstellen einer integrierten Halbleiterschaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass als dritte Dielektrikumschicht (
6 ) eine Siliziumoxid-Schicht aufgebracht wird. - Verfahren zum Herstellen einer integrierten Halbleiterschaltung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Dicke d3 der dritten Dielektrikumschicht (
6 ) dünner ist als die Dicke d2 der zweiten Dielektrikumschicht (4 ). - Verfahren zum Herstellen einer integrierten Halbleiterschaltung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die Dicke d1 der ersten Dielektrikumschicht (
3 ) 2 ≤ d1 ≤ 4 nm beträgt. - Verfahren zum Herstellen einer integrierten Halbleiterschaltung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass die Dicke d2 der zweiten Dielektrikumschicht (
4 ) 9 ≤ d2 ≤ 14 nm beträgt. - Verfahren zum Herstellen einer integrierten Halbleiterschaltung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass die Dicke d3 der dritten Dielektrikumschicht (
6 ) 0 < d3 ≤ 5 nm beträgt.
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2002
- 2002-11-21 DE DE2002154473 patent/DE10254473B4/de not_active Expired - Fee Related
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