DE10254473B4 - Verfahren zum Herstellen einer integrierten Halbleiterschaltung - Google Patents

Verfahren zum Herstellen einer integrierten Halbleiterschaltung Download PDF

Info

Publication number
DE10254473B4
DE10254473B4 DE2002154473 DE10254473A DE10254473B4 DE 10254473 B4 DE10254473 B4 DE 10254473B4 DE 2002154473 DE2002154473 DE 2002154473 DE 10254473 A DE10254473 A DE 10254473A DE 10254473 B4 DE10254473 B4 DE 10254473B4
Authority
DE
Germany
Prior art keywords
dielectric layer
active zone
producing
dielectric
over
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE2002154473
Other languages
English (en)
Other versions
DE10254473A1 (de
Inventor
Steffen Rothenhäußer
Knut Stahrenberg
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE2002154473 priority Critical patent/DE10254473B4/de
Publication of DE10254473A1 publication Critical patent/DE10254473A1/de
Application granted granted Critical
Publication of DE10254473B4 publication Critical patent/DE10254473B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Verfahren zum Herstellen einer integrierten Halbleiterschaltung bestehend aus mindestens zwei Feldeffekttransistoren und einem Metall-Isolator-Halbleiter-Kondensator (MISCAP), wobei in zumindest einer ersten aktiven Zone (1a, 1b) ein Hochvolt-Feldeffekttransistor und in zumindest einer zweiten aktiven Zone (1a', 1b') ein Standard-Feldeffekt-Transistor gebildet wird, mit folgenden Schritten:
a) Bereitstellen eines Halbleitersubstrates
b) Einbringen von der ersten aktiven Zone (1a, 1b) und der zweiten aktiven Zone (1a' 1b') in das Halbleitersubstrat,
c) Aufbringen einer ersten Dielektrikumschicht (3) über die erste aktive Zone (1a, 1b) und über die zweite aktive Zone (1a', 1b'),
d) Aufbringen einer zweiten Dielektrikumschicht (4) auf die erste Dielektrikumschicht (3), wobei diese Schichtenfolge als Dielektrikum des Kondensators und als Gate-Dielektrikum des Hochvolt-Feldeffekttransistors genutzt wird,
e) Entfernen der zweiten Dielektrikumschicht (4) über der zweiten aktiven Zone (1a', 1b'),
f) Aufbringen einer dritten Dielektrikumschicht (6) über der zweiten aktiven Zone (1a', 1b'),
g) Herstellen einer Gate-Elektrode (7')...

Description

  • Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen einer integrierten Halbleiterschaltung bestehend aus mindestens zwei Feldeffekttransistoren und einem Metall-Isolator-Halbleiter-Kondensator.
  • Mit zunehmender Integrationsdichte in integrierten Schaltungen werden auch die Strukturen der integrierten elektronischen Bauelemente verkleinert. Durch diese Strukturverkleinerungen ändern sich aber die Eigenschaften der integrierten Bauelemente. So wird in einem MOS-Transistor durch die Reduzierung der Gate-Dielektrikumsdicke die Spannungsfestigkeit herabgesetzt. Ist der Einsatz von höheren Spannungen an MOS-Transistor vorgesehen, muss ein dickeres Gate-Dielektrikum erzeugt werden.
  • Sollen MOS-Transistoren mit unterschiedlichen Gate-Dielektrikumsdicken erzeugt werden, muss der Herstellungsprozess dementsprechend modifiziert werden. Beispiele hierzu sind aus der US 5,989,962 , US 6,043,128 und WO 01/33628A1 bekannt. Darin wird ein Verfahren zum Herstellen einer integrierten Halbleiterschaltung bestehend aus mindestens zwei Feldeffekttransistoren mit unterschiedlichen Dielektrikumsdicken beschrieben, in dem ein Halbleitersubstrat bereitgestellt wird, eine erste Dielektrikumsschicht auf das Halbleitersubstrat aufgebracht wird, eine zweite Dielektrikumsschicht auf die erste Dielektrikumsschicht aufgebracht wird, die zweite Dielektrikumsschicht teilweise wieder entfernt wird und eine dritte Dielektrikumsschicht aufgebracht wird. Anschließend werden die Feldeffekttransistoren fertig prozessiert.
  • Die zunehmende Komplexität von integrierten Schaltungen erfordern aber auch Herstellungsprozesse, die die Integration von unterschiedlichen elektronischen Bauelemente mit möglichst einfachen Schritten erlauben.
  • Aus US 2001/0015449 A1 ist bekannt, einen Feldeffekttransistor und Kondensatoren mit der gleichen Dielektrikumsschicht zu bilden.
  • Als weiteres Beispiel sei hier auch auf die BiCMOS (englisch: Bipolar-Complementary-MOS-Fieldeffect)-Prozesstechnik verwiesen.
  • Bei der BiCMOS-Prozesstechnik werden auf dem gleichen Chip Bipolartransistoren und CMOS-Transistoren hergestellt. Dabei versucht man soweit wie möglich Prozessschritte für beide Bauelementtypen gemeinsam zu verwenden, um die Komplexität der Prozessfolge nicht übermäßig ansteigen zu lassen.
  • Nachteil der bisherigen Herstellungsverfahren zur Integration von MOS-Transistoren mit unterschiedlichen Gate-Dielektrikumsdicken in integrierte Schaltungen sind die dafür zusätzlich erforderlichen Prozessschritte.
    •
  • Aufgabe der vorliegenden Erfindung ist es daher ein vereinfachtes Verfahren zum Herstellen von unterschiedlichen integrierten Halbleiterbauelementen bereitzustellen.
  • Diese Aufgabe wird erfindungsgemäß durch ein Verfahren zum Herstellen einer integrierten Halbleiterschaltung bestehend aus mindestens zwei Feldeffekttransistoren und einem Metall-Isolator-Halbleiter-Kondensator (MISCAP), wobei in zumindest einer ersten aktiven Zone ein Hochvolt-Feldeffekttransistor und in zumindest einer zweiten aktiven Zone ein Standard-Feldeffekttransistor gebildet wird, mit folgenden Schritten gelöst:
    • a) Bereitstellen eines Halbleitersubstrates,
    • b) Einbringen von der ersten aktiven Zone und der zweiten aktiven Zone in das Halbleitersubstrat,
    • c) Aufbringen einer ersten Dielektrikumschicht über die erste aktive Zone und über die zweite aktive Zone,
    • d) Aufbringen einer zweiten Dielektrikumschicht auf die erste Dielektrikumschicht, wobei diese Schichtenfolge als Dielektrikum des Kondensators und als Gate-Dielektrikum des Hochvolt-Feldeffekttransistors genutzt wird,
    • e) Entfernen der zweiten Dielektrikumschicht über der zweiten aktiven Zone,
    • f) Aufbringen einer dritten Dielektrikumschicht über der zweiten aktiven Zone,
    • g) Herstellen einer Gate-Elektrode über der ersten aktiven Zone und über der zweiten aktiven Zone und
    • h) Einbringen eines Source- und eines Drain-Bereichs in die erste aktive Zone und in die zweite aktive Zone.
  • Die nach diesem Verfahren hergestellten Feldeffekttransistoren haben unterschiedliche physikalische Eigenschaften. Über der ersten aktiven Zone bleibt die zweite Dielektrikumschicht bestehen. Eine erste aktive Zone ist somit Bestandteil eines Hochvolt-Feldeffekttransistors. Über der zweiten aktiven Zone ist die zweite Dielektrikumschicht entfernt. Eine zweite aktive Zone ist Bestandteil eines Standard-Feldeffekttransistors.
  • Alternativ wird die Aufgabe auch durch ein Verfahren zum Herstellen einer integrierten Halbleiterschaltung bestehend aus mindestens zwei Feldeffekttransistoren und einem Metall-Isolator-Halbleiter-Kondensator (MISCAP), wobei in zumindest einer ersten aktiven Zone (1a, 1b) ein Hochvolt-Feldeffekttransistor und in zumindest einer zweiten aktiven Zone (1a', 1b') ein Standard-Feldeffekt-Transistor gebildet wird, mit folgenden Schritten gelöst:
    • a) Bereitstellen eines Halbleitersubstrats,
    • b) Aufbringen einer ersten Dielektrikumschicht auf zumindest einen Teil des Halbleitersubstrats,
    • c) Aufbringen einer zweiten Dielektrikumschicht auf die erste Dielektrikumschicht, wobei diese Schichtenfolge als Die lektrikum des Kondensators und als Gate-Dielektrikum des Hochvolt-Feldeffekttransistors genutzt wird,
    • d) Entfernen eines Teils der zweiten Dielektrikumschicht,
    • e) Einbringen von zumindest einer ersten aktiven Zone und zumindest einer zweiten aktiven Zone in das Halbleitersubstrat, wobei die erste aktive Zone in den Bereich des Halbleitersubstrates eingebracht wird, über dem die zweite Dielektrikumschicht erhalten ist und die zweite aktive Zone in den Bereich des Halbleitersubstrates eingebracht wird, über dem die zweite Dielektrikumschicht entfernt ist,
    • f) Aufbringen einer dritten Dielektrikumschicht über der zweiten aktiven Zone,
    • g) Herstellen einer Gate-Elektrode über der ersten aktiven Zone und über der zweiten aktiven Zone und
    • h) Einbringen eines Source- und eines Drain-Bereichs in die erste aktive Zone und in die zweite aktive Zone.
  • Vorteil dieses alternativen Herstellungsverfahren ist ein dickeres Streumedium durch die erste und zweite Dielektrikumschicht zur Einbringung der ersten aktiven Zone. Durch das so entstehende retrograde Dotierprofil kann die Einsatzspannung der MOS-Transistoren erhöht werden.
  • Eine vorteilhafte Weiterbildung des erfindungsgemäßen Verfahrens sieht vor, dass vor dem Aufbringen der dritten Dielektrikumschicht die erste Dielektrikumschicht über der zweiten aktiven Zone entfernt wird. Dadurch werden die in der ersten Dielektrikumschicht beinhalteten Defekte entfernt, was zu zuverlässigeren Standard-Feldeffekttransistoren führt.
  • Bevorzugterweise werden die Verfahrensschritte des erfindungsgemäßen Verfahrens in einem BiCMOS-Prozess integriert. Dadurch wird das in einem solchen BiCMOS-Prozess verwendete Kondensatordielektrikum (MISCAP-Dielektrikum) mit geringem zusätzlichen Prozessaufwand und ohne zusätzliche Photolithographie, integriert in einen bestehenden Gesamtprozess als Gate-Dielektrikum für einen Hochvolttransistor genutzt.
  • Typischerweise wird als erste Dielektrikumschicht eine Siliziumoxidschicht und als zweite Dielektrikumschicht eine Siliziumnitridschicht aufgebracht. Diese Schichtenfolge wird in einem BiCMOS-Prozess als Kondensatordielektrikum verwendet. Somit kann auf zusätzliche Prozessschritte zur Herstellung des Gate-Dielektrikums für einen Hochvolttransistor verzichtet werden.
  • Eine weitere vorteilhafte Ausgestaltung des erfindungsgemäßen Verfahrens sieht vor, dass als dritte Dielektrikumschicht eine Siliziumoxidschicht aufgebracht wird. Somit entsteht ein geeignetes Gate-Dielektrikum für einen Standardtransistor.
  • Bevorzugt ist die Dicke d3 der dritten Dielektrikumschicht dünner als die Dicke d2 der zweiten Dielektrikumschicht. Dadurch werden Hochvolttransistoren und Standardtransistoren durch unterschiedliche Gate-Dielektrikumsdicken definiert.
  • Typischerweise beträgt die Dicke d1 der ersten Dielektrikumschicht 2 bis 4 nm, und die Dicke d2 der zweiten Dielektrikumschicht 9 bis 14 nm. Dadurch werden die gewünschten physikalischen Eigenschaften des Hochvolt-Feldeffekttransistors eingestellt.
  • Die Dicke d3 der dritten Dielektrikumschicht beträgt typischerweise 0 bis 5 nm. Somit werden die gewünschten physikalischen Eigenschaften des Standard-Feldeffekttransistors eingestellt.
  • Die Erfindung wird nachfolgend anhand der 1 bis 13 näher erläutert. Es zeigen:
  • 1 bis 13: Schematische Teil-Querschnittsansichten zur Darstellung von Prozessschritten gemäß eines bevorzugten Ausführungsbeispiel des erfindungsgemäßen Verfahrens.
  • 1 zeigt eine Halbleiterstruktur nach dem Einbringen von ersten aktiven Zonen 1a, 1b, für Hochvolttransistoren und zweiten aktiven Zonen 1a', 1b' für Standardtransistoren in ein Halbleitersubstrat. Die ersten und zweiten aktiven Zonen sind implantierte n-Wannen 1a, 1a' bzw. p-Wannen 1b, 1b'. Die ersten und zweiten aktiven Zonen 1a, 1b, 1a', 1b' sind nahe der Oberfläche 20 jeweils durch Grabenisolationen 2 getrennt (Shallow Trench-Isolation: STI).
  • 2 zeigt die Struktur von 1 nach dem Aufbringen einer ganzflächigen ersten Dielektrikumschicht 3 auf der Oberfläche 20 über den ersten und zweiten aktiven Zonen 1a, 1b, 1a', 1b' und nach dem Aufbringen einer ganzflächigen zweiten Dielektrikumschicht 4 auf der ersten Dielektrikumschicht 3. Die erste Dielektrikumschicht 3 besteht aus SiO2 und wird nach dem Entfernen einer ca. 7,2 nm dicken Streuoxidschicht von der Oberfläche 20 mit einer Dicke d1 = 3,7 nm thermisch auf der Oberfläche 20 aufgewachsen. Die zweite Dielektrikumschicht 4 besteht aus Si3N4 und wird mit einer Dicke d2 = 10 bis 12 nm aufgewachsen. Der Schichtstapel aus erster und zweiter Dielektrikumsschicht 3, 4 wird außerdem als Kondensatordielektrikum eines nicht dargestellten Metall-Isolator-Halbleiter-Kondensators (MISCAP) verwendet.
  • In 3 ist die Struktur von 2 nach dem Erzeugen einer Maske 5 zum Ätzen der zweiten Dielektrikumschicht 4 dargestellt. Typischerweise wird die Maske aus TEOS-Material (TEOS = Tetra-Ethyl-Ortho-Silikat) mit einer Dicke von 30 nm auf der zweiten Dielektrikumschicht 4 abgeschieden und daraufhin mittels bekannter Lithographietechnik, wie beispielsweise Photolithographie, und bekannter Ätzverfahren, wie beispielsweise einem Plasmaätzen, zu der Maske 5 strukturiert. Wie es in 3 zu erkennen ist, erstreckt sich die Maske 5 über die ersten aktiven Zonen 1a, 1b und endet am Übergang zur zweiten aktiven Zone 1a'. In den nachfolgenden Schritten wird die erste und zweite Dielektrikumschicht 3 und 4 so strukturiert, dass die Oberfläche 20 über den zweiten aktiven Zonen 1a' und 1b' wieder offengelegt wird.
  • 4 zeigt die Struktur aus 3 nach dem Entfernen der zweiten Dielektrikumschicht 4 über den zweiten aktiven Zonen 1a', 1b'. Das Entfernen der zweiten Dielektrikumschicht 4, die in diesem bevorzugten Ausführungsform aus Si3N4 besteht, erfolgt über eine nasschemische Nitridätzung. Die Maske 5 bedeckt dabei die Bereiche, die durch den Ätzschritt nicht entfernt werden sollen.
  • In einem weiteren Prozessschritt wird noch die erste Dielektrikumschicht 3 über den zweiten aktiven Zonen 1a', 1b' entfernt. In der Ausführungsform, bei der die erste Dielektrikumschicht 3 aus SiO2 besteht, erfolgt die Entfernung über einen Reinigungsschritt mit Oxidabtrag. Zusätzlich wird in diesem Prozessschritt auch die Maske 5 entfernt. Somit wird die Oberfläche 20 über den zweiten aktiven Zonen 1a' und 1b' offengelegt, während über den ersten aktiven Zonen 1a und 1b die erste Dielektrikumschicht 3 und die zweite Dielektrikumschicht 4 die Oberfläche 20 weiterhin bedecken.
  • In 5 ist die Struktur aus 4 nach dem Entfernen der ersten Dielektrikumschicht 3 über den zweiten aktiven Zonen 1a' und 1b' und nach dem Entfernen der Maske 5 dargestellt. Zusätzlich ist in 5 eine auf der offengelegten Oberfläche 20 über den zweiten aktiven Zonen 1a' und 1b' aufgebrachte dritte Dielektrikumschicht 6 gezeigt. Die dritte Dielektrikumschicht 6 ist in diesem Ausführungsbeispiel eine SiO2-Schicht mit einer Dicke d3 = 4,5 nm, die durch thermische Oxidation auf die Oberfläche 20 aufgebracht wird. Diese Oxidschicht dient als Gate-Oxid.
  • 6 zeigt die Struktur aus 5, nach dem ganzflächig über die zweite Dielektrikumschicht 4 und über die dritte Dielektrikumschicht 6 eine leitfähige Schicht 7 aufgebracht ist und auf der leitfähigen Schicht 7 eine Maskenschicht 8 abgeschieden ist. Als leitfähige Schicht 7 wird in diesem Ausführungsbeispiel eine 250 nm dicke Polysiliziumschicht mit Hilfe eines LPCVD (Low Pressure Chemical Vapor Deposition)-Prozess aufgebracht. Die darauf abgeschiedene Maskenschicht 8 ist eine 55 nm dicke TEOS-Schicht, die ebenfalls mit einem LPCVD hergestellt wird.
  • In nachfolgenden Prozessschritten wird die Maskenschicht 8 strukturiert um eine Maske 8' zum Ätzen der leitfähigen Schicht 7 zu erzeugen. Die Strukturierung der Maskenschicht 8 erfolgt im Falle des vorzugsweise verwendeten TEOS-Material als Maskenschicht 8 mittels bekannter Lithographietechnik, wie beispielsweise Photolithographie und bekannter Ätzverfahren, wie beispielsweise einem Plasmaätzen.
  • In 7 ist die Struktur aus 6 nach dem Strukturieren der leitfähigen Schicht 7 und einem Oxiddip dargestellt. Die verbleibenden Säulen der leitfähigen Schicht 7 nach der Strukturierung befinden sich jeweils zentral über den ersten und zweiten aktiven Zonen 1a, 1b, 1a', 1b' und dienen als Gate-Elektrode 7'. Die Strukturierung der leitfähigen Schicht 7 erfolgt unter Verwendung der Maske 8' über geeignete bekannte Ätzverfahren, wie beispielsweise durch Plasmaätzen.
  • 8 zeigt die Struktur aus 7 nach dem Aufbringen einer Postoxidschicht 9. Diese Postoxidschicht 9 besteht aus SiO2 und wird ca. 10 nm dick auf der dritten Dielektrikumschicht 6 und an den Seiten der Gate-Elektroden 7' durch thermische Oxidation aufgewachsen.
  • 9 stellt die Struktur aus 8 nach der Einbringung der p-LDD (Lightly Doped Drain) 10, 10' und der n-LDD 11, 11' in die ersten und zweiten aktiven Zonen 1a, 1b, 1a', 1b' dar. Die Einbringung erfolgt durch Implantation. Die p-LDD 10 und n-LDD 11 werden aufgrund der dicken Dielektrikumschichten 3, 4 nicht so tief in die ersten aktiven Zonen 1a und 1b implantiert als die durch die dünnere dritte Dielektrikumschicht 6 hindurch in die zweiten aktiven Zonen 1a' und 1b' implantierten p-LDD 10' und n-LDD 11'.
  • In 10 ist die Struktur aus 9 nach dem Anbringen von Spacern 12 an die oxidierten Seiten der Gate-Elektroden 7' und nach Entfernen eines Teils der dritten Dielektrikumschicht 6 gezeigt. Die Spacer 12 werden aus TEOS-Material hergestellt. Die dritte Dielektrikumschicht 6 wird an den Stellen entfernt, die nicht von den Gate-Elektroden 7', der Postoxidschicht 9 oder den Spacern 12 bedeckt sind. Dadurch wird ein Teil der Oberfläche 20 über den zweiten aktiven Zonen 1a' und 1b' offengelegt.
  • Aus 11 ist die Struktur aus 10 nach der Abscheidung einer Streuoxidschicht 13 über die gesamte Oberfläche der Anordnung und nach der Einbringung von n+-Gebieten 14, 14' in die erste aktive Zone 1b und in die zweite aktive Zone 1b' ersichtlich. Die Streuoxidschicht 13 besteht aus TEOS-Material und wird ca. 12 nm dick abgeschieden. Die n+-Gebiete 14, 14' werden in einen Teil der n-LDD 11 und 11' implantiert und bilden zusammen mit der n-LDD einen Source- und einen Drain-Bereich.
  • 12 zeigt die Struktur aus 11 nach der Einbringung von p+-Gebieten 15, 15' in die erste aktive Zone 1a und in die zweite aktive Zone 1a'. Die p+-Gebiete 15, 15' werden in einen Teil der p-LDD 10 und 10' implantiert und bilden zusammen mit der p-LDD einen Source- und Drain-Bereich.
  • 13 zeigt die Struktur aus 12 nach dem vollständigen Entfernen der Streuoxidschicht 13 und nach dem teilweisen Entfernen der ersten und zweiten Dielektrikumschicht 3 und 4. Das Entfernen der Streuoxidschicht 13 erfolgt über einen Ätzprozess. Die erste und zweite Dielektrikumschicht 3 und 4 wird an all denen Stellen entfernt, die nicht von einer Gate-Elektrode 7', einer Postoxidschicht 9 oder einem Spacer 12 bedeckt sind. Die Entfernung erfolgt über einen leicht angepassten Ätzvorgang, der für die Entfernung einer Plasmanitridschicht verwendet wird.
  • Die vorstehend beschriebenen Prozessschritte eines bevorzugten Ausführungsbeispiel des erfindungsgemäßen Verfahrens sind Teil einer 0,25 μm BiCMOS-Technologie, wobei darauf hingewiesen wird, dass das erfindungsgemäße Herstellungsverfahren nicht nur auf diese Technologie beschränkt ist.
    •
    • 1a, b
    erste aktive Zone
    1a', b'
    zweite aktive Zone
    2
    Grabenisolation
    3
    erste Dielektrikumschicht
    4
    zweite Dielektrikumschicht
    5
    Maske
    6
    dritte Dielektrikumschicht
    7
    leitfähige Schicht
    7'
    Gate-Elektrode
    8
    Maskenschicht
    8'
    Maske
    9
    Postoxidschicht
    10
    P-LDD
    10'
    P-LDD
    11
    n-LDD
    11'
    n-LDD
    12
    Spacer
    13
    Streuoxidschicht
    14
    n+-Gebiet
    14'
    n+-Gebiet
    15
    p+-Gebiet
    15'
    p+-Gebiet
    20
    Oberfläche
    d1
    Dicke der ersten Dielektrikumschicht
    d2
    Dicke der zweiten Dielektrikumschicht
    d3
    Dicke der dritten Dielektrikumschicht

Claims (10)

  1. Verfahren zum Herstellen einer integrierten Halbleiterschaltung bestehend aus mindestens zwei Feldeffekttransistoren und einem Metall-Isolator-Halbleiter-Kondensator (MISCAP), wobei in zumindest einer ersten aktiven Zone (1a, 1b) ein Hochvolt-Feldeffekttransistor und in zumindest einer zweiten aktiven Zone (1a', 1b') ein Standard-Feldeffekt-Transistor gebildet wird, mit folgenden Schritten: a) Bereitstellen eines Halbleitersubstrates b) Einbringen von der ersten aktiven Zone (1a, 1b) und der zweiten aktiven Zone (1a' 1b') in das Halbleitersubstrat, c) Aufbringen einer ersten Dielektrikumschicht (3) über die erste aktive Zone (1a, 1b) und über die zweite aktive Zone (1a', 1b'), d) Aufbringen einer zweiten Dielektrikumschicht (4) auf die erste Dielektrikumschicht (3), wobei diese Schichtenfolge als Dielektrikum des Kondensators und als Gate-Dielektrikum des Hochvolt-Feldeffekttransistors genutzt wird, e) Entfernen der zweiten Dielektrikumschicht (4) über der zweiten aktiven Zone (1a', 1b'), f) Aufbringen einer dritten Dielektrikumschicht (6) über der zweiten aktiven Zone (1a', 1b'), g) Herstellen einer Gate-Elektrode (7') über der ersten aktiven Zone (1a, 1b) und über der zweiten aktiven Zone (1a', 1b') und h) Einbringen eines Source- und eines Drain-Bereichs in die erste aktive Zone (1a, 1b) und in die zweite aktive Zone (1a', 1b').
  2. Verfahren zum Herstellen einer integrierten Halbleiterschaltung bestehend aus mindestens zwei Feldeffekttransistoren mit unterschiedlichen Gate-Dielektrikumsdicken und einem Metall-Isolator-Halbleiter-Kondensator (MISCAP), wobei in zumindest einer ersten aktiven Zone (1a, 1b) ein Hochvolt-Feldeffekttransistor und in zumindest einer zweiten aktiven Zone (1a', 1b') ein Standard-Feldeffekt-Transistor gebildet wird, mit folgenden Schritten: a) Bereitstellen eines Halbleitersubstrates, b) Aufbringen einer ersten Dielektrikumschicht (3) auf zumindest einem Teil des Halbleitersubstrates, c) Aufbringen einer zweiten Dielektrikumschicht (4) auf die erste Dielektrikumschicht (3), wobei diese Schichtenfolge als Dielektrikum des Kondensators und als Gate-Dielektrikum des Hochvolt-Feldeffekttransistors genutzt wird, d) Entfernen eines Teils der zweiten Dielektrikumschicht (4), e) Einbringen von zumindest einer ersten aktiven Zone (1a, 1b) und zumindest einer zweiten aktiven Zone (1a', 1b') in das Halbleitersubstrat, wobei die erste aktive Zone (1a, 1b) in den Bereich des Halbleitersubstrates eingebracht wird, über dem die zweite Dielektrikumschicht (4) erhalten ist und die zweite aktive Zone (1a', 1b') in den Bereich des Halbleitersubstrates eingebracht wird, über dem die zweite Dielektrikumschicht (4) entfernt ist. f) Aufbringen einer dritten Dielektrikumschicht (6) über der zweiten aktiven Zone (1a', 1b'), g) Herstellen einer Gate-Elektrode (7') über der ersten aktiven Zone (1a, 1b) und über der zweiten aktiven Zone (1a', 1b'), und h) Einbringen eines Source- und eines Drain-Bereichs in die erste aktive Zone (1a, 1b) und in die zweite aktive Zone (1a', 1b').
  3. Verfahren zum Herstellen einer integrierten Halbleiterschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass vor dem Aufbringen der dritten Dielektrikumschicht (6) die erste Dielektrikumschicht (3) über der zweiten aktiven Zone entfernt wird.
  4. Verfahren zum Herstellen einer integrierten Halbleiterschaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass als erste Dielektrikumschicht (3) eine Siliziumoxid-Schicht aufgebracht wird.
  5. Verfahren zum Herstellen einer integrierten Halbleiterschaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass als zweite Dielektrikumschicht (4) eine Siliziumnitridschicht aufgebracht wird.
  6. Verfahren zum Herstellen einer integrierten Halbleiterschaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass als dritte Dielektrikumschicht (6) eine Siliziumoxid-Schicht aufgebracht wird.
  7. Verfahren zum Herstellen einer integrierten Halbleiterschaltung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Dicke d3 der dritten Dielektrikumschicht (6) dünner ist als die Dicke d2 der zweiten Dielektrikumschicht (4).
  8. Verfahren zum Herstellen einer integrierten Halbleiterschaltung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die Dicke d1 der ersten Dielektrikumschicht (3) 2 ≤ d1 ≤ 4 nm beträgt.
  9. Verfahren zum Herstellen einer integrierten Halbleiterschaltung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass die Dicke d2 der zweiten Dielektrikumschicht (4) 9 ≤ d2 ≤ 14 nm beträgt.
  10. Verfahren zum Herstellen einer integrierten Halbleiterschaltung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass die Dicke d3 der dritten Dielektrikumschicht (6) 0 < d3 ≤ 5 nm beträgt.
DE2002154473 2002-11-21 2002-11-21 Verfahren zum Herstellen einer integrierten Halbleiterschaltung Expired - Fee Related DE10254473B4 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE2002154473 DE10254473B4 (de) 2002-11-21 2002-11-21 Verfahren zum Herstellen einer integrierten Halbleiterschaltung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE2002154473 DE10254473B4 (de) 2002-11-21 2002-11-21 Verfahren zum Herstellen einer integrierten Halbleiterschaltung

Publications (2)

Publication Number Publication Date
DE10254473A1 DE10254473A1 (de) 2004-06-09
DE10254473B4 true DE10254473B4 (de) 2006-11-30

Family

ID=32308645

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2002154473 Expired - Fee Related DE10254473B4 (de) 2002-11-21 2002-11-21 Verfahren zum Herstellen einer integrierten Halbleiterschaltung

Country Status (1)

Country Link
DE (1) DE10254473B4 (de)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4684971A (en) * 1981-03-13 1987-08-04 American Telephone And Telegraph Company, At&T Bell Laboratories Ion implanted CMOS devices
US5989962A (en) * 1997-09-26 1999-11-23 Texas Instruments Incorporated Semiconductor device having dual gate and method of formation
US6043128A (en) * 1997-02-07 2000-03-28 Yamaha Corporation Semiconductor device handling multi-level voltages
WO2001033628A1 (en) * 1999-11-02 2001-05-10 Koninklijke Philips Electronics N.V. A method of forming dual gate oxide layers of varying thickness on a single substrate
US20010015449A1 (en) * 1998-11-05 2001-08-23 Vantis Corporation Semiconductor - oxide - semiconductor capacitor formed in intergtated circuit
US6303417B1 (en) * 1998-01-16 2001-10-16 Tsmc-Acer Semiconductor Manufacturing Corp. Method of forming self-aligned planarization twin-well by using fewer mask counts for CMOS transistors

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4684971A (en) * 1981-03-13 1987-08-04 American Telephone And Telegraph Company, At&T Bell Laboratories Ion implanted CMOS devices
US6043128A (en) * 1997-02-07 2000-03-28 Yamaha Corporation Semiconductor device handling multi-level voltages
US5989962A (en) * 1997-09-26 1999-11-23 Texas Instruments Incorporated Semiconductor device having dual gate and method of formation
US6303417B1 (en) * 1998-01-16 2001-10-16 Tsmc-Acer Semiconductor Manufacturing Corp. Method of forming self-aligned planarization twin-well by using fewer mask counts for CMOS transistors
US20010015449A1 (en) * 1998-11-05 2001-08-23 Vantis Corporation Semiconductor - oxide - semiconductor capacitor formed in intergtated circuit
WO2001033628A1 (en) * 1999-11-02 2001-05-10 Koninklijke Philips Electronics N.V. A method of forming dual gate oxide layers of varying thickness on a single substrate

Also Published As

Publication number Publication date
DE10254473A1 (de) 2004-06-09

Similar Documents

Publication Publication Date Title
DE69617849T2 (de) Halbleiter-Kondensator und Verfahren zu seiner Herstellung
DE4235534C2 (de) Verfahren zum Isolieren von Feldeffekttransistoren
DE3012363C2 (de) Verfahren zur Bildung der Kanalbereiche und der Wannen von Halbleiterbauelementen
DE4332074C2 (de) Halbleiterspeichereinrichtung und Verfahren zu ihrer Herstellung
DE60211396T2 (de) Verfahren zur Herstellung von einem Gatter-Dielektrikum mit veränderlicher Dielektrizitätskonstante
DE10141916A1 (de) MOS-Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE19642538A1 (de) Halbleitereinrichtung und Herstellungsverfahren derselben
DE19541496B4 (de) Verfahren zur Herstellung der Gateelektrode einer CMOS-Einrichtung
DE4413815A1 (de) Herstellungsverfahren für eine Halbleitervorrichtung
DE10302631A1 (de) Halbleitervorrichtung mit verbesserter Zuverlässigkeit eines auf der Hauptoberfläche eines Substrats gebildeten isolierenden Films
DE102006029229A1 (de) Herstellungsverfahren für eine integrierte Halbleiterstruktur und entsprechende integrierte Halbleiterstruktur
DE10240423A1 (de) Halbleiterelement mit einem Feldeffekttransistor und einem passiven Kondensator mit reduziertem Leckstrom und einer verbesserten Kapazität pro Einheitsfläche
DE10107012A1 (de) Verfahren zur Herstellung eines Polysilicium-Kondensators unter Verwendung von FET- und bipolaren Basis-Polysiliciumschichten
DE4447149B4 (de) Vollständig eingeebneter Feldeffekttransistor und Verfahren an dessen Herstellung
DE102009058844B4 (de) Sperrschicht-Feldeffekttransistor und Herstellungsverfahren
DE19835891B4 (de) Verfahren zur Herstellung eines Transistors
DE10052208C2 (de) Verfahren zur Herstellung eines Feldeffekttransistors mittels einer Justiertechnologie auf der Grundlage von Seitenwandabstandselementen
DE10246682A1 (de) Halbleiter-Vorrichtung
DE10233195A1 (de) Halbleitervorrichtung mit Grabenisolierung und Verfahren zu deren Herstellung
DE3842749A1 (de) Verfahren zum herstellen einer integrierten schaltung
DE102011090165B4 (de) Erhöhte Integrität von Metallgatestapeln mit großem ε durch Bewahren eines Lackmaterials über Endbereichen von Gateelektrodenstrukturen
DE10111722A1 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE19802056A1 (de) Isolierschicht-Feldeffekttransistoren mit unterschiedlichen Gate-Kapazitäten
DE10254473B4 (de) Verfahren zum Herstellen einer integrierten Halbleiterschaltung
DE10242145B4 (de) Halbleiterbauelement mit lokaler Zwischenverbindungsschicht und Herstellungsverfahren

Legal Events

Date Code Title Description
ON Later submitted papers
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee