DE10111722A1 - Halbleitervorrichtung und Verfahren zu deren Herstellung - Google Patents

Halbleitervorrichtung und Verfahren zu deren Herstellung

Info

Publication number
DE10111722A1
DE10111722A1 DE10111722A DE10111722A DE10111722A1 DE 10111722 A1 DE10111722 A1 DE 10111722A1 DE 10111722 A DE10111722 A DE 10111722A DE 10111722 A DE10111722 A DE 10111722A DE 10111722 A1 DE10111722 A1 DE 10111722A1
Authority
DE
Germany
Prior art keywords
source
region
gate electrode
drain
dielectric film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE10111722A
Other languages
English (en)
Inventor
Yuuichi Hirano
Shigenobu Maeda
Shigeto Maegawa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE10111722A1 publication Critical patent/DE10111722A1/de
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7836—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a significant overlap between the lightly doped extension and the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

Es wird eine Halbleitervorrichtung und deren Herstellungsverfahren erhalten, wobei eine Erhöhung der parasitären Kapazität, die während der Reduzierung des Bereichs der Source/Drain-Regionen zwischen den Kontaktanschlüssen der Source/Drain-Regionen und einer Gateelektrode erzeugt wird, unterdrückt wird. Eine Kanalregion wird unter einer Gateelektrode (1) gebildet. Ein Paar von Source/Drain-Regionen (2) wird gebildet, um die Kanalregion einzuzwängen. Die Source/Drain-Regionen (2) haben einen ersten Teil (3a) benachbart zur Kanalregion und einen zweiten Teil (3b), der gebildet ist, um in einer Kanalbreitenrichtung von dem ersten Teil (3a) vorzustehen, so daß in einer Draufsich ein Teil der äußeren Ränder der Source/Drain-Regionen (2) von der Gateelektrode (1) wegsteht. Kontaktanschlüsse (4) sind auf dem zweiten Teil (3b) gebildet, um die Source/Drain-Regionen (2) mit den Source/Drain-Verdrahtungen zu verbinden.

Description

Die Erfindung betrifft eine Struktur einer Halbleitervorrichtung und ein Verfahren zu deren Herstellung, und insbesondere eine Struktur eines MOSFET, die die Größe von Elementen reduzieren, die Betriebsgeschwindigkeit erhöhen und den elektrischen Leistungsverbrauch reduzieren kann, sowie ein Verfahren zu deren Herstellung.
Fig. 27 zeigt eine Draufsicht auf eine Struktur eines allgemein bekannten MOSFETs. Ein Kanalbereich (in Fig. 27 nicht gezeigt) ist unter einer Gateelektrode 101 gebildet, und ein Paar von Source/Drain-Regionen 102 ist gebildet, um den Kanalbereich sandwichartig einzuzwängen. Ferner sind Kontaktanschlüsse 103 gebildet, um die Source/Drain-Regionen 102 mit Source/Drain-Ver­ drahtungen (nicht gezeigt) zu verbinden.
Bei einem derartigen MOSFET tendiert man dazu, den Bereich der Source/Drain-Regionen 102 zu reduzieren, um so die Größe der Elemente zu reduzieren. Fig. 28 zeigt eine Draufsicht auf eine Struktur eines herkömmlichen MOSFETs mit reduziertem Bereich der Source/Drain-Regionen. Die Source/Drain-Regionen 104 sind an­ stelle der in Fig. 27 gezeigten Source/Drain-Regionen 102 ge­ bildet. Während die Breite der Source/Drain-Regionen bei dem in Fig. 27 gezeigten MOSFET in Kanallängsrichtung L102 ist, ist bei dem in Fig. 28 gezeigten MOSFET die Breite L104 (< L102), wodurch eine Reduktion des Bereichs der Source/Drain-Regionen erreicht wird.
Fig. 29 zeigt eine Querschnittsansicht, die eine Quer­ schnittsstruktur verdeutlicht, bezüglich der Position entlang der Schnittlinie X100, wie in Fig. 28 gezeigt. Ein SOI-Substrat 105 weist eine Mehrschichtstruktur auf, in der ein Silizium­ substrat 106, eine vergrabene Oxidschicht 107 (BOX) und eine Si­ liziumschicht 108 in dieser Reihenfolge geschichtet sind. Ein dielektrischer Elementisolationsfilm 109, z. B. ein STI (Shallow Trench Isolation) ist selektiv in einer oberen Oberfläche der Siliziumschicht 108 gebildet.
In einer Elementbildungsregion des SOI-Substrats 105, die durch den dielektrischen Elementisolationsfilm 109 definiert ist, sind Source/Drain-Regionen 104 in der oberen Oberfläche der Siliziumschicht 108 gebildet, die ein Paar bilden, um eine Körperregion 110 vom p-Typ (korrespondierend zur oben genannten Kanalregion) einzwängen. Die Source/Drain-Regionen 104 weisen eine n+-Typ Verunreinigungsdiffusionsregion 111 auf, die von der oberen Oberfläche der Siliziumschicht 108 aus die obere Oberfläche der BOX-Schicht 107 erreicht, und eine Silizidschicht 112, die gebildet wird, indem die obere Oberfläche der Siliziumschicht 108 in ein Silizid umgebildet wird.
Auf dem Körperbereich 110 ist eine Gatestruktur gebildet, die eine Mehrschichtstruktur aufweist, in der ein Gateoxidfilm 113 und eine Gateelektrode 101 in dieser Reihenfolge geschichtet sind. Eine Seitenwand 120 aus Siliziumoxid ist auf der seitlichen Oberfläche der Gatestruktur gebildet. Die Gateelektrode 101 weist eine auf dem Gateoxidfilm 113 gebildete Polysiliziumschicht 114 auf, sowie eine auf der Polysiliziumschicht 114 gebildete Silizidschicht 115.
Ferner ist ein dielektrischer Zwischenschichtfilm 118 aus Siliziumoxid gebildet, um die jeweils freigelegten Oberflächen der Silizidschichten 115, 112, die Seitenwand 120 und den dielektrischen Elementisolationsfilm 109 zu bedecken. Source/Drain-Verdrahtungen 119 aus Aluminium oder dergleichen sind auf dem dielektrischen Zwischenschichtfilm 118 gebildet. Ferner sind Kontaktanschlüsse 103 zur Verbindung der Source/Drain-Verdrahtungen 119 mit den Source/Drain-Regionen 104 selektiv in dem dielektrischen Zwischenschichtfilm 118 gebildet. Die Kontaktanschlüsse 103 weisen jeweils Kontaktlöcher 116 auf, die von der oberen Oberfläche des dielektrischen Zwischenfilms 118 aus gebildet sind, um die obere Oberfläche der Siliziumschicht 112 zu erreichen, und einen Leiteranschluß 117, der das Innere des Kontaktlochs 116 füllt.
Gemäß einem derartigen herkömmlichen MOSFET kann eine Größen­ reduktion der Elemente erreicht werden, indem der Bereich der Source/Drain-Regionen 104 reduziert wird. Ferner, in einem MOSFET, der anstelle eines SOI-Substrats ein herkömmliches Bulk- Substrat verwendet, indem der Bereich der Source/Drain-Regionen reduziert wird, ist der Verbindungsbereich zwischen den Source/Drain-Regionen unter dem Siliziumsubstrat reduziert, die voneinander verschiedene Leitfähigkeitstypen aufweisen, wodurch die Source/Drain-Kapazität reduziert wird.
Jedoch wird mit der Reduktion des Bereichs der Source/Drain-Re­ gionen 104 der Abstand zwischen den Kontaktanschlüssen 103 und der Gateelektrode 101 kleiner, so daß die parasitäre Kapazität, die zwischen den Zweien erzeugt wird, zunimmt, wodurch ein Problem dahingehend auftritt, daß die Zunahme der Betriebsgeschwindigkeit und die Reduzierung des elektrischen Leistungsverbrauchs behindert werden.
Aufgabe der Erfindung ist die Bereitstellung einer Halbleiter­ vorrichtung und eines Verfahrens zu deren Herstellung, wobei die Erhöhung der parasitären Kapazität, die zwischen den Kontaktan­ schlüssen der Source/Drain-Regionen und der Gateelektrode erzeugt wird, unterdrückt werden kann, während der Bereich der Source/Drain-Regionen reduziert werden kann.
Die Lösung der gestellten Aufgabe erfolgt durch eine Halbleiter­ vorrichtung gemäß den Ansprüchen 1, 12 und 13; sowie durch ein Verfahren zu deren Herstellung gemäß Anspruch 14.
Bevorzugte Ausführungsbeispiele sind in den Unteransprüchen an­ gegeben.
Gemäß Anspruch 1 kann der Abstand zwischen dem ersten Leiter und der Gateelektrode erhöht werden, verglichen mit einer Halb­ leitervorrichtung, bei der der erste Leiter mit dem ersten Teil der Drainregion verbunden ist. Somit kann die parasitäre Kapazität, die zwischen dem ersten Leiter und der Gateelektrode generiert wird, reduziert werden.
Darüber hinaus kann aufgrund des SOI-Substrats die Drainregion von der oberen Oberfläche der Halbleiterschicht ausgehend gebildet werden, um die obere Oberfläche der dielektrischen Schicht zu erreichen. Obwohl der Bereich der Drainregion durch den Bereich des gebildeten zweiten Teils vergrößert wird, kann die Drainkapazität, die die Vergrößerung des Bereichs begleitet, bis zu einem Minimum unterdrückt werden.
Gemäß Anspruch 3 kann der Abstand zwischen dem ersten Leiter und der Gateelektrode vergrößert werden, verglichen mit einer Halb­ leitervorrichtung, bei der der zweite Teil der Drainregion ge­ bildet ist, um in Richtung der Kanalbreite vorzustehen bzw. abzustehen. Folglich kann die parasitäre Kapazität, die zwischen den zweiten erzeugt wird, reduziert werden.
Gemäß Anspruch 4 kann der Abstand zwischen dem ersten Leiter und der Gateelektrode weiter vergrößert werden. Somit kann die zwischen diesen beiden erzeugte parasitäre Kapazität weiter re­ duziert werden.
Gemäß Anspruch 5 kann der Abstand zwischen dem zweiten Leiter und der Gateelektrode erhöht werden, verglichen mit einer Halb­ leitervorrichtung, bei der der zweite Leiter mit dem ersten Teil der Source-Region verbunden ist. Folglich kann die zwischen dem zweiten Leiter und der Gateelektrode erzeugte parasitäre Kapazität reduziert werden.
Gemäß Anspruch 7 kann der Abstand zwischen dem zweiten Leiter und der Gateelektrode vergrößert werden, verglichen mit einer Halbleitervorrichtung, bei der der zweite Teil der Source-Region gebildet ist, um in Richtung der Kanalbreite vorzustehen. Folg­ lich kann die parasitäre Kapazität, die zwischen dem zweiten Leitet und der Gateelektrode erzeugt wird, reduziert werden.
Gemäß Anspruch 8 kann der Abstand zwischen dem zweiten Leiter und der Gateelektrode weiter vergrößert werden. Folglich kann die zwischen diesen beiden erzeugte parasitäre Kapazität weiter reduziert werden.
Gemäß Anspruch 9 kann der Abstand zwischen dem zweiten Leiter und der Gateelektrode verringert werden, verglichen mit einer Halbleitervorrichtung gemäß irgendeinem der Ansprüche 5 bis 8. Folglich kann ein Anstieg des Source-Widerstandes, der durch die von der Gateelektrode entfernt liegende Anordnung des zweiten Leiters verursacht wird, vermieden werden, wodurch die Erzeugung eines Substratvorspannungseffekts, der mit der Erhöhung des Source-Widerstandes einhergeht, verhindert werden kann.
Gemäß Anspruch 10 kann die dielektrische Konstante der Seiten­ wand reduziert werden, indem die Seitenwand aus porösem Material gebildet wird. Folglich kann die parasitäre Kapazität, die zwischen dem ersten und zweiten Leiter der Gateelektrode erzeugt wird, reduziert wird, verglichen mit einer Halbleitervorrichtung mit einer Seitenwand aus einem nicht porösem Material.
Gemäß Anspruch 11 wird die dielektrische Konstante der Region zwischen der Gateelektrode und dem ersten und zweiten Leiter re­ duziert. Folglich kann die zwischen diesen beiden erzeugte parasitäre Kapazität reduziert werden.
Gemäß Anspruch 12 kann die dielektrische Konstante der Seiten­ wand reduziert werden, indem die Seitenwand mit einem porösem Material gebildet wird. Folglich kann die zwischen den Leitern und der Gateelektrode erzeugte parasitäre Kapazität reduziert werden, verglichen mit einer Halbleitervorrichtung mit einer Seitenwand aus einem nicht porösem Material.
Gemäß Anspruch 13 wird die dielektrische Konstante der Region zwischen der Gateelektrode und den Leitern reduziert. Folglich kann die zwischen diesen beiden erzeugte parasitäre Kapazität reduziert werden.
Gemäß Anspruch 14 wird die dielektrische Konstante der Region zwischen der Gateelektrode und den Leitern reduziert. Folglich kann die zwischen den beiden erzeugte parasitäre Kapazität reduziert werden.
Gemäß Anspruch 15 wird die dielektrische Konstante der Region zwischen der Gateelektrode und den Leitern weiter reduziert, indem die Seitenwand entfernt wird. Folglich kann die zwischen diesen beiden erzeugte parasitäre Kapazität weiter verringert werden.
Diese und andere Aufgaben, Merkmale und Vorteile der Erfindung werden im folgenden anhand von bevorzugten Ausführungsbeispielen unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. Es zeigen:
Fig. 1 eine Draufsicht auf eine Struktur eines MOSFETs gemäß einem ersten bevorzugten Ausführungsbeispiel;
Fig. 2A und 2B Querschnittsansichten, die die Quer­ schnittsstrukturen des MOSFETs gemäß dem ersten bevorzugten Ausführungsbeispiel verdeutlichen;
Fig. 3A, 3B bis 12A, 12B Querschnittsansichten, die ein Verfahren zur Herstellung des MOSFETs gemäß dem ersten bevorzugten Ausführungsbeispiel verdeutlichen, in der Reihenfolge aufeinanderfolgender Schritte;
Fig. 13 eine Draufsicht, die ein Beispiel verdeut­ licht, bei dem der MOSFET gemäß dem ersten be­ vorzugten Ausführungsbeispiel für einen CMOS angewendet wird;
Fig. 14 eine Draufsicht, die eine Struktur eines MOSFET gemäß einem zweiten bevorzugten Aus­ führungsbeispiel verdeutlicht;
Fig. 15 eine Draufsicht, die ein Beispiel ver­ deutlicht, bei dem der MOSFET gemäß dem zwei­ ten bevorzugten Ausführungsbeispiel für einen CMOS angewendet wird;
Fig. 16 eine Draufsicht auf eine Struktur eines MOSFETs gemäß einem dritten bevorzugten Ausführungsbeispiel;
Fig. 17 eine Querschnittsansicht, die eine Quer­ schnittsstruktur des MOSFETs gemäß einem dritten bevorzugten Ausführungsbeispiel verdeutlicht;
Fig. 18 eine Draufsicht, die eine Struktur eines MOSFETs gemäß einem vierten bevorzugten Aus­ führungsbeispiel verdeutlicht;
Fig. 19 eine Draufsicht, die eine Struktur eines MOSFETs gemäß einem fünften bevorzugten Aus­ führungsbeispiel verdeutlicht;
Fig. 20 eine Querschnittsansicht, die eine Struktur eines MOSFETs gemäß einem sechsten bevorzugten Ausführungsbeispiel verdeutlicht;
Fig. 21 bis 23 Querschnittsansichten, die in der Reihenfolge aufeinanderfolgender Schritte ein Verfahren zur Bildung einer Seitenwand verdeutlichen, in Bezug auf den MOSFET gemäß dem sechsten bevor­ zugten Ausführungsbeispiel;
Fig. 24 eine Querschnittsansicht, die eine Struktur eines MOSFETs gemäß einem siebenten bevorzugten Ausführungsbeispiel verdeutlicht;
Fig. 25 Querschnittsansichten, die ein Verfahren zur Bildung einer Öffnung verdeutlichen, in Bezug auf den MOSFET gemäß dem siebenten bevorzugten Ausführungsbeispiel;
Fig. 26 eine Querschnittsansicht, die die Struktur ei­ nes MOSFETs gemäß einem achten bevorzugten Ausführungsbeispiel verdeutlicht;
Fig. 27 eine Draufsicht, die eine Struktur eines all­ gemein bekannten MOSFETs verdeutlicht;
Fig. 28 eine Draufsicht auf eine Struktur eines her­ kömmlichen MOSFETs; und
Fig. 29 eine Querschnittsansicht, die eine Quer­ schnittsstruktur des herkömmlichen MOSFET ver­ deutlicht.
Fig. 1 zeigt eine Draufsicht, die eine Struktur eines MOSFETs gemäß dem ersten bevorzugten Ausführungsbeispiel verdeutlicht. Unter einer Gateelektrode 1 ist eine Kanalregion (in Fig. 1 nicht gezeigt) gebildet, sowie ein Paar von Source/Drain- Regionen 2, das die Kanalregion einschließt. Die Source/Drain- Regionen 2 weisen einen ersten Teil 3a auf, der benachbart zur Kanalregion ist, und einen zweiten Teil 3b, der gebildet ist, um in Richtung einer Kanalbreite vom ersten Teil 3a vorzustehen bzw. wegzustehen, so daß sich in einer Draufsicht ein Teil der äußeren Ränder der Source/Drain-Regionen 2 von der Gateelektrode 1 wegerstreckt. Der in Fig. 1 gezeigte MOSFET stellt einen reduzierten Bereich der Source/Drain-Regionen bereit, verglichen mit dem in Fig. 27 gezeigten MOSFET. Die Breite L2 des ersten Teils 3a in Richtung der Kanallänge ist kleiner als die in Fig. 27 gezeigte Breite L102 und ist gleich der in Fig. 28 gezeigten Breite L104. Ferner sind Kontaktanschlüsse 4 auf dem zweiten Teil 3b gebildet, um die Source/Drain-Regionen 2 mit Source/Drain-Verdrahtungen (nicht gezeigt) zu verbinden. Die Kontaktanschlüsse 4 haben einen Durchmesser von ungefähr 0,1 bis 0,3 µm. Der erste Teil 3a hat eine Breite L2 von ungefähr 0,2 bis 0,5 µm, und der zweite Teil 3b hat eine Länge von ungefähr 0,1 bis 0,5 µm in Bezug auf eine vom ersten Teil 3a wegstehende Richtung.
Die Fig. 2A und 2B zeigen Querschnittsansichten, die Querschnittsstrukturen verdeutlichen, in Bezug auf Positionen jeweils entlang der Linien A und B, wie in Fig. 1 gezeigt. Ein SOI-Substrat 5 weist eine Mehrschichtstruktur auf, in der ein Siliziumsubstrat 6, eine vergrabene Oxidschicht (BOX) 7 aus Siliziumoxid, und eine Siliziumschicht 8 in dieser Reihenfolge geschichtet sind. Ein dielektrischer Elementisolationsfilm 9 aus Siliziumoxid, wie etwa STI (shallow trench isolation) ist selektiv in einer oberen Oberfläche der Siliziumschicht 8 gebildet.
Wie in Fig. 2A gezeigt, sind in einer Elementbildungsregion des SOI-Substrats 5, die durch den dielektrischen Elementisolations­ film 9 definiert wird, Source/Drain-Regionen 2 in einer oberen Oberfläche der Siliziumschicht 8 gebildet. Die Source/Drain- Regionen 2 weisen eine n+-Typ Verunreinigungs-Diffusionsregion 11 auf, die von der oberen Oberfläche der Siliziumschicht 8 ausgehend gebildet ist, um die obere Oberfläche der BOX-Schicht 7 zu erreichen, und eine Silizidschicht 12, die gebildet wird, indem die obere Oberfläche der Siliziumschicht 8 in ein Silizid umgewandelt wird.
Wie in Fig. 2B gezeigt, sind in der Elementbildungsregion des SOI-Substrats 5 die Source/Drain-Regionen 2, die ein Paar bilden, in der oberen Oberfläche der Siliziumschicht 8 gebildet, um eine p-Typ Körperregion 10 (die mit der oben genannten Kanal­ region korrespondiert) einzuschließen. Auf der Körperregion 10 wird eine Gatestruktur gebildet, die eine Mehrschichtstruktur aufweist, in der ein Gateoxidfilm 13 und eine Gateelektrode 1 in dieser Reihenfolge geschichtet sind. Eine Seitenwand 20 aus Siliziumoxid ist auf der seitlichen Oberfläche der Gatestruktur gebildet. Die Gateelektrode 1 weist eine Polysiliziumschicht 14 auf, die auf dem Gateoxidfilm 13 gebildet ist, sowie eine auf der Polysiliziumschicht 14 gebildete Silizidschicht 15.
Bezugnehmend auf Fig. 2A und 2B ist ein dielektrischer Zwischenschichtfilm 18 aus Siliziumoxid gebildet, um die jeweils freigelegten Oberflächen der Silizidschichten 15, 12, die Seitenwand 20 und den dielektrischen Elementisolationsfilm 9 zu bedecken. Wie in Fig. 2A gezeigt, sind Source/Drain-Verdrah­ tungen 19 aus Aluminium oder dergleichen auf dem dielektrischen Zwischenschichtfilm 18 gebildet. Ferner sind selektiv Kontaktan­ schlüsse 4 zur Verbindung der Source/Drain-Verdrahtungen 19 mit den Source/Drain-Regionen 2 in dem dielektrischen Zwischen­ schichtfilm 18 gebildet. Die Kontaktanschlüsse 4 weisen jeweils ein Kontaktloch 16 auf, das von der oberen Oberfläche des die­ lektrischen Zwischenschichtfilms 18 ausgehend gebildet ist, um die obere Oberfläche der Silizidschicht 12 zu erreichen, sowie einen Leitanschluß 17, der das Innere des Kontaktlochs 16 füllt.
Die Fig. 3A, 3B, 4A, 4B, . . ., 12A und 12B zeigen Quer­ schnittsansichten, die ein Verfahren zur Herstellung des MOSFETs gemäß dem ersten bevorzugten Ausführungsbeispiel der Erfindung verdeutlichen, in der Reihenfolge aufeinanderfolgender Schritte. Die Fig. 3A, 4A, 5A, . . ., 11A und 12A korrespondieren mit einem Herstellungsverfahren der in Fig. 2A gezeigten Struktur, und die Fig. 3B, 4B, 5B, . . ., 11B und 12B korrespondieren mit einem Herstellungsverfahren der in Fig. 2B gezeigten Struktur. Wie in den Fig. 3A und 3B gezeigt, wird zuerst ein SOI- Substrat 5 präpariert, das eine Mehrschichtstruktur aufweist, in der eine BOX-Schicht 7 mit einer Dicke von ungefähr 400 nm und eine Siliziumschicht 8 mit einer Dicke von ungefähr 200 nm in dieser Reihenfolge auf einen Siliziumsubstrat 6 gebildet sind. Als nächstes werden ein Siliziumoxidfilm mit einer Dicke von ungefähr 10 nm und ein Siliziumnitridfilm mit einer Dicke von ungefähr 200 nm in dieser Reihenfolge auf der gesamten oberen Oberfläche der Siliziumschicht 8 mittels CVD-Verfahren oder dergleichen gebildet. Als nächstes werden diese Filme mittels Photolitographie und anisotropen Trockenätzens gemustert, um eine Mehrschichtstruktur selektiv auf der oberen Oberfläche der Siliziumschicht 8 zu bilden, wobei in der Mehrschichtstruktur ein Siliziumoxidfilm 21 und ein Siliziumnitridfilm 22 in dieser Reihenfolge geschichtet sind.
Wie in Fig. 4A und 4B gezeigt, wird die Siliziumschicht 8 unge­ fähr 100 nm von der oberen Oberfläche mittels anisotropen Trockenätzens geätzt, mit einer hohen Ätzrate in Tiefenrichtung des SOI-Substrats 5, wobei der Siliziumnitridfilm 22 als Ätzmaske verwendet wird. Dies bildet einen vertieften Teil 23 in einem Teil der oberen Oberfläche der Siliziumschicht 8, wo die Mehrschichtstruktur nicht auf dem Siliziumnitridfilm 22 und dem Siliziumoxidfilm 21 gebildet ist.
Wie in den Fig. 5A und 5B gezeigt, wird dann ein Siliziumoxidfilm 24 mit einer Dicke von ungefähr 500 nm auf der gesamten Oberfläche mittels CVD-Verfahren aufgebracht, so daß das Innere des vertieften Teils 23 gefüllt wird. Als nächstes wird der Siliziumoxidfilm 24 mittels CMP (chemisch mechanisches Polieren) poliert und entfernt. Der CMP-Prozess ist terminiert, um den Bodenbereich des Siliziumnitridfilms 22 übrig zu lassen.
Wie in Fig. 6A und 6B gezeigt, wird der verbleibende Siliziumnitridfilm 22 dann mittels Nassätzens entfernt. Um die Kanalregion zu bilden wird als nächstes eine Verunreinigung, wie etwa Bor (im Falle der Bildung eines NMOS) in die Silizium­ schicht 8 über den Siliziumoxidfilm 21 mittels Ionenimplantation eingebracht, bei einer Bedingung von 10 bis 50 keV und 1 bis 9e12 cm-2. In diesem Fall zur Bildung eines PMOS kann eine Verun­ reinigung, wie etwa Arsen, bei einer Bedingung von 50 bis 200 keV und 1 bis 9e12 cm-2 ionenimplantiert werden. Als nächstes wird der Siliziumoxidfilm 21 mittels Nassätzens entfernt. Durch dieses Nassätzen wird der obere Teil des Siliziumoxidfilms 24 in vorbestimmter Weise entfernt. Durch diesen Prozeß wird ein dielektrischer Elementisolationsfilm 9 als verbleibender Sili­ ziumoxidfilm 24 erhalten.
Wie in den Fig. 7A und 7B gezeigt, wird dann ein Siliziumoxidfilm 25 mit einer Dicke von ungefähr 1 bis 5 nm durch thermische Oxidation auf der oberen Oberfläche der Siliziumschicht 8 gebildet, dort wo der dielektrische Elementisolationsfilm 9 nicht gebildet ist. Als nächstes wird ein Polysiliziumfilm 26 mit einer Dicke von ungefähr 200 nm auf der gesamten Oberfläche mittels CVD gebildet.
Wie in den Fig. 8A und 8B gezeigt, wird der Polysiliziumfilm 26 mittels Fotolithographie und anisotroloen Trockenätzens gemu­ stert, um eine Polysiliziumschicht 14 zu bilden. Als nächstes wird unter Verwendung der Polysiliziumschicht 14 und dem dielek­ trischen Elementisolationsfilm 9 als Implantationsmaske eine Verunreinigung, wie etwa Arsen (im Falle der Bildung eines NMOS) in die Siliziumschicht 8 über den Siliziumoxidfilm 25 mittels Ionenimplantation bei einer Bedingung von 5 bis 30 keV und 1 bis 9e14 cm-2 eingebracht. Bei diesem Prozeß wird eine Niederkonzen­ trations-Region 27 mit einer vergleichsweise geringen Konzentra­ tion gebildet, flach an der oberen Oberfläche der Silizium­ schicht 8. In diesem Fall, bei der Bildung eines PMOS, kann eine Verunreinigung, wie etwa BF2, bei einer Bedingung von 5 bis 30 keV und 1 bis 9e14 cm-2 ionenimplantiert werden.
Wie in den Fig. 9A und 9B gezeigt, wird dann der Siliziumoxidfilm mit einer Dicke von ungefähr 70 bis 100 nm auf der gesamten Oberfläche mittels CVD gebildet, und dieser Siliziumoxidfilm wird zusammen mit dem Siliziumoxidfilm 25 durch anisotropes Trockenätzen mit einer hohen Ätzrate in Tiefenrichtung des SOI-Substrats 5 geätzt, um dadurch eine Seitenwand 20 auf der seitlichen Oberfläche der Polysiliziumschicht 14 zu bilden. Wie in Fig. 9B gezeigt, wird der Teil des Siliziumoxidfilms 25, der als Unterlageschicht der Seitenwand 20 vorhanden ist, als ein Teil der Seitenwand 20 betrachtet, und integral mit der Seitenwand 20 dargestellt.
Wie in den Fig. 10A und 10B gezeigt, wird eine Verunreinigung, wie etwa Arsen (im Falle der Bildung eines NMOS) in die Siliziumschicht 8 mittels Ionenimolantation bei einer Bedingung von 10 bis 80 keV und 1 bis 9e15 cm-2 eingebracht, unter Verwendung der Polysiliziumschicht 14, der Seitenwand 20 und dem dielektrischen Elementisolationsfilm 9 als Implantationsmaske. Bei diesem Prozeß wird eine Verunreinigungsdiffusionsregion 11 von vergleichsweise hoher Konzentration gebildet, mit einer Niederkonzentrationsregion 27 unter der Polysiliziumschicht 14. Die Verunreinigungs­ diffusionsregion 11 ist von der oberen Oberfläche der Silizium­ schicht 8 ausgehend gebildet, um die obere Oberfläche der BOX- Schicht 7 zu erreichen. Im Falle der Bildung eines PMOS kann eine Verunreinigung, wie etwa Bor, bei einer Bedingung von 10 bis 50 keV und 1 bis 9e15 cm-2 implantiert werden.
Wie in den Fig. 11A und 11B gezeigt, wird dann ein Metall­ film, wie etwa Kobalt, mit einer Dicke von ungefähr 5 bis 10 nm auf der gesamten Oberfläche gebildet, gefolgt von einer Wärmebe­ handlung bei 500°C bis 1000°C für ungefähr eine Minute. Bei die­ sem Prozeß reagieren das Silizium und der Metallfilm, die miteinander in Kontakt sind, wodurch eine Silizidreaktion auftritt. Durch diesen Prozeß wird die obere Oberfläche der Verunreinigungsdiffusionsregion 11 in Silizid gewandelt, um eine Silizidschicht 12 zu bilden, wodurch Source/Drain-Regionen 2 gebildet werden können, die aus der Verunreinigungsdiffusionsregion 11 und der Silizidschicht 12 bestehen. Ferner wird die obere Oberfläche der Polysiliziumschicht 14 in Silizid gewandelt, um eine Silizidschicht 15 zu bilden, wodurch eine Gateelektrode 1 gebil­ det werden kann, die aus der Polysiliziumschicht 14 und der Silizidschicht 15 besteht. Danach wird der mit dem Silizium nicht reagierte Teil des Metallfilms mittels Nassätzens ent­ fernt.
Wie in den Fig. 12A und 12B gezeigt, wird dann ein Sili­ ziumokidfilm mit einer Dicke von ungefähr 1000 nm auf der gesam­ ten Oberfläche mittels CVD aufgebracht, gefolgt von Polieren und Entfernen einer Dicke von ungefähr 400 nm von der oberen Ober­ fläche aus mittels CMP, um die obere Oberfläche des Sili­ ziumoxidfilms zu planarisieren. Durch diesen Prozeß kann ein dielektrischer Zwischenschichtfilm 18 gebildet werden. Kontakt­ löcher 16 werden dann selektiv in dem dielektrischen Zwischen­ schichtfilm 18 von der oberen Oberfläche des dielektrischen Zwischenschichtfilms 18 ausgehend gebildet, um die obere Oberfläche der Silizidschicht 12 zu erreichen.
Als nächstes, nachdem ein Wolframfilm mit einer Dicke von unge­ fähr 500 nm auf der gesamten Oberfläche aufgebracht wird, wird der Wolframfilm poliert und mittels CMP entfernt bis die obere Oberfläche des dielektrischen Zwischenschichtfilms 18 freigelegt ist, wodurch das Innere der Kontaktlöcher 16 mit Leiteranschlüs­ sen 17 (elektrische Leiter) gefüllt werden. Dies vervollständigt die Kontaktanschlüsse 4. Als nächstes werden Source/Drain-Ver­ drahtungen 19 aus Aluminium oder dergleichen selektiv auf der oberen Oberfläche des dielektrischen Zwischenschichtfilms 18 ge­ bildet, so daß sie in Kontakt mit den Kontaktanschlüssen 4 ste­ hen, wodurch eine in den Fig. 2A und 2B gezeigte Struktur erhalten wird.
Fig. 13 zeigt eine Draufsicht eines Beispiels, bei dem der MOSFET gemäß dem ersten Ausführungsbeispiel für einen CMOS ver­ wendet wird. Der CMOS enthält einen NMOS und einen PMOS mit einer gemeinsamen Gateelektrode 1. Die Gateelektrode 1 ist mit einem Eingang EIN des CMOS verbunden. Der NMOS weist eine Sourceregion 2s1 und eine Drainregion 2d1 auf, die ein Paar bilden, um eine Kanalregion unter der Gateelektrode 1 einzuschließen. Die Sourceregion 2s1 hat einen ersten Teil 3a1 und einen zweiten Teil 3b1. Der zweite Teil 3b1 ist mit einer Leistüngsversorgung (Spannungsversorgung) VDD über einen Kontaktanschluß 4a verbunden. Die Drainregion 2d1 hat einen ersten Teil 3a2, der benachbart zur Kanalregion ist, und einen zweiten Teil 3b2, der gebildet ist, um vom ersten Teil 3a2 in Richtung der Kanallänge vorzustehen, so daß ein Teil der äußeren Ränder der Drainregion 2d1 von oben betrachtet von der Gateelektrode 1 sich wegerstrecken. Der zweite Teil 3b2 ist mit einem Ausgang AUS des CMOS über einen Kontaktanschluß 4b verbun­ den.
Der PMOS hat eine Sourceregion 2s2 und eine Drainregion 2d2, die ein Paar bilden, um eine Kanalregion unter der Gateelektrode 1 einzuschließen. Die Sourceregion 2s2 hat einen ersten Teil 3a3 und einen zweiten Teil 3b3. Der zweite Teil 3b3 ist mit Masse GND über ein Kontaktloch 4d verbunden. Die Drainregion 2d2 hat einen ersten Teil 3a4, der benachbart zur Kanalregion ist, sowie einen zweiten Teil 3b4, der gebildet ist, um vom ersten Teil 3a4 in Richtung der Kanallänge vorzustehen, so daß von oben betrach­ tet sich ein Teil der äußeren Ränder der Drainregion 2d2 von der Gateelektrode 1 wegerstreckt. Der zweite Teil 3b4 ist mit dem Ausgang AUS des CMOS über einen Kontaktanschluß 4c verbunden.
Folglich haben gemäß der Halbleitervorrichtung und deren Her­ stellungsverfahren gemäß dem ersten bevorzugten Ausführungsbeispiel die Source/Drain-Regionen 2 einen ersten Teil 3a, der benachbart zur Körperregion 10 ist, und einen zweiten Teil 3b, der gebildet ist, um vom ersten Teil 3a vorzustehen, so daß ein Teil der Ränder der Source/Drain- Regionen 2 sich in einer Draufsicht von der Gateelektrode 1 wegerstreckt. Ferner sind die Kontaktanschlüsse 4 zur Verbindung der Source/Drain-Regionen 2 mit den Source/Drain-Verdrahtungen 19 auf dem zweiten Teil 3b der Source/Drain-Regionen 2 gebildet.
Somit kann der Abstand zwischen den Kontaktlöchern 4 und der Gateelektrode 1 vergrößert werden, verglichen mit einem herkömm­ lichen MOSFET, wie in Fig. 28 gezeigt. Als Ergebnis kann die Erhöhung der parasitären Kapazität, die zwischen den Kontakt­ löchern 4 und der Gateelektrode 1 erzeugt wird, unterdrückt wer­ den, während der Maßstab bzw. die Größe der Elemente reduziert werden kann, indem der Bereich der Source/Drain-Regionen 2 verkleinert wird, wodurch erreicht wird, daß sich die Betriebsgeschwindigkeit erhöht und der elektrische Leistungsverbrauch reduziert.
Darüber hinaus verwendet der MOSFET gemäß dem ersten bevorzugten Ausführungsbeispiel das SOI-Substrat 5, und die Source/Drain- Regionen 2 sind von der oberen Oberfläche der Siliziumschicht 8 ausgehend gebildet, um die obere Oberfläche der BOX-Schicht 7 zu erreichen. Obwohl der Bereich der Source/Drain-Regionen 2 sich erhöht, durch den Bereich des gebildeten zweiten Teils 3b, verglichen mit dem herkömmlichen MOSFET, wie in Fig. 28 ge­ zeigt, kann die Source/Drain-Kapazität, die mit einer Erhöhung des Bereichs einhergeht, auf ein Minimum unterdrückt werden.
Fig. 14 zeigt eine Draufsicht zur Verdeutlichung einer Struktur eines MOSFET gemäß dem zweiten bevorzugten Ausführungsbeispiel der Erfindung. Eine Kanalregion (in Fig. 14 nicht gezeigt) ist unter einer Gateelektrode 1 gebildet, und ein Paar von Source/Drain-Regionen 2 ist gebildet, um die Kanalregion einzu­ schließen. Die Source/Drain-Regionen 2 haben einen ersten Teil 30a, der benachbart zu der Kanalregion ist, und einen zweiten Teil 30b, der gebildet ist, um unter einem vorgeschriebenen Winkel von ungefähr 45° bezüglich der Richtung der Kanalbreite von einem Eckteil des ersten Teils 30a nach außen wegzustehen (der Eckteil auf der Seite, die nicht benachbart zur Gate­ elektrode 1 ist), so daß sich in einer Draufsicht ein Teil der Ränder der Source/Drain-Regionen 2 von der Gateelektrode 1 wegerstreckt. Kontaktanschlüsse 4 zur Verbindung der Source/Drain-Regionen 2 mit den Source/Drain-Verdrahtungen (nicht gezeigt) sind mit dem zweiten Teil 30b der Source/Drain- Regionen 2 verbunden. Die anderen Strukturen des MOSFET gemäß dem zweiten bevorzugten Ausführungsbeispiel der Erfindung sind genauso wie die oben beschriebenen Strukturen des MOSFET gemäß dem ersten bevorzugten Ausführungsbeispiel.
Fig. 15 zeigt eine Draufsicht, die ein Beispiel zeigt, bei dem der MOSFET gemäß dem zweiten bevorzugten Ausführungsbeispiel der Erfindung für einen CMOS angewendet wird. In Bezug auf den NMOS weist die Sourceregion 2s1 einen ersten Teil 30a1 und einen zweiten Teil 30b1 auf. Der zweite Teil 30b1 ist mit einer Leistungsversorgung VDD über einen Kontaktanschluß 4a verbunden. Die Drainregion 2d1 hat einen ersten Teil 30a2 und einen zweiten Teil 30b2. Der zweite Teil 30b2 ist mit einem Ausgang AUS des CMOS über einen Kontaktanschluß 4b verbunden. In Bezug auf den PMOS weist die Sourceregion 2s2 einen ersten Teil 30a3 und einen zweiten Teil 30b3 auf. Der zweite Teil 30b3 ist über einen Kon­ taktanschluß 4d mit Masse GND verbunden. Die Drainregion 2d2 weist einen ersten Teil 30a4 und einen zweiten Teil 30b4 auf. Der zweite 30b4 ist über einen Kontaktanschluß 4c mit einem Aus­ gang AUS des CMOS verbunden.
Gemäß dem MOSFET des zweiten bevorzugten Ausführungsbeispiels haben die Source/Drain-Regionen 2 folglich einen ersten Teil 30a, der benachbart zur Kanalregion ist, und einen zweiten Teil 30b, der gebildet ist, um schräg unter einem Winkel von ungefähr 45° von einem Eckteil des ersten Teils 30a nach außen vorzustehen (wegzustehen), so daß sich in einer Draufsicht ein Teil der Ränder der Source/Drain-Regionen 2 von der Gateelektrode 1 nach außen wegerstreckt. Ferner sind die Kontaktanschlüsse 4 mit dem zweiten Teil 30b der Source/Drain- Regionen 2 verbunden. Verglichen mit dem oben genannten MOSFET gemäß dem ersten bevorzugten Ausführungsbeispiel kann der Abstand zwischen den Kontaktanschlüssen 4 und der Gateelektrode 1 weiter vergrößert werden, wodurch die Vergrößerung der parasitären Kapazität, die zwischen den Kontaktanschlüssen 4 und der Gateelektrode 1 gemäß der Reduktion des Bereichs der Source/Drain-Regionen 2 weiter unterdrückt wird.
Fig. 16 zeigt eine Draufsicht, die eine Struktur eines MOSFET gemäß dem dritten bevorzugten Ausführungsbeispiel der Erfindung verdeutlicht. Der MOSFET gemäß dem dritten bevorzugten Aus­ führungsbeispiel ist auf der Basis des oben genannten MOSFET ge­ mäß dem ersten bevorzugten Ausführungsbeispiel, wie in Fig. 1 gezeigt, gebildet, und zwar derart, daß die Kontaktlöcher 31 mit einer Bodenfläche (unteres Ende) gebildet sind, die teilweise in Kontakt steht mit dem zweiten Teil 3b der Source/Drain-Regionen 2, um von der Gateelektrode 1 wegverlegt zu sein, anstelle der Kontaktlöcher 4 mit einer Bodenfläche, die vollständig in Kontakt steht mit dem zweiten Teil 3b der Source/Drain-Regionen 2. In Fig. 16 ist eine untere Hälfte der Bodenfläche der Kontaktlöcher 31 in Kontakt mit dem zweiten Teil 3b.
Fig. 17 zeigt eine Querschnittsansicht, die eine Quer­ schnittsstruktur in Bezug auf eine Position entlang der Linie X1, wie in Fig. 16 gezeigt, verdeutlicht. Der Kontaktanschluß 31 hat ein Kontaktloch 32 und einen Leiteranschluß 33, der das Innere des Kontaktlöchs 32 füllt. Die Hälfte der Bodenfläche des Kontaktanschlussses 31 auf der linken Seite, näher zum ersten Teil 3a, ist in Kontakt mit der Silizidschicht 12, und die ver­ bleibende Hälfte auf der rechten Seite, entfernt von dem ersten Teil 3a, ist in Kontakt mit dem dielektrischen Elementisolationsfilm 9. Ferner ist die obere Oberfläche des Kontaktanschlusses 31 in Kontakt mit der Source/Drain- Verdrahtung 19.
Gemäß dem MOSFET des dritten bevorzugten Ausführungsbeispiels ist der Kontaktanschluß 31 gebildet, um eine Bodenfläche aufzu­ weisen, die teilweise in Kontakt steht mit dem zweiten Teil 3b der Source/Drain-Regionen 2, um sich von der Gateelektrode 1 wegzuerstrecken. Verglichen mit dem oben genannten MOSFET gemäß dem ersten bevorzugten Ausführungsbeispiel kann folglich der Abstand zwischen dem Kontaktanschluß 31 und der Gateelektrode 1 weiter vergrößert werden, wodurch die parasitäre Kapazität, die zwischen den Kontaktanschlüssen 31 und der Gateelektrode 1 er­ zeugt wird, weiter reduziert wird.
Fig. 18 zeigt eine Draufsicht, die eine Struktur eines MOSFET gemäß dem vierten bevorzugten Ausführungsbeispiel der Erfindung verdeutlicht. Der MOSFET gemäß dem vierten bevorzugten Aus­ führungsbeispiel der Erfindung ist auf der Basis des oben ge­ nannten MOSFET gemäß dem zweiten bevorzugten Ausführungsbei­ spiel, wie in Fig. 14 gezeigt, gebildet, und zwar derart, daß die Kontaktanschlüsse 31 mit einer Bodenfläche, die teilweise in Kontakt steht mit dem zweiten Teil 30b der Source/Drain-Regionen 2, gebildet ist, um von der Gateelektrode 1 wegverlagert zu sein, anstelle der Kontaktanschlüsse 4 mit einer Bodenfläche, die vollständig in Kontakt steht mit dem zweiten Teil 30b der Source/Drain-Regionen 2.
Gemäß dem MOSFET des vierten bevorzugten Ausführungsbeispiels kann folglich der Kontaktanschluß 31 gebildet werden, um eine Bodenfläche aufzuweisen, die teilweise in Kontakt steht mit dem zweiten Teil 30b der Source/Drain-Regionen 2, um sich so von der Gateelektrode 1 wegzuerstrecken. Verglichen mit dem oben genann­ ten MOSFET gemäß dem zweiten bevorzugten. Ausführungsbeispiel kann folglich der Abstand zwischen dem Kontaktanschluß 31 und der Gateelektrode 1 weiter erhöht werden, wodurch die parasitäre Kapazität, die zwischen den Kontaktanschlüssen 31 und der Gateelektrode 1 erzeugt wird, weiter reduziert wird.
Fig. 19 zeigt eine Draufsicht, die eine Struktur eines MOSFET gemäß dem fünften bevorzugten Ausführungsbeispiel der Erfindung verdeutlicht. Der MOSFET gemäß dem fünften bevorzugten Aus­ führungsbeispiel der Erfindung ist gebildet auf der Basis des oben genannten MOSFETs gemäß dem ersten bevorzugten Ausführungs­ beispiel, wie in Fig. 1 gezeigt, und zwar derart, daß eine Sourceregion 104, ähnlich der des herkömmlichen MOSFETs, wie in Fig. 28 gezeigt, gebildet ist, anstelle der Sourceregion 2 mit dem ersten Teil 3a und dem zweiten Teil 3b. Wie in Fig. 19 ge­ zeigt, hat der MOSFETs gemäß dem fünften bevorzugten Ausführungsbeispiel eine Sourceregion 25, die nur mit dem in Fig. 1 gezeigten ersten Teil 3a korrespondiert. Wie bei dem herkömmlichen in Fig. 28 gezeigten MOSFET ist die Sourceregion 25 mit einer Sourceverdrahtung (nicht gezeigt) über einen Kontaktanschluß 103 verbunden, der benachbart zur Gateelektrode 1 angeordnet ist. Die anderen Strukturen des MOSFETs gemäß dem vierten bevorzugten Ausführungsbeispiel sind gleich den Strukturen des oben genannten MOSFETs gemäß dem in Fig. 1 gezeigten ersten bevorzugten Ausführungsbeispiel.
Gemäß dem MOSFET des fünften bevorzugten Ausführungsbeispiels wird der MOSFET nach dem ersten bevorzugten Ausführungsbeispiel bezüglich der Drainregion 2d angewendet, wobei der Kon­ taktanschluß 103 an einer Seite benachbart zur Gateelektrode 1 angeordnet ist, auf gleiche Weise wie bei den herkömmlichen MOSFET bezüglich der Sourceregion 25. Verglichen mit dem oben genannten MOSFET gemäß dem ersten bevorzugten Ausführungsbei­ spiel kann folglich der Abstand zwischen dem Kontaktanschluß 103 der Sourceregion 25 und der Gateelektrode 1 reduziert werden. Somit kann ein Anstieg des Sourcewiderstandes, der durch die An­ ordnung des Kontaktlochs 4 entfernt von der Gateelektrode 1 ver­ ursacht wird, vermieden werden, wodurch die Generierung eines Substratvorspannungseffekt, der mit der Erhöhung des Sourcewiderstandes einhergeht, vermieden wird.
In der oben gegebenen Beschreibung wurde ein Beispiel beschrieben, bei dem der MOSFET gemäß dem fünften bevorzugten Ausführungsbeispiel angewendet wurde, basierend auf den oben ge­ nannten MOSFET gemäß dem ersten bevorzugten Ausführungsbeispiel. Die Erfindung gemäß dem fünften bevorzugten Ausführungsbeispiel kann jedoch auch auf der Basis der oben genannten MOSFETs gemäß dem zweiten bis vierten bevorzugten Ausführungsbeispielen ange­ wendet werden.
Fig. 20 zeigt eine Querschnittsansicht, die eine Struktur eines MOSFETs gemäß dem sechsten bevorzugten Ausführungsbeispiel der Erfindung verdeutlicht. Ein SOI-Substrat 105 weist eine Mehr­ schichtstruktur auf, in der ein Siliziumsubstrat 106, eine BOX- Schicht 107 und eine Siliziumschicht 108 in dieser Reihenfolge geschichtet sind. Ein dielektrischer Elementisolationsfilm 109, wie etwa STI, ist selektiv in der oberen Oberfläche der Siliziumschicht 108 gebildet.
In der Elementbildungsregion des SOI-Substrats 105, die durch den dielektrischen Elementisolationsfilm 109 gebildet wird, sind Source/Drain-Regionen 104, die ein Paar bilden, um eine p-Typ Körperregion 110 einzuschließen, in der oberen Oberfläche der Siliziumschicht 108 gebildet. Die Source/Drain-Regionen 104 haben eine n+-Typ Verunreinigungsdiffusionsregion 111, die von der oberen Oberfläche der Siliziumschicht 108 aus gebildet ist, um die obere Oberfläche der BOX-Schicht 107 zu erreichen, und eine Silizidschicht 112, die gebildet ist, indem die obere Ober­ fläche der Siliziumschicht 108 in Silizid gewandelt wird.
Auf der Körperregion 110 ist eine Gatestruktur gebildet, die eine Mehrschichtstrukur aufweist, in der ein Gateoxidfilm 113 und eine Gateelektrode 101 in dieser Reihenfolge geschichtet sind. Eine Seitenwand 34 aus porösem Siliziumoxid ist auf der seitlichen Oberfläche der Gatestruktur gebildet. Die Gateelektrode 101 weist eine Polysiliziumschicht 114 auf, die auf dem Gateoxidfilm 113 gebildet ist, sowie eine auf der Polysiliziumschicht 114 gebildete Silizidschicht 115.
Ferner ist ein dielektrischer Zwischenschichtfilm 118 aus Siliziumoxid gebildet, um die jeweils freigelegten Oberflächen der Silizidschichten 115, 112, die Seitenwand 34 und den dielektrischen Elementisolationsfilm 109 zu bedecken.
Source/Drain-Verdrahtungen 119 aus Aluminium oder dergleichen sind selektiv auf dem dielektrischer Zwischenschichtfilm 118 gebildet. Ferner sind Kontaktanschlüsse 103 zur Verbindung der Source/Drain-Verdrahtungen 119 mit den Source/Drain-Regionen 104 selektiv in dem dielektrischer Zwischenschichtfilm 118 gebildet.
Die Kontaktanschlüsse 103 weisen jeweils ein Kontaktloch 116 auf, das von der oberen Oberfläche des dielektrischen Zwischenschichtfilm 118 aus gebildet ist, um die obere Oberfläche der Silizidschicht 112 zu erreichen, sowie einen Leiteranschluß 117, der das Innere des Kontaktlochs 116 füllt.
Die Fig. 21 bis 23 zeigen Querschnittsansichten, die ein Ver­ fahren zur Bildung einer Seitenwand 34 verdeutlicht, in der Reihenfolge aufeinanderfolgender Schritte. Wie in Fig. 21 ge­ zeigt, wird nach Erhalt der in Fig. 8B gezeigten Struktur in gleicher Weise wie bei dem oben genannten ersten bevorzugten Ausführungsbeispiel, zuerst ein Siliziumoxidfilm 35 mit einer Dicke von ungefähr 50 nm auf der gesamten Oberfläche durch Schleuderbeschichtung ("spin coating")aufgebracht. Der Siliziumoxidfilm 35 kann jedoch mittels CVD gebildet werden. Hier dürfen extrem feine organische Partikel 36 (zum Beispiel aus Partikeln bestehende Körper aus Polyamid basierten organischen Substanzen mit einem hohen Siedepunkt)in dem gesamten Siliziumoxidfilm 35 enthalten zu sein.
Wie in Fig. 22 gezeigt, erfolgt dann bei einer Temperatur von 500°C bis 900°C eine Wärmebehandlung für ungefähr 30 min, um die organischen Partikel 36, die in dem Siliziumoxidfilm 35 enthalten sind, zu verdampfen. Bei diesem Prozeß werden Luftblasen 38 an Stellen gebildet, wo die organischen Partikel 36 vorhanden waren, wodurch ein poröser Siliziumoxidfilm 37 erhalten wird.
Wie in Fig. 23 gezeigt, werden die Siliziumoxidfilme 37, 25 dann mittels anisotropen Trockenätzens geätzt, mit einer hohen Ätzrate in Tiefenrichtung des SOI-Substrats 105, wodurch eine Seitenwand 34 auf einer seitlichen Oberfläche der Polysilizium­ schicht 14 gebildet wird. Mit anderen Worten wird die Seitenwand 34, die einen Teil des dielektrischen Gatefilms 13 als eine Unterlageschicht aufweist, auf der seitlichen Oberfläche der Gatestruktur gebildet, die aus dem dielektrischen Gatefilm 13 und der Polysiliziumschicht 14 gebildet ist.
Gemäß dem MOSFET und seines Herstellungsverfahrens gemäß dem sechsten bevorzugten Ausführungsbeispiel der Erfindung wird folglich die Seitenwand 34 aus porösem Siliziumoxid auf der seitlichen Oberfläche der Gatestruktur gebildet. Verglichen mit dem MOSFET, der eine Seitenwand aus herkömmlichen nicht porösem Siliziumoxid aufweist, verringert sich die dielektrische Konstante der Seitenwand 34, wodurch die parasitäre Kapazität, die zwischen den Kontaktanschlüssen 103 der Source/Drain- Regionen 104 und der Gateelektrode 101 erzeugt wird, reduziert werden kann.
In der oben gegebenen Beschreibung wurde ein Beispiel beschrieben, bei dem der MOSFET gemäß dem sechsten bevorzugten Ausführungsbeispiel unter Verwendung des SOI-Substrats 105 gebildet ist. Die gleichen oben beschriebenen Effekte können jedoch erzielt werden, selbst falls der MOSFET gemäß dem sechsten bevorzugten Ausführungsbeispiel unter Verwendung eines herkömmlichen Bulk-Substrats anstelle des SOI-Substrats gebildet wird.
Fig. 24 zeigt eine Querschnittsansicht, die eine Struktur eines MOSFET gemäß dem siebenten bevorzugten Ausführungsbeispiel der Erfindung verdeutlicht. Im folgenden wird der Unterschied zu dem oben genannten MOSFET gemäß dem sechsten bevorzugten Ausführungsbeispiel, wie in Fig. 20 gezeigt, beschrieben. Eine Seitenwand 120a ist anstelle der Seitenwand 34 aus porösem Siliziumoxid gebildet. Die Seitenwand 120a besteht aus einem Material (zum Beispiel Siliziumnitrid), das von dem Material (hier Siliziumoxid) des dielektrischen Zwischenschichtfilms 118 verschieden ist. Das Material aus dem die Seitenwand 120a besteht kann entweder porös oder nicht porös sein.
Ferner ist eine Öffnung 39 gebildet, indem selektiv der dielektrische Zwischenschichtfilm 118 zwischen dem Kontaktanschluß 103 und der Gateelektrode 101 entfernt wird. Als Ergebnis sind die Oberfläche der Seitenwand 120a und die obere Oberfläche der Silizidschicht 115 freigelegt.
Fig. 25 zeigt eine Querschnittsansicht, die ein Verfahren zur Bildung der Öffnung 39 verdeutlicht. Nach Erhalt der in Fig. 20 gezeigten Struktur (in dem siebenten bevorzugten Ausführungsbei­ spiel ist jedoch die Seitenwand 120a anstelle der Seitenwand 34 gebildet), wird ein Fotoresist 40 auf dem dielektrischen Zwischenschichtfilm 118 gebildet, um die Source/Drain- Verdrahtungen 119 zu bedecken. Das Fotoresist 40 weist ein derartiges Muster auf, das ein oberer Teil der Region, wo die Öffnung 39 gebildet werden soll, offen ist. Mit dem Fotoresist 40, das als Ätzmaske verwendet wird, wird als nächstes der dielektrische Zwischenschichtfilm 118 mittels anisotropen Trockenätzens entfernt, mit einer hohen Ätzrate in Tiefenrichtung des SOI-Substrats 105, und Selektivität zum Siliziumoxid. Durch diesen Prozeß wird die Öffnung 39 gebildet. Anschließend wird das Fotoresist 14 entfernt, um die in Fig. 24 gezeigte Struktur zu erhalten.
Gemäß dem MOSFET des siebenten bevorzugten Ausführungsbeispiels und seines Herstellungsverfahrens wird folglich die Öffnung 39 durch selektives Entfernen des dielektrischen Zwischenschichtfilms 118 zwischen dem Kontaktanschluß 103 der Source/Drain-Regionen 104 und der Gateelektrode 101 gebildet. Verglichen mit dem herkömmlichen in Fig. 29 gezeigten MOSFET weist die Region zwischen dem Kontaktanschluß 103 und der Gateelektrode 101 eine geringere dielektrische Konstante auf, wodurch die zwischen diesen beiden erzeugte parasitäre Kapazität reduziert werden kann.
In der oben gegebenen Beschreibung wurde ein Beispiel gegeben, bei dem der dielektrische Zwischenschichtfilms 118 auf der Gateelektrode 101 ebenfalls entfernt wird. Um die Aufgabe zur Reduzierung der parasitären Kapazität, die zwischen dem Kontaktanschluß 103 und der Gateelektrode 101 erzeugt wird, zu lösen, ist es jedoch ausreichend, mindestens den dielektrischen Zwischenschichtfilm 118 zwischen dem Kontaktanschluß 103 und der Gateelektrode 101 zu entfernen. Folglich muß der dielektrische Zwischenfilm 118 auf der Gateelektrode 101 nicht entfernt werden.
In der oben gegebenen Beschreibung wurde ein Beispiel beschrie­ ben, bei dem der MOSFET gemäß dem siebenten bevorzugten Ausführungsbeispiel gebildet wird, indem das SOI-Substrat 105 verwendet wird. Die gleichen oben beschriebenen Effekte können jedoch auch erzielt werden, wenn der MOSFET gemäß dem siebenten bevorzugten Ausführungsbeispiel gebildet wird, indem ein her­ kömmliches Bulk-Substrat anstelle des SOI-Substrats verwendet wird.
Fig. 26 zeigt eine Querschnittsansicht, die eine Struktur eines MOSFET gemäß dem achten bevorzugten Ausführungsbeispiel der Er­ findung verdeutlicht. Im folgenden wird der Unterschied zu dem MOSFET gemäß dem oben genannten in Fig. 24 gezeigten siebenten bevorzugten Ausführungsbeispiel beschrieben. Die Seitenwand 120a wird entfernt, um die obere Oberfläche und die seitliche Oberfläche der Gateelektrode 101 in dem vertieften Teil 41 zu entfernen. Eine derartige Struktur wird erhalten, indem eine Seitenwand 120a mit dem gleichen Material (hier Siliziumoxid) wie der dielektrische Zwischenschichtfilm 118 gebildet wird, und indem die Seitenwand 120a zusammen mit dem dielektrischen Zwischenfilm 118 in dem in Fig. 25 gezeigten Schritt geätzt wird.
Gemäß dem MOSFET des achten bevorzugten Ausführungsbeispiels und seines Herstellungsverfahrens wird folglich die Seitenwand 120a, die auf der seitlichen Oberfläche der Gateelektrode 101 gebildet ist, zusammen mit dem dielektrischen Zwischenschichtfilm 118 entfernt, zwischen dem Kontaktanschluß 103 und der Gateelektrode 101. Verglichen mit dem oben genannten MOSFET gemäß dem siebenten bevorzugten Ausführungsbeispiel weist folglich die Region zwischen dem Kontaktanschluß 103 und der Gateelektrode 101 eine weitere kleinere dielektrische Konstante auf, wodurch die zwischen diesen beiden erzeugte parasitäre Kapazität reduziert werden kann.
In der oben gegebenen Beschreibung ist ein Beispiel beschrieben worden, bei dem der MOSFET gemäß dem achten bevorzugten Ausführungsbeispiel gebildet ist, indem das SOI-Substrat 105 verwendet wird. Die gleichen oben beschriebenen Effekte können jedoch auch erzielt werden, wenn der MOSFET gemäß dem achten bevorzugten Ausführungsbeispiel unter Verwendung eines herkömmlichen Bulk-Substrats anstelle des SOI-Substrats gebildet wird.
Obwohl die Erfindung im vorangegangenen im einzelnen in allen Aspekten verdeutlicht ist, ist es selbstverständlich, daß eine Vielzahl anderer Modifikationen und Abweichungen vorgenommen werden können, ohne den Schutzbereich der Erfindung zu verlassen.

Claims (15)

1. Halbleitervorrichtung mit
einem SOI-Substrat (5) mit einem Halbleitersubstrat (6), einer dielektrischen Schicht (7) und einer Halbleiterschicht (8), die in dieser Reihenfolge gebildet sind;
einem Transistor mit einer Drainregion (2, 2d) und einer Sourceregion (2, 2s), die jeweils in der Halbleiterschicht gebildet sind, und einer Gateelektrode (1), die durch einen dielektrischen Gatefilm (13) auf einer Kanalregion (10) gebildet ist, die zwischen der Drainregion und der Sourceregion eingezwängt ist;
einem dielektrischen Zwischenschichtfilm (18, 118), der auf dem Transistor gebildet ist;
einer Drainverdrahtung (19) und einer Sourceverdrahtung (19), die auf dem dielektrischen Zwischenschichtfilm gebildet sind;
einem ersten Leiter (4, 31), der in dem dielektrischen Zwischenschichtfilm gebildet ist, zur Verbindung der Drainverdrahtung mit der Drainregion; und
einem zweiten Leiter (4, 31, 103), der in dem dielektrischen Zwischenschichtfilm gebildet ist, zur Verbindung der Sourceverdrahtung mit der Sourceregion, wobei
die Drainregion einen ersten Teil (3a, 30a) aufweist, der benachbart zur Kanalregion ist, und einen zweiten Teil (3b, 30b), der gebildet ist, um vom ersten Teil vorzustehen, so daß in einer Draufsicht ein Teil der äußeren Ränder der Drainregion sich von der Gateelektrode wegerstreckt; und
der erste Leiter mit dem zweiten Teil der Drainregion verbunden ist.
2. Halbleitervorrichtung nach Anspruch 1, wobei der erste Teil der Drainregion eine Breite von 0,2 bis 0,5 µm bezüglich einer Kanallängsrichtung der Kanalregion aufweist, und der zweite Teil der Drainregion eine Länge von 0,1 bis 0,5 µm bezüglich einer vom ersten Teil der Drainregion vorstehenden Richtung aufweist.
3. Halbleitervorrichtung nach Anspruch 1, wobei der erste Teil (30a) der Drainregion in einer Draufsicht eine Mehrzahl von Eckteilen aufweist, und
der zweite Teil (30b) der Drainregion gebildet ist, um bezüglich der Richtung einer Kanalbreite der Kanalregion von einem Eckteil schräg vorzustehen, das nicht benachbart zur Gateelektrode ist.
4. Halbleitervorrichtung nach Anspruch 1, wobei eine Bodenfläche des ersten Leiters (31) teilweise in Kontakt steht mit dem zweiten Teil der Drainregion, indem sie von der Gateelektrode weggewendet ist.
5. Halbleitervorrichtung nach Anspruch 1, wobei die Sourceregion einen ersten Teil aufweist, der benachbart zur Kanalregion ist, und einen zweiten Teil, der gebildet, um vom ersteh Teil vorzustehen, so daß in einer Draufsicht ein Teil der äußeren Ränder der Sourceregion sich von der Gateelektrode wegerstreckt, und
der zweite Leiter mit dem zweiten Teil der Sourceregion verbunden ist.
6. Halbleitervorrichtung nach Anspruch 5, wobei der erste Teil der Sourceregion eine Breite von 0,2 bis 0,5 µm aufweist bezüglich einer Kanallängsrichtung der Kanalregion, und der zweite Teil der Sourceregion eine Länge von 0,1 bis 0,5 µm bezüglich einer vom ersten Teil der Sourceregion vorstehenden Richtung aufweist.
7. Halbleitervorrichtung nach Anspruch 5, wobei in einer Draufsicht der erste Teil der Sourceregion eine Mehrzahl von Eckteilen aufweist, und
der zweite Teil der Sourceregion gebildet ist, um schräg bezüglich einer Kanalbreitenrichtung der Kanalregion von dem Eckteil vorzustehen, das nicht benachbart zur Gateelektrode ist.
8. Halbleitervorrichtung nach Anspruch 5, wobei eine Bodenfläche des zweiten Leiters teilweise in Kontakt steht mit dem zweiten Teil der Sourceregion, indem sie von der Gateelektrode weggewendet ist.
9. Halbleitervorrichtung nach Anspruch 1, wobei die Sourceregion (25) einen ersten Teil benachbart zur Kanalregion aufweist, und
der zweite Leiter (103) mit dem ersten Teil der Sourceregion verbunden ist.
10. Halbleitervorrichtung nach Anspruch 1, wobei der Transistor ferner eine Seitenwand (34) aufweist, die auf einer Seitenfläche der Gateelektrode gebildet ist, und
die Seitenwand aus porösem Material aufgebaut ist.
11. Halbleitervorrichtung nach Anspruch 1, wobei der dielektrische Zwischenschichtfilm (118) gebildet ist außer auf einer Region zwischen der Gateelektrode und dem ersten und zweiten Leiter.
12. Halbleitervorrichtung mit
einem Substrat (105);
einem Transistor mit einem Paar von Source/Drain-Regionen (104), das in dem Substrat gebildet ist, einer Gateelektrode (101), die durch einen dielektrischen Gatefilm (113) auf einer Kanalregion (110) gebildet ist, die zwischen dem Paar von Source/Drain-Regionen eingezwängt ist, und einer Seitenwand (34), die auf einer seitlichen Oberfläche der Gateelekarode gebildet ist;
einem dielektrischen Zwischenschichtfilm (118), der auf dem Transistor gebildet ist;
Source/Drain-Verdrahtungen (119), die auf dem dielektrischen Zwischenschichtfilm gebildet sind;
Leitern (103), die in dem dielektrischen Zwischenschichtfilm gebildet sind, zur Verbindung der Source/Drain-Verdrahtungen mit den Source/Drain-Regionen, wobei die Seitenwand aus einem porösem Material aufgebaut ist.
13. Halbleitervorrichtung mit
einem Substrat (105),
einem Transistor mit einem Paar von Source/Drain-Regionen (104), das in dem Substrat gebildet ist, einer Gateelektrode (101), die durch einen dielektrischen Gatefilm (113) auf einer Kanalregion (110) gebildet ist, die zwischen dem Paar von Source/Drain-Regionen eingezwängt ist;
einem dielektrischen Zwischenschichtfilm (118), der auf dem Transistor gebildet ist;
Source/Drain-Verdrahtungen (119), die auf dem dielektrischen Zwischenschichtfilm gebildet sind; und
Leitern (103), die in dem dielektrischen Zwischenfilm gebildet sind, zur Verbindung der Source/Drain-Verdrahtungen mit den Source/Drain-Regionen, wobei
der dielektrische Zwischenschichtfilm gebildet ist, außer auf einer Region zwischen der Gateelektrode und den Leitern.
14. Verfahren zur Herstellung einer Halbleitervorrichtung mit folgenden Schritten:
  • a) Präparieren eines Substrats (105)
  • b) Bilden einer Gatestruktur, die aus einer Mehrschichtstruktur mit einem dielektrischen Film (113) und einer Gateelektrode (101) besteht, die in dieser Reihenfolge auf einer Hauptoberfläche des Substrats gebildet sind;
  • c) Bilden einer Seitenwand (120a) auf der seitlichen Oberfläche der Gatestruktur;
  • d) Bilden von Source/Drain-Regionen (104) durch Einführen einer Verunreinigung in einen Teil des Substrats, dort wo die Gatestruktur und die Seitenwand nicht gebildet sind;
  • e) Bilden eines dielektrischen Zwischenschichtfilms (118) auf einer Struktur, die durch den Schritt (d) erhalten wird;
  • f) Bilden von Leitern (103) in dem dielektrischen Zwischenschichtfilm, wobei die Leiter mit den Source/Drain- Regionen verbunden sind;
  • g) Bilden von Source/Drain-Verdrahtungen (119) auf dem dielektrischen Zwischenschichtfilm, wobei die Source/Drain- Verdrahtungen mit den Leitern verbunden sind; und
  • h) Entfernen des dielektrischen Zwischenschichtfilms (118) zwischen den Leitern und der Gatestruktur.
15. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 14, wobei die Seitenwand in Schritt (h) ebenfalls entfernt wird.
DE10111722A 2000-08-04 2001-03-12 Halbleitervorrichtung und Verfahren zu deren Herstellung Ceased DE10111722A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000236814A JP2002050767A (ja) 2000-08-04 2000-08-04 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
DE10111722A1 true DE10111722A1 (de) 2002-02-21

Family

ID=18728799

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10111722A Ceased DE10111722A1 (de) 2000-08-04 2001-03-12 Halbleitervorrichtung und Verfahren zu deren Herstellung

Country Status (5)

Country Link
US (3) US6787855B2 (de)
JP (1) JP2002050767A (de)
KR (1) KR100360786B1 (de)
DE (1) DE10111722A1 (de)
TW (1) TW479366B (de)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW536745B (en) * 2002-03-20 2003-06-11 Univ Nat Chiao Tung Structure of metal oxide semiconductor field effect transistor
US6905941B2 (en) * 2003-06-02 2005-06-14 International Business Machines Corporation Structure and method to fabricate ultra-thin Si channel devices
US6830987B1 (en) * 2003-06-13 2004-12-14 Advanced Micro Devices, Inc. Semiconductor device with a silicon-on-void structure and method of making the same
WO2005074035A1 (ja) * 2004-01-30 2005-08-11 Nec Corporation 電界効果型トランジスタおよびその製造方法
JP4947890B2 (ja) * 2004-10-22 2012-06-06 ルネサスエレクトロニクス株式会社 半導体装置、ｓｒａｍおよび半導体装置の製造方法
DE102007020258B4 (de) * 2007-04-30 2018-06-28 Globalfoundries Inc. Technik zur Verbesserung des Transistorleitungsverhaltens durch eine transistorspezifische Kontaktgestaltung
JP6295802B2 (ja) 2014-04-18 2018-03-20 ソニー株式会社 高周波デバイス用電界効果トランジスタおよびその製造方法、ならびに高周波デバイス
JP6373686B2 (ja) * 2014-08-22 2018-08-15 ルネサスエレクトロニクス株式会社 半導体装置
FR3037716B1 (fr) * 2015-06-18 2018-06-01 Commissariat A L'energie Atomique Et Aux Energies Alternatives Transistors superposes avec zone active du transistor superieur auto-alignee
CN105405388B (zh) * 2016-01-05 2018-03-09 京东方科技集团股份有限公司 像素驱动电路、显示基板和显示装置
JP6717404B2 (ja) * 2019-04-16 2020-07-01 ソニー株式会社 電界効果トランジスタおよび無線通信装置

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2605442B1 (fr) * 1986-10-17 1988-12-09 Thomson Csf Ecran de visualisation electrooptique a transistors de commande et procede de realisation
JPS63158869A (ja) * 1986-12-23 1988-07-01 Oki Electric Ind Co Ltd 半導体メモリ装置
US5266825A (en) * 1989-10-18 1993-11-30 Hitachi, Ltd. Thin-film device
JP3001212B2 (ja) 1989-11-14 2000-01-24 三菱電機株式会社 半導体装置および半導体装置の製造方法
JP2932552B2 (ja) * 1989-12-29 1999-08-09 日本電気株式会社 半導体装置及びその製造方法
US5300813A (en) * 1992-02-26 1994-04-05 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
JPH06151859A (ja) * 1992-09-15 1994-05-31 Canon Inc 半導体装置
US5635102A (en) * 1994-09-28 1997-06-03 Fsi International Highly selective silicon oxide etching method
JP2681756B2 (ja) 1994-10-31 1997-11-26 株式会社リコー Ｍｏｓ型半導体装置
KR0161398B1 (ko) * 1995-03-13 1998-12-01 김광호 고내압 트랜지스터 및 그 제조방법
US5859466A (en) * 1995-06-07 1999-01-12 Nippon Steel Semiconductor Corporation Semiconductor device having a field-shield device isolation structure and method for making thereof
US5567631A (en) * 1995-11-13 1996-10-22 Taiwan Semiconductor Manufacturing Company Method of forming gate spacer to control the base width of a lateral bipolar junction transistor using SOI technology
KR100214841B1 (ko) * 1996-03-29 1999-08-02 김주용 반도체 소자 및 그의 제조방법
JP3719618B2 (ja) * 1996-06-17 2005-11-24 松下電器産業株式会社 半導体装置及びその製造方法
US6140687A (en) * 1996-11-28 2000-10-31 Matsushita Electric Industrial Co., Ltd. High frequency ring gate MOSFET
US5939753A (en) * 1997-04-02 1999-08-17 Motorola, Inc. Monolithic RF mixed signal IC with power amplification
US5885871A (en) * 1997-07-31 1999-03-23 Stmicrolelectronics, Inc. Method of making EEPROM cell structure
JP3209164B2 (ja) * 1997-10-07 2001-09-17 日本電気株式会社 半導体装置の製造方法
JP3120389B2 (ja) * 1998-04-16 2000-12-25 日本電気株式会社 半導体装置
JP2000049344A (ja) * 1998-07-31 2000-02-18 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2000077532A (ja) * 1998-09-03 2000-03-14 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3394914B2 (ja) * 1998-09-09 2003-04-07 株式会社東芝 半導体装置およびその製造方法
US6018179A (en) * 1998-11-05 2000-01-25 Advanced Micro Devices Transistors having a scaled channel length and integrated spacers with enhanced silicidation properties
JP2000150873A (ja) * 1998-11-12 2000-05-30 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6258732B1 (en) * 1999-02-04 2001-07-10 International Business Machines Corporation Method of forming a patterned organic dielectric layer on a substrate
US6194748B1 (en) * 1999-05-03 2001-02-27 Advanced Micro Devices, Inc. MOSFET with suppressed gate-edge fringing field effect
JP3516616B2 (ja) * 1999-08-03 2004-04-05 シャープ株式会社 半導体装置の製造方法及び半導体装置
JP4671459B2 (ja) * 1999-10-20 2011-04-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US20050275023A1 (en) 2005-12-15
US6787855B2 (en) 2004-09-07
US20020017689A1 (en) 2002-02-14
KR20020012111A (ko) 2002-02-15
TW479366B (en) 2002-03-11
KR100360786B1 (ko) 2002-11-13
JP2002050767A (ja) 2002-02-15
US20040145017A1 (en) 2004-07-29

Similar Documents

Publication Publication Date Title
DE69307274T2 (de) Halbleitervorrichtung und Wafer-Struktur mit einer planaren Verbindungsstruktur, vergraben durch Wafer-Bonding
DE69329376T2 (de) Verfahren zur Herstellung einer SOI-Transistor-DRAM
DE69632567T2 (de) MOS-Transistor und Verfahren zur Herstellung desselben
DE112005002428B4 (de) Verfahren zur Herstellung von Doppelgate- und Trigate-Transistoren mit unabhängigem Zugriff in demselben Prozeßfluß sowie eine diese umfassende integrierte Schaltung
DE10339920B4 (de) Verfahren zum Herstellen eines integrierten Schaltungs-Feldeffekttransistors
DE4220497B4 (de) Halbleiterspeicherbauelement und Verfahren zu dessen Herstellung
DE68918619T2 (de) Verfahren zum Herstellen eines selbstisolierenden source/drain-Kontaktes in einem MOS-Transistor.
DE69211093T2 (de) Verfahren zur Herstellung einer integrierten Schaltung mit selbstjustierten Kontakten zwischen eng beabstandeten Strukturen
DE10056871B4 (de) Feldeffekttransistor mit verbessertem Gatekontakt und Verfahren zur Herstellung desselben
DE4332074C2 (de) Halbleiterspeichereinrichtung und Verfahren zu ihrer Herstellung
DE4420365C2 (de) Halbleiterbauelement-Isolierverfahren und integrierte Schaltungen für eine Speicheranordnung
DE69122043T2 (de) Vertikaler SOI-Feldeffekttransistor und dessen Herstellungsprozess
DE102016118062B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements mit einem nichtflüchtigen Speicher und einer Logikschaltung
DE10141916A1 (de) MOS-Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE2809233A1 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE2824419C2 (de) Feldeffekttransistor und Verfahren zu dessen Herstellung
DE69627975T2 (de) MOS-Transistor und Verfahren zu seiner Herstellung
DE112005000394T5 (de) Halbleiterbauelement mit Mehrgatestruktur und Verfahren zu seiner Herstellung
DE3131240A1 (de) Halbleitervorrichtungen und verfahren zu ihrer herstellung
DE2916364A1 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE19921110A1 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE19520958A1 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
EP0129045B1 (de) Verfahren zum Herstellen eines integrierten Isolierschicht-Feldeffekttransistors mit zur Gateelektrode selbstausgerichteten Kontakten
DE10107012A1 (de) Verfahren zur Herstellung eines Polysilicium-Kondensators unter Verwendung von FET- und bipolaren Basis-Polysiliciumschichten
DE2922016A1 (de) Vlsi-schaltungen

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8131 Rejection