KR20020012111A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20020012111A
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다니구찌 이찌로오, 기타오카 다카시
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Abstract

소스·드레인 영역의 면적을 축소하면서, 소스·드레인의 컨택트 플러그와, 게이트 전극 사이에 생기는 기생 용량의 증대를 억제할 수 있는 반도체 장치 및 그 제조 방법을 얻는다.
게이트 전극(1)의 아래쪽에는 채널 영역이 형성되어 있고, 채널 영역을 끼우고 한쌍의 소스·드레인 영역(2)이 형성되어 있다. 소스·드레인 영역(2)은 채널 영역에 인접하는 제1 부분(3a)과, 소스·드레인 영역(2)의 외주변의 일부가 평면에서 볼 때 게이트 전극(1)으로부터 멀어지도록, 제1 부분(3a)으로부터 채널 폭 방향에 돌출하여 형성된 제2 부분(3b)을 갖고 있다. 또한, 제2 부분(3b)에는 소스·드레인 영역(2)과 소스·드레인 배선을 접속하기 위한 컨택트 플러그(4)가 형성되어 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING SAME}
본 발명은 반도체 장치의 구조 및 그 제조 방법에 관한 것으로, 특히, 소자의 미세화, 동작의 고속화 및 소비 전력의 저감을 실현할 수 있는 MOSFET의 구조 및 그 제조 방법에 관한 것이다.
도 27은 일반적인 MOSFET의 구조를 나타내는 상면도이다. 게이트 전극(101)의 아래쪽으로는 채널 영역(도 27에는 도시되어 있지 않음)이 형성되어 있으며, 채널 영역을 끼워 한쌍의 소스·드레인 영역(102)이 형성되고 있다. 또한, 소스·드레인 영역(102)과 소스·드레인 배선(도시하지 않음)을 접속하기 위한 컨택트 플러그(103)가 형성되어 있다.
이러한 MOSFET에서는 소자의 미세화를 도모하기 위해 소스·드레인 영역(102)의 면적이 축소되는 경향에 있다. 도 28은 소스·드레인 영역의 면적이축소된, 종래의 MOSFET의 구조를 나타내는 상면도이다. 도 27에 도시한 소스·드레인 영역(102)을 대신하여 소스·드레인 영역(104)이 형성되어 있다. 채널 길이 방향의 소스·드레인 영역의 폭은 도 27에 도시한 MOSFET에서는 L102인데 반하여 28에 도시한 MOSFET에서는 L104(<L102)이며, 이것에 의해 소스·드레인 영역의 면적의 축소가 도모되고 있다.
도 29는 도 28에 도시한 라인 X100에 따른 위치에 관한 단면 구조를 나타내는 단면도이다. SOI 기판(105)은 실리콘 기판(106), BOX(Burried OXide)층(107) 및 실리콘층(108)이 이 순서로 적층된 적층 구조를 이루고 있다. 실리콘층(108)의 상면 내에는, STI(Shallow Trench Isolation) 등의 소자 분리 절연막(109)이 선택적으로 형성되어 있다.
소자 분리 절연막(109)에 의해 규정되는 SOI 기판(105)의 소자 형성 영역에있어서, 실리콘층(108)의 상면 내에는 p형의 보디 영역(상기 채널 영역에 상당함: 110)을 끼워 쌍을 이루는, 소스·드레인 영역(104)이 형성되어 있다. 소스·드레인 영역(104)은 실리콘층(108)의 상면으로부터 BOX층(107)의 상면에 도달하여 형성된 n+형의 불순물 확산 영역(111)과, 실리콘층(108)의 상면을 실리사이드화함으로써 형성된 실리사이드층(112)을 갖고 있다.
보디 영역(110) 상에는 게이트 산화막(113)과 게이트 전극(101)이 이 순서로 적층된 적층 구조를 이루는 게이트 구조가 형성되어 있다. 그 게이트 구조의 측면에는 산화실리콘으로 이루어지는 측벽(120)이 형성되어 있다. 게이트 전극(101)은게이트 산화막(113) 상에 형성된 폴리실리콘층(114)과, 폴리실리콘층(114) 상에 형성된 실리사이드층(115)을 갖고 있다.
또한, 실리사이드층(115, 112), 측벽(120) 및 소자 분리 절연막(109)의 각 노출면을 덮어, 산화실리콘으로 이루어지는 층간 절연막(118)이 전면에 형성되어 있다. 층간 절연막(118) 상에는, 알루미늄 등으로 이루어지는 소스·드레인 배선(119)이 형성되어 있다. 또한, 층간 절연막(118) 내에는, 소스·드레인 배선(119)과 소스·드레인 영역(104)을 접속하기 위한 컨택트 플러그(103)가 선택적으로 형성되어 있다. 컨택트 플러그(103)는 층간 절연막(118)의 상면으로부터 실리사이드층(112)의 상면에 도달하여 형성된 컨택트홀(116)과, 그 컨택트홀(116) 내를 충전하는 도체 플러그(117)를 갖고 있다.
이러한 종래의 MOSFET에 의하면, 소스·드레인 영역(104)의 면적을 축소함으로써 소자의 미세화를 도모하는 것이 가능하다. 또한, SOI 기판이 아닌 통상의 벌크 기판을 이용한 MOSFET에 있어서, 소스·드레인 영역의 면적을 축소함으로써, 상호 도전형이 다른 소스·드레인 영역과 실리콘 기판과의 접합 면적이 작아져서 소스·드레인 용량을 저감할 수도 있다.
그러나, 소스·드레인 영역(104)의 면적의 축소에 따라, 컨택트 플러그(103)와 게이트 전극(101) 사이의 거리도 짧게 되기 때문에, 양자 사이에 생기는 기생 용량이 증대하여, 오히려 동작의 고속화 및 소비 전력의 저감의 방해가 된다고 하는 문제가 있었다.
본 발명은 이러한 문제를 해결하기 위해 이루어진 것으로, 소스·드레인 영역의 면적을 축소하면서 소스·드레인의 컨택트 플러그와, 게이트 전극 사이에 생기는 기생 용량의 증대를 억제할 수 있는 반도체 장치 및 그 제조 방법을 얻는 것을 목적으로 하는 것이다.
본 발명에 따른 반도체 장치에 있어서, 반도체 기판, 절연층, 및 반도체층이 이 순서로 적층된 SOI 기판과, 반도체층 내에 각각 선택적으로 형성된 드레인 영역 및 소스 영역 및 드레인 영역과 소스 영역 사이에 끼워지는 채널 영역 상에 게이트 절연막을 통해 형성된 게이트 전극을 갖는 트랜지스터와, 트랜지스터 상에 형성된 층간 절연막과, 층간 절연막 상에 선택적으로 형성된 드레인 배선 및 소스 배선과, 층간 절연막 내에 선택적으로 형성되고, 드레인 배선과 드레인 영역을 접속하는 제1 도전체와, 층간 절연막 내에 선택적으로 형성되고, 소스 배선과 소스 영역을 접속하는 제2 도전체를 구비하고, 드레인 영역은 채널 영역에 인접하는 제1 부분과, 드레인 영역의 외주변의 일부가 평면에서 볼 때 게이트 전극으로부터 멀어지도록, 제1 부분으로부터 돌출하여 형성된 제2 부분을 지니고, 제1 도전체는 드레인 영역의 제2 부분에 접속되어 있는 것을 특징으로 하는 것이다.
또한, 본 발명에 따른 반도체 장치에 있어서, 드레인 영역의 제1 부분은 평면에서 볼 때 복수의 각부를 갖고 있으며, 드레인 영역의 제2 부분은 게이트 전극과 인접하지 않은 각부로부터, 채널 영역의 채널 폭 방향에 대하여 경사져 돌출하여 형성되어 있는 것을 특징으로 하는 것이다.
또한, 본 발명에 따른 반도체 장치에 있어서, 제1 도전체의 저면은 게이트전극으로부터 멀어지도록, 위치를 어긋나게 하여 드레인 영역의 제2 부분에 부분적으로 접촉하고 있는 것을 특징으로 하는 것이다.
또한, 본 발명에 따른 반도체 장치에 있어서, 소스 영역은 채널 영역에 인접하는 제1 부분과, 소스 영역의 외주변의 일부가 평면에서 볼 때 게이트 전극으로부터 멀어지도록, 제1 부분으로부터 돌출하여 형성된 제2 부분을 지니고, 제2 도전체는 소스 영역의 제2 부분에 접속되어 있는 것을 특징으로 하는 것이다.
또한, 본 발명에 따른 반도체 장치에 있어서, 소스 영역의 제1 부분은 평면에서 볼 때 복수의 각부를 갖고 있으며, 소스 영역의 제2 부분은 게이트 전극과 인접하지 않은 각부로부터, 채널 영역의 채널 폭 방향에 대하여 경사져 돌출하여 형성되어 있는 것을 특징으로 하는 것이다.
또한, 본 발명에 따른 반도체 장치에 있어서, 제2 도전체의 저면은 게이트 전극으로부터 멀어지도록, 위치를 어긋나게 하여 소스 영역의 제2 부분에 부분적으로 접촉하고 있는 것을 특징으로 하는 것이다.
또한, 본 발명에 따른 반도체 장치에 있어서, 소스 영역은 채널 영역에 인접하는 제1 부분을 지니고, 제2 도전체는 소스 영역의 제1 부분에 접속되어 있는 것을 특징으로 하는 것이다.
또한, 본 발명에 따른 반도체 장치에 있어서, 트랜지스터는 게이트 전극의 측면에 형성된 측벽을 또한 지니며, 측벽은 다공질형의 재질에 의해 구성되어 있는 것을 특징으로 하는 것이다.
또한, 본 발명에 따른 반도체 장치에 있어서, 층간 절연막은 게이트 전극과제1 및 제2 도전체 사이의 영역을 제외한 부분에 형성되어 있는 것을 특징으로 하는 것이다.
또한, 본 발명에 따른 반도체 장치에 있어서, 기판과, 기판 내에 선택적으로 형성된 쌍을 이루는 소스·드레인 영역, 쌍을 이루는 소스·드레인 영역끼리에 의해 끼워지는 채널 영역 상에 게이트 절연막을 통해 형성된 게이트 전극 및 게이트 전극의 측면에 형성된 측벽을 갖는 트랜지스터와, 트랜지스터 상에 형성된 층간 절연막과, 층간 절연막 상에 선택적으로 형성된 소스·드레인 배선과, 층간 절연막 내에 선택적으로 형성되고, 소스·드레인 배선과 소스·드레인 영역을 접속하는 도전체를 구비하고, 측벽은 다공질형의 재질에 의해 구성되어 있는 것을 특징으로 하는 것이다.
또한, 본 발명에 따른 반도체 장치에 있어서, 기판과, 기판 내에 선택적으로 형성된 쌍을 이루는 소스·드레인 영역 및 쌍을 이루는 소스·드레인 영역끼리에 의해 끼워지는 채널 영역 상에 게이트 절연막을 통해 형성된 게이트 전극을 갖는 트랜지스터와, 트랜지스터 상에 형성된 층간 절연막과, 층간 절연막 상에 선택적으로 형성된 소스·드레인 배선과, 층간 절연막 내에 선택적으로 형성되고, 소스·드레인 배선과 소스·드레인 영역을 접속하는 도전체를 구비하며, 층간 절연막은 게이트 전극과 도전체 사이의 영역을 제외하는 부분에 형성되어 있는 것을 특징으로 하는 것이다.
또한, 본 발명에 따른 반도체 장치의 제조 방법에 있어서, (a) 기판을 준비하는 공정과, (b) 기판의 주면 상에 게이트 절연막 및 게이트 전극이 이 순서로 적층된 적층 구조를 이루는 게이트 구조를 선택적으로 형성하는 공정과, (c) 게이트 구조의 측면에 측벽을 형성하는 공정과, (d) 게이트 구조 및 측벽이 형성되어 있지 않은 부분의 기판 내에 불순물을 도입함으로써 소스·드레인 영역을 형성하는 공정과, (e) 공정 (d)에 의해 얻어지는 구조 상에 층간 절연막을 형성하는 공정과, (f) 소스·드레인 영역에 접속된 도전체를, 층간 절연막 내에 선택적으로 형성하는 공정과, (g) 도전체에 접속된 소스·드레인 배선을, 층간 절연막 상에 선택적으로 형성하는 공정과, (h) 도전체와 게이트 구조 사이의 층간 절연막을 제거하는 공정을 구비하는 것이다.
또한, 본 발명에 따른 반도체 장치의 제조 방법에 있어서, 공정 (h)에 있어서는, 측벽도 제거되는 것을 특징으로 하는 것이다.
도 1은 본 발명의 실시예 1에 따른 MOSFET의 구조를 나타내는 상면도.
도 2는 본 발명의 실시예 1에 따른 MOSFET의 단면 구조를 나타내는 단면도.
도 3은 본 발명의 실시예 1에 따른 MOSFET의 제조 방법을 공정순으로 나타내는 단면도.
도 4는 본 발명의 실시예 1에 따른 MOSFET의 제조 방법을 공정순으로 나타내는 단면도.
도 5는 본 발명의 실시예 1에 따른 MOSFET의 제조 방법을 공정순으로 나타내는 단면도.
도 6은 본 발명의 실시예 1에 따른 MOSFET의 제조 방법을 공정순으로 나타내는 단면도.
도 7은 본 발명의 실시예 1에 따른 MOSFET의 제조 방법을 공정순으로 나타내는 단면도.
도 8은 본 발명의 실시예 1에 따른 MOSFET의 제조 방법을 공정순으로 나타내는 단면도.
도 9는 본 발명의 실시예 1에 따른 MOSFET의 제조 방법을 공정순으로 나타내는 단면도.
도 10은 본 발명의 실시예 1에 따른 MOSFET의 제조 방법을 공정순으로 나타내는 단면도.
도 11은 본 발명의 실시예 1에 따른 MOSFET의 제조 방법을 공정순으로 나타내는 단면도.
도 12는 본 발명의 실시예 1에 따른 MOSFET의 제조 방법을 공정순으로 나타내는 단면도.
도 13은 본 발명의 실시예 1에 따른 MOSFET를, CMOS에 적용한 예를 나타내는 상면도.
도 14는 본 발명의 실시예 2에 따른 MOSFET의 구조를 나타내는 상면도.
도 15는 본 실시예 2에 따른 MOSFET를, CMOS에 적용한 예를 나타내는 상면도.
도 16은 본 발명의 실시예 3에 따른 MOSFET의 구조를 나타내는 상면도.
도 17은 본 발명의 실시예 3에 따른 MOSFET의 단면 구조를 나타내는 단면도.
도 18은 본 발명의 실시예 4에 따른 MOSFET의 구조를 나타내는 상면도.
도 19는 본 발명의 실시예 5에 따른 MOSFET의 구조를 나타내는 상면도.
도 20은 본 발명의 실시예 6에 따른 MOSFET의 구조를 나타내는 단면도.
도 21은 본 발명의 실시예 6에 따른 MOSFET에 관하여, 측벽의 형성 방법을 공정순으로 나타내는 단면도.
도 22는 본 발명의 실시예 6에 따른 MOSFET에 관하여, 측벽의 형성 방법을공정순으로 나타내는 단면도.
도 23은 본 발명의 실시예 6에 따른 MOSFET에 관하여, 측벽의 형성 방법을 공정순으로 나타내는 단면도.
도 24는 본 발명의 실시예 7에 따른 MOSFET의 구조를 나타내는 단면도.
도 25는 본 발명의 실시예7에 따른 MOSFET에 관하여, 개구부의 형성 방법을 나타내는 단면도.
도 26은 본 발명의 실시예 8에 따른 MOSFET의 구조를 나타내는 단면도.
도 27은 일반적인 MOSFET의 구조를 나타내는 상면도.
도 28은 종래의 MOSFET의 구조를 나타내는 상면도.
도 29는 종래의 MOSFET의 단면 구조를 나타내는 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 게이트 전극
2 : 소스·드레인 영역
3a, 30a : 제1 부분
3b, 30b : 제2 부분
4, 31 : 컨택트 플러그
5 : SOI 기판
6 : 실리콘 기판
7 : BOX층
10 : 보디 영역
11 : 불순물 확산 영역
13 : 게이트 절연막
18 : 층간 절연막
20, 34, 120a : 측벽
19 : 소스·드레인 배선
37 : 실리콘 산화막
39, 41 : 개구부
〈실시예 1〉
도 1은 본 발명의 실시예 1에 따른 MOSFET의 구조를 나타내는 상면도이다. 게이트 전극(1)의 아래쪽에는 채널 영역(도 1에는 도시되어 있지 않음)이 형성되어 있으며, 채널 영역을 끼워 한쌍의 소스·드레인 영역(2)이 형성되어 있다. 소스·드레인 영역(2)은 채널 영역에 인접하는 제1 부분(3a)과, 소스·드레인 영역(2)의 외주변의 일부가 평면에서 볼 때 게이트 전극(1)으로부터 멀어지도록, 제1 부분(3a)으로부터, 채널 폭 방향으로 돌출하여 형성된 제2 부분(3b)을 갖고 있다.
도 1에 도시한 MOSFET는 도 27에 도시한 MOSFET에 대하여 소스·드레인 영역의 면적의 축소가 도모되어 있으며, 제1 부분(3a)의 채널 길이 방향의 폭 L2는, 도27에 도시한 폭 L102보다도 좁고, 도 28에 도시한 폭 L104와 같다. 또한, 제2 부분(3b)에는 소스·드레인 영역(2)과 소스·드레인 배선(도시하지 않음)을 접속하기 위한 컨택트 플러그(4)가 형성되어 있다. 컨택트 플러그(4)의 직경은 0.1∼0.3㎛ 정도이다. 또한, 제1 부분(3a)의 폭 L2는 0.2∼0.5㎛ 정도이며, 제1 부분(3a)으로부터 돌출하는 방향에 관한 제2 부분(3b)의 길이는 0.1∼0.5㎛ 정도이다.
도 2의 (a) 및 (b)는 각각 도 1에 도시한 라인 A 및 라인 B에 따른 위치에 관한 단면 구조를 나타내는 단면도이다. SOI 기판(5)은 실리콘 기판(6), 산화실리콘으로 이루어지는 BOX층(7) 및 실리콘층(8)이 이 순서로 적층된 적층 구조를 이루고 있다. 실리콘층(8)의 상면 내에는 산화실리콘으로 이루어지는, STI 등의 소자 분리 절연막(9)이 선택적으로 형성되어 있다.
도 2의 (a)를 참조하여, 소자 분리 절연막(9)에 의해 규정되는 SOI 기판(5)의 소자 형성 영역에 있어서, 실리콘층(8)의 상면 내에는 소스·드레인 영역(2)이 형성되어 있다. 소스·드레인 영역(2)은 실리콘층(8)의 상면으로부터 BOX층(7)의 상면에 도달하여 형성된 n+형의 불순물 확산 영역(11)과, 실리콘층(8)의 상면을 실리사이드화함으로써 형성된 실리사이드층(12)을 갖고 있다.
도 2의 (b)를 참조하여, SOI 기판(5)의 소자 형성 영역에 있어서, 실리콘층(8)의 상면 내에는, p형의 보디 영역(상기 채널 영역에 상당함: 10)을 끼워 쌍을 이루는, 소스·드레인 영역(2)이 형성되어 있다. 보디 영역(10) 상에는, 게이트 산화막(13)과 게이트 전극(1)이 이 순서로 적층된 적층 구조를 이루는 게이트 구조가 형성되어 있다. 그 게이트 구조의 측면에는, 산화실리콘으로 이루어지는 측벽(20)이 형성되어 있다. 게이트 전극(1)은 게이트 산화막(13) 상에 형성된 폴리실리콘층(14)과, 폴리실리콘층(14) 상에 형성된 실리사이드층(15)을 갖고 있다.
도 2의 (a) 및 (b)를 참조하여, 실리사이드층(15, 12), 측벽(20) 및 소자 분리 절연막(9)의 각 노출면을 덮어, 산화실리콘으로 이루어지는 층간 절연막(18)이 전면에 형성되어 있다. 도 2의 (a)를 참조하여, 층간 절연막(18) 상에는 알루미늄 등으로 이루어지는 소스·드레인 배선(19)이 선택적으로 형성되어 있다. 또한, 층간 절연막(18) 내에는 소스·드레인 배선(19)과 소스·드레인 영역(2)을 접속하기 위한 컨택트 플러그(4)가 선택적으로 형성되어 있다. 컨택트 플러그(4)는 층간 절연막(18)의 상면으로부터 실리사이드층(12)의 상면에 도달하여 형성된 컨택트홀(16)과, 그 컨택트홀(16) 내를 충전하는 도체 플러그(17)를 갖고 있다.
도 3 내지 도 12는 본 발명의 실시예 1에 따른 MOSFET의 제조 방법을 공정순으로 나타내는 단면도이다. 도 3의 (a)∼도 12의 (a)가 도 2의 (a)에 도시한 구조의 제조 방법에 대응하여, 도 3의 (b)∼도 12의 (b)가 도 2의 (b)에 도시한 구조의 제조 방법에 대응한다. 도 3을 참조하여, 우선, 400㎚ 정도의 막 두께를 갖는 BOX 층(7)과, 200㎚ 정도의 막 두께를 갖는 실리콘층(8)이 실리콘 기판(6) 상에 이 순서로 적층된 적층 구조를 이루는 SOI 기판(5)을 준비한다. 다음에, CVD법 등에 의해 10㎚ 정도의 막 두께를 갖는 실리콘 산화막과, 200㎚ 정도의 막 두께를 갖는 실리콘 질화막을, 실리콘층(8)의 상면 상에 이 순서로 전면에 형성한다. 다음에, 사진 제판법 및 이방성 드라이 에칭법에 의해 이들 막을 패터닝함으로써, 실리콘 산화막(21) 및 실리콘 질화막(22)이 이 순서로 적층된 적층 구조를, 실리콘층(8)의 상면 상에 선택적으로 형성한다.
도 4를 참조하여, 다음에, 실리콘 질화막(22)을 에칭 마스크에 이용하여 SOI 기판(5)의 깊이 방향으로 에칭 레이트가 높은 이방성 드라이 에칭법에 의해 실리콘층(8)을 그 상면으로부터 100㎚ 정도 에칭한다. 이에 따라, 실리콘 질화막(22) 및 실리콘 산화막(21)으로 이루어지는 적층 구조가 형성되어 있지 않은 부분의 실리콘층(8)의 상면 내에, 오목부(23)가 형성된다.
도 5를 참조하여, 다음에, 오목부(23) 내를 충전하도록, 500㎚ 정도의 막 두께를 갖는 실리콘 산화막(24)을 CVD법에 의해 전면에 피착한다. 다음에, CMP(Chemical Mechanical Polishing)법에 의해 실리콘 산화막(24)을 연마 제거한다. 이러한 CMP 처리는 실리콘 질화막(22)의 바닥부를 남겨 정지한다.
도 6을 참조하여, 다음에, 남은 실리콘 질화막(22)을 웨트 에칭에 의해 제거한다. 다음에, 채널 영역을 형성하기 위해 이온 주입법에 의해 붕소 등의 불순물(NMOS를 형성하는 경우)을, 10∼50keV, 1∼9e12㎝-2의 조건으로 실리콘 산화막(21)을 통해 실리콘층(8) 내에 도입한다.
또, PMOS를 형성하는 경우에는, 비소 등의 불순물을 50∼200keV, 1∼9e12 ㎝-2의 조건으로 이온 주입하면 좋다. 다음에, 실리콘 산화막(21)을 웨트 에칭에 의해 제거한다. 이 때의 웨트 에칭에 의해 실리콘 산화막(24)의 상부도 약간 제거된다. 이에 따라, 남은 실리콘 산화막(24)으로서 소자 분리 절연막(9)이 얻어진다.
도 7을 참조하여, 다음에, 열 산화법에 의해 소자 분리 절연막(9)이 형성되어 있지 않은 부분의 실리콘층(8)의 상면 상에, 1∼5㎚ 정도의 막 두께를 갖는 실리콘 산화막(25)을 형성한다. 다음에, CVD법에 의해 200㎚ 정도의 막 두께를 갖는 폴리실리콘막(26)을 전면에 형성한다.
도 8을 참조하여, 사진 제판법 및 이방성 드라이 에칭법에 의해 폴리실리콘막(26)을 패터닝함으로써, 폴리실리콘층(14)을 형성한다. 다음에, 폴리실리콘층(14) 및 소자 분리 절연막(9)을 주입 마스크에 이용하여 이온 주입법에 의해 비소 등의 불순물(NMOS를 형성하는 경우)을, 5∼30keV, 1∼9e14㎝-2의 조건으로 실리콘 산화막(25)을 통해 실리콘층(8) 내에 도입한다. 이에 따라, 비교적 저농도의 저농도 영역(27)이, 실리콘층(8)의 상면 내에 얕게 형성된다. 또, PMOS를 형성하는 경우에는, BF2등의 불순물을 5∼30keV, 1∼9e14㎝-2의 조건으로 이온 주입하면 좋다.
도 9를 참조하여, 다음에, 70∼100㎚ 정도의 막 두께를 갖는 실리콘 산화막을 CVD법에 의해 전면에 형성하고, 그 실리콘 산화막 및 실리콘 산화막(25)을, SOI 기판(5)의 깊이 방향으로 에칭 레이트가 높은 이방성 드라이 에칭법에 의해 에칭함으로써, 폴리실리콘층(14)의 측면에 측벽(20)을 형성한다. 또, 도 9의 (b)에 있어서는, 측벽(20)의 기초로서 존재하는 부분의 실리콘 산화막(25)은 측벽(20)의 일부로 파악하여 측벽(20)과 일체적으로 나타내고 있다.
도 10을 참조하여, 다음에, 폴리실리콘층(14), 측벽(20) 및 소자 분리 절연막(9)을 주입 마스크에 이용하여 이온 주입법에 의해 비소 등의 불순물(NMOS를 형성하는 경우)을, 10∼80keV, 1∼9e15㎝-2의 조건으로 실리콘층(8) 내에 도입한다. 이에 따라, 폴리실리콘층(14)의 아래쪽으로 저농도 영역(27)을 갖는, 비교적 고농도의 불순물 확산 영역(11)이 형성된다. 불순물 확산 영역(11)은 실리콘층(8)의 상면으로부터 BOX층(7)의 상면에 도달하여 형성되어 있다. 또, PMOS를 형성하는 경우에는, 붕소 등의 불순물을 10∼50 keV, 1∼9e15㎝-2의 조건으로 이온 주입하면좋다.
도 11을 참조하여, 다음에, 코발트 등의 금속막을 5∼10㎚ 정도의 막 두께로 전면에 형성한 후, 500∼1000℃에서 1분간 정도의 열 처리를 행한다. 이에 따라, 상호 접촉하는 실리콘과 금속막이 반응하여, 실리사이드화 반응이 발생한다. 이에 따라, 불순물 확산 영역(11)의 상면이 실리사이드화되어 실리사이드층(12)으로 되어, 불순물 확산 영역(11)과 실리사이드층(12)으로 이루어지는 소스·드레인 영역(2)을 형성할 수가 있다. 또한, 폴리실리콘층(14)의 상면이 실리사이드화되어 실리사이드층(15)으로 되고, 폴리실리콘층(14)과 실리사이드층(15)으로 이루어지는 게이트 전극(1)을 형성할 수가 있다. 그 후, 실리콘과 반응하지 않은 부분의 금속막을 웨트 에칭에 의해 제거한다.
도 12를 참조하여, 다음에, CVD법에 의해 1000㎚ 정도의 막 두께를 갖는 실리콘 산화막을 전면에 피착한 후, 그 상면으로부터 400㎚ 정도의 막 두께를 CMP법에 의해 연마 제거함으로써 실리콘 산화막의 상면을 평탄화한다. 이에 따라, 층간 절연막(18)을 형성할 수가 있다. 다음에, 층간 절연막(18)의 상면으로부터 실리사이드층(12)의 상면에 도달하는 컨택트홀(16)을, 층간 절연막(18) 내에 선택적으로 형성한다.
다음에, 500㎚ 정도의 막 두께를 갖는 텅스텐막을 전면에 피착한 후, 층간 절연막(18)의 상면이 노출할 때까지 그 텅스텐막을 CMP법에 의해 연마 제거함으로써, 컨택트홀(16) 내를 도체 플러그(17: 도전체)에 의해 충전한다. 이에 따라, 컨택트 플러그(4)를 형성한다. 다음에, 컨택트 플러그(4)에 접촉하도록, 알루미늄 등으로 이루어지는 소스·드레인 배선(19)을 층간 절연막(18)의 상면 상에 선택적으로 형성함으로써 도 2에 도시한 구조를 얻는다.
도 13은 본 실시예 1에 따른 MOSFET를, CMOS에 적용한 예를 나타내는 상면도이다. CMOS는 게이트 전극(1)을 공유하는 NMOS와 PMOS를 구비하고 있다. 게이트 전극(1)은 CMOS의 입력 IN에 접속되어 있다. NMOS는 게이트 전극(1) 아래의 채널 영역을 끼워 쌍을 이루는 소스 영역(2s1) 및 드레인 영역(2d1)을 갖고 있다. 소스 영역(2s1)은, 제1 부분(3a1)과 제2 부분(3b1)을 갖고 있다. 제2 부분(3b1)은 컨택트 플러그(4a)를 통해 전원 VDD에 접속되어 있다. 드레인 영역(2d1)은 채널 영역에 인접하는 제1 부분(3a2)과, 드레인 영역(2d1)의 외주변의 일부가 평면에서 볼 때 게이트 전극(1)으로부터 멀어지도록, 제1 부분(3a2)으로부터 채널 길이 방향으로 돌출하여 형성된 제2 부분(3b2)을 갖고 있다. 제2 부분(3b2)은 컨택트플러그(4b)를 통해 CMOS의 출력 OUT에 접속되어 있다.
PMOS는 게이트 전극(1) 아래의 채널 영역을 끼워 쌍을 이루는 소스 영역(2s2) 및 드레인 영역(2d2)을 갖고 있다. 소스 영역(2s2)은 제1 부분(3a3)과 제2 부분(3b3)을 갖고 있다. 제2 부분(3b3)은 컨택트 플러그(4d)를 통해 접지 GND에 접속되어 있다. 드레인 영역(2d2)은 채널 영역에 인접하는 제1 부분(3a4)과, 드레인 영역(2d2)의 외주변의 일부가 평면에서 볼 때 게이트 전극(1)으로부터 멀어지도록, 제1 부분(3a4)으로부터 채널 길이 방향으로 돌출하여 형성된 제2 부분(3b4)을 갖고 있다. 제2 부분(3b4)은 컨택트 플러그(4c)를 통해 CMOS의 출력 OUT에 접속되어 있다.
이와 같이 본 실시예 1에 따른 반도체 장치 및 그 제조 방법에 의하면, 소스·드레인 영역(2)은 보디 영역(10)에 인접하는 제1 부분(3a)과, 소스·드레인 영역(2)의 외주변의 일부가 평면에서 볼 때 게이트 전극(1)으로부터 멀어지 도록, 제1 부분(3a)으로부터 돌출하여 형성된 제2 부분(3b)을 갖고 있다. 그리고, 소스·드레인 영역(2)과 소스·드레인 배선(19)을 접속하기 위한 컨택트 플러그(4)는 소스·드레인 영역(2)의 제2 부분(3b)에 형성되어 있다.
그 때문에, 도 28에 도시한 종래의 MOSFET와 비교하면, 컨택트 플러그(4)와 게이트 전극(1) 사이의 거리를 넓힐 수 있다. 그 결과, 소스·드레인 영역(2)의 면적을 축소하여 소자의 미세화를 도모하면서 컨택트 플러그(4)와 게이트 전극(1) 사이에 생기는 기생 용량의 증대를 억제할 수 있어, 동작의 고속화 및 소비 전력의 저감을 도모하는 것이 가능해진다.
또한, 본 실시예 1에 따른 MOSFET는 SOI 기판(5)을 채용하고, 소스·드레인 영역(2)은 실리콘층(8)의 상면으로부터 BOX층(7)의 상면에 도달하여 형성되어 있다. 그 때문에, 도 28에 도시한 종래의 MOSFET와 비교하면, 제2 부분(3b)을 형성한 분만큼 소스·드레인 영역(2)의 면적이 넓혀져 있다고는 하여도, 이에 따른 소스·드레인 용량의 증대를 최소한으로 억제할 수 있다.
〈실시예 2〉
도 14는 본 발명의 실시예 2에 따른 MOSFET의 구조를 나타내는 상면도이다. 게이트 전극(1)의 아래쪽에는 채널 영역(도 14에는 도시되어 있지 않음)이 형성되어 있으며, 채널 영역을 끼우고 한쌍의 소스·드레인 영역(2)이 형성되어 있다. 소스·드레인 영역(2)은 채널 영역에 인접하는 제1 부분(30a)과, 소스·드레인 영역(2)의 외주변의 일부가 평면에서 볼 때 게이트 전극(1)으로부터 멀어지도록, 제1 부분(30a)의 각부[게이트 전극(1)에 인접하지 않은 측의 각부]로부터, 채널 폭 방향에 대하여 경사 45°정도 외측으로 돌출하여 형성된 제2 부분(30b)을 갖고 있다. 소스·드레인 영역(2)과 소스·드레인 배선(도시하지 않음)을 접속하기 위한 컨택트 플러그(4)는 소스·드레인 영역(2)의 제2 부분(30b)에 접속되어 있다. 본 실시예 2에 따른 MOSFET의 그 밖의 구조는, 상기 실시예(1)에 따른 MOSFET의 구조와 마찬가지이다.
도 15는 본 실시예 2에 따른 MOSFET를, CMOS에 적용시킨 예를 나타내는 상면도이다. NMOS에 관하여, 소스 영역(2s1)은 제1 부분(30a1)과 제2 부분(30b1)을 갖고 있다. 제2 부분(30b1)은 컨택트 플러그(4a)를 통해 전원 VDD에 접속되어 있다.드레인 영역(2d1)은 제1 부분(30a2)과 제2 부분(30b2)을 갖고 있다. 제2 부분(30b2)은 컨택트 플러그(4b)를 통해 CMOS의 출력 OUT에 접속되어 있다. PMOS에 관하여, 소스 영역(2s2)은 제1 부분(30a3)과 제2 부분(30b3)을 갖고 있다. 제2 부분(30b3)은 컨택트 플러그(4d)를 통해 접지 GND에 접속되어 있다. 드레인 영역(2d2)은 제1 부분(30a4)과 제2 부분(30b4)을 갖고 있다. 제2 부분(30b4)은 컨택트 플러그(4c)를 통해 CMOS의 출력 OUT에 접속되어 있다.
이와 같이 본 실시예 2에 따른 MOSFET에 의하면, 소스·드레인 영역(2)은 채널 영역에 인접하는 제1 부분(30a)과, 소스·드레인 영역(2)의 외주변의 일부가 평면에서 볼 때 게이트 전극(1)으로부터 멀어지도록, 제1 부분(30a)의 각부로부터 경사 45°정도 외측으로 돌출하여 형성된 제2 부분(30b)을 갖고 있다. 그리고, 컨택트 플러그(4)는 소스·드레인 영역(2)의 제2 부분(30b)에 접속되어 있다. 따라서, 상기 실시예 1에 따른 MOSFET와 비교하면, 컨택트 플러그(4)와 게이트 전극(1) 사이의 거리를 더욱 넓힐 수 있기 때문에, 소스·드레인 영역(2)의 면적의 축소에 따라 컨택트 플러그(4)와 게이트 전극(1) 사이에 생기는 기생 용량의 증대를, 억제하는 것이 또한 가능해진다.
〈실시예 3〉
도 16은 본 발명의 실시예 3에 따른 MOSFET의 구조를 나타내는 상면도이다. 본 실시예 3에 따른 MOSFET는 도 1에 도시한 상기 실시예 1에 따른 MOSFET를 기초로 하여, 소스·드레인 영역(2)의 제2 부분(3b)에 전면적으로 접촉하는 저면을 갖는 컨택트 플러그(4)를 대신하여 게이트 전극(1)으로부터 멀어지도록 위치를 어긋나게 하여 제2 부분(3b)에 부분적으로 접촉하는 저면을 갖는 컨택트 플러그(31)를 형성한 것이다. 도 16에 있어서는, 컨택트 플러그(31)의 저면의 하반분만이, 제2 부분(3b)에 접촉하고 있다.
도 17은 도 16에 도시한 라인 X1에 따른 위치에 관한 단면 구조를 나타내는 단면도이다. 컨택트 플러그(31)는 컨택트홀(32)과, 컨택트홀(32) 내를 충전하는 도체 플러그(33)를 갖고 있다. 컨택트 플러그(31)의 저면은, 제1 부분(3a)에 가까운 좌측반이 실리사이드층(12)에 접촉하고 있으며, 제1 부분(3a)으로부터 먼 우측반이 소자 분리 절연막(9)에 접촉하고 있다. 또한, 컨택트 플러그(31)의 상면은 소스·드레인 배선(19)에 접촉하고 있다.
이와 같이 본 실시예 3에 따른 MOSFET에 의하면, 게이트 전극(1)으로부터 멀어지도록, 소스·드레인 영역(2)의 제2 부분(3b)에 부분적으로 접촉하는 저면을 갖는 컨택트 플러그(31)를 형성하였다. 따라서, 상기 실시예 1에 따른 MOSFET와 비교하면, 컨택트 플러그(31)와 게이트 전극(1) 사이의 거리를 더욱 넓힐 수 있기 때문에, 컨택트 플러그(31)와 게이트 전극(1) 사이에 생기는 기생 용량을 더욱 저감시키는 것이 가능해진다.
〈실시예 4〉
도 18은, 본 발명의 실시예 4에 따른 MOSFET의 구조를 나타내는 상면도이다. 본 실시예 4에 따른 MOSFET는 도 14에 도시한 상기 실시예 2에 따른 MOSFET를 기초로 하여, 소스·드레인 영역(2)의 제2 부분(30b)에 전면적으로 접촉하는 저면을 갖는 컨택트 플러그(4)를 대신하여 게이트 전극(1)으로부터 멀어지도록 위치를 어긋나게 하여, 제2 부분(30b)에 부분적으로 접촉하는 저면을 갖는 컨택트 플러그(31)를 형성한 것이다.
이와 같이 본 실시예 4에 따른 MOSFET에 의하면 게이트 전극(1)으로부터 멀어지도록, 소스·드레인 영역(2)의 제2 부분(30b)에 부분적으로 접촉하는 저면을 갖는 컨택트 플러그(31)를 형성하였다. 따라서, 상기 실시예 2에 따른 MOSFET와 비교하면, 컨택트 플러그(31)와 게이트 전극(1) 사이의 거리를 더욱 넓힐 수 있기 때문에, 컨택트 플러그(31)와 게이트 전극(1) 사이에 생기는 기생 용량을 저감시키는 것이 가능해진다.
〈실시예 5〉
도 19는 본 발명의 실시예 5에 따른 MOSFET의 구조를 나타내는 상면도이다. 본 실시예 5에 따른 MOSFET는, 도 1에 도시한 상기 실시예 1에 따른 MOSFET를 기초로 하여, 제1 부분(3a) 및 제2 부분(3b)을 갖는 소스 영역(2)을 대신하여, 도 28에 도시한 종래의 MOSFET와 마찬가지의 소스 영역(104)을 형성한 것이다. 도 19를 참조하여, 본 실시예 5에 따른 MOSFET는 도 1에 도시한 제1 부분(3a)에만 상당하는 소스 영역(2s)을 갖고 있다. 소스 영역(2s)은 도 28에 도시한 종래의 MOSFET와 같이, 게이트 전극(1)에 인접하여 배치된 컨택트 플러그(103)를 통해 소스 배선(도시하지 않음)에 접속되어 있다. 본 실시예 4에 따른 MOSFET의 그 밖의 구조는, 도 1에 도시한 상기 실시예 1에 따른 MOSFET의 구조와 마찬가지이다.
이와 같이 본 실시예 5에 따른 MOSFET에 의하면, 드레인 영역(2d)에 관해서는 상기 실시예 1에 따른 발명을 적용하는 한편, 소스 영역(2s)에 관해서는 종래의MOSFET와 마찬가지로, 게이트 전극(1)에 인접하는 개소에 컨택트 플러그(103)를 배치하였다. 따라서, 상기 실시예 1에 따른 MOSFET와 비교하면, 소스 영역(2s)의 컨택트 플러그(103)와, 게이트 전극(1) 사이의 거리를 짧게 할 수가 있다. 그 때문에, 컨택트 플러그(4)를 게이트 전극(1)으로부터 멀리하여 배치하는 것에 기인하는 소스 저항의 상승을 회피할 수 있어, 소스 저항의 상승에 따른 기판 바이어스 효과의 발생을 방지할 수가 있다.
또, 이상의 설명에서는 상기 실시예 1에 따른 MOSFET를 기초로 하여, 본 실시예 5에 따른 발명을 적용하는 경우의 예에 대하여 진술하였지만, 상기 실시예 2 내지 4에 따른 발명을 기초로 하여, 본 실시예 5에 따른 발명을 적용하는 것도 가능하다.
〈실시예 6〉
도 20은, 본 발명의 실시예 6에 따른 MOSFET의 구조를 나타내는 단면도이다. SOI 기판(105)은 실리콘 기판(106), BOX층(107) 및 실리콘층(108)이 이 순서로 적층된 적층 구조를 이루고 있다. 실리콘층(108)의 상면 내에는, STI 등의 소자 분리 절연막(109)이 선택적으로 형성되어 있다.
소자 분리 절연막(109)에 의해 규정되는 SOI 기판(105)의 소자 형성 영역에있어서, 실리콘층(108)의 상면 내에는 p형의 보디 영역(110)을 끼워 쌍을 이루는, 소스·드레인 영역(104)이 형성되어 있다. 소스·드레인 영역(104)은 실리콘층(108)의 상면으로부터 BOX층(107)의 상면에 도달하여 형성된 n+형의 불순물확산 영역(111)과, 실리콘층(108)의 상면을 실리사이드화함으로써 형성된 실리사이드층(112)을 갖고 있다.
보디 영역(110) 상에는 게이트 산화막(113)과 게이트 전극(101)이 이 순서로 적층된 적층 구조를 이루는 게이트 구조가 형성되어 있다. 그 게이트 구조의 측면에는, 다공질형의 산화실리콘으로 이루어지는 측벽(34)이 형성되어 있다. 게이트 전극(101)은 게이트 산화막(113) 상에 형성된 폴리실리콘층(114)과, 폴리실리콘층(114) 상에 형성된 실리사이드층(115)을 갖고 있다.
또한, 실리사이드층(115, 112), 측벽(34) 및 소자 분리 절연막(109)의 각 노출면을 덮어, 산화실리콘으로 이루어지는 층간 절연막(118)이 전면에 형성되어 있다. 층간 절연막(118) 상에는, 알루미늄 등으로 이루어지는 소스·드레인 배선(119)이 선택적으로 형성되어 있다. 또한, 층간 절연막(118) 내에는 소스·드레인 배선(119)과 소스·드레인 영역(104)을 접속하기 위한 컨택트 플러그(103)가 선택적으로 형성되어 있다. 컨택트 플러그(103)는 층간 절연막(118)의 상면으로부터 실리사이드층(112)의 상면에 도달하여 형성된 컨택트홀(116)과, 그 컨택트홀(116) 내를 충전하는 도체 플러그(117)를 갖고 있다.
도 21 내지 도 23은 측벽(34)의 형성 방법을 공정순으로 나타내는 단면도이다. 도 21을 참조하여, 우선, 상기 실시예 1과 마찬가지의 방법에 의해 도 8의 (b)에 도시한 구조를 얻은 후, 스핀 코팅에 의해 50㎚ 정도의 막 두께를 갖는 실리콘 산화막(35)을 전면에 도포한다. 단, 실리콘 산화막(35)은 CVD법에 의해 형성하여도 좋다. 여기서, 실리콘 산화막(35) 내에는 매우 미세한 유기립(예를 들면, 높은 비점을 갖는 폴리이미드계의 유기물의 입상체: 36)을 전면에 포함시켜 둔다.
도 22를 참조하여, 다음에, 500∼900℃의 온도로 30분간 정도 어닐링을 행함으로써 실리콘 산화막(35) 내에 포함되어 있는 유기립(36)을 기화시킨다. 이에 따라, 유기립(36)이 존재하고 있는 부분에 보이드(38)가 생겨, 다공질형의 실리콘 산화막(37)이 얻어진다.
도 23을 참조하여, 다음에, SOI 기판(105)의 깊이 방향으로 에칭 레이트가 높은 이방성 드라이 에칭법에 의해 실리콘 산화막(37, 25)을 에칭함으로써, 폴리실리콘층(14)의 측면에 측벽(34)을 형성한다. 다시 말하면, 게이트 절연막(13) 및 폴리실리콘층(14)으로 이루어지는 게이트 구조의 측면에, 게이트 절연막(13)의 일부를 기초에 갖는 측벽(34)을 형성한다.
이와 같이 본 실시예 6에 따른 MOSFET 및 그 제조 방법에 따르면, 게이트 구조의 측면에는, 다공질형의 산화실리콘으로 이루어지는 측벽(34)이 형성되어 있다. 그 때문에, 다공질형이 아닌 통상의 산화실리콘으로 이루어지는 측벽을 갖는 MOSFET와 비교하면, 측벽(34)의 유전율이 저하하기 때문에, 소스·드레인 영역(104)의 컨택트 플러그(103)와 게이트 전극(101) 사이에 생기는 기생 용량을 저감시킬 수가 있다.
또, 이상의 설명에서는, SOI 기판(105)을 이용하여 본 실시예 6에 따른 MOSFET를 형성하는 경우의 예에 대하여 진술하였지만, SOI 기판이 아닌 통상의 벌크 기판을 이용하여, 본 실시예 6에 따른 MOSFET를 형성한 경우에서도 상기와 마찬가지의 효과를 얻을 수 있다.
〈실시예 7〉
도 24는, 본 발명의 실시예 7에 따른 MOSFET의 구조를 나타내는 단면도이다. 이하, 도 20에 도시한 상기 실시예 6에 따른 MOSFET의 상위점만 설명한다. 다공질형의 산화실리콘으로 이루어지는 측벽(34)을 대신하여, 측벽(120a)이 형성되어 있다. 측벽(120a)은 층간 절연막(118)의 재질(여기서는 산화실리콘)과는 다른 재질(예를 들면 질화 실리콘)에 의해 구성되어 있다. 측벽(120a)을 구성하는 재질은 다공질형이어도, 다공질형이 아니어도 좋다.
또한, 컨택트 플러그(103)와 게이트 전극(101) 사이에 있어서, 층간 절연막(118)이 선택적으로 제거되어, 개구부(39)가 형성되어 있다. 이에 따라, 측벽(120a)의 표면 및 실리사이드층(115)의 상면이 노출하고 있다.
도 25는 개구부(39)의 형성 방법을 나타내는 단면도이다. 도 20에 도시한 구조[단, 본 실시예 7에 있어서는, 측벽(34)을 대신하여 측벽(120a)이 형성되어 있음]를 얻은 후, 소스·드레인 배선(119)을 덮어, 층간 절연막(118) 상에 포토레지스트(40)를 형성한다. 포토레지스트(40)는 개구부(39)를 형성할 예정의 영역의 상측이 개구한 패턴을 갖고 있다. 다음에, 포토레지스트(40)를 에칭 마스크에 이용하여, SOI 기판(105)의 깊이 방향으로 에칭 레이트가 높고, 또한 산화실리콘에 대하여 선택성을 갖는 이방성 드라이 에칭법에 의해 층간 절연막(118)을 에칭한다. 이에 따라, 개구부(39)가 형성된다. 그 후, 포토레지스트(40)를 제거함으로써, 도 24에 도시한 구조가 얻어진다.
이와 같이 본 실시예 7에 따른 MOSFET 및 그 제조 방법에 의하면 소스·드레인 영역(104)의 컨택트 플러그(103)와, 게이트 전극(101) 사이에 있어서, 층간 절연막(118)이 선택적으로 제거되어, 개구부(39)가 형성되어 있다. 그 때문에, 도 29에 도시한 종래의 MOSFET와 비교하면, 컨택트 플러그(103)와 게이트 전극(101) 사이의 영역의 유전율이 저하하기 때문에, 양자 사이에 생기는 기생 용량을 저감시킬 수가 있다.
또, 이상의 설명에서는, 게이트 전극(101) 상의 층간 절연막(118)도 제거하는 경우에 대하여 설명하였다. 그러나, 컨택트 플러그(103)와 게이트 전극(101) 사이에 생기는 기생 용량을 저감한다고 하는 목적을 달성하기 위해서는, 적어도, 컨택트 플러그(103)와 게이트 전극(101) 사이의 층간 절연막(118)만을 제거하면 충분하다. 따라서, 게이트 전극(101) 상의 층간 절연막(118)은 반드시 제거할 필요는 없다.
또한, 이상의 설명에서는, SOI 기판(105)을 이용하여 본 실시예 7에 따른 MOSFET를 형성하는 경우의 예에 대하여 진술하였지만, SOI 기판이 아닌 통상의 벌크 기판을 이용하여 본 실시예 7에 따른 MOSFET를 형성한 경우에서도 상기와 마찬가지의 효과를 얻을 수 있다.
〈실시예 8〉
도 26은 본 발명의 실시예 8에 따른 MOSFET의 구조를 나타내는 단면도이다. 이하, 도 24에 도시한 상기 실시예 7에 따른 MOSFET의 상위점만 설명한다. 측벽(120a)이 제거되고, 오목부(41) 내에서 게이트 전극(101)의 상면 및 측면이 노출되어 있다. 이러한 구조는, 층간 절연막(118)과 동일 재질(여기서는 산화실리콘)에 의해 측벽(120a)을 형성하고, 도 25에 도시한 공정에서, 층간 절연막(118)과 함께 측벽(120a)을 더불어 에칭함으로써 얻어진다.
이와 같이 본 실시예 8에 따른 MOSFET 및 그 제조 방법에 의하면, 컨택트 플러그(103)와 게이트 전극(101) 사이의 층간 절연막(118)과 함께 게이트 전극(101)의 측면에 형성되어 있는 측벽(120a)도 더불어 제거되어 있다. 따라서, 상기 실시예 7에 따른 MOSFET와 비교하면, 컨택트 플러그(103)와 게이트 전극(101) 사이의 영역의 유전율이 더욱 저하되기 때문에, 양자 사이에 생기는 기생 용량을 또한 저감시킬 수가 있다.
또, 이상의 설명에서는, SOI 기판(105)을 이용하여 본 실시예 8에 따른 MOSFET를 형성하는 경우의 예에 대하여 진술하였지만, SOI 기판이 아닌 통상의 벌크 기판을 이용하여 본 실시예 8에 따른 MOSFET를 형성한 경우에서도, 상기와 마찬가지의 효과를 얻을 수 있다.
본 발명에 따르면, 제1 도전체가 드레인 영역의 제1 부분에 접속되어 있는 반도체 장치와 비교하면, 제1 도전체와 게이트 전극 사이의 거리를 넓힐 수 있다. 그 때문에, 제1 도전체와 게이트 전극 사이에 생기는 기생 용량을 저감시킬 수가 있다.
또한, SOI 기판을 채용하고 있기 때문에, 드레인 영역을, 반도체층의 상면에서 절연층의 상면에 도달하여 형성할 수가 있다. 그 때문에, 제2 부분을 형성한 분만큼 드레인 영역의 면적이 넓혀져 있다고는 해도, 이에 따른 드레인 용량의 증대를 최소한으로 억제할 수 있다.
또한, 본 발명에 따르면, 드레인 영역의 제2 부분이 채널 폭 방향으로 돌출하여 형성되어 있는 경우와 비교하면, 제1 도전체와 게이트 전극 사이의 거리를 넓힐 수 있기 때문에, 양자 사이에 생기는 기생 용량을 저감시키는 것이 가능해진다.
또한, 본 발명에 따르면, 제1 도전체와 게이트 전극 사이의 거리를 더욱 넓힐 수 있기 때문에, 양자 사이에 생기는 기생 용량을 더욱 저감시키는 것이 가능해진다.
또한, 본 발명에 따르면, 제2 도전체가 소스 영역의 제1 부분에 접속되어 있는 반도체 장치와 비교하면, 제2 도전체와 게이트 전극 사이의 거리를 넓힐 수 있다. 그 결과, 제2 도전체와 게이트 전극 사이에 생기는 기생 용량을 저감시킬 수가 있다.
또한, 본 발명에 따르면, 소스 영역의 제2 부분이 채널 폭 방향으로 돌출하여 형성되어 있는 경우와 비교하면, 제2 도전체와 게이트 전극 사이의 거리를 넓힐 수 있기 때문에, 양자 사이에 생기는 기생 용량을 저감시키는 것이 가능해진다.
또한, 본 발명에 따르면, 제2 도전체와 게이트 전극 사이의 거리를 더욱 넓힐 수 있기 때문에, 양자 사이에 생기는 기생 용량을 더욱 저감시키는 것이 가능해진다.
또한, 본 발명에 따르면, 제2 도전체와 게이트 전극 사이의 거리를 짧게 할 수가 있다. 그 때문에, 제2 도전체를 게이트 전극으로부터 멀리하여 배치하는 것에 기인하는 소스 저항의 상승을 회피할 수 있어, 소스 저항의 상승에 따른 기판바이어스 효과의 발생을 방지할 수가 있다.
또한, 본 발명에 따르면, 다공질형의 재질에 의해 측벽을 형성함으로써, 측벽의 유전율을 저하시키는 것이 가능하게 된다. 그 때문에, 다공질형이 아닌 재질로 이루어지는 측벽을 갖는 반도체 장치와 비교하면, 제1 및 제2 도전체와 게이트 전극 사이에 생기는 기생 용량을 저감시킬 수가 있다.
또한, 본 발명에 따르면, 게이트 전극과 제1 및 제2 도전체 사이의 영역의 유전율이 저하하기 때문에, 양자 사이에 생기는 기생 용량을 저감시킬 수가 있다.
또한, 본 발명에 따르면, 다공질형의 재질에 의해 측벽을 형성함으로써, 측벽의 유전율을 저하시킬 수가 있다. 그 때문에, 다공질형이 아닌 재질로 이루어지는 측벽을 갖는 반도체 장치와 비교하면, 도전체와 게이트 전극 사이에 생기는 기생 용량을 저감시킬 수가 있다.
또한, 본 발명에 따르면, 게이트 전극과 도전체 사이의 영역의 유전율이 저하하기 때문에, 양자 사이에 생기는 기생 용량을 저감시킬 수가 있다.
또한, 본 발명에 따르면, 게이트 전극과 도전체 사이의 영역의 유전율이 저하하기 때문에, 양자 사이에 생기는 기생 용량을 저감시킬 수가 있다.
또한, 본 발명에 따르면, 측벽을 제거함으로써, 게이트 전극과 도전체 사이의 영역의 유전율이 더욱 저하하기 때문에, 양자 사이에 생기는 기생 용량을 더욱 저감시킬 수가 있다.

Claims (3)

  1. 반도체 기판, 절연층 및 반도체층이 순서대로 형성된 SOI 기판과,
    상기 반도체층 내에 각각 형성된 드레인 영역, 및 소스 영역, 및 상기 드레인 영역과 상기 소스 영역 사이에 끼워지는 채널 영역 상에 게이트 절연막을 통해 형성된 게이트 전극을 갖는 트랜지스터와,
    상기 트랜지스터 상에 형성된 층간 절연막과,
    상기 층간 절연막 상에 형성된 드레인 배선 및 소스 배선과,
    상기 층간 절연막 내에 형성되고, 상기 드레인 배선과 상기 드레인 영역을 접속하는 제1 도전체와,
    상기 층간 절연막 내에 형성되고, 상기 소스 배선과 상기 소스 영역을 접속하는 제2 도전체
    를 포함하고,
    상기 드레인 영역은 상기 채널 영역에 인접하는 제1 부분과, 상기 드레인 영역의 외주변의 일부가 평면에서 볼 때 상기 게이트 전극으로부터 멀어지도록, 상기 제1 부분으로부터 돌출하여 형성된 제2 부분을 지니고,
    상기 제1 도전체는 상기 드레인 영역의 상기 제2 부분에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  2. 기판과,
    상기 기판 내에 형성된 쌍을 이루는 소스·드레인 영역, 쌍을 이루는 상기 소스·드레인 영역 사이에 끼워지는 채널 영역 상에 게이트 절연막을 통해 형성된 게이트 전극, 및 상기 게이트 전극의 측면에 형성된 측벽을 갖는 트랜지스터와,
    상기 트랜지스터 상에 형성된 층간 절연막과,
    상기 층간 절연막 상에 형성된 소스·드레인 배선과,
    상기 층간 절연막 내에 형성되고, 상기 소스·드레인 배선과 상기 소스·드레인 영역을 접속하는 도전체
    를 포함하고,
    상기 측벽은 다공질형의 재질에 의해 구성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 기판과
    상기 기판 내에 형성된 쌍을 이루는 소스·드레인 영역, 및 쌍을 이루는 상기 소스·드레인 영역 사이에 끼워지는 채널 영역 상에 게이트 절연막을 통해 형성된 게이트 전극을 갖는 트랜지스터와,
    상기 트랜지스터 상에 형성된 층간 절연막과,
    상기 층간 절연막 상에 형성된 소스·드레인 배선과,
    상기 층간 절연막 내에 형성되고, 상기 소스·드레인 배선과 상기 소스·드레인 영역을 접속하는 도전체
    를 포함하고,
    상기 층간 절연막은 상기 게이트 전극과 상기 도전체 사이의 영역을 제외한 부분에 형성되어 있는 것을 특징으로 하는 반도체 장치.
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