KR100388585B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Abstract

활성 영역단에 기생 MOSFET가 형성되는 것을 억제하고 원하는 특성으로써 동작 가능한 반도체 장치를 제공한다.
기판(1)에는 홈(2)이 형성되어 있고, 홈(2) 내에 홈형 소자 분리를 이루는 실리콘 산화막(9)이 매립되어 있다. 실리콘 산화막(9)은 기판(1)의 주면(1S)보다도 움푹패인 형상을 갖지 않는다. 기판(1)의 주면(1S) 내에 MOSFET의 임계치 전압을 제어하는 채널 불순물층(10)이 형성되어 있다. 채널 불순물층(10)은 P형의 층으로 이루어지는 한편으로, 기판(1)보다도 불순물 농도가 높다. 채널 불순물층(10)의 제1 부분(10A)은 홈(2)의 개구단 부근에 홈(2)의 측면(2S)을 따라 형성되어 있으며, 소스 드레인층(6) 내에 보다 구체적으로는 N+형층(6B) 내에 설치되어 있다. 채널 불순물층(10)의 제2 부분(10B)은 제1 부분(10A)보다도 깊은 위치에 형성되어 있다. 기판(1)의 주면(1S) 상에 게이트 절연막(4) 및 게이트 전극(5)이 형성되어 있다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 홈(트렌치)형의 소자 분리 구조를 갖는 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 집적 회로에서는 그 동작 시에서 개개의 소자를 완전하게 독립하여 제어하기 위해서, 각 소자 간의 전기적인 간섭을 없앨 필요가 있다. 이 때문에, 반도체 집적 회로에서는 소자 분리 영역을 갖는 소자 분리 구조가 채용되고 있다. 이러한 소자 분리 구조 중 하나로서, 트렌치 분리법이 널리 알려져 있고 수많은 개량이 제안되고 있다.
트렌치 분리법은, 기판의 표면에서부터 그 내부를 향하여 홈을 형성하고, 그 내부에 유전체를 충전함으로써 각 소자 간을 전기적으로 절연하는 방법이다. 이 방법은 LOCOS법에 의한 소자 분리 구조로 나타나는 버즈 빅이 거의 발생하지 않는다. 이 때문에, 트렌치 분리법은 LOCOS법에 의한 소자 분리 구조보다도 형성에 필요한 기판 표면 상의 면적이 작게 끝나므로, 반도체 집적 회로의 미세화를 추진하는데 있어서 적합한 방법이다. 따라서, 트렌치 분리법은 금후 더욱 미세화가 진행하는 반도체 집적 회로에서 불가결한 소자 분리 방법이라고 할 수 있다.
도 23에 종래의 반도체 장치(101P)의 모식적인 평면도(상면도)를 나타낸다. 또한, 도 23 중 AP-AP선 및 BP-BP선에서의 각 (세로)단면도를 각각 도 24 및 도 25에 나타낸다. 또한, 도 25 중 일부를 도 26으로 확대하여 나타낸다. 또, 도 23에서는 도 24 ∼ 도 26 중에 도시되는 요소 중 일부 도시화를 생략하고 있다.
도 23 ∼ 도 26에 도시한 바와 같이, 반도체 장치(101P)는 P형의 실리콘 단결정 기판(이하, 단순히 「기판」이라고 한다 ; 1P)을 구비한다. 기판(1P)의 주면(1SP)에서부터 기판(1P)의 내부를 향하여 홈(2P)이 형성되어 있고, 홈(2P)은소자 분리 영역 AR2P를 형성한다.
홈(2P)의 내면(2SP) 상에 실리콘 산화막(9AP)이 형성되어 있고, 실리콘 산화막(9AP) 상에 실리콘 산화막(9BP)이 형성되어 있다. 이 때, 홈(2P) 내는 실리콘 산화막(9AP, 9BP ; 이하, 총칭하여 「실리콘 산화막(9P)」이라고 한다)으로 충전되어 있다. 실리콘 산화막(9P)은 소위 홈형 소자 분리에 해당한다.
종래의 반도체 장치(101P)에서는 홈형 소자 분리를 이루는 실리콘 산화막(9P)은 홈(2P)의 개구단을 따라, 기판(1P)의 주면(1SP)보다도 움푹패인 형상(이하, 「패인 부분」이라고 한다 ; 9RP)을 가지고 있다.
그리고, 반도체 장치(101P)의 활성 영역 AR1P 내에는 N 채널형 전계 효과 트랜지스터(NMOSFET)가 형성되어 있다. 상세하게는, 기판(1P)의 주면(1SP) 상에 활성 영역 AR1P(도 23 참조)를 가로질러 게이트 절연막(4P)이 연장되어 있다. 게이트 절연막(4P) 상에 폴리실리콘막(5AP) 및 텅스텐 실리사이드막(5BP)이 이 순서로 적층되어 있고, 이러한 폴리실리콘막(5AP) 및 텅스텐 실리사이드막(5BP)이 게이트 전극(5P)을 이룬다. 또, 도 25 및 도 26에 도시한 바와 같이, 게이트 전극(5P)은 실리콘 산화막(9P) 상에도 해당 실리콘 산화막(9P)을 가로질러 연장되어 있어, 실리콘 산화막(9P)의 패인 부분(9RP) 내에도 게이트 전극(5P)이 배치되어 있다. 게이트 절연막(4P) 상에는 게이트 전극(5P)의 측면에 접하여 측벽 산화막(41P)이 형성되어 있다.
또한, 두개의 소스 드레인층(6P)이 기판(1)의 주면(1SP) 내에 게이트 전극(5P) 하측의 MOSFET의 채널 영역을 통해 형성되어 있다. 소스 드레인층(6P)은N+형층(6BP) 및 N-형층(6AP)으로 이루어지고, N-형층(6AP)은 N+형층(6BP)보다도 불순물 농도가 낮거나 또는 채널 영역측에 형성되어 있다.
또한, 기판(1P)의 주면(1SP) 내에 MOSFET의 임계치 전압을 제어하는 채널 불순물층(10P)이 형성되어 있다. 채널 불순물층(10P)은 기판(1P)과 동일 P형의 층으로 이루어지고, 기판(1P)보다도 불순물 농도가 높다. 채널 불순물층(10P)은 채널 영역보다도 깊은 영역에 형성되고 있으며, 채널 불순물층(10P)은 그 전체가 기판(1P)의 주면(1SP)에 대략 평행한 평면형으로 형성되어 있다. 또, 채널 불순물층(10P) 및 소스 드레인층(6P)의 각 일부는 기판(1P) 내에서 상호 형성 영역을 공유하고 있어(중복하고 있어), 보다 구체적으로는 채널 불순물층(10P)은 소스 드레인층(6P)의 바닥부에 걸쳐서 형성되어 있다.
다음에, 상술한 도 23 ∼ 도 26 외에 도 27 ∼ 도 31을 참조하면서 반도체 장치(101P)의 제조 방법을 설명한다. 또, 도 27 ∼ 도 31은 도 24와 마찬가지로 도 23 중 AP-AP선에서의 (세로)단면도이다.
우선, 기판(1P)을 준비하고, 기판(1P)의 주면(1SP)을 열산화하여 실리콘 산화막(7P ; 도 27 참조)을 형성한다. 계속해서, 실리콘 산화막(7P) 상에 실리콘 질화막(8P ; 도 27 참조)을 형성한다.
다음에, 사진 제판 기술을 이용하여, 실리콘 질화막(8P) 상에 소자 분리 영역이 되는 영역 이외를 덮는 레지스트(도시하지 않음)를 형성한다. 그리고, 해당 레지스트를 마스크로 하는 이방성 에칭에 의해서, 실리콘 질화막(8P), 실리콘 산화막(7P) 및 기판(1P) 일부를 에칭한다. 이에 따라, 도 27에 도시한 바와 같이 실리콘 질화막(8P)의 노출 표면에서부터 기판(1P)의 내부에 이르는 홈(2aP)을 형성한다. 그리고, 도 28에 도시한 바와 같이 홈(2aP)의 내면(2SP)을 열산화하여 실리콘 산화막(9AaP)을 형성하고, 계속해서 HDP(High Density Plasma)-CVD(Chemical Vapor Deposition)법에 의해서 홈(2aP) 내를 매립하도록 기판(1P)의 주면(1SP)측 전면을 덮어 실리콘 산화막(9BaP)을 피착한다.
다음에, 실리콘 질화막(8P)을 스토퍼막으로 하는 CMP(Chemical Mechanical Polishing)법에 의해서 실리콘 질화막(8P)이 노출할 때까지 실리콘 산화막(9BaP)을 연마한다(도 29 참조). 이에 따라, 실리콘 산화막(9BaP) 내에서 홈(2aP) 내의 부분이 실리콘 산화막(9BbP)으로서 남는다.
그리고, 열 인산을 이용하여 실리콘 질화막(8P)을 제거하고, 계속해서 불산을 이용하여 실리콘 산화막(7P)을 제거한다(도 30 참조). 이에 따라, 홈(2aP) 내에서 기판(1P) 내의 부분인 홈(2P)이 남는다. 또, 도 30에 도시한 바와 같이 이러한 불산 처리 시에 실리콘 산화막(9AaP, 9BbP)에 홈(2P)의 개구단을 따라 상술한 패인 부분(9RP)이 형성된다.
다음에, 기판(1P)의 주면(1SP)을 열 산화함으로써 재차 실리콘 산화막을 형성한다. 그리고, 도 31에 도시한 바와 같이, 이온 주입법에 의해서 채널 불순물층(10P)을 형성한다. 다음에, 상기 실리콘 산화막을 불산으로 제거한다. 이 때, 실리콘 산화막(9AaP, 9BbP)의 일부도 에칭되어 이미 상술한 실리콘 산화막(9AP, 9BP)으로 이루어지는 실리콘 산화막(9P)이 형성되지만, 이러한 불산처리 시에 상술한 패인 부분(9RP)이 형성되거나 또는 커진다.
그 후, 실리콘 산화막, 폴리실리콘막 및 텅스텐 실리사이드막을 순차적으로 형성하고, 이들을 패터닝하여 게이트 절연막(4P) 및 게이트 전극(5P ; 모두 도 24 및 도 25를 참조)을 형성한다. 다음에, N-형층(6AP)의 형성을 위한 이온 주입, 측벽 산화막(41P)의 형성 및 N+형층(6BP)의 형성을 위한 이온 주입을 순차적으로 행함으로써, 도 23 ∼ 도 25에 나타내는 반도체 장치(101P)가 완성된다.
그런데, 상술된 바와 같이, 종래의 반도체 장치(101P)는 홈형 소자 분리를 이루는 실리콘 산화막(9P)의 개구단에 패인 부분(9RP)을 가지고 있다. 즉, 종래의 반도체 장치(101P)의 제조 방법에서는, 실리콘 산화막(7P) 및 해당 실리콘 산화막(7P)의 제거 후에 재차 형성한 실리콘 산화막을 불산으로 제거할 때에 실리콘 산화막(9AaP, 9BbP)의 일부도 에칭되게 되며(도 29 ∼ 도 31 참조), 실리콘 산화막(9P)에 패인 부분(9RP)이 형성되게 된다.
도 26에 도시한 바와 같이, 패인 부분(9RP)은 기판(1P)의 주면(1SP)보다도 낮게 형성되므로, 패인 부분(9RP)이 없는 경우와 비교하여 게이트 전극(5P) 내에서 패인 부분(9RP) 내에 형성된 부분은 홈(2P)의 측면에 가깝다. 이 때문에, 게이트 전극(5P)으로의 인가 전압에 의한 전계가 홈(2P)의 측면으로 내지는 활성 영역 AR1P로 미치게 하는 전계 E가 강해진다. 즉, 전계 E가 활성 영역단에 집중한다.
이러한 전계 집중은 활성 영역단의 포텐셜을 저하시키므로, MOSFET의 활성영역단에서의 임계치 전압은 채널 영역(의 중앙부)에서의 그것에 비하여 낮아진다. 즉, 활성 영역단에 원하는(내지는 설계의) 전압보다도 낮은 임계치 전압을 갖는 기생 MOSFET(내지는 기생 소자)가 형성된다. 이 때문에, 동작 시에는 우선 기생 MOSFET가 ON하고, 그 후에 기생 MOSFET 이외의 부분이 ON한다. 그 결과, MOSFET의 특성도인 도 32 중 특성선 β로서 나타낸 바와 같이, 원하는 임계치 전압보다도 낮은 전압에 있어서 MOSFET의 드레인 전류가 흐르기 시작한다. 즉, 특성도에서 험프가 관측된다.
또한, 디바이스 사이즈의 축소에 따라 채널 폭이 감소하면, 상술한 기생 MOSFET의 존재는 채널 폭의 감소와 함께 임계치 전압이 낮아진다는 역내로우 채널 효과를 발생시킨다. 즉, MOSFET에서는 이러한 역내로우 채널 효과에 의해서 원하는 임계치 전압보다도 낮은 전압으로 전류가 흐르기 시작한다.
또, 패인 부분(9RP)이 없는 경우라도, 소자 분리 영역 AR2P 내에 또는 실리콘 산화막(9P) 상에 형성된 각 종의 배선 등으로부터의 전계는 실리콘 산화막(9P)을 통하여 내지는 홈(2P)의 측면을 통해 활성 영역단의 포텐셜에 영향을 미치게 하여 상술한 기생 MOSFET를 형성할 수 있다.
이와 같이 기생 MOSFET에 기인한 험프나 역내로우 채널 효과는 MOSFET의 오프 전류 내지는 누설 전류의 증가를 초래하므로, 반도체 장치(101P)의 수율을 저하시킨다는 문제가 있다.
또, 소자 분리의 형성 방법의 상위(相違)에 기인하여 LOCOS에서는 이러한 패인 부분이 형성되지 않지만, 반도체 장치의 또 다른 미세화를 추진하기 위해서는홈형 소자 분리 구조가 불가결한 것은 이미 상술한 바와 같다.
도 1은 실시 형태 1에 따른 반도체 장치의 모식적인 평면도.
도 2는 실시 형태 1에 따른 반도체 장치의 단면도.
도 3은 실시 형태 1에 따른 반도체 장치의 일부 단면도.
도 4는 실시 형태 1에 따른 반도체 장치의 단면도.
도 5는 실시 형태 1에 따른 반도체 장치의 단면도.
도 6은 실시 형태 1에 따른 반도체 장치의 일부 단면도.
도 7은 실시 형태 1에 따른 반도체 장치의 단면도.
도 8은 실시 형태 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 9는 실시 형태 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 10은 실시 형태 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 11은 실시 형태 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 12는 실시 형태 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 13은 실시 형태 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 14는 실시 형태 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 15는 실시 형태 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 16은 실시 형태 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 17은 실시 형태 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 모식도.
도 18은 실시 형태 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 19는 실시 형태 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 20은 실시 형태 1에 따른 반도체 장치에서의 불순물 농도 분포를 설명하기 위한 모식도.
도 21은 종래의 반도체 장치에서의 불순물 농도 분포를 설명하기 위한 모식도.
도 22는 실시 형태 2에 따른 반도체 장치의 단면도.
도 23은 종래의 반도체 장치의 모식적인 평면도.
도 24는 종래의 반도체 장치의 단면도.
도 25는 종래의 반도체 장치의 단면도.
도 26은 종래의 반도체 장치의 일부 단면도.
도 27은 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 28은 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 29는 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 30은 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 31은 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 32는 종래의 반도체 장치의 동작 특성도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 기판
1S : 주면
2, 2a : 홈
2S : 측면
4 : 게이트 절연막
5 : 게이트 전극
6, 61, 62 : 소스 드레인층(제2 또는 제3 불순물층)
6A : N-형층
6B : N+형층
7 : 실리콘 산화막(산화막)
7A : 두꺼운 부분
7B : 얇은 부분
9 : 실리콘 산화막(유전체)
9A, 9Aa, 9B, 9Ba, 9Bb : 실리콘 산화막
10 : 채널 불순물층(제1 불순물층)
10A : 제1 부분
10B : 제2 부분
11 : 실리콘막(반도체막)
11S : 표면
101, 102 : 반도체 장치
AR1 : 활성 영역
AR2 : 소자 분리 영역
본 발명은 이러한 점에 감안하여 이루어지고 있으며, 활성 영역단에 기생 소자가 형성되는 것을 억제하고, 원하는 특성으로써 동작 가능한 반도체 장치 및 그 제조 방법을 제공하는 것을 주된 목적으로 한다.
(1) 본 발명에 있어서, 반도체 장치는, 주면을 구비하고, 소정의 불순물 농도를 갖는 소정의 도전형의 반도체 재료를 포함하는 기판과, 상기 기판의 상기 주면에서부터 상기 기판의 내부를 향하여 형성된 홈과, 상기 홈 내에 형성된 홈형 소자 분리를 이루는 유전체와, 상기 기판의 상기 소정의 도전형과 동일 도전형 및 상기 기판의 상기 소정의 불순물 농도보다도 높은 불순물 농도를 가지며, 상기 기판의 상기 주면에 대면하여 상기 기판 내에 연장하는 제1 불순물층과, 상기 기판의 상기 소정의 도전형과는 반대인 도전형을 구비하고, 상기 기판의 상기 주면 내의 일부에 형성된 제2 불순물층을 구비하고, 상기 제1 불순물층은 제1 부분과, 상기 제1 부분에 연속하여 상기 기판의 상기 주면에서부터 상기 제1 부분보다도 깊게 연장하는 제2 부분을 포함하고, 상기 제1 불순물층의 상기 제1 부분의 일부가 상기 제2 불순물층 내에 형성되어 있는 것을 특징으로 한다.
(2) 본 발명에 있어서, 반도체 장치는, 상기 제1 불순물층의 상기 제1 부분은 상기 홈의 측면을 따라 설치되어 있는 것을 특징으로 한다.
(3) 본 발명에 있어서, 반도체 장치의 제조 방법은, (a) 소정의 반도체 재료를 포함함과 함께 소정의 도전형을 갖는 기판을 준비하는 공정과, (b) 상기 기판상에 상기 소정의 반도체 재료의 산화물을 포함하는 산화막을 소정의 막 두께로 형성하는 공정과, (c) 상기 산화막 상에 상기 소정의 반도체 재료를 포함하는 반도체막을 형성하는 공정과, (d) 상기 반도체막, 상기 산화막 및 상기 기판의 일부를 순차적으로 에칭하여, 상기 반도체막으로부터 상기 기판의 내부에 이르는 홈을 형성하는 공정과, (e) 상기 기판 및 상기 반도체막의 상기 홈 내에서 노출하고 있는 각 표면을 산화하여, 상기 산화막의 상기 홈을 따른 단부를 상기 소정의 막 두께보다도 두껍게 하는 공정과, (f) 상기 공정 (e) 후에 상기 산화막을 지나서 상기 소정의 도전형과 동일 도전형의 불순물을 상기 기판 내에 주입하는 공정을 포함하는 것을 특징으로 한다.
<발명의 실시 형태>
(실시 형태 1)
도 1에 실시 형태 1에 따른 반도체 장치(101)의 모식적인 평면도(상면도)를 나타낸다. 또한, 도 1 중 A1-A1선 및 A2-A2선에서의 각(세로) 단면도를 각각 도 2 및 도 4에 나타내고, 도 2 중 일부를 도 3에 확대하여 나타낸다. 또한, 도 1 중 B1-B1선 및 B2-B2선에서의 각 (세로)단면도를 각각 도 5 및 도 7에 도시하고, 도 5 중 일부를 도 6에 확대하여 나타낸다. 또, 도 1에서는 도면의 번잡화를 피하기 위해서 도 2 ∼ 도 7 중에 도시되는 요소 중 일부 도시화를 생략하고 있는 한편으로, 후술한 채널 불순물층(10)을 모식적으로 도시하고 있다.
도 1 ∼ 도 7에 도시한 바와 같이, 반도체 장치(101)는, 예를 들면 P형의 실리콘 단결정으로 이루어지는 반도체 기판(이하, 단순히 「기판」이라고 한다 ; 1)을 구비한다. 기판(1)의 주면(1S)에서부터 기판(1)의 내부를 향하여 소정 깊이의 홈(2)이 형성되어 있고, 홈(2)은 주면(1S)에서의 소자 분리 영역 AR2를 규정한다.
단지, 소자 분리 영역 AR2와는 기판(1)의 주면(1S) 상의 평면적인 영역뿐만아니라 주면(1S)에 수직인 방향의 3차원의 영역, 보다 구체적으로는 기판(1)의 두께 방향 및 주면(1S) 상측의 양 영역을 포함하는 것으로 한다. 이 때, 기판(1)은 소자 분리 영역 AR2와 그 이외의 3차원의 영역인 활성 영역 AR1과의 두개 영역에 구획되며 활성 영역 AR1은 소자 분리 영역 AR2로 둘러싸여 있다.
또, 기판(1)의 주면(1S)에서부터 홈(2)의 바닥부(2B)까지의 거리, 즉 홈(2)의 깊이는, 예를 들면 100㎚ ∼ 500㎚ 정도이다.
도 2 ∼ 도 7에 도시한 바와 같이, 홈(2)의 내면[즉, 측면(2S) 및 저면] 상에 해당 내면을 따라 실리콘 산화막(9A)이 형성되어 있고, 실리콘 산화막(9A) 상에 홈(2)을 모두 매립하도록 실리콘 산화막(9B)이 형성되어 있다. 이에 따라, 홈(2) 내는 실리콘 산화막(9A, 9B ; 이하, 총칭하여 「실리콘 산화막(유전체 ; 9)」이라고 한다)으로 충전되어 있다. 실리콘 산화막(9)은 소위 홈형 소자 분리에 해당한다. 또, 실리콘 산화막(9)은 기판(1)의 주면(1S) 이상의 높이 레벨에까지 설치되어 있으며 주면(1S)보다도 움푹패인 형상을 갖지 않는다.
그리고, 반도체 장치(101)는 활성 영역 AR1 내에 형성된 N 채널형 전계 효과 트랜지스터(NMOSFET)를 구비한다.
상세하게는, 기판(1)의 주면(1S) 상에 활성 영역 AR1(도 1 참조)의 대략 중앙을 가로질러 게이트 절연막(4)이 연장하고 있다. 게이트 절연막(4)은, 예를 들면 두께 3㎚ ∼ 7㎚ 정도의 실리콘 산화막으로 이루어진다. 또, 도 5 및 도 6에 도시한 바와 같이, 게이트 절연막(4)의 연장 방향에서의 각 단부는 실리콘 산화막(9 ; 또는 9A)에 접하고 있으며, 게이트 절연막(4)과 실리콘 산화막(9)과는 상호 결합하여 일체화하고 있다.
게이트 절연막(4) 상에 두께 40㎚ ∼ 70㎚ 정도의 폴리실리콘막(5A) 및 두께 50㎚ ∼ 100㎚ 정도의 텅스텐 실리사이드막(5B)이 이 순서로 적층되어 있으며, 이러한 폴리실리콘막(5A) 및 텅스텐 실리사이드막(5B)이 게이트 전극(5)을 이룬다. 또, 도 1 및 도 5에 도시한 바와 같이, 게이트 전극(5)은 실리콘 산화막(9) 상에도 해당 실리콘 산화막(9)을 가로질러 연장하고 있다. 또한, 게이트 절연막(4) 상에는 게이트 전극(5)의 측면에 접하여 측벽 산화막(41)이 형성되어 있다.
또한, 기판(1) 주면(1S)의 게이트 절연막(4)으로 구획된 각 영역 내에 각각 기판(1)과는 반대인 도전형인 N형의 소스 드레인층(내지는 제2 및 제3 불순물층 ; 6)이 형성되어 있다. 상세하게는, 각 소스 드레인층(6)은 각각 홈(2)에 접하여 기판(1)의 주면(1S) 내의 일부에 형성되어 있으며, 두개의 소스 드레인층(6)은 상호 접하지 않고 게이트 전극(5) 하측의 MOSFET의 채널 영역을 통해 배치되어 있다.
보다 구체적으로는, 양 소스 드레인층(6)은 각각 N형의 N+형층(6B) 및 해당 N+형층(6B)보다도 불순물 농도가 낮은 N-형층(6A)으로 이루어진다. 이 때, N+형층(6B)은 기판(1)의 주면(1S) 내에서 게이트 절연막(4)의 단부 바로 아래 부근에서부터 게이트 절연막(4)과는 반대측으로 연장하고, 실리콘 산화막(9a) 내지는홈(2)까지 이른다. 또한, N-형층(6A)은 각각 기판(1)의 주면(1S) 내에서 N+형층(6B)에 접하고, 게이트 전극(5)과 측벽 산화막(4)1과의 계면의 하측 부근까지 연장하고 있다. 또, N+형층(6B)은 N-형층(6A)보다도 주면(1S)에서부터 깊은 곳까지 형성되어 있다. 또, N-형층(6A)은 소위 LDD(Lightly Doped Drain)층에 해당한다.
또한, 활성 영역 AR1 내에는 MOSFET의 임계치 전압을 제어하는 채널 불순물층(내지는 제1 불순물층 ; 10)이 형성되어 있다. 채널 불순물층(10)은 기판(1)과 동일 P형의 층으로 이루어지는 한편으로, 기판(1)보다도 불순물 농도가 높다. 도 1 ∼ 도 7에 도시한 바와 같이, 채널 불순물층(10)은 그 전체가 홈(2)인 바닥부(2B)의 깊이 레벨과 기판(1)의 주면(1S) 간의 깊이에 형성되어 있다. 그리고, 채널 불순물층(10)은 제1 부분(10A) 및 제2 부분(10B)을 포함하여, 전체로서 기판(1)의 주면(1S)에 대면하여 연장하고 있다. 또, 채널 불순물층(10)의 단부 내지는 주연부[후술하는 제1 부분(10A)에 대응한다]는 홈(2)에 접하고 있다. 또, 채널 불순물층(10) 및 소스 드레인층(6)의 각 일부는 기판(1) 내에서 상호 형성 영역을 공유하고 있다(중복하고 있다).
상세하게는, 제1 부분(10A)은 채널 불순물층(10) 내에서 홈(2)의 측면(2S)에 접하여 해당 측면(2S)을 따른 부분에 해당한다. 특히, 제1 부분(10A)은 기판(1) 내에서 홈(2)의 개구단 부근 내지는 주면(1S) 부근에 형성되어 있으며, 도 4 및 도 7에 도시한 바와 같이 각 N+형층(6B) 내에[따라서, 각 소스 드레인층(6) 내에] 각각제1 부분(10A)의 일부가 설치되어 있다. 보다 구체적으로는, 후술한 도 20에 도시한 바와 같이, 제1 부분(10A) 및 소스 드레인층(6)의 불순물 농도 분포의 양 피크가 기판(1)과 소스 드레인층(6)과의 접합면에 대하여 동일 측에 설정되어 있다.
한편, 제2 부분(10B)은 채널 불순물층(10) 내에서 제1 부분(10A) 이외의 부분 내지는 중앙부에 해당한다. 즉, 제2 부분(10B)은 제1 부분(10A)에 연속하여 형성되며 기판(1)의 주면(1S)에 대략 평행한 평면형으로 형성되어 있다.
또, 여기서는 반도체 장치(101)가 갖는 MOSFET의 임계치 전압이 종래의 반도체 장치(101P)와 동일한 경우를 설명한다. 이 때문에, MOSFET의 채널 영역 하측에 배치되는 채널 불순물층(10)의 제2 부분(10B)은 종래의 반도체 장치(101P ; 도 24 및 도 25를 참조)의 채널 불순물층(10P)과 동일한 정도의 깊이로 형성되어 있다.
이 때, 반도체 장치(101)에서는 채널 불순물층(10)의 제1 부분(10A)은 제2 부분(10B)보다도 얕은 위치에[기판(1)의 주면(1S) 측에] 형성되어 있으며, 종래의 반도체 장치(101P)의 채널 불순물층(10P)보다도 얕은 위치에 형성되어 있다. 반대로 말하면, 제2 부분(10B)은 제1 부분(10A)보다도 주면(1S)에서부터 깊게 형성되어 있다.
또, 도시화는 생략하지만, 기판(1) 내의 홈(2)의 바닥부(2B) 부근에 채널 컷트 불순물층이 형성되어 있으며 또한 해당 채널 컷트 불순물층 및 채널 불순물층(10)보다도 깊은 영역에 웰 불순물층이 형성되어 있다.
다음에, 도 1 ∼ 도 7 외에 도 8 ∼ 도 18을 참조하면서 반도체 장치(101)의 제조 방법을 설명한다. 또, 도 8 ∼ 도 16 및 도 18은 도 2와 마찬가지로 도 1 중의 A1-A1선에서의 (세로)단면도이고 또한 도 11은 도 10의 일부 확대도이다. 도 17은 후술하는 이온 주입 공정에서의 주입 조건을 설명하기 위한 모식도이다.
우선, 기판(1)을 준비하고, 도 8에 도시한 바와 같이 기판(1)의 주면(1S) 전체를 열산화하여 실리콘 산화막(내지는 산화막 ; 7)을 5㎚ ∼ 30㎚ 정도 형성한다. 계속해서, 실리콘 산화막(7)의 노출 표면 상에[기판(1)과 동일 반도체 재료인 실리콘으로 이루어진다] 실리콘막(내지는 반도체막 ; 11)을 10㎚ ∼ 50㎚ 정도 형성한다. 실리콘막(11)은, 예를 들면 폴리실리콘이나 비정질 실리콘 등의 비단결정으로 이루어진다. 또, 실리콘막(11)은 도핑되어도 되며 또는 도핑되지 않아도 된다. 또한, 실리콘막(11)의 노출 표면 상에 실리콘 질화막(8)을 100㎚ ∼ 300㎚ 정도 형성한다.
다음에, 사진 제판 기술을 이용하여, 실리콘 질화막(8)의 노출 표면 상에 소자 분리 영역 AR2가 되는 영역 이외를 덮는 레지스트(도시하지 않음)를 형성한다. 그리고, 해당 레지스트를 마스크로 하는 이방성 에칭에 의해서 실리콘 질화막(8), 실리콘막(11), 실리콘 산화막(7) 및 기판(1)의 일부[주면(1S)에서부터, 예를 들면 100㎚ ∼ 500㎚ 정도의 깊이)를 에칭한다. 이에 따라, 도 9에 도시한 바와 같이, 실리콘 질화막(8)의 상기 노출 표면에서부터 기판(1)의 내부에 이르는 홈[2a ; 이미 상술한 도 2에 도시하는 홈(2)을 포함하고 있다]을 형성한다.
다음에, 홈(2a) 내면 내에서 기판(1)의 노출 표면[이미 상술한 홈(2)의 내면에 해당한다] 및 실리콘막(11)의 노출 표면(11S)을 열산화법이나 플라즈마 산화법 등을 이용하여 산화하여, 도 10 및 도 11에 도시한 바와 같이 실리콘 산화막(9Aa)을 형성한다. 또, 실리콘 산화막(9Aa)은 실리콘 산화막(7)의 홈(2a)을 따른 단부와 결합하여 일체화하고 있어, 도 11에서는 양 실리콘 산화막(9Aa, 7)의 경계를 파선 BL1로 모식적으로 나타내고 있다.
이 때, 도 11에 도시한 바와 같이, 기판(1)의 주면(1S) 상에 형성되어 있는 실리콘 산화막(7)의 홈(2a)을 따른 단부는 소위 버즈빅과 마찬가지의 형상으로 변화하여 형성 당초보다도 두꺼워진다. 이 때문에, 이러한 산화 공정 후의 실리콘 산화막(7)은 기판(1)의 주면(1S) 상의 (a) 상술한 버즈빅형의 단부 내지는 두꺼운 부분(7A) 및 (b) 해당 두꺼운 부분(7A) 이외의 부분인 얇은 부분(7B)을 포함하여 이루어진다. 얇은 부분(7B)의 막 두께는 형성 당초와 대략 같다. 또, 도 11에서는 두꺼운 부분(7A)과 얇은 부분(7B)과의 경계를 파선 BL2로 모식적으로 나타내고 있다.
그 후, 도 12에 도시한 바와 같이, HDP(High Density Plasma)-CVD(Chemical Vapor Deposition)법에 의해서, 홈(2a) 내를 매립하도록 기판(1)의 주면(1)측 전면을 덮어 실리콘 산화막(9Ba)을 피착한다. 실리콘 산화막(9Ba)은, 예를 들면 200㎚ ∼ 700㎚ 정도 형성한다.
또, 실리콘 산화막(9Ba) 대신에, 예를 들면 실리콘 질화 산화막, PSG (Phospho-Silicate Glass)막, BPSG(Boro-Phospho Silicate Glass)막 또는 FSG(Flourine doped Silicon Glass)막 등을 이용해도 된다. 또한, HDP-CVD법 이외의 성막법에 의해서 실리콘 산화막(9Ba)을 형성해도 상관없다. 또, 상술한 HDP-CVD법과 같이 에칭(또는 스퍼터링)과 성막을 동시에 행하는 성막 방법에 따르면,간극(시임)이 거의 생기지 않게 홈(2a) 내에 실리콘 산화막(9Ba)을 충전할 수 있다.
다음에, 도 13에 도시한 바와 같이, 실리콘 질화막(8)을 스토퍼막으로 하는 CMP(Chemical Mechanical Polishing)법에 의해서, 도 12에 도시되는 실리콘 산화막(9Ba)의 일부를 제거한다. 보다 구체적으로는, 실리콘 질화막(8)이 노출할 때까지 실리콘 산화막(9Ba)을 연마하여 실리콘 산화막(9Ba) 내에서 홈(2a) 내의 부분을 실리콘 산화막(9Bb)로서 잔존시킨다.
그 후, 열 인산을 이용한 웨트 에칭(등방성 에칭)으로 실리콘 질화막(8)을 제거하고(도 14 참조), 암모니아와 과산화 수소수와의 혼합액을 이용한 웨트 에칭(등방성 에칭)으로 실리콘막(11)을 제거한다(도 15 참조).
다음에, 노출하고 있는 실리콘 산화막(7)을 지나서 200keV ∼ 1MeV 정도의 가속 에너지로써 붕소 이온을 주입하고, 이에 따라 웰 불순물층(도시하지 않음)을 형성한다. 또한, 100keV ∼ 300keV 정도의 가속 에너지로써 붕소 이온을 주입하고, 이에 따라 홈[2a ; 또는 홈(2)]의 바닥부(2B) 부근의 기판(1) 내에 채널 컷트 불순물층(도시하지 않음)을 형성한다.
또한, 10keV ∼ 100keV 정도의 가속 에너지로써 기판(1)의 주면(1S) 내로 붕소 이온을 주입하고, 이에 따라 도 16에 도시한 바와 같이 채널 불순물층(10)을 형성한다. 이 때, 실리콘 산화막(7)의 두꺼운 부분(7A)을 지난 쪽이 얇은 부분(7B)을 지난 쪽보다도 불순물(붕소)을 얕게 주입할 수 있다. 특히, 도 17의 모식도에 도시한 바와 같이, 주입된 불순물의 깊이 방향에서의 농도 분포의 피크가 기판(1)과 실리콘 산화막(7)의 두꺼운 부분(7A)과의 계면[주면(1S)의 일부에 해당한다] 부근에 형성되도록 주입 조건을 설정한다. 그 후, 이온 주입 후의 기판(1)에 대하여 급속 가열 어닐링, 소위 RTA(Rapid Thermal Annealing)를 행한다. 이러한 급속 가열 어닐링은, 예를 들면 700℃ ∼ 1100℃ 정도의 온도 범위에서 30초 ∼ 60초간 정도 실시한다.
다음에, 불산을 이용하여 실리콘 산화막(7)을 웨트 에칭하고 기판(1)의 주면(1S)을 노출시킨다(도 18 참조). 이 때, 실리콘 산화막(9Aa, 9Bb)의 일부도 제거되어, 홈(2a) 내에서 기판(1) 내의 부분인 홈(2)이 남고 또한 이미 상술한 실리콘 산화막(9A, 9B)으로 이루어지는 실리콘 산화막(9)이 홈(2) 내에 남는다.
그 후, 기판(1)이 노출하고 있는 주면(1S)을 열 산화하여 두께 3㎚ ∼ 7㎚ 정도의 실리콘 산화막[후에 게이트 절연막(4)이 된다]을 형성한다. 또, 이 실리콘막의 각 단부는 실리콘 산화막(9 ; 또는 9A)에 결합하여 일체화하고 있다. 다음에, CVD법에 의해서, 두께 40㎚ ∼ 70㎚ 정도의 폴리실리콘막 및 두께 50㎚ ∼ 100㎚ 정도의 텅스텐 실리사이드막을 순차적으로 피착한다. 그리고, 사진 제판 기술 및 이방성 에칭법을 이용하여 상기 텅스텐 실리사이드막 및 폴리실리콘막을 패터닝함으로써 게이트 전극(5 ; 도 2 참조)을 형성한다.
다음에, 이온 주입법에 의해 인 이온을 20keV ∼ 50keV 정도로 주입한다. 계속해서, 게이트 전극(5) 측면에 측벽 산화막(41 ; 도 2 참조)을 형성한다. 또한, 이온 주입법에 의해 비소 이온을 10keV ∼ 50keV 정도로 주입한다. 그 후, 열처리를 실시함으로써, 상기 인만을 포함한 N-형층(6A)이 형성되어 상기 비소를 포함한 N+형층(6B)이 형성된다. 즉, 소스 드레인층(6)이 형성된다. 이상의 공정에 의해, 도 1 ∼ 도 7에 나타내는 반도체 장치(101)가 완성된다.
반도체 장치(101) 및 그 제조 방법에 따르면 이하의 효과를 얻을 수 있다.
상술된 바와 같이 실리콘 산화막(9Aa ; 또는 9A)의 형성에 열 산화법 등을 이용할 수 있어, 실리콘 산화막(7)에 두꺼운 부분(7A ; 도 11 참조)을 형성할 수 있다. 이 때문에, 종래의 반도체 장치(101P)의 제조 방법과는 달리, 도 16 및 도 18에 도시한 바와 같이 실리콘 산화막(7)을 불산으로 웨트 에칭할 때라도, 두꺼운 부분(7A)에 의해서 실리콘 산화막(9Bb, 9Aa) 내지는 실리콘 산화막(9A, 9B)에 패인 부분(9RP ; 도 24 참조)이 형성되지 않도록 할 수 있다. 따라서, 패인 부분(9RP)에 기인한 기생 MOSFET(기생 소자)가 형성되는 것을 억제할 수 있다. 이에 따라, 반도체 장치(101)의 MOSFET에서 험프나 역내로우 채널 효과를 억제하여 누설 전류를 저감할 수 있다. 그 결과, MOSFET는 또한 반도체 장치는 원하는(설계의) 특성으로써 동작할 수 있다.
그런데, 패인 부분(9RP)이 없는 경우라도, 소자 분리 영역 AR2 내에 또는 실리콘 산화막(9) 상에 형성된 배선[게이트 전극(5)을 포함한다]으로부터의 전계는, 실리콘 산화막(9)을 통하여 내지는 홈(2)의 측면(2S)을 통해 활성 영역단의 포텐셜에 영향을 미치게 하여 기생 MOSFET을 형성할 수 있다. 그러나, 반도체 장치(101)에 따르면, 이러한 기생 MOSFET의 영향을 저감할 수 있다.
즉, 반도체 장치(101)에서는 채널 불순물층(10)의 제1 부분(10A)은 제2 부분(10B)보다도[따라서, 종래의 채널 불순물층(10P)보다도] 얕은 위치에 형성되어 있다. 특히, 제1 부분(10A)은 홈(2)의 측면(2S)을 따라 형성되어 있다. 이 때문에, 기판(1)으로서는 제1 부분(10A)의 분만큼 홈(2)의 개구단 부근의 불순물 농도가 종래의 기판(1P)보다도 높다. 따라서, 반도체 장치(101)에 따르면 채널 불순물층(10P) 전체가 제2 부분(10B)과 동일 깊이로 형성되어 있는 종래의 반도체 장치(101P)보다도, 홈(2)의 측면(2S)에서의 기생 MOSFET를 ON하기 어렵게 할 수 있다. 바꾸어 말하면, 임계치 전압이 낮은 기생 MOSFET의 형성을 억제할 수 있다. 이러한 점에서도, 반도체 장치(101)는 험프나 역내로우 채널 효과가 저감되어 원하는 특성으로써 동작할 수 있다.
특히, 반도체 장치(101)로서는 채널 불순물층(10)의 제1 부분(10A)은 홈(2)의 개구단 부근 내지는 기판(1) 주면(1S) 부근에 형성되어 있다. 이 때, 상기 배선으로부터의 전계는 해당 배선에 가까울수록, 즉 홈의 개구단에 가까울수록 보다 강한 점에 감안하면, 채널 불순물층(10)의 제1 부분(10A)는 상기 전계가 보다 강한 부분에 설치되어 있음으로써 상술한 효과를 보다 확실하게 얻을 수 있다.
상술된 바와 같이, 채널 불순물층(10)을 형성할 때, 두꺼운 부분(7A)을 갖는 실리콘 산화막(7)을 지나서 붕소를 주입하므로, 두꺼운 부분(7A)을 지난 쪽이 얇은 부분(7B)을 지난 쪽보다도 불순물이 얕게 주입할 수 있다. 이 때문에, 홈(2) 부근 내지는 활성 영역단 부근에서 채널 불순물층(10)의 제1 부분(10A)을 제2 부분(10B)보다도 기판(1)의 주면(1S) 측에 용이하게 형성할 수 있다. 즉, 붕소의 주입 깊이를 다르게 하기 위해서 레지스트를 형성한 뒤에 별개의 공정에서 불순물을 주입하거나 할 필요가 없다.
더구나, 채널 불순물층(10)을 형성할 때 두꺼운 부분(7A)과 기판(1)과의 계면 부근에 깊이 방향에서의 불순물 농도의 피크가 형성되도록 주입 조건을 설정한다. 이 때문에, 채널 불순물층(10)의 제1 부분(10A)을 확실하게 홈(2)의 개구단 부근에 형성할 수 있다.
또한, 상술한 제조 방법에서는, 채널 불순물층(10)을 형성하기 위한 이온 주입후에 RTA를 행한다. 이에 따라, 이온 주입에 의해 발생하는 결정의 점 결함을 어닐링 아웃할 수 있다. 또한, 그 후의 열 처리 공정에서 TED(Transient Enhanced Diffusion)를 억제할 수 있어, 채널 불순물층(10)을 형성하는 붕소를 원하는 분포로 유지할 수 있다. 따라서, 채널 불순물층(10)에 의해 얻어지는 상술한 효과를 발휘할 수 있는 반도체 장치(101)를 확실하게 제조할 수 있다.
또한, 상술한 제조 방법에서는, 도 14 및 도 15에 도시한 바와 같이, 암모니아와 과산화 수소수와의 혼합액을 이용한 웨트 에칭(즉, 등방성 에칭)에 의해 실리콘막(11)을 제거한다. 즉, 드라이 에칭(이방성 에칭)을 이용하지 않으므로, 드라이 에칭 시에 생기는 플라즈마 손상을 회피할 수 있다.
또한, 웨트 에칭에 따르면, 에칭 잔류를 적게 하여 실리콘막(11)의 전체를 용이하게 제거할 수 있다. 이러한 점을 도 19에 도시하는 일부 확대 단면도를 참조하면서 이하에 설명한다.
즉, 상술한 HDP-CVD법은 에칭과 성막을 동시에 행하는 성막법이므로, 실리콘산화막(9Ba)을 HDP-CVD법으로써 형성하면, 실리콘 질화막(8)의 엣지부가 에칭(내지는 스퍼터)되어 해당 엣지부에 경사면(8ES ; 도 19 참조)이 형성된다. 그 후, 실리콘 산화막(9Ba)의 피착 및 CMP 공정을 실시하면, CMP 후의 실리콘 산화막(9Bb)에 경사면(8ES)에 접하는 차양형부 내지는 오버행형부(9BH)가 형성되는 경우가 있다. 또, 오버행형부(9BH)의 크기는 상기 CMP 시에 스토퍼막인 실리콘 질화막(8)이 어느 정도 연마될지에도 따른다. 실리콘 산화막(9Bb)이 오버행형부(9BH)를 갖는 경우, 실리콘막(11)을 드라이 에칭에 의해 제거하면 오버행형부(9BH) 하측에 에칭 잔류가 발생하게 된다. 이에 대하여, 반도체 장치(101)의 제조 방법에 따르면, 실리콘막(11)을 웨트 에칭으로 제거하기 때문에, 오버행형부(9BH)의 유무에 상관없이 실리콘막(11)의 전체를 용이하게 또한 확실하게 제거할 수 있다.
이와 같이, 상술한 제조 방법에 따르면 원하는 특성으로 동작 가능한 반도체 장치(101)를 수율 좋게 제조할 수 있다.
또한, 반도체 장치(101)에 따르면 종래의 반도체 장치(101P)보다도 고속 동작이 가능하다. 이러한 점을 도 20 및 도 21을 참조하면서 설명한다. 도 20 및 도 21은 활성 영역단 부근 내지는 홈(2) 부근에서의 N형의 소스 드레인층(또는 N+형층)과 P형의 채널 불순물층과의 농도 분포를 설명하기 위한 모식도이고, 도 20이 반도체 장치(101)에 관한 것으로, 도 21이 종래의 반도체 장치(101P)에 관한 것이다.
상술된 바와 같이, 반도체 장치(101)로서는 채널 불순물층(10)의 제1부분(10A)이 제2 부분[10B ; 및 종래의 채널 불순물층(10P)]보다도 기판(1)의 주면(1S) 측에 형성되어 있으며, 제1 부분(10A)은 소스 드레인층[6 ; 상세하게는 N+형층(6B)] 내에 설치되어 있다. 보다 구체적으로는, 도 20에 도시한 바와 같이 제1 부분(10A) 및 소스 드레인층(6)의 불순물 농도 분포의 양 피크가 소스 드레인층(6)과 기판(1)과의 접합면(양 층의 분포 곡선의 교차점에서 주어진다)에 대하여 동일 측으로 설정되어 있다. 이 때문에, 도 20에 도시한 바와 같이, 활성 영역단에서는 채널 불순물층(10)의 제1 부분(10A)이 소스 드레인층(6)과 크게 중첩되어 있다. 즉, 소스 드레인층(6) 및 제1 부분(10A) 양쪽의 고농도 영역 내지는 피크 농도 영역이 중첩되어 있다. 이에 대하여, 도 21에 도시한 바와 같이, 형성 깊이의 차이에 기인하여, 종래의 채널 불순물층(10P)은 소스 드레인층(6P)과의 중첩이 작다.
이 때, 상호 반대인 도전형 불순물은 도핑 작용을 상쇄하는 것에 감안하면, 도 20에 도시하는 반도체 장치(101)에서는 상기 접합면 양측의 불순물 농도는 도 21에 도시하는 종래의 반도체 장치(101P)의 이들보다도 낮다. 이 때문에, 활성 영역단에서는 반도체 장치(101)쪽이 상기 접합면에서의 공핍층이 기판(1)의 깊이 방향으로 넓어지기 쉽고 접합 용량이 보다 작다. 따라서, 활성 영역 전체에 대해서도 반도체 장치(101)쪽이 접합 용량이 작고, 그 결과 동작을 보다 고속화할 수 있다. 또, 접합 용량의 저감에 의한 고속화는 채널 불순물층(10)의 제1 부분(10A)의 일부가 소스 드레인층(6) 내에 설치되어 있음으로써 얻어져, 기판(1) 내에서의 제1부분(10A)의 형성 위치에 따르지 않는다.
(실시 형태 1의 변형예 1)
또, 기판(1), 산화막(7) 및 반도체막(11) 등이 실리콘을 포함하는 경우를 설명하였지만, 이들이 실리콘 이외의 다른 반도체 재료를 포함하는 경우로써 상술한 설명은 적합하다.
또한, 상술한 설명에서는 반도체 장치(101)가 NMOSFET인 경우를 진술하였지만, 기판(1) 및 각 층(또는 각 막)의 도전형을 역전함으로써, 반도체 장치(101)로서 P채널형의 MOSFET(PMOSFET)를 제공할 수 있다. 또한, NMOSFET 및 PMOSFET를 조합함으로써, 반도체 장치(101)로서 CMOSFET를 제공하는 것도 가능하다.
(실시 형태 1의 변형예 2)
또, 게이트 절연막(4)이 실리콘 산화막 이외인 경우라도, 즉 반도체 장치(101)가 일반적인 MIS(Metal-Insulator-Semiconductor) 구조의 FET를 구비하는 경우라도 상술한 설명은 타당하다.
또한, 게이트 전극(5)을 금속막과 폴리실리콘막과의 조합 등의 다른 적층 구조라도 상관없고 또한 실리사이드화한 폴리실리콘막으로 형성해도 되며, 또한 금속막만으로 형성해도 된다.
(실시 형태 2)
다음에, 실시 형태 2에 따른 반도체 장치(102)로서, 이미 상술한 반도체 장치(101)를 응용하여 얻어지는 DRAM(Dynamic Random Access Memory)을 설명한다. 도 22에 반도체 장치(102)의 (세로)단면도를 나타낸다. 또, 이하의 설명에서는 이미 상술한 요소와 동등한 요소로는 동일한 부호를 붙여서 그 설명을 원용하는데 그친다.
도 22에 도시한 바와 같이, 반도체 장치(102)는 홈(2)이 형성된 기판(1)을 구비하여 홈(2) 내에 홈형 소자 분리를 이루는 실리콘 산화막(9)이 매립되어 있다. 또, 도 22에서는 상세한 도시화를 생략하지만, 실리콘 산화막(9)은 실리콘 산화막(9A, 9B ; 도 2 참조)으로 이루어진다.
그리고, 활성 영역 AR1(도 1 참조) 내에 두개의 MOSFET가 형성되어 있다. 상세하게는 기판(1)의 주면(1S) 상에 소정의 거리만큼 떨어져 두개의 게이트 절연막(4)이 형성되어 있으며, 각각의 게이트 절연막(4) 상에 게이트 전극(5) 및 측벽 산화막(41)이 형성되어 있다. 또, 게이트 전극(5)은, 예를 들면 이미 상술한 폴리실리콘막(5A) 및 텅스텐 실리사이드막(5B ; 도 2 참조)으로 이루어진다. 또, 도 22 중에는 실리콘 산화막(9) 상에도 게이트 절연막(4), 게이트 전극(5) 및 측벽 산화막(41)이 형성되어 있지만, 이들의 구성 요소(이하, 총칭하여 「게이트 요소 4, 5, 41」이라고도 부른다)는 도 22 중에는 도시하지 않은 다른 활성 영역 내에 형성되며 또한 지면에 수직인 방향으로 연장 형성된 것이다.
또한, 기판(1)의 주면(1S) 내에 소스 드레인층(내지는 제2 및 제3 불순물층 ; 61, 62)이 형성되어 있다. 각 소스 드레인층(61, 62)은 이미 상술한 소스 드레인층(6 ; 도 2 참조)에 상당한다. 도 22에서는 상세한 도시화를 생략하지만, 각 소스 드레인층(61, 62)은 N-형층(6A) 및 N+형층(6B)으로 이루어진다. 또, 소스 드레인층(62)은 상기 두개의 MOSFET에 걸쳐 형성되어 있다. 즉, 소스 드레인층(62)은 각 MOSFET의 각 한쪽의 소스 드레인층(6)이 주면(1S) 내에서 일체화한 형태에 해당된다.
또한, 이미 상술한 반도체 장치(101)와 마찬가지로, 활성 영역 AR1(도 1 참조) 내에는 기판(1)의 주면(1S) 전체에 대면하여 채널 불순물층(10)이 형성되어 있다. 즉, 채널 불순물층(10)의 제1 부분(10A)은 기판(1) 내에서 홈(2)의 측면(2S ; 도 2 등 참조)에 접하고, 해당 측면(2S)을 따라 형성되어 있으며 또한 홈(2)의 개구단 부근 내지는 주면(1S) 부근에 형성되어 있다. 더구나, 제1 부분(10A)은 N+형층(6B) 내에, 즉 소스 드레인층(6) 내에 설치되어 있다. 채널 불순물 층(10)의 제2 부분(10B)은 제1 부분(10A)보다도 깊은 위치에 형성되어 있다.
이상의 구조는 실시 형태 1에서 설명한 제조 방법에 의해 형성 가능하다.
또한, 게이트 요소 4, 5, 41을 덮어서 기판(1)의 주면(1S) 상에 층간 절연막(50A)이 형성되어 있으며, 이러한 층간 절연막(50A)의 표면(50AS)에서부터 소스 드레인층(62)으로 이르는 접속 구멍(13)이 형성되어 있다. 층간 절연막(50A)의 표면(50AS) 상에는 접속 구멍(13)을 통해 소스 드레인층(62)에 접속된 비트선(14)이 형성되어 있다.
또한, 비트선(14)을 덮어 층간 절연막(50A)의 표면(50AS) 상에 층간 절연막(50B)이 형성되어 있으며, 이러한 층간 절연막(50B)의 표면(50BS)에서부터 소스 드레인층(61)으로 이르는 접속 구멍(15)이 형성되어 있다. 층간 절연막(50B)의 표면(50BS) 상에는 접속 구멍(15)을 통해 소스 드레인층(61)에 접속된 스토리지 노드(16)가 형성되어 있다.
그리고, 스토리지 노드(16) 및 층간 절연막(50B)의 표면(50BS)을 덮고 또한 층간 절연막(50B)의 표면(50BS) 상의 요철을 따라 캐패시터 절연막(17)이 형성되어 있다. 또한, 캐패시터 절연막(17) 상에 해당 캐패시터 절연막(17)을 따라 셀 플레이트 전극(18)이 형성되어 있다.
셀 플레이트 전극(18)을 전면적으로 피복하여 층간 절연막(50C)이 형성되어 있고, 층간 절연막(50C)의 표면(50CS) 상에 복수의 배선층(19)이 형성되어 있다. 이러한 배선층(19)은 도 22 중에 도시되지 않은 부분에서 게이트 전극(5) 등과 접속되어 있다.
반도체 장치(102)에 따르면, 반도체 장치(101)와 마찬가지의 효과를 얻을 수 있다. 이 때, MOSFET의 누설 전류의 저감에 의해 스토리지 노드(16)에(즉, DRAM의 캐패시터부에) 축적된 전하의 손실을 억제할 수 있다.
(1) 본 발명에 따르면, 제2 불순물층 내에서 제1 불순물층의 제1 부분의 일부가 배치되어 있는 부분에서는 제2 불순물층의 불순물 농도를 내릴 수 있다. 이 때문에, 이러한 부근에서는 제2 불순물층과 기판과의 접합면에 형성되는 공핍층이 넓어지기 쉬워 접합 용량을 작게 할 수 있다. 이에 따라, 접합면 전체에 대해서도 접합 용량이 작아지기 때문에, 이러한 접합 용량은 크지만, 느린 동작 속도는 개선할 수 있다.
(2) 본 발명에 따르면, 제1 불순물층의 제1 부분은 홈의 측면을 따라 설치되어 있다. 홈 내의 유전체 상에 배치된 배선 등으로부터의 전계는 홈의 측면에서부터 기판의 포텐셜에 영향을 미치게 하는 점에 감안하면, 제1 부분에 의해서 홈 부근에서의 특성을 보상할 수 있다. 이에 따라, 반도체 장치의 상기 전계에 기인한 동작 문제점을 저감할 수 있다.
(3) 본 발명에 따르면, 공정 (e)에서의 산화 처리에 의해서, 산화막의 단부를 형성 당초[공정 (b)]의 막 두께보다도 두껍게 한다. 이 때문에, 다음 공정에서 산화막을 웨트 에칭하여 기판을 노출시킬 때라도 산화막의 상술한 두꺼운 부분(단부)에 의해서 홈의 개구단 부근에 패인 부분이 형성되지 않도록 할 수 있다. 따라서, 이러한 패인 부분에 기인한 기생 소자가 형성되는 것을 억제하여 반도체 장치의 동작 문제점을 저감할 수 있다.
또한, 산화막의 상술한 두꺼운 부분(단부)을 통한 쪽이 형성 당초의 막 두께를 갖는 부분을 통하는 것보다도 불순물이 얕게 주입된다. 이 때문에, 홈 부근에서는, 상술한 형성 당초의 막 두께를 갖는 부분을 통한 경우보다도 기판의 주면(산화막과 접하는 표면)측에 불순물을 주입할 수 있기 때문에, 홈 부근의 불순물 농도를 기판의 당초 농도보다도 증대시킬 수 있다. 이러한 고농도 영역에 의해서 홈 부근에서의 특성을 보상할 수 있고, 이에 따라 홈 내의 유전체 상에 배치된 배선 등으로부터의 전계에 기인한 반도체 장치의 동작 문제점을 저감할 수 있다.
더구나, 공정 (f)에서는 공정 (e) 후에 상기 산화막을 지나서 불순물을 주입하는 것만으로 불순물의 주입 깊이를 용이하게 제어할 수 있다. 즉, 주입 깊이를다르게 하기 위해서 레지스트를 형성한 뒤에 별개의 공정에서 불순물을 주입하거나 할 필요가 없다.
이들의 결과, 원하는 특성으로 동작 가능한 반도체 장치를 수율좋게 제조할 수 있다.

Claims (3)

  1. 반도체 장치에 있어서,
    주면을 포함하고, 소정의 불순물 농도를 갖는 소정의 도전형의 반도체 재료를 포함하는 기판과,
    상기 기판의 상기 주면에서부터 상기 기판의 내부를 향하여 형성된 홈과,
    상기 홈 내에 형성된 홈형 소자 분리를 이루는 유전체와,
    상기 기판의 상기 소정의 도전형과 동일 도전형 및 상기 기판의 상기 소정의 불순물 농도보다도 높은 불순물 농도를 가지며, 상기 기판의 상기 주면에 대면하여 상기 기판 내에 연장하는 제1 불순물층과,
    상기 기판의 상기 소정의 도전형과는 반대인 도전형을 포함하고, 상기 기판의 상기 주면 내의 일부에 형성된 제2 불순물층을 포함하고,
    상기 제1 불순물층은,
    제1 부분과,
    상기 제1 부분에 연속하고, 상기 기판의 상기 주면에서부터 상기 제1 부분보다도 깊게 연장하는 제2 부분을 포함하고,
    상기 제1 불순물층의 상기 제1 부분의 일부가 상기 제2 불순물층 내에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 불순물층의 상기 제1 부분은 상기 홈의 측면을 따라 설치되어 있는 것을 특징으로 하는 반도체 장치.
  3. (a) 소정의 반도체 재료를 포함함과 함께 소정의 도전형을 포함하는 기판을 준비하는 공정과,
    (b) 상기 기판 상에 상기 소정의 반도체 재료의 산화물을 포함하는 산화막을 소정의 막 두께로 형성하는 공정과,
    (c) 상기 산화막 상에 상기 소정의 반도체 재료를 포함하는 반도체막을 형성하는 공정과,
    (d) 상기 반도체막, 상기 산화막 및 상기 기판의 일부를 순차적으로 에칭하여 상기 반도체막으로부터 상기 기판 내부에 이르는 홈을 형성하는 공정과,
    (e) 상기 기판 및 상기 반도체막의 상기 홈 내에서 노출하고 있는 각 표면을 산화하여, 상기 산화막의 상기 홈을 따른 단부를 상기 소정의 막 두께보다도 두껍게 하는 공정과,
    (f) 상기 공정 (e) 후에 상기 산화막을 지나서 상기 소정의 도전형과 동일 도전형의 불순물을 상기 기판 내에 주입하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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