TW490855B - Semiconductor device and method of manufacturing the same - Google Patents

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Syuichi Ueno
Katsuyuki Horita
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Mitsubishi Electric Corp
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Description

發明說明（1) 發明所屬之技術領域β 本發明係關於具有蓋泪 及其製造方法。 木生兀件为離構造的半導體裝置以 習知技術】 在半導體積體電路中， 控制每個個別的元#二〜了在動作的時候能夠分別獨立 因此，在半導體；體電：= 吏各元件間沒有電氣性干擾。 分離構造。此元件分離構：採用具有元件分離領域的元件 人所熟悉，並有許；的溝渠分離法，廣泛的為 溝渠分離法係藉由方I 4 t 内部填充電介t，而ίί表面朝向内部形成溝渠’在其 法。土各元件之間形成電氣性絕緣的方 使用種方法，在例如LOCOS法元件分離構造中f 的鳥嘴效應幾乎不合癸在。ra、 刀雕稱k T吊見 Μ Α ^ u T 生因此，形成溝渠分離法所需要 的基板表面上的面積’比LOCOS法更小即可，所以是有助 於推進半導體積體電路細微化的適當方法。從而 離法今後對於仍在進步中的半導體積體電路的細微化二 以說是不可或缺的元件分離法。 圖23是以模式表示半導體裝置1〇lp的平面圖。而圖“中 的AP-AP線和BP-BP線則分別以圖24、圖25表示。另外，圖 25中的一部分放大圖則在圖26中表示。而圖24〜26中所示 的元件當中的一部分在圖2 3中則被省略。 如圖2 3〜2 6所示，半導體裝置1 〇 1 p，具備有p型矽單結晶 基板（以下簡稱「基板」）1 P，從基板1 P的主面1 SP朝向基 板1P内部，形成溝渠2P，溝渠2P形成元件分離領域AR2P。
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在溝渠2P的内面2SP上形成
上則形成氧化矽膜9BP。此時，:匕：：9AP，氧化石夕膜9AP 9 A P和S介石々胳ο λ d / 屬1 ^ 2 Ρ内填充了氧化石夕膜 和虱化矽膜9Αρ(以下總稱 /胰 膜9Ρ即為所謂的溝渠元件分離。乳化矽膜9Ρ」）。氣化矽
形成溝渠元件分離的氧 具有比基板1 p的主面 凹陷」）9RP 先前技術的半導體裝置1 〇 1Ρ中 化矽膜9Ρ，沿著溝渠2Ρ的開口端 1 S Ρ較為凹陷的形狀（以下成為 道
u 日日k π Μ 况木，疋在基板IP的主面ISP 上1極絕緣膜4P橫越穿過活性領域ARip而延伸的。在^ ，:巴‘膜4P上’以聚碎膜5Ap以及％化鶴膜5Bp依序層積， 此4石夕舰ρ和秒化鎢膜5BP即形成閘極5p。另外，如圖25 =26所π，閘極5P也在氧化秒膜9p±橫越穿過該氧化石夕 膜9P而延伸，氧化石夕膜9P的凹陷9Rp内也配置有閘極5p。 閘極絶緣膜4 P上形成有連接閘極5 ρ側面的側壁氧化膜 41P。 、 而兩個源極、汲極層⑽，在基板}的主面isp内，經過 極5P下方的MOSFET的通道領域而形成。源極、汲極層⑽為 由N+型層6BP和N-型層6AP所成，r型層6AP的雜質濃度比N+ 型層6BP低而且形成在通道領域側。 另外’在基板1P的主面1SP内形成控制M〇SFET的臨限值 電壓的通道摻質層10P。通道摻質層1〇p是和基板1?形同的 P型層所形成，雜質濃度比基板1 P高。通道摻質層丨〇 ρ形成 在比通道領域更深層的領域，通道摻質層1 〇 ρ整體形成為
C:\2D-CODE\90O8\90H3457.ptd 490855 五、發明說明（3) 和主面1 SP大致平行的平面狀。而通道摻質層！ 〇p和源極、 沒極層6P分別有一部分在基板丨p内弧形共有形成領域（相 重複），更具體的說通道摻質層丨〇P是跨源極、汲極層6p的 底部所形成。 接著，在上述圖2 3〜2 6的說明之外，另外參照圖2 7〜3 i說 明半導體裝置101P的製造方法。其中圖27〜31和圖24同樣 的是圖23中的AP-AP線的縱剖面圖。 ’ 首先，準備基板1 P，使基板丨p的主面丨sp熱氧化形成氧 化矽膜7P (參照圖27 )。接下來在氧化矽膜7p上 矽膜8P (參照圖27 )。 接著使用照相製版技術，在氮化矽膜8p上形成能覆蓋元 件分離領域之外的領域的保護膜（未圖示）。之後，以哕 ^膜為遮蔽進行各向異性#刻，將氮化㈣8p、氧化 7P以及基板ip的一部分加以姓刻。由此，如圖27所示; 成從氮化矽膜8P的霞屮矣而不，丨甘η 、的路出表面到基板IP内部的溝渠2ΑΡ。而 ，圖28::，將溝渠2ΑΡ的内面2sp熱氧化
AaP，接者，用請⑴gh仏川丫…鐵）—⑽ ‘』：二1甚=二(16’“1。11)*，在基板1?的主面咖 覆”積氧化石夕膜9BaP，以填滿溝渠2Ap内。
me二’二化石夕膜8P為擋止膜的⑽（ — iW 矽膜8P露出為止（參昭圖研f :化矽膜9BaP直到氮化
^ ^2aP , „ ^ ^ ^ ^ M9BaP 而且，用熱磷酸將氮化石夕膜8 ，、、、乳化石夕賴bP。 、8 ^除去，再用氟酸將氧化石夕 第7頁 C:\2D-CQDE\90-08\901I3457.ptd 490855 五、發明說明（4) 膜7P除去（參照圖3 〇 )。 的溝渠2P即可留下。而如_t2aI；内基板㈣的部分 時候，在氧化石夕膜9AaP、m =酸^理的 成上述的凹陷9RP。 者溝木2P的開口端會形 此後’將基板1 p的主面1 S p教氧 、 膜，而如圖3 1所示，用離子植、入 卩再度形成氧化矽 蛀荃，田友- 隹子植入法形成通道摻質層1 〇p。 、9BbP的一部分也祐飾/膜除^。此時，氧化矽膜9AaP QRP ^ff ά' hh ^ ^ ’上述氧化石夕膜9 AP和氧化石夕膜 9Βρ=^切磨即可形成，但在此氣 1 成上述的凹陷9RP並且更為加大。 了 ^ 圖膜、聚梦膜以及石夕化鎢膜，藉由 圖25):接著依及閘極5P (皆參照圖24和 W 序 成型層6AP的離子，形成側壁 型層6BP的離子，心完成如圖23心 所不的+導體裝置101 p。 【發明所欲解決之課題】 - = = ’先前技術的半導體$置101?在形*溝渠型 ^二、氧化矽膜9P的開口端，都具有凹陷9RP。也就 是先前技術的半導體裝置101P的製造方法，是在氧化矽膜 7P和除去該氧化矽膜7P後再度形成的氧化矽膜，在用氟酸 加以除去的％候，也會將氧化矽膜9AaP和氧化矽膜⑽Μ的 邰刀加以蝕刻（參照圖2 9〜3丨），就在氧化矽膜9 ρ上形成 了凹陷9RP 。 如圖26所示，因為凹陷9RP形成得比基板1Ρ的主面1SP更 第8頁 C:\2D-CODE\90-08\90113457.ptd 五、發明說明（5) 2成：以在和沒有凹陷9RP的情形比較之下，在閘極5P 。因此：：’内的部分’就會比較接近溝渠2P的側面 以及舌性極5P的電壓的電場，對於溝渠2?的側面 電場w Λ_ρ所造成的電場E影響就更強。換言之， 冤％E集中在活性領域端。
使：Μ為電場集中會導致活性領域端的電位低下，故 央部八）审勺活性領域端的臨限值電壓比通道領域（的中 2 $ 1 %执低。也就是，在活性領域端形成具有比所期望 ( 、"又计）的電壓更低的臨限值電壓之寄生MOSFET
ΠΜ 乂，=寄生兀件）。因此，在動作時寄生M0SFET先為 八彳寄生M0SFET之外的部分才為ON。其結果，MOSFET 雷p丨生圖如圖3 2中的特性線泠所示，在比所期望的臨限值 電，更低的電壓時，M〇SFET的汲極電流就開始流動了。也 就是在特性圖中可以觀測到高峰值。 而Ik著裝置縮小減少通道的寬度的話，上述的寄生 M，0 S F E T的存在，在減少通道寬度的同時，也使得臨限值電 壓降=而產生反狹窄通道效果。也就是，在M0SFET因為該 反狹窄通道效果，而在比所期望臨限值電壓更低的電壓就 造成電流開始流動的問題。
另外’即使在沒有凹陷9RP的狀況下，形成在元件分離 領域AR2P内或者氧化矽膜9P上的各種配線等的電場，介由 氧化梦膜9P或者介由溝渠2P的側面，對於活性領域端的電 位造成影響，而可能形成上述寄生⑽”以。 起因於此寄生M0SFET的高峰值和反狹窄通道效果等，獨
C:\2D-C0DE\90-08\90113457.ptd 第9頁 490855 五、發明說明（6) 為會招致Μ 0 S F E T的〇 f f電流或者增加漏電流，所以造成半 導體裝置1 0 1 P良率降低的問題。 順言之，由於元件分離的形成方法不同，L0C0S雖然不 會形成該種凹陷，但是為了要更加推進半導體裝置細微 化，溝渠型元件分離構造已經是不可或缺的，，此點前面已 經敘述過。 本發明有鑒於該問題點，其主要目的為：提供能抑制活 性領域端所形成的寄生元件，而能以所期望的特性進行動 作的半導體裝置以及其製造方法。 【解決課題之手段】 (1) 申請專利範圍第1項所記載的半導體裝置，其特徵為 具備：包含有主面、有特定雜質濃度的特定導電型半導體 材料的基板；從前述基板的前述主面朝向前述基板内側形 成的溝渠；形成於前述溝渠内，形成溝渠型元分離的電介 體；具有和前述基板的前述特定導電型相同導電型，並比 前述基板的前述特定雜質濃度具有更高的雜質濃度，和前 述基板的前述主面相對面而延伸至前述基板内的第一摻質 層；以及具有和前述基板的前述特定導電型相反的導電 型，形成在前述基板的前述主面内一部分的第二摻質層， 前述第一摻質層含有：第一部分；和連接於前述第一部 分，從前述基板的前述主面延伸得比前述第一部分更深的 第二部分，前述第一摻質層的前述第一部分的一部分形成 在前述第二摻質層内。 (2) 申請專利範圍第2項所記載的半導體裝置，如申請專
C:\2D-CODE\90-08\90113457.ptd 第10頁 五、發明說明（7) f Γβ第1項之半導體裝置’其中前述第-摻質層的前述 弟一。Ρ为’係沿著前述溝渠側面而設。 刹請專利範圍第3項所記載的半導體裝置’如申請專 签1U1項之半導體裝置，其中前述第-摻質層的前述 r zn"由刀a，在刖述基板内設於前述溝渠的開口端附近。 申請專利範圍第4項所記載的半導體裝置，如申請專 利=第1項之半導體裝置，其中具有和前述第二摻質層 j、δ V電型，不接觸前述第二摻質層而形成於前述基板的 主面内的另外一部分内，和前述一部分不同的另外一 I分，形成於前述第三摻質層内，前述半導體裝置之特徵 二.更具備刚述第二摻質層和前述第三摻質層分別做為源 極、沒極層，含有場效電晶體。 (5)申請專利範圍第5項所記載的半導體裝置，如 =範圍第4項^之半導體裝置，其中前述場效電晶體，又1包 ^ $成於如述基板的前述主面上的閘極絕緣膜；延伸於 前述閘極絕緣膜上以及前述電介體上的閘極。 ； 、（6 )申請專利範圍第6項所記載的半導體裝置的製造方 法，其特徵為具備：（a)準備含有特定半導體材料並且且 有特定導電型的基板的步驟；（b)在前述基板上形二 =述特疋半導體材料的氧化物的特定度匕s ;道(:)在前述氧化膜上形成含有前述特定半導=f ^體；的步驟；(d)將前述半導體膜、前=:料的 及前述基板的一卹八，一 < 乳化胰、以 、+、i ^#刀依序蝕刻，形成從前述半導駚 ’溝-的步驟.’(e)在前述基板以及前述半^
C:\2D-CODE\90-08\90113457.ptd 第11頁 斗观55 五、發明說明（8) ，膜的前述溝渠内，將露出的各表 氧化膜的前述溝渠的端部，比前，化，使得沿著前述 以及（f)在前述（e)步驟後，隔著前7 ^膜厚更厚的步驟； 定導電型相同導電型的雜質，注入二=化膑，將和前述特 ⑺申請專利範圍第7項所記載=基板内的步驟。 利範圍第6項之半導體裝置之製造方：體裝置一，如申請專 中所注入的前述雜質，纟前述 去，其—中前述⑴步驟 變厚的前述端部和前述基板之間的，前述⑷步驟中 而分佈於前述基板的深度方向。1附近具有兩峰值， (8)申請專利範圍第8項所記 利範圍第6項之半導體裳置之彭造方V ?置，如申請專 驟之後，又具有（§) ^ >法，其中在前述（f)步 驟。 、則述基板施以急速加熱退火的步 二9 )二^專利範圍第9項所記載的半導體带置，如"直 項之半導體裝置之製造方中又且有二 以各向同性蝕刻脸A、丄 共〒又具有C h )施 ^ + π sa > ^ 刚述半導體膜除去的步驟。 【本發明之實施形態】 ^ % <實施形態1 > ~ 5化的平面圖表示半導體裝置1 0 1。而圖1中的
A1 - A1 線和 A 2 - A 2 飨 μ ^ ^ x J ,A, .R v ,. 4的岐剖面圖为別以圖2和圖4表示，圖2 ^ ffll f 0'B1-B1 擴大圖則在圖6中：]以圖J和/7表* ’圖5中的-部分 複雜化，將在圖2表:;；=在二中為了避免圖面太過 圖’中圖不的7L件的一部分圖示省略，
\\312\2d-code\90-08\90113457.ptd
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第12頁 五、發明說明（9) 而且將後述的通道摻質層丨〇以模式化圖示。 士 Θ 2圖7所示，半導體裝置1 〇 1具備例如p型石夕單結晶 所成之半導體基板（以下簡稱「基板」）丨。從基板丨^的主 ，1S朝向基板！的内部，形成特定深度的溝渠2，溝渠2規 定主面1 S上的元件分離領域AR2。 但是’元件分離領域AR2並不只是基板1的主面ls上的平 面領域’也包括垂直於主面13的方向的3次元領域，更具 體的說是包含基板1的厚度方向以及主面ls上方的兩個領 域。此時，基板1被劃分為以下兩個領域：元件分離領域 AR2、和其外的3次元領域即活性領域AR1，活性領域ARi被 元件分離領域A R 2所包圍。 ♦順帶，之，從基板！的主面ls到溝渠2的底部2b之間的距 離’也就是溝渠2的深度為例如100nm〜5〇〇nm左右。 如圖2圖7所示，在溝渠2的内面（即側面2 s以及底面） 上沿著該内面形成氧化矽膜9A在氧化矽膜9A上形成氧化石夕 膜9B以掩埋溝渠2。如此，溝渠2内就被氧化矽膜^、氧化 矽膜9B (以下總稱「氧化矽膜（電介體）9」）填充了。氧化 矽膜9即是所謂的溝渠型元件分離。氧化矽膜9設置在比美 板1的主面1S以上的高水準，不會有比主面13低的凹陷形土 狀。 y 而半‘體裳置1 〇 1則具備了形成在活性領域1内的N型 通道型的電場效應電晶體（NMOSFET)。 詳#細說來，是在基板丨的主面1S上（參照圖1)，閘極絕緣 膜4検越穿過活性領域ar 1而延伸的。閘極絕緣膜4為例如 C:\2D-CODE\90-08\90113457.ptd 第13頁 五、發明說明（10) 厚度為3nm〜7nm左右的氧化矽膜所成。又如圖5和圖6所 緣膜4的延伸方向上的各端部，連接在氧化石夕膜 s者）上，閘極絕緣膜4和氧化矽膜9互相結合成為一 體。 在閘極、..e緣膜4上，以厚度大約4〇nm〜7〇nm的聚矽膜5A以 及厚度大約5〇nm]〇Gnm的石夕化鶴膜冗依序層積，此聚石夕膜 5A和石夕化鶴膜5B即形成閘極5。另外，如圖1和圖5所示，、 閘極5也在氧化矽膜9上橫越穿過該氧化矽膜9而延伸。而 且，閘極絕緣膜4上形成有連接閘極5側面的側壁氧化膜 41° 、 另外，在基板1的主面1的閘極絕緣膜4所劃分的各領域 内，分別形成和基板1相反導電型的N型源極、汲極層、 者第2和第3摻質層）6。詳細來說，各源極、沒極層6分別 連接溝渠2形成在基板}的主面ls内的一部分，2個源極、 汲極層6互相不連接介由在閘極5 丁方的m〇sfet的通道領域 而配置。 — 更具體的說，兩個源極、汲極層6為分別由N型的N+型層 6B和比該N+型層6B的雜質濃度更低的N-型層6A所成。此曰 日守，N+型層6B在基板1的主面丨s，從閘極絕緣膜4的端部正 下方附近延伸到和閘極絕緣膜4相反側，到氧化矽膜9 A或 者溝渠2為止。而N-型層6A分別在基板}的主面ls内連接 型層6B，延伸到閘極5和側壁氧化膜4丨之間的邊界面下方 附近。又，N+型層6B比N—型層6A形成在主面is更深的地 方。順帶言之，N-型層6A即為所謂的LDD (Lightly D〇ped C:\2D-CODE\90-08\90113457.ptd 第14頁 490855 五、發明說明（11) D r a i η )層。 , 另外4 ^ ί板1的主面1S内形成控制M0SFET的陟PF佶雷 壓的通道賴（或者第1摻質層H0。通道摻 和基板！形同的P型層所形成，雜f濃度 ^層1〇二 1〜圖7所示，通道摻質層J 〇整 ^阿。如圖 度和基幻的主面18之間的；= 一部分10A和第一部分10B，整體和基板i的主面u相對面 延伸：另外二通道摻質層i 〇的端部或者周圍邊緣部分、 當於，述之第一部分10A)連接於溝渠2。 ； 和源極、汲才虽層6分別有一部分在基板 域（相重複）。 祁/、有形成領 詳細而言，第一部分10A在通道摻質層1〇内連接溝準2的 側面2S相當於沿著該側面2S的部分。尤其是，第一部分 10A在基板1内，形成在溝渠2的開口端附近或者主面1^附 近，如圖4和圖7所示，各π型層6B内（從而，在各源極、 沒極層6内）分別設有第一部分丨〇A的一部分。更具/體的 說，如後述之圖20所示，第一部分10A和源極、；極層6的 雜質濃度分佈的兩個高峰，設定在相對於基板丨和源極、 Φ >及極層6結合面的同一側。 另外一方面，第二部分10B在通道摻質層1〇内為除了第 一部分1 0 A之外的部分或者中央部分。也就是，第二部分 10B連續在第一部分10A而形成，和基板1的主面1S成大略 平行的形成平面狀。 順帶而a ’於此說明’半導體裝置1 〇 1具有的μ q § F £ 丁的
\\312\2d-code\90-08\90113457.ptd 第15頁 490855 五、發明說明（12) 臨限值電壓和先前技術的半導體裝置丨〇lp相同時的狀況。 為此，配置在M0SFET的通道領域下方的通道摻質層丨〇的第 一部分1 0 B，形成為和先前技術的半導體裝置〗〇丨p (參照 圖2 4和2 5 )的通道摻質層1 〇 p相同程度的深度。 此時，在半導體裝置丨〇 i中，通道摻質層〗〇的第一部分 1 〇 A开> 成在比弟一部分1 〇 b更淺的地方。，一 分由主面1S上比第一部分10A更深的地^成兄。弟一P 附可=兒明，雖然省略了圖示，基板^内的溝渠2的底部2 b 附近形成通道割斷摻質層，而在比該通道割斷摻質層和通 道換貝層1 0更珠的領域形成井接質層。 士接下來，在圖卜圖7之外，另外參照圖8〜丨8說明半導體 ，置101的製造方法。其中圖8~16和圖18，為和圖2相同的 是圖1中的A1-A1線的縱剖面圖，而圖n為圖1〇的部分擴大 圖、。圖1 7為說明後述離子植入工程的植入條件的模式圖。 ^先，準備基板1，將如圖8所示的基板i的主面ls整體 熱氧化:形成大約5nm〜3Onm左右的氧化矽膜（或者氧化膜 )7。接著，在氧化矽膜7露出的表面上，形成大約1〇㈣〜 5〇nm左右的（用和基板}相同的半導體材料-矽所成的）矽膜 (或者半導體膜）11。石夕膜為例如聚石夕、非晶姓曰 成。而石夕膜1 1為被滲入或者不被滲入皆可的。而且，在 矽膜11的露出表面上形成100nm〜 3 0 0nm左右的氮化矽膜8。 、=次，用照相製版技術，在氮化矽膜8露出的表面上形 成能覆蓋元件分離領域之外的領域的保護膜（未圖示）。1 後，以該保護膜為遮蔽進行各向異性蝕刻，將氮化矽膜8 ^0855
、石夕膜1 1、氧化矽膜7以及基板1的一部分加以蝕刻（從主 面1 S為例如大約1 〇 〇nm〜5 〇 〇nm左右的深度）。由此，
一 又〇圖Q 所示，形成從氮化矽膜8的露出表面到基板丨内部的溝竿 (包含已敘述的圖2所示之溝渠2)。 接著，在溝渠2 a的内面内，將基板1的露出表面（已敘 溝渠2的内面）以及矽膜1 1的露出表面丨丨s，以熱氧化法式 者等離子氧化法等方法使其氧化，如圖丨〇和圖丨丨所示形^ 氧化石夕膜9 A a。而氧化石夕膜9 A a為沿氧化石夕膜γ的溝渠2 a和成 端部結合成為一體，在圖11中為將兩氧化矽膜9Aa、7 ϋ 線，用虛線BL1以模式化表示。 界
此％，如圖1 1所示，沿著在基板^的主面1 s上形成的氧 化矽膜7的溝渠2 a的端部，變成和鳥嘴效應同樣的形狀Y 變得比剛剛形成的時候更厚。因此，在該氧化工程之後’， 氧化矽膜7，包含在基板1的主面丨s上的（a )上述鳥嘴致 應的鳥嘴部分的端部或較厚部分7A，以及（b )該較厚^ 分7A之外的部分或者較薄部分7B所成。較薄部分7β的膜厚 度和剛剛形成的時候大約相同。而圖1丨中較厚部分7 a和較 薄部分7B之間的分界線是以BL2以模式化表示。 乂 此後，而如圖12所示，用HDP (high density plasma)
-CVD (chemical vapor deposition)法，在基板 1 的主面 ls側整面覆蓋堆積氧化矽膜9Ba，以填滿溝渠2a内。氧化 石夕膜9Ba大約形成為例如2〇〇nm〜7〇〇nm左右。 順▼而a ’例如用石夕氮氧化膜、ρ ς g ( p h 〇 s p h 〇 - s i 1 i c a t e glass)膜、BPSG (boro-phospho silicate glass)膜、
C:\2D-CODH\90-08\90113457.ptd 第17頁 4哪55 五、發明說明（14) FSG (flourine doped silicon glass)膜來代替氧各 膜9Ba也是可以的。而且，用〇ρ —CVD法之外的成膜法石夕/ 成氧化矽膜9Ba亦可。而如果是上述〇卜〇1)法之蝕列"， 者喷濺），同時和成膜一起進行的成膜方法的話， 二 溝渠2a内填充氧化矽膜9Ba而幾 "其次，如圖所示，藉由以氮化石夕 畫到負π功i 的况，是研磨氧化矽膜 内的；八作ί出為止，在氧化矽膜心内，留下溝渠2a 内的口p刀作為氧化矽膜961) 〇 接者’用熱石粦酸的溼式飾歹丨f欠 8除去(參照圖⑷，再用\和\(=，)將氮化石夕膜 式蝕刻d 6 n w ^ 乳化風水的混合液體的溼 -ΐ ίΐ”：將石夕膜11除去（參照圖15)。 加;^ Ϊ旦已路出的氧化石夕膜7，用2〇〇keV〜1MeV左右的 加迷此里，注入硼離子， 外，用mkeV〜3_eV左右Λ成速井//層（並未圖示）。另 而且，用lOkeV〜l〇0keV左右的 基板!的主面18内，以形成如圖16所連了 ’將领離子注入 此時，隔著氧化石夕膜7的較厚部分不：通這換質層1。。 比隔著較薄部分7B的淺。尤其θ ， 左入的雜質（硼）可 設定注入條件’使得所注入的：質=式圖：示， 佈的峰值，在基板1和氧化石夕膜心m向上的濃度分 面（為主WS的一部分）附近 1 =分7A之間的分界 4匕後，將注入離子後 第18頁 \\312\2d-code\90-08\90ll3457.ptd 五、發明說明（15) 的基板1急速加熱、退火，進行所謂的( re 土 d thermal annealing)。該急速加熱退火為^ = 〜ii〇〇 °C左右的溫度範圍實施大約30秒〜60秒。 接著，用氟酸將氧化矽膜7做濕式蝕刻， 面以露出（參照圖18)。此時，氧化石夕膜、的一部 分也被除去，留下溝渠2a内基板}内的部分的溝渠2，而已 經敘述過的氧化石夕膜9 A、9 B所成的氧化石夕膜9留在溝渠2 内。 其，，將基板〗的露㈣主面ls熱氧化，形成厚度大約 nm〜7nm左右的氧化矽膜（此後即為閘極絕緣膜〇。而此氧 Ϊ石夕Ϊ的ίί部和氧化石夕膜9(或者氧化石夕膜9A)結合而成 。，者用CVD法依序堆積形成厚度大約4〇nm7〇nm的 厚度大約5〇nm~1〇〇nm的矽化鎢膜。接著，用照 相製版技術以及各向1柯為办丨、土 趙# u m安π 刻法，將上述聚矽膜和矽化鎢 膜圖案佈局，藉以形成閘極5 (參照圖2 )。 接^用：子注入法，將2〇keV〜5〇keV左右的磷離子注 而丄Γΐ雜ί閘極5的側面形成侧壁氧化膜41 (參照圖2)。 :入法，將神離子注入大約左 Φ # # l·、f入t Ί 形成上述只含有磷的N-型層6A，而 6成二有 半導體裝ι1ηι圖1〜圖7的半導體裝置101即可完成。 因為用熱氧化法以/成其上製十造方法可以獲得下述效果： 以可以在氧化賴9Aa (或者9A)，所 、/成較居部分7 A。因此，和先前技術 C:\2D-C0DE\90-08\90113457.ptd 第19頁 五、發明說明（16) 的半導體裝置101P的製造方 - ’即使在以氟酸將氧化石夕膜7法二同，如圖16以及圖17所示 使得氧化石夕膜9Bb、9Aa 之際，較厚部分7A可以 9RP(參照圖24)。從而，可m夕㈣、9B不會形成凹陷 MOSFET(寄生元件）形成。了如以并抑制因凹陷9評所引起的寄生 ，即可制止峰μ +半導體裝置101的肋”^ 其結果，使纖而可減低漏電流。 的特性來動作。 + V肢裒置更能以所期望（設計） 但疋’即使是在沒有 細2内，或者氧化石开的/況’來自元件分離領 電場，介由氧化石夕膜9或者入W成的配線（包含間極5)的 域端的電位造成影響Γ而可溝渠2的側面2S而對活性領 果依照半導體裝置二 了成寄生M0SFET。但是，如 響。 的活，即可減低該寄生MOSFET的影 也就是，半導體罗罟+ 1。八形成在比第二部分=(;Λ道摻/層1 °的第一部分 層⑽）様位置。二(、而也Λ前技術的通道摻質， 侧面2S形成的。因此心J :分…是沿著溝渠2的 匕基板1中只有第一部分10Α，溝渠2 、开口鳊附近的雜質濃度比先前技術中的基板lp更高。從 而，、若依照半導體裝置101，通道摻質層10Ρ整體，相較於, 形成在和第了部分1 0Β相同的深度的先前技術的半導體裝 置'川’可^使溝渠2的側面2S的寄生MOSFET比較不容易 成為0Ν。換e之，即可抑制臨限值電壓較低的寄生MOSFET 的形成。於此點，半導體裝置101也能減低高峰值和反狹
第20頁 C:\2D-CODE\90-08\90113457.ptd
490855 五、發明說明（18) 果得以發揮的半導體裝置丨〇 j。 此f在上述製造方法中，如圖1 4和圖1 5所示 和過氧化氫的混合液的濕式蝕刻（亦 =，使用氨 除去矽膜11，亦即，因A P 口向冋性蝕刻）來 方丨、二π u為不使用乾式蝕刻（各向不η 木 刻i曰而7以避免乾式姓刻時所造成的離子損=性姓 ，D果用濕式蝕刻，可以減少蝕 =。 將石夕膜1 2 3 4 5 6 7 8整體輕易除去。關於此點將參昭圖m容易 擴大剖面圖說明如下·· …、ΰ 9所不的部分 ：:因1使用上述HDP—CVD法蝕刻和成膜同時進行μ 成膜法，以HDP-CVD法形屮与^本 丁免仃的
8的邊緣被钱刻（或者噴濺的時候，氮化矽膜 〔夫昭mi cm * = ? 〇而在5玄邊緣部分形成斜面8ES 在产）。/、後，貫施氧化矽膜9Ba的堆積和CMP步驟， t狀Λ乳者化:=上，可能會形成犧 凸狀。卩或者懸垂部（overhang ) 9Μ。而懸垂部9βΗ的大 而、丄也視上述CMP時作為擋止膜的氮化矽膜8被研磨的程度
響
C:\2D-CODE\90-08\90li3457.ptd 第22頁 1 =二乳化矽膜9ΒΡ具有懸垂部9M的狀況，將矽膜8用乾 2 式蝕刻除去的話，懸垂部9ΒΗ下方就會發生蝕刻殘留部分 3 :相對於此，如依照本半導體裝置丨〇 !的製造方法，因為 4 ，用濕式蝕刻來除去矽膜丨丨，所以不論是否有懸垂部9βη 存在，都可以更輕易將矽膜1 1全部確實的除去。 5 士此依知上述製造方法，就能夠以更好的良率製造具 6 有所期望特性動作的半導體裝置1 〇 1。 7 言而且，如依照半導體裝置丨〇 1，還能夠比先前技術的半 8 導體裝置101Ρ能快速動作。參照圖20和圖21說明此點。圖 五、發明說明（19) 2:和領域端附近或者溝渠2附近的n型源、 ur)和p通道摻質層的濃度分佈的 、Λ Θ圖20疋關於半導體裝置101的圖，而圖21 a沐义 技術的半導體裝置101P的圖。 Ώ 21疋先則 ，同以上料’在半導體裝置101中通道 :第_=在比第二部分1〇B更靠近基板心面心 内。更具體的說，如圖2。所示，第 極層6的雜質濃度分佈的兩個高峰 _刀 ^原極、沒 層6和基板!的接合面（兩層的分佈曲線 賦及極 的同側。因在匕，如圖20所示，在活性 产，) 1。的第-部分10Α和源極、汲極層6層重疊：二2質： 言之，源極、汲極層6和第一部分〗〇Α蝕 他很大。換 者高峰值濃度領域相互重疊。相對於=，图辰度領域或 為形成的深度不同，先前技術的通道摻；所不的’因 汲極層6Ρ的重疊部分就很小。 、^ Μ和源極、 此時’導電型相反的雜質因為滲透作用 ，
鑑於此，圖20所示的半導體裝置1 〇 1中，而互相抵銷，有 的雜質濃度，比圖2 1所示的原有半導體壯上述接合面兩側 更低。因此，在活性領域端，半導體努=置10 1?等同類都 接合面的空缺層在基板1深度方向更容易 万面在上述 更小。從而，以活性領域整體來看，也B廣散’接合容量 的接合容量較小，其結果，可使其動作^半導體裝置101 言之，減低接合容量的快速化，是通谨协為快速化。順便 ^質層1 〇的第一部
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五、發明說明（20) 分1 0A的-部分設在源才盈、汲極層6内所獲得的結果，而不 是基板1内的第一部分10A的形成位置。 <實施形態1的變形例1 > 以上說明了基板1、氧化矽膜7和矽膜丨丨等含有矽的狀 況，但是上述含有矽以外的半導體材料的狀況，也能適用 上述說明。 而在上述說明中，敘述了半導體裝置101為NM0SFET的狀 況，基板1和各層（或者各膜）的導電型相逆轉，提供p型 通道的MOSFET (PM0SFET)作為半導體裝置1〇1也可以。另 外’ NMOSFET和PM0SFET相互組合，提供CM〇SFET作為半導 體裝置1 0 1也是可能的。 <實施形態1的變形例2 > 此外，用氧化矽膜以外來做閘極絕緣膜4的狀況，亦即 半導體裝置101為具備一般的MIS (metal- insulator-semiconductor) 構造的FET 的狀況 ，上述說明也 是妥當 的0 而用金屬膜和聚矽膜相組合，或者以其他層堆積構造成 閘極5也沒有關係，而且，用矽化的聚矽膜形成也可以， 或只用金屬膜形成也可以。 <實施形態2 > 其次說明’貫施形態2的半導體裝置1 〇 2，應用已敘述的 半導體裝置 101 所得的DRAM (dynamic random access memory ) °圖22顯示半導體裝置丨〇2的縱剖面圖。而以下 說明中，已經敘述過的相同元件，援用同樣的符號來說
】，如二2;:示，丨導體裳置102具備形成有溝渠2的基板 9BJ::略術，其實氧切膜9是由氧化讓、 、而活性領域AR1 (參照圖1 )内形成兩個m〇sfet。詳细來 說，在基板1的主面1S上，只距離規定的距離形成戀歌 極絕緣膜4，閘極絕緣膜4上分別形成閘極5和側壁氧化膜 41。而閘極5是例如已述的聚矽膜5A和矽化鎢膜5β (夂昭 圖所成。另外，圖22中在氧化矽膜9上也形成由閘極、絕 緣膜4、閘極5和側壁氧化膜4丨，不過此等構成要件（以下 總稱閘極要件4、5、41 )，形成在圖22中或者並未圖示的 其他活性領域内，而且，是在和紙面相垂直的方向延長形 成的。 此外，在基板1的主面1 S内形成源極、汲極層（或者第 2、第3摻質層）6 1、6 2。各源極、汲極層6 1、6 2相當於上 述的源極、汲極層6 (參照圖2 )。圖22中雖然省略了詳細 的圖示，但是各源極、汲極層6丨、6 2為N-型層6 A和N+型層 6B所成。而源極、汲極層62為隔著上述兩個M〇SFET而形 成。亦即，源極、汲極層62相當於，各M0SFET二者分別的 源極、汲極層6各在主面丨S内成一體化的形態。 並且’和上述的半導體裝置丨〇1同樣的，活性領域AIU (參照圖1 )内，和基板1的主面1 S整體相對面形成通道摻 質層1 0 °亦即，通道摻質層丨〇的第一部分丨〇 A在基板1内接
490855 五、發明說明（22) 於溝渠2的側面2S (參照圖2等），沿著該侧面2S形成，另 外又在溝渠2的開口端附近或者主面1 g附近形成。而且， 第一部分10A設在N+型層6B内，亦即設在源極、汲極層6内 。通道摻質層1 0的第二部分；! 0B形成在比第一部分丨〇A更深 的位置。 以上的構造也可以用貫施形態1所說明的製造方法來形 成。 甚且，在基板1的主面1S上，形成層間絕緣膜50A來覆蓋 閘極要件4、5、41，從該層間絕緣膜5〇A的表面5〇AS到源 極、沒極層62形成連接孔13。在層間絕緣膜5〇a的表面 5 0 A S上’介由接觸孔丨3形成連接於源極、汲極層6 2的位元 線14。
<又在層間絕緣膜5〇A的表面50AS上，形成層間絕緣膜50B 來覆蓋位兀線1 4，從該層間絕緣膜5 〇b的表面5 〇 BS到源 極、汲極層61形成連接孔15。在層間絕緣膜5〇B的表面 5 0 B S上’介由接觸孔丨5形成連接於源極、汲極層6 1儲存電 極1 6 〇 ，後覆盖儲存電極1 6和層間絕緣膜5 〇b的表面5 〇BS，且 〜著層間絕緣膜5 〇β的表面5 〇BS上的凹凸形成電容絕緣膜 17和電路胞板（cel丨plate)電極18。 幵/成層間纟巴緣膜5 〇 c來全面覆蓋住電路胞板電極1 8，層 間絕緣膜5 0 C的表面CS上形成多個配線丨9。該配線丨9在圖 22中未圖示的部分中，和閘極5等相連接。 右依據半導體裝置丨〇 2，可獲取和半導體裝置丨〇 i同樣的
490855 五、發明說明（23) 效果。此時，Μ 0 S F E T的漏電流減低，藉此可抑制蓄積在儲 存電極1 6内（亦即D R A Μ的電容器部）的電荷損失。 【發明之效果】 (1 )依據本發明申請專利範圍第1項，在第二摻質層内第 一摻質層的第一部分所配置的部分，可將第二摻質層的雜 質濃度降低。因此，其附近第二摻質層和基板的接1面上 所形成的空缺層就容易擴散，可使得接合容量減小。由 此，因接合面整體的接合容量減小，故該接合容量太大 造成的延遲動作速度即可加以改善。 戶斤 (2 )依據本發明申請專利範圍第2項，第一摻質層的第 部分係沿著溝渠側面而設。來自配置在溝渠内的電介一 的配線等的電場，從溝渠的側面對基板的電位造成譽=上 有鑑於此，可以第一部分來補償溝渠附近的特性。2 ^， 半導體裝置起因於上述電場的動作不良現象即可減低此’ (3 )依據本發明申請專利範圍第3項，第一摻質声& : 部分設於溝渠開口端附近。但是，來自上述電二二，第— 線的電場，越接近該配線，亦即越接近溝準 :的配
強。此時，第一摻質層的第一部分，因為設在比 ^ I 更強的部分，所以可減低起因於上述電場 述電場 象。 每的動作不良現 (4)依據本發明申請專利範圍第4項，因為 ^ (與第二摻質層同等的）第三摻質層，成為ρ 7推貝層和 源極、汲極層，故可使得場效電晶體的動作每效電晶體的 導體裝置的動作高速化。 ’也就是該半
C:\2D-CODE\90-08\90113457.ptd 第27頁 五、發明說明（24) ^ 11 ® ^ 5 ^ ^ # PJ i#t a # :體可使得半望％;場效電 來動作。而且，半導|^番2 :所期望（§又叶）的特性 (打=t置為含有該場效電晶體軸 述漏電流，更可#> mem0ry的情形，藉由減低上 (6) ϋ Λ 積於DRAM的電容部的電荷的損头 U)依據本發明申請專 也U曰7禎失。 氧化處理，使得氧化膜 J、，（e)步驟所進行的 ^ ^ ^ 羊U匕膜的立而部比剛剛形成f Γ h、半_、 厚更厚。因此，其後的步驟 j((b)步驟）的膜 板之際’氧化膜的上述較厚部分（ϋ巧蝕刻露出基 口附近不會形成凹陷。從而，二二乃旎使得溝渠開 形；t受f抑制’而能減低半導體裂置二：：=元件之 而且，介由氧化膜的上述較 動作不良現象。 比介由有形成當初的膜厚的部分^ 端部）注入的雜質， 渠附近’相較於介由有形成當初的膜二:二。因此’在溝 板的主面（和氧化膜接觸的表面”則二：邛分的情形，基 ，可使溝渠附近的雜質濃度比基板备^b庄入雜質，所以 。該高濃度領域可於溝渠附近補償$=的濃度能更為增大 因於來自配置在溝渠内的電介體上的配：如此即可減 裝置的動作不良現象。 線的電場的半導一 此外，（〇步驟在（e)之後隔著上 體 此即可輕易控制雜質注入的深度。亦^化膜注入雜質，士 深度，而在形成保護膜時，用=同的:，為了不同的注= 的雜質的步驟就不需要了。 V驟，分別注Α π 八不同 第28頁 C:\2D-CODE\90-08\90ll3457.ptd 、發明說明（25) 其結果，即可以優良的良率製造能以所期望的特性動作 的半導體裝置。 (Ό依據本發明申請專利範圍第7項，可使基板内上述雜 質的濃度比開口端附近的濃度更高。從而，上述起因於電 場的動作不良，即可更確實有效的減低。 (8 )依據本發明申請專利範圍第8項，注入雜質所發生的 結晶點缺陷，可經由退火消除。而且，在其後的熱處理步 咏中也可抑制TED(transient enhanced diffusion)， 保持所期望的雜質分佈。從而，可更確實製造能發揮上 (6)、（7)效果的半導體裝置。 (9 )依據本發明申請專利範圍第9項，各向不同性蝕刻， 可避免姓刻時的傷害。而且，蝕刻的殘留也更能減少， 得半導體膜整體更容易除去。 【元件編號說 明】 1 基板 1S 主面 2、2a 溝渠 2S 側面 4 閘極絕緣膜 5 閘極 6^61 '62 源極、汲極層（第2、第3摻質層） 6A 斤型層 6B N+型層 7 氧化矽膜
490855 五、發明說明（26) 較厚部分 較薄部分 氮化矽膜 氧化矽膜（電介體） 、9Ba、9Bb 氧化矽膜 通道摻質層 第一部分
7 A 7B 8 9
9A 、 9Aa 、 9B
10 10A I 0 B 第二部分 II 矽膜 11 S 表面 半導體裝置
101 、 102 、 101P AR1 活性領域 AR2 元件分離領域 1P 基板 1SP 主面 2P 溝渠 2AP 溝渠 4P 閘極絕緣膜 5P 閘極 5BP 矽化鎢膜 6 P 源極、汲極層 8P 氮化矽膜 9P 氧化矽膜 9AP 氧化矽膜
C:\2D-CODE\90-08\90113457.ptd 第30頁 490855 五、發明說明（27) 9BP 氧化 矽 膜 9RP 凹陷 10P 通道 摻 質 層 41 側壁 氧 化 膜 41P 側壁 氧 化 膜
C:\2D-CODE\90-08\90113457.ptd 第31頁 490855 圖式簡單說明 圖1為實施形態1相關半導體裝置以模式表示的平面圖。 圖2為實施形態1相關半導體裝置的剖面圖。 圖3為實施形態1相關半導體裝置的部分剖面圖。 圖4為實施形態1相關半導體裝置的剖面圖。 圖5為實施形態1相關半導體裝置的剖面圖。 圖6為實施形態1相關半導體裝置的部分剖面圖。 圖7為實施形態1相關半導體裝置的剖面圖。 圖8為說明實施形態1相關半導體裝置的製造方法的剖面 圖。 圖9為說明實施形態1相關半導體裝置的製造方法的剖面 圖。 圖1 0為說明實施形態1相關半導體裝置的製造方法的剖 面圖 。 圖11為說明實施形態1相關半導體裝置的製造方法的剖 面圖。 圖1 2為說明實施形態1相關半導體裝置的製造方法的剖 面圖。 圖1 3為說明實施形態1相關半導體裝置的製造方法的剖 面圖。 圖1 4為說明實施形態1相關半導體裝置的製造方法的剖 面圖。 .圖1 5為說明實施形態1相關半導體裝置的製造方法的剖 面圖 。 圖1 6為說明實施形態1相關半導體裝置的製造方法的剖
\\312\2d-code\90-08\90113457.ptd 第32頁 490855 圖式簡單說明* 面圖。 圖1 7為說明實施形態1相關半導體裝置的製造方法的剖 ^圖。 圖1 8為說明實施形態1相關半導體裝置的製造方法的剖 面圖。 圖1 9為說明實施形態1相關半導體裝置的製造方法的剖 面圖。 圖2 0為說明實施形態1相關半導體裝置的雜質濃度分佈 的模式圖。 圖2 1為說明先前技術的雜質濃度分佈的模式圖。 圖2 2為實施形態2相關半導體裝置的剖面圖。 圖2 3為先前技術相關半導體裝置以模式表示的平面圖。 圖24為先前半導體裝置的剖面圖。 圖25為先前半導體裝置的剖面圖。 圖2 6.為先前半導體裝置的部分剖面圖。 圖2 7為說明先前半導體裝置的製造方法的剖面圖。 圖2 8為說明先前半導體裝置的製造方法的剖面圖。 圖2 9為說明先前半導體裝置的製造方法的剖面圖。 圖3 0為說明先前半導體裝置的製造方法的剖面圖。 圖3 1為說明先前半導體裝置的製造方法的剖面圖。 圖32為先前半導體裝置的動作特性圖。
II
\\312\2d-code\90-08\90113457.ptd 第33頁

Claims (1)

  1. 1 · 一種半導體裝置，農 定雜質濃度的特定導電刑主=為具傷：包含有主面、有特 從前述基板的前述主面朝料的基板； 形成於前述溝渠内，形=述基板内侧形成的溝渠； 且有知今、+、甘』 > ,成溝乐型元分離的電介體； 沭美抬沾A、+、处—Μ # 寻導電型相同導電型，並比前 .^ ,吁疋雊貝/辰度具有更高的雜質濃度，和前述 &板的刖述主面相斜面而 ^ . 囬和耵囬而延伸至前述基板内的第一摻質 層，以及 ^有和前述基板的前述特定導電型相反的導電型，形成 在别述基板的前述主面内一部分的第二換質層， 八前ίί一摻質層ί有：第一部分；S連接於前述第一部 分’從前述基板的前述主面延伸得比前述第一部分更深的 第二部分， 前述第一摻質層的前述第一部分的一部分形成在前述第 '一換質層内。 2 ·如申請專利範圍第1項之半導體裝置，其中前述第一 摻質層的前述第一部分，係沿著前述溝渠側面而設。 3·如申請專利範圍第1項之半導體裝置，其中前述第一 摻質層的前述第一部分，在前述基板内設於前述溝渠的開 口端附近。 4 ·如申請專利範圍第1項之半導體裝置，其中具有和前 述第二摻質層相同導電型，不接觸前述第二摻質層而形成 於前述基板的前述主面内的另外一部分内，和前述一部分 不同的另外一部分，形成於前述第三掺質層内，
    C:\2D-CODE\90-08\90113457.ptd 第34頁 490855 --- - 六、申請專利範圍 前述半導體裝置·· 更具備前述第二摻質層和前述 極、汲極層，含有場效電晶體。—夂貝層分別做為源 5.如申請專利範圍第4項之半導體裝 電晶體，又包含： 、置’其中前述場效 形成於前述基板的前述主面上的 延伸於前述閘極絕緣膜上以寸蕾、吧“膜； 6 · —種半導體裝置之製造方則^二介體上的閘極。 (a )準備含有特宏束道 / ，/、特徵為具備·· 板的步驟；、 材料並且具有特定導電型的基 (b)在前述基板上形成二 物的特定厚度的氧化膜的步yj·述特定半導體材料的氧化 、（C)在前述氧化膜上形成^含右’ 導體膜的步驟； a特疋半導體材料的半 Λ0將前述半導_、前述氧化膜、 口”刀依序㈣，形成從前、以及前述基板的一 渠的步驟； 牛¥肢膜到前述基板内部的溝 (e )在剷述基板以及前述半 出的各表面氧化，使得沿 體膜的前述溝渠内，將露 β ’比前述特定臈厚更厚的乳化膜的前述溝渠的端 (f )在前述（e )步驟後，卩5 ^二以及 導電型相同導電型的雜「别述氧化臈，將和前述 7.如申請專利範圍第、，入刖述基板内的步驟。疋 中前述⑴步驟中所：入6=導體裝置之製造方法，复 入的别述雜質，在前述氧化膜内:、 第35頁 490855 六、申請專利範圍 前述（e)步驟中變厚的前述端部和前述基板之間的界面附 近具有高峰值，而分佈於前述基板的深度方向。 8. 如申請專利範圍第6項之半導體裝置之製造方法，其 中在前述（f )步驟之後，又具有（g)對前述基板施以急速加 熱退火的步驟。 9. 如申請專利範圍第6項之半導體裝置之製造方法，其 中又具有（h )施以各向同性蝕刻將前述半導體膜除去的步 驟0
    \\312\2d-code\90-08\90113457. ptd 第36頁
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