JPH1065153A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH1065153A JPH1065153A JP21565296A JP21565296A JPH1065153A JP H1065153 A JPH1065153 A JP H1065153A JP 21565296 A JP21565296 A JP 21565296A JP 21565296 A JP21565296 A JP 21565296A JP H1065153 A JPH1065153 A JP H1065153A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- manufacturing
- forming step
- impurity
- element isolation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 シャロートレンチ法により形成した素子分離
膜を有する半導体装置において、ソース／ドレイン接合
の周辺部におけるリーク電流を低減しうる半導体装置及
びその製造方法を提供する。 【解決手段】 半導体基板１０と、半導体基板１０に埋
め込んで形成された素子分離膜１２と、素子分離膜１２
により画定された半導体基板１０の活性領域１４に形成
されたＭＩＳトランジスタと、活性領域１４の周縁部に
形成され、ＭＩＳトランジスタのソース／ドレイン接合
より浅く、ＭＩＳトランジスタのチャネル領域と同一導
電型であり、チャネル領域より高濃度の不純物層２４と
により半導体装置を構成する。
膜を有する半導体装置において、ソース／ドレイン接合
の周辺部におけるリーク電流を低減しうる半導体装置及
びその製造方法を提供する。 【解決手段】 半導体基板１０と、半導体基板１０に埋
め込んで形成された素子分離膜１２と、素子分離膜１２
により画定された半導体基板１０の活性領域１４に形成
されたＭＩＳトランジスタと、活性領域１４の周縁部に
形成され、ＭＩＳトランジスタのソース／ドレイン接合
より浅く、ＭＩＳトランジスタのチャネル領域と同一導
電型であり、チャネル領域より高濃度の不純物層２４と
により半導体装置を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、素子分離技術に係
り、特に、シャロートレンチ法を用いた半導体装置及び
その製造方法に関する。
り、特に、シャロートレンチ法を用いた半導体装置及び
その製造方法に関する。
【０００２】
【従来の技術】近年の半導体装置の製造技術の進歩によ
り、サブミクロンからクォータミクロンの製品が製造さ
れようとしている。今後、さらに０．２ミクロン以下の
加工技術を使用したＬＳＩの製品化が期待されている。
このような高集積の半導体装置を実現するためには、素
子自体の微細化のみならず、素子と素子とを分離する素
子分離手段をも微細化する必要がある。
り、サブミクロンからクォータミクロンの製品が製造さ
れようとしている。今後、さらに０．２ミクロン以下の
加工技術を使用したＬＳＩの製品化が期待されている。
このような高集積の半導体装置を実現するためには、素
子自体の微細化のみならず、素子と素子とを分離する素
子分離手段をも微細化する必要がある。
【０００３】従来より、素子分離技術としては製造工程
の簡便さ等からＬＯＣＯＳ（LOCalOxidation of Silico
n）法が広く用いられてきた。しかし、ＬＯＣＯＳ法
は、いわゆるバーズビークにより活性領域が小さくなる
という問題があり、素子を微細化するうえでは好ましく
なかった。活性領域を犠牲にすることなく分離が可能な
素子分離方法として、基板を掘って形成した溝に絶縁膜
を充填するシャロートレンチ法が提案されており、ＬＯ
ＣＯＳ法に置き換わる素子分離手段として期待されてい
る。シャロートレンチ法は、活性領域が小さくなること
もなく、また、深さを分離幅と独立に設定できるので、
分離幅を縮小しても分離特性を維持することができる。
の簡便さ等からＬＯＣＯＳ（LOCalOxidation of Silico
n）法が広く用いられてきた。しかし、ＬＯＣＯＳ法
は、いわゆるバーズビークにより活性領域が小さくなる
という問題があり、素子を微細化するうえでは好ましく
なかった。活性領域を犠牲にすることなく分離が可能な
素子分離方法として、基板を掘って形成した溝に絶縁膜
を充填するシャロートレンチ法が提案されており、ＬＯ
ＣＯＳ法に置き換わる素子分離手段として期待されてい
る。シャロートレンチ法は、活性領域が小さくなること
もなく、また、深さを分離幅と独立に設定できるので、
分離幅を縮小しても分離特性を維持することができる。
【０００４】素子分離手段としてシャロートレンチ法を
用いた従来の半導体装置を、図６を用いて説明する。図
６（ａ）は従来の半導体装置の構造を示す平面図、図６
（ｂ）は（ａ）図のＡ−Ａ′部の概略断面図、図６
（ｃ）は（ａ）図のＢ−Ｂ′部の概略断面図である。シ
リコン基板１０上にはシャロートレンチ法により形成し
た素子分離膜１２が形成されており、素子分離膜１２に
よって活性領域１４が画定されている。素子領域１４上
には、ゲート絶縁膜１６を介してゲート電極１８が形成
されている。ゲート電極１８の両側の素子領域１４に
は、ソース拡散層２０、ドレイン拡散層２２が独立して
形成されている。こうして、活性領域１４にＭＯＳトラ
ンジスタが形成されている。素子分離膜１４側壁に接す
る領域のシリコン基板１０には、逆狭チャネル効果を防
止するための不純物層２４が形成されている。
用いた従来の半導体装置を、図６を用いて説明する。図
６（ａ）は従来の半導体装置の構造を示す平面図、図６
（ｂ）は（ａ）図のＡ−Ａ′部の概略断面図、図６
（ｃ）は（ａ）図のＢ−Ｂ′部の概略断面図である。シ
リコン基板１０上にはシャロートレンチ法により形成し
た素子分離膜１２が形成されており、素子分離膜１２に
よって活性領域１４が画定されている。素子領域１４上
には、ゲート絶縁膜１６を介してゲート電極１８が形成
されている。ゲート電極１８の両側の素子領域１４に
は、ソース拡散層２０、ドレイン拡散層２２が独立して
形成されている。こうして、活性領域１４にＭＯＳトラ
ンジスタが形成されている。素子分離膜１４側壁に接す
る領域のシリコン基板１０には、逆狭チャネル効果を防
止するための不純物層２４が形成されている。
【０００５】シャロートレンチ法を用いた素子分離で
は、図６（ｂ）に示すように活性領域１４の周囲に角部
２６が存在する。角部２６では、直上のゲート電極１８
からの電界の他に周辺からの電界の回り込みの影響を受
けるため、ゲート電極１８直下の電界はチャネル中央部
２８よりも角部２６の方が強くなる。このため、角部２
６における閾値電圧がチャネル中央部２８よりも低くな
り、結果としてＭＯＳトランジスタの閾値電圧自体が低
下することになる。角部２６におけるこのような電界効
果は、チャネル幅が狭いほどに閾値電圧が増加するいわ
ゆる狭チャネル効果とは逆に、チャネル幅が狭いほどに
増加することから、逆狭チャネル効果と呼ばれている。
は、図６（ｂ）に示すように活性領域１４の周囲に角部
２６が存在する。角部２６では、直上のゲート電極１８
からの電界の他に周辺からの電界の回り込みの影響を受
けるため、ゲート電極１８直下の電界はチャネル中央部
２８よりも角部２６の方が強くなる。このため、角部２
６における閾値電圧がチャネル中央部２８よりも低くな
り、結果としてＭＯＳトランジスタの閾値電圧自体が低
下することになる。角部２６におけるこのような電界効
果は、チャネル幅が狭いほどに閾値電圧が増加するいわ
ゆる狭チャネル効果とは逆に、チャネル幅が狭いほどに
増加することから、逆狭チャネル効果と呼ばれている。
【０００６】そこで、シャロートレンチ法を用いた素子
分離を用いた場合、素子分離膜１４側壁に接する領域の
シリコン基板１０に、逆狭チャネル効果を防止するため
の不純物層２４を形成し、角部２６における閾値電圧を
高め、逆狭チャネル効果を抑制していた。シャロートレ
ンチ法を用いたＭＯＳトランジスタは、例えば図７に示
す方法により製造されていた。
分離を用いた場合、素子分離膜１４側壁に接する領域の
シリコン基板１０に、逆狭チャネル効果を防止するため
の不純物層２４を形成し、角部２６における閾値電圧を
高め、逆狭チャネル効果を抑制していた。シャロートレ
ンチ法を用いたＭＯＳトランジスタは、例えば図７に示
す方法により製造されていた。
【０００７】まず、シリコン基板１０上に、シリコン窒
化膜３０、シリコン酸化膜３２を連続して成膜する。次
いで、活性領域１４となる領域にのみシリコン窒化膜３
０、シリコン酸化膜３２を残すように、シリコン窒化膜
３０及びシリコン酸化膜３２をパターニングする。
化膜３０、シリコン酸化膜３２を連続して成膜する。次
いで、活性領域１４となる領域にのみシリコン窒化膜３
０、シリコン酸化膜３２を残すように、シリコン窒化膜
３０及びシリコン酸化膜３２をパターニングする。
【０００８】続いて、シリコン酸化膜３２及びシリコン
窒化膜３０をマスクとしてシリコン基板１０を異方性エ
ッチングし、素子分離膜を埋め込む溝３４を形成する。
この後、シリコン酸化膜３２及びシリコン窒化膜３０を
マスクとしてイオン注入を行い、溝３４の内壁に不純物
層２４を形成する（図７（ａ））。次いで、全面にシリ
コン酸化膜３６を堆積し、溝３４内にシリコン酸化膜３
６を埋め込む（図７（ｂ））。
窒化膜３０をマスクとしてシリコン基板１０を異方性エ
ッチングし、素子分離膜を埋め込む溝３４を形成する。
この後、シリコン酸化膜３２及びシリコン窒化膜３０を
マスクとしてイオン注入を行い、溝３４の内壁に不純物
層２４を形成する（図７（ａ））。次いで、全面にシリ
コン酸化膜３６を堆積し、溝３４内にシリコン酸化膜３
６を埋め込む（図７（ｂ））。
【０００９】続いて、シリコン酸化膜３６の表面を研磨
し、溝３４内に埋め込まれたシリコン酸化膜３６よりな
る素子分離膜１２を形成する（図７（ｃ））。続いて、
通常のＭＯＳトランジスタの製造方法により、活性領域
１４にＭＯＳトランジスタを形成する（図７（ｄ））。
このようにして、シャロートレンチ法により形成した素
子分離膜を有する半導体装置が製造されていた。
し、溝３４内に埋め込まれたシリコン酸化膜３６よりな
る素子分離膜１２を形成する（図７（ｃ））。続いて、
通常のＭＯＳトランジスタの製造方法により、活性領域
１４にＭＯＳトランジスタを形成する（図７（ｄ））。
このようにして、シャロートレンチ法により形成した素
子分離膜を有する半導体装置が製造されていた。
【００１０】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置では、図６（ｃ）に示すように不純物層
２４は溝３４の側壁全面に形成されているが、不純物層
２４はイオン注入によって形成するため不純物層２４内
には結晶欠陥が誘起されやすく、この結晶欠陥が原因で
ソース／ドレイン接合の周辺部でリーク電流が増加する
ことがあった。
来の半導体装置では、図６（ｃ）に示すように不純物層
２４は溝３４の側壁全面に形成されているが、不純物層
２４はイオン注入によって形成するため不純物層２４内
には結晶欠陥が誘起されやすく、この結晶欠陥が原因で
ソース／ドレイン接合の周辺部でリーク電流が増加する
ことがあった。
【００１１】本発明の目的は、シャロートレンチ法によ
り形成した素子分離膜を有する半導体装置において、ソ
ース／ドレイン接合の周辺部におけるリーク電流を抑え
る半導体装置及びその製造方法を提供することにある。
り形成した素子分離膜を有する半導体装置において、ソ
ース／ドレイン接合の周辺部におけるリーク電流を抑え
る半導体装置及びその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】上記目的は、半導体基板
と、前記半導体基板に埋め込んで形成された素子分離膜
と、前記素子分離膜により画定された前記半導体基板の
活性領域に形成されたＭＩＳトランジスタと、前記活性
領域の周縁部に形成され、前記ＭＩＳトランジスタのソ
ース／ドレイン接合より浅く、前記ＭＩＳトランジスタ
のチャネル領域と同一導電型であり、前記チャネル領域
より高濃度の不純物層とを有することを特徴とする半導
体装置によって達成される。このようにして半導体装置
を構成することにより、シャロートレンチ法により形成
した素子分離膜を有する半導体装置において、逆狭チャ
ネル効果を抑え、且つ、ソース／ドレイン接合の周辺部
におけるリーク電流を低減することができる。
と、前記半導体基板に埋め込んで形成された素子分離膜
と、前記素子分離膜により画定された前記半導体基板の
活性領域に形成されたＭＩＳトランジスタと、前記活性
領域の周縁部に形成され、前記ＭＩＳトランジスタのソ
ース／ドレイン接合より浅く、前記ＭＩＳトランジスタ
のチャネル領域と同一導電型であり、前記チャネル領域
より高濃度の不純物層とを有することを特徴とする半導
体装置によって達成される。このようにして半導体装置
を構成することにより、シャロートレンチ法により形成
した素子分離膜を有する半導体装置において、逆狭チャ
ネル効果を抑え、且つ、ソース／ドレイン接合の周辺部
におけるリーク電流を低減することができる。
【００１３】また、上記目的は、半導体基板の主表面
に、素子を形成するための活性領域を画定する溝を形成
する溝形成工程と、前記半導体基板上に絶縁膜を堆積し
た後にその表面を研磨し、前記溝内に埋め込まれた素子
分離膜を形成する素子分離膜形成工程と、前記活性領域
にＭＩＳトランジスタを形成するＭＩＳトランジスタ形
成工程とを有する半導体装置の製造方法において、前記
溝形成工程の後、前記ＭＩＳトランジスタ形成工程の前
に、少なくとも前記ＭＩＳトランジスタのソース／ドレ
イン接合が形成される領域の前記溝の側壁、及び前記活
性領域上を覆った状態で不純物をドープし、前記活性領
域の周縁部に、前記ソース／ドレイン接合より浅く、前
記ＭＩＳトランジスタのチャネル領域と同一導電型であ
り、前記チャネル領域より高濃度の不純物層を形成する
不純物層形成工程を更に有することを特徴とする半導体
装置の製造方法によっても達成される。このようにして
半導体装置を製造することにより、シャロートレンチ法
により形成した素子分離膜を有する半導体装置におい
て、逆狭チャネル効果を抑え、ソース／ドレイン接合の
周辺部におけるリーク電流を低減することができる。
に、素子を形成するための活性領域を画定する溝を形成
する溝形成工程と、前記半導体基板上に絶縁膜を堆積し
た後にその表面を研磨し、前記溝内に埋め込まれた素子
分離膜を形成する素子分離膜形成工程と、前記活性領域
にＭＩＳトランジスタを形成するＭＩＳトランジスタ形
成工程とを有する半導体装置の製造方法において、前記
溝形成工程の後、前記ＭＩＳトランジスタ形成工程の前
に、少なくとも前記ＭＩＳトランジスタのソース／ドレ
イン接合が形成される領域の前記溝の側壁、及び前記活
性領域上を覆った状態で不純物をドープし、前記活性領
域の周縁部に、前記ソース／ドレイン接合より浅く、前
記ＭＩＳトランジスタのチャネル領域と同一導電型であ
り、前記チャネル領域より高濃度の不純物層を形成する
不純物層形成工程を更に有することを特徴とする半導体
装置の製造方法によっても達成される。このようにして
半導体装置を製造することにより、シャロートレンチ法
により形成した素子分離膜を有する半導体装置におい
て、逆狭チャネル効果を抑え、ソース／ドレイン接合の
周辺部におけるリーク電流を低減することができる。
【００１４】また、上記の半導体装置の製造方法におい
て、前記溝形成工程では、前記半導体基板上に形成した
マスク膜をマスクとして前記半導体基板をエッチング
し、前記不純物層形成工程は、前記素子分離膜形成工程
の後に行い、前記マスク膜及び前記素子分離膜をマスク
として前記不純物をドープすることが望ましい。このよ
うにして半導体装置を製造すれば、ソース／ドレイン接
合より浅く、ＭＩＳトランジスタのチャネル領域と同一
導電型であり、チャネル領域より高濃度の不純物層を形
成することができる。
て、前記溝形成工程では、前記半導体基板上に形成した
マスク膜をマスクとして前記半導体基板をエッチング
し、前記不純物層形成工程は、前記素子分離膜形成工程
の後に行い、前記マスク膜及び前記素子分離膜をマスク
として前記不純物をドープすることが望ましい。このよ
うにして半導体装置を製造すれば、ソース／ドレイン接
合より浅く、ＭＩＳトランジスタのチャネル領域と同一
導電型であり、チャネル領域より高濃度の不純物層を形
成することができる。
【００１５】また、上記の半導体装置の製造方法におい
て、前記不純物層形成工程の前に、前記素子分離膜の表
面をエッチングして前記マスク膜の表面より後退させる
エッチング工程を更に有することが望ましい。このよう
にして半導体装置を製造すれば、活性領域の周縁部に容
易に不純物層を形成することができる。また、上記の半
導体装置の製造方法において、前記溝形成工程の後に、
前記溝の側壁にサイドウォールを形成するサイドウォー
ル形成工程を更に有し、前記溝形成工程では、前記半導
体基板上に形成したマスク膜をマスクとして前記半導体
基板をエッチングし、前記不純物層形成工程は、前記素
子分離膜形成工程の前に行い、前記マスク膜及び前記サ
イドウォールをマスクとして前記不純物をドープするこ
とが望ましい。このようにして半導体装置を製造すれ
ば、ソース／ドレイン接合より浅く、ＭＩＳトランジス
タのチャネル領域と同一導電型であり、チャネル領域よ
り高濃度の不純物層を形成することができる。
て、前記不純物層形成工程の前に、前記素子分離膜の表
面をエッチングして前記マスク膜の表面より後退させる
エッチング工程を更に有することが望ましい。このよう
にして半導体装置を製造すれば、活性領域の周縁部に容
易に不純物層を形成することができる。また、上記の半
導体装置の製造方法において、前記溝形成工程の後に、
前記溝の側壁にサイドウォールを形成するサイドウォー
ル形成工程を更に有し、前記溝形成工程では、前記半導
体基板上に形成したマスク膜をマスクとして前記半導体
基板をエッチングし、前記不純物層形成工程は、前記素
子分離膜形成工程の前に行い、前記マスク膜及び前記サ
イドウォールをマスクとして前記不純物をドープするこ
とが望ましい。このようにして半導体装置を製造すれ
ば、ソース／ドレイン接合より浅く、ＭＩＳトランジス
タのチャネル領域と同一導電型であり、チャネル領域よ
り高濃度の不純物層を形成することができる。
【００１６】また、上記の半導体装置の製造方法におい
て、前記不純物層形成工程では、前記不純物の入射角度
を所定の角度に設定し、前記半導体基板を回転しながら
前記不純物をイオン注入することが望ましい。このよう
にして半導体装置を製造すれば、活性領域の周縁部に容
易、且つ安定して不純物層を形成することができる。ま
た、上記の半導体装置の製造方法において、前記不純物
層形成工程では、前記不純物の入射角度を所定の角度に
設定し、入射方向の異なる複数回の注入によって前記不
純物をイオン注入することが望ましい。このようにして
半導体装置を製造することによっても、活性領域の周縁
部に容易、且つ安定して不純物層を形成することができ
る。
て、前記不純物層形成工程では、前記不純物の入射角度
を所定の角度に設定し、前記半導体基板を回転しながら
前記不純物をイオン注入することが望ましい。このよう
にして半導体装置を製造すれば、活性領域の周縁部に容
易、且つ安定して不純物層を形成することができる。ま
た、上記の半導体装置の製造方法において、前記不純物
層形成工程では、前記不純物の入射角度を所定の角度に
設定し、入射方向の異なる複数回の注入によって前記不
純物をイオン注入することが望ましい。このようにして
半導体装置を製造することによっても、活性領域の周縁
部に容易、且つ安定して不純物層を形成することができ
る。
【００１７】
【発明の実施の形態】本発明の第１実施形態による半導
体装置及びその製造方法について図１乃至図３を用いて
説明する。図１は本実施形態による半導体装置の構造を
示す平面図及び概略断面図、図２及び図３は本実施形態
による半導体装置の製造方法を示す工程断面図である。
体装置及びその製造方法について図１乃至図３を用いて
説明する。図１は本実施形態による半導体装置の構造を
示す平面図及び概略断面図、図２及び図３は本実施形態
による半導体装置の製造方法を示す工程断面図である。
【００１８】始めに、本実施形態による半導体装置の構
造を図１を用いて説明する。図１（ａ）は本実施形態に
よる半導体装置の構造を示す平面図、図１（ｂ）は
（ａ）図のＡ−Ａ′部の概略断面図、図１（ｃ）は
（ａ）図のＢ−Ｂ′部の概略断面図である。シリコン基
板１０上には、シャロートレンチ法により形成した素子
分離膜１２が形成されており、素子分離膜１２によって
活性領域１４が画定されている。素子領域１４上には、
ゲート絶縁膜１６を介してゲート電極１８が形成されて
いる。ゲート電極１８の両側の素子領域１４には、ソー
ス拡散層２０、ドレイン拡散層２２が独立して形成され
ている。活性領域１４周縁のシリコン基板１０の表面に
は、逆狭チャネル効果を防止する不純物層２４が形成さ
れている。こうして、活性領域１４にＭＯＳトランジス
タが形成されている。
造を図１を用いて説明する。図１（ａ）は本実施形態に
よる半導体装置の構造を示す平面図、図１（ｂ）は
（ａ）図のＡ−Ａ′部の概略断面図、図１（ｃ）は
（ａ）図のＢ−Ｂ′部の概略断面図である。シリコン基
板１０上には、シャロートレンチ法により形成した素子
分離膜１２が形成されており、素子分離膜１２によって
活性領域１４が画定されている。素子領域１４上には、
ゲート絶縁膜１６を介してゲート電極１８が形成されて
いる。ゲート電極１８の両側の素子領域１４には、ソー
ス拡散層２０、ドレイン拡散層２２が独立して形成され
ている。活性領域１４周縁のシリコン基板１０の表面に
は、逆狭チャネル効果を防止する不純物層２４が形成さ
れている。こうして、活性領域１４にＭＯＳトランジス
タが形成されている。
【００１９】ここで、本実施形態による半導体装置は、
ソース／ドレイン領域における不純物層２４が、ソース
拡散層２０、ドレイン拡散層２２内に分布していること
に特徴がある。不純物層２４をソース拡散層２０、ドレ
イン拡散層２２内に形成することにより不純物層２４は
ソース／ドレイン接合部と接することがなくなるので、
不純物層２４を形成する際に結晶欠陥が誘起されてもこ
の結晶欠陥によるリーク電流の増加を防止することがで
きる。こうして、逆狭チャネル効果を抑えつつ、リーク
電流を低減することができる。
ソース／ドレイン領域における不純物層２４が、ソース
拡散層２０、ドレイン拡散層２２内に分布していること
に特徴がある。不純物層２４をソース拡散層２０、ドレ
イン拡散層２２内に形成することにより不純物層２４は
ソース／ドレイン接合部と接することがなくなるので、
不純物層２４を形成する際に結晶欠陥が誘起されてもこ
の結晶欠陥によるリーク電流の増加を防止することがで
きる。こうして、逆狭チャネル効果を抑えつつ、リーク
電流を低減することができる。
【００２０】次に、本実施形態による半導体装置の製造
方法を図２及び図３を用いて説明する。まず、シリコン
基板１０上に、膜厚約１００ｎｍのシリコン窒化膜３０
と、膜厚約１００ｎｍのシリコン酸化膜３２とをＣＶＤ
法により連続して成膜する。次いで、活性領域となる領
域上にのみシリコン窒化膜３０及びシリコン酸化膜３２
を残すように、シリコン窒化膜３０及びシリコン酸化膜
３２をパターニングする（図２（ａ））。
方法を図２及び図３を用いて説明する。まず、シリコン
基板１０上に、膜厚約１００ｎｍのシリコン窒化膜３０
と、膜厚約１００ｎｍのシリコン酸化膜３２とをＣＶＤ
法により連続して成膜する。次いで、活性領域となる領
域上にのみシリコン窒化膜３０及びシリコン酸化膜３２
を残すように、シリコン窒化膜３０及びシリコン酸化膜
３２をパターニングする（図２（ａ））。
【００２１】続いて、シリコン酸化膜３２及びシリコン
窒化膜３０をマスクとしてシリコン基板１０を異方性エ
ッチングし、深さ約４００ｎｍの溝３４を形成する（図
２（ｂ））。この後、膜厚約６００ｎｍのシリコン酸化
膜３６をＣＶＤ法により堆積し、溝３４内にシリコン酸
化膜３６を埋め込む（図２（ｃ））。
窒化膜３０をマスクとしてシリコン基板１０を異方性エ
ッチングし、深さ約４００ｎｍの溝３４を形成する（図
２（ｂ））。この後、膜厚約６００ｎｍのシリコン酸化
膜３６をＣＶＤ法により堆積し、溝３４内にシリコン酸
化膜３６を埋め込む（図２（ｃ））。
【００２２】次いで、シリコン窒化膜３４をストッパー
として用い、ＣＭＰ（Chemical Mechanical Polishin
g：化学的機械的研磨）法によりシリコン酸化膜３２、
３６を研磨する。これにより、表面は平坦化され、溝３
４内にはシリコン酸化膜３６よりなる素子分離膜１２が
埋め込まれた状態となる（図３（ａ））。続いて、例え
ばＨＦ系水溶液を用いたウェットエッチングにより、素
子分離膜１２の表面を約５０ｎｍエッチングし、シリコ
ン窒化膜３０の表面より後退させる。
として用い、ＣＭＰ（Chemical Mechanical Polishin
g：化学的機械的研磨）法によりシリコン酸化膜３２、
３６を研磨する。これにより、表面は平坦化され、溝３
４内にはシリコン酸化膜３６よりなる素子分離膜１２が
埋め込まれた状態となる（図３（ａ））。続いて、例え
ばＨＦ系水溶液を用いたウェットエッチングにより、素
子分離膜１２の表面を約５０ｎｍエッチングし、シリコ
ン窒化膜３０の表面より後退させる。
【００２３】この後、イオン注入法により、活性領域１
４の角部２６にのみ不純物を導入して不純物層２４を形
成する（図３（ｂ））。シリコン窒化膜３０をマスクと
してイオン注入を行うことにより、シリコン窒化膜３０
直下のシリコン基板１０にはイオンは注入されないが、
角部２６近傍では素子分離膜１２を予め所定の量だけ後
退しておくので、シリコン窒化膜３０を通過するに充分
なエネルギーを有していないイオンを注入した場合であ
っても、角部２６近傍の素子分離膜１２を通過して角部
２６にイオン注入することができる。
４の角部２６にのみ不純物を導入して不純物層２４を形
成する（図３（ｂ））。シリコン窒化膜３０をマスクと
してイオン注入を行うことにより、シリコン窒化膜３０
直下のシリコン基板１０にはイオンは注入されないが、
角部２６近傍では素子分離膜１２を予め所定の量だけ後
退しておくので、シリコン窒化膜３０を通過するに充分
なエネルギーを有していないイオンを注入した場合であ
っても、角部２６近傍の素子分離膜１２を通過して角部
２６にイオン注入することができる。
【００２４】イオン注入の際、イオンの入射角度を任意
の角度に設定し、シリコン基板１０を回転しながらイオ
ン注入し、又は入射方向を変えて複数回に分けてイオン
注入すれば、素子分離膜１２を通過したイオンを容易に
且つ均一に角部２６に注入することができる。Ｎ型トラ
ンジスタの領域であれば、例えばＢ（硼素）イオンを、
入射角７°、加速エネルギー１５ｋｅＶ、注入量８×１
０13ｃｍ-2として注入し、Ｐ型トランジスタの領域であ
れば、例えばＰ（燐）イオンを、入射角７°、加速エネ
ルギー４０ｋｅＶ、注入量８×１０13ｃｍ-2として注入
すれば、角部にのみ不純物層２４を形成することができ
る。
の角度に設定し、シリコン基板１０を回転しながらイオ
ン注入し、又は入射方向を変えて複数回に分けてイオン
注入すれば、素子分離膜１２を通過したイオンを容易に
且つ均一に角部２６に注入することができる。Ｎ型トラ
ンジスタの領域であれば、例えばＢ（硼素）イオンを、
入射角７°、加速エネルギー１５ｋｅＶ、注入量８×１
０13ｃｍ-2として注入し、Ｐ型トランジスタの領域であ
れば、例えばＰ（燐）イオンを、入射角７°、加速エネ
ルギー４０ｋｅＶ、注入量８×１０13ｃｍ-2として注入
すれば、角部にのみ不純物層２４を形成することができ
る。
【００２５】なお、イオン注入の前に素子分離膜１２を
後退させる膜厚は、注入するイオン、加速エネルギー、
イオンの入射角度等に応じて適宜設定することが望まし
い。また、活性領域１４中央部の基板濃度を実質的に変
化するほどのイオンがシリコン窒化膜３０を通過しない
ように、イオンの平均投影飛程がシリコン窒化膜３０内
に位置するように加速エネルギーを調整することが望ま
しい。
後退させる膜厚は、注入するイオン、加速エネルギー、
イオンの入射角度等に応じて適宜設定することが望まし
い。また、活性領域１４中央部の基板濃度を実質的に変
化するほどのイオンがシリコン窒化膜３０を通過しない
ように、イオンの平均投影飛程がシリコン窒化膜３０内
に位置するように加速エネルギーを調整することが望ま
しい。
【００２６】次いで、例えば燐酸水溶液を用いたウェッ
トエッチングによりシリコン窒化膜３０を除去し、活性
領域１４の表面を露出する。活性領域１４の周縁部に
は、その表面側にのみ不純物層２４が形成されている
（図３（ｃ））。続いて、通常のＭＯＳトランジスタの
製造工程と同様にして、活性領域１４にＭＯＳトランジ
スタを形成する（図３（ｄ））。この際、ソース拡散層
２０及びドレイン拡散層２２が不純物層２４よりも深く
なるように、不純物層２４、ソース拡散層２０、及びド
レイン拡散層２２のイオン注入条件を調整する。
トエッチングによりシリコン窒化膜３０を除去し、活性
領域１４の表面を露出する。活性領域１４の周縁部に
は、その表面側にのみ不純物層２４が形成されている
（図３（ｃ））。続いて、通常のＭＯＳトランジスタの
製造工程と同様にして、活性領域１４にＭＯＳトランジ
スタを形成する（図３（ｄ））。この際、ソース拡散層
２０及びドレイン拡散層２２が不純物層２４よりも深く
なるように、不純物層２４、ソース拡散層２０、及びド
レイン拡散層２２のイオン注入条件を調整する。
【００２７】このようにして不純物層２４を形成するこ
とにより、チャネル領域では逆狭チャネル効果を防止す
ることができ、また、ソース／ドレイン接合部では不純
物層２４に起因する接合リーク電流を低減することがで
きる。このように、本実施形態によれば、逆狭チャネル
効果を防止する不純物層２４を、ソース拡散層２０、ド
レイン拡散層２２よりも浅くなるように形成するので、
不純物層２４を形成する際に結晶欠陥が誘起されてもこ
の欠陥が接合リーク電流に寄与しないので、従来法と比
較して接合リーク電流を低減することができる。
とにより、チャネル領域では逆狭チャネル効果を防止す
ることができ、また、ソース／ドレイン接合部では不純
物層２４に起因する接合リーク電流を低減することがで
きる。このように、本実施形態によれば、逆狭チャネル
効果を防止する不純物層２４を、ソース拡散層２０、ド
レイン拡散層２２よりも浅くなるように形成するので、
不純物層２４を形成する際に結晶欠陥が誘起されてもこ
の欠陥が接合リーク電流に寄与しないので、従来法と比
較して接合リーク電流を低減することができる。
【００２８】次に、本発明の第２実施形態による半導体
装置の製造方法について図４及び図５を用いて説明す
る。第１実施形態による半導体装置の製造方法と同一の
構成要素には同一の符号を付して説明を省略又は簡略に
する。図４及び図５は本実施形態による半導体装置の製
造方法を示す工程断面図である。
装置の製造方法について図４及び図５を用いて説明す
る。第１実施形態による半導体装置の製造方法と同一の
構成要素には同一の符号を付して説明を省略又は簡略に
する。図４及び図５は本実施形態による半導体装置の製
造方法を示す工程断面図である。
【００２９】第１実施形態では、逆狭チャネル効果を防
止する不純物層２４を、ソース拡散層２０、ドレイン拡
散層２２よりも浅く形成することにより、ソース／ドレ
イン接合部のリーク電流を低減した。第１実施形態によ
るこのような効果を得るためには、図１に示す構造を有
する半導体装置を形成することが重要なポイントとなる
が、この構造を得るための製造方法は第１実施形態によ
る半導体装置の製造方法には限られない。
止する不純物層２４を、ソース拡散層２０、ドレイン拡
散層２２よりも浅く形成することにより、ソース／ドレ
イン接合部のリーク電流を低減した。第１実施形態によ
るこのような効果を得るためには、図１に示す構造を有
する半導体装置を形成することが重要なポイントとなる
が、この構造を得るための製造方法は第１実施形態によ
る半導体装置の製造方法には限られない。
【００３０】本実施形態では、第１実施形態による半導
体装置と等価な構造を実現する半導体装置の製造方法を
示す。まず、第１実施形態による半導体装置の製造方法
と同様にして、シリコン基板１０上に形成したシリコン
窒化膜３０とシリコン酸化膜３２をマスクとしてシリコ
ン基板１０を異方性エッチングし、深さ約４００ｎｍの
溝３４を形成する（図４（ａ））。
体装置と等価な構造を実現する半導体装置の製造方法を
示す。まず、第１実施形態による半導体装置の製造方法
と同様にして、シリコン基板１０上に形成したシリコン
窒化膜３０とシリコン酸化膜３２をマスクとしてシリコ
ン基板１０を異方性エッチングし、深さ約４００ｎｍの
溝３４を形成する（図４（ａ））。
【００３１】次いで、膜厚約８０ｎｍのシリコン酸化膜
３８をＣＶＤ法により堆積する（図４（ｂ））。続い
て、シリコン酸化膜３８をエッチバックし、溝３４の内
壁にサイドウォール４０を形成する。このとき、角部２
６を覆うサイドウォール４０の厚さが、シリコン窒化膜
３０、シリコン酸化膜３２よりも薄くなるようにエッチ
バックする。
３８をＣＶＤ法により堆積する（図４（ｂ））。続い
て、シリコン酸化膜３８をエッチバックし、溝３４の内
壁にサイドウォール４０を形成する。このとき、角部２
６を覆うサイドウォール４０の厚さが、シリコン窒化膜
３０、シリコン酸化膜３２よりも薄くなるようにエッチ
バックする。
【００３２】この後、イオン注入法により、活性領域１
４の角部２６にのみ不純物を導入して不純物層２４を形
成する（図３（ｂ））。シリコン窒化膜３０及びサイド
ウォール４０をマスクとしてイオン注入を行うことによ
り、シリコン窒化膜３０直下のシリコン基板１０にはイ
オンは注入されないが、角部２６近傍のサイドウォール
４０は、シリコン窒化膜３０、シリコン酸化膜３２より
も薄くなるように形成されているので、シリコン酸化膜
３２、シリコン窒化膜３０を通過するに充分なエネルギ
ーを有していないイオンを注入した場合であっても、角
部２６近傍のサイドウォール４０を通過して角部２６に
イオン注入することができる。
４の角部２６にのみ不純物を導入して不純物層２４を形
成する（図３（ｂ））。シリコン窒化膜３０及びサイド
ウォール４０をマスクとしてイオン注入を行うことによ
り、シリコン窒化膜３０直下のシリコン基板１０にはイ
オンは注入されないが、角部２６近傍のサイドウォール
４０は、シリコン窒化膜３０、シリコン酸化膜３２より
も薄くなるように形成されているので、シリコン酸化膜
３２、シリコン窒化膜３０を通過するに充分なエネルギ
ーを有していないイオンを注入した場合であっても、角
部２６近傍のサイドウォール４０を通過して角部２６に
イオン注入することができる。
【００３３】イオン注入の際、イオンの入射角度を任意
の角度に設定し、シリコン基板１０を回転しながらイオ
ン注入し、又は入射方向を変えて複数回に分けてイオン
注入すれば、サイドウォール４０を通過したイオンを容
易に且つ均一に角部２６に注入することができる。Ｎ型
トランジスタの領域であれば、例えばＢイオンを、入射
角７°、加速エネルギー１５ｋｅＶ、注入量８×１０13
ｃｍ-2として注入し、Ｐ型トランジスタの領域であれ
ば、例えばＰイオンを、入射角７°、加速エネルギー４
０ｋｅＶ、注入量８×１０13ｃｍ-2として注入すれば、
角部にのみ不純物層２４を形成することができる。
の角度に設定し、シリコン基板１０を回転しながらイオ
ン注入し、又は入射方向を変えて複数回に分けてイオン
注入すれば、サイドウォール４０を通過したイオンを容
易に且つ均一に角部２６に注入することができる。Ｎ型
トランジスタの領域であれば、例えばＢイオンを、入射
角７°、加速エネルギー１５ｋｅＶ、注入量８×１０13
ｃｍ-2として注入し、Ｐ型トランジスタの領域であれ
ば、例えばＰイオンを、入射角７°、加速エネルギー４
０ｋｅＶ、注入量８×１０13ｃｍ-2として注入すれば、
角部にのみ不純物層２４を形成することができる。
【００３４】次いで、膜厚約６００ｎｍのシリコン酸化
膜３６をＣＶＤ法により堆積し、溝３４内にシリコン酸
化膜３６を埋め込む（図４（ｄ））。続いて、シリコン
窒化膜３４をストッパーとして用い、ＣＭＰ法によりシ
リコン酸化膜３２、３６を研磨する。これにより、表面
は平坦化され、溝３４内にはシリコン酸化膜３６及びサ
イドウォール４０よりなる素子分離膜１２が埋め込まれ
た状態となる（図５（ａ））。
膜３６をＣＶＤ法により堆積し、溝３４内にシリコン酸
化膜３６を埋め込む（図４（ｄ））。続いて、シリコン
窒化膜３４をストッパーとして用い、ＣＭＰ法によりシ
リコン酸化膜３２、３６を研磨する。これにより、表面
は平坦化され、溝３４内にはシリコン酸化膜３６及びサ
イドウォール４０よりなる素子分離膜１２が埋め込まれ
た状態となる（図５（ａ））。
【００３５】この後、例えば燐酸水溶液を用いたウェッ
トエッチングによりシリコン窒化膜３４を除去し、活性
領域１４の表面を露出する。活性領域１４の周縁部に
は、その表面側にのみ不純物層２４が形成されている
（図５（ｂ））。次いで、通常のＭＯＳトランジスタの
製造工程と同様にして、活性領域１４にＭＯＳトランジ
スタを形成する（図５（ｃ））。この際、ソース拡散層
２０及びドレイン拡散層２２が不純物層２４よりも深く
なるように、不純物層２４、ソース拡散層２０、及びド
レイン拡散層２２のイオン注入条件を調整する。
トエッチングによりシリコン窒化膜３４を除去し、活性
領域１４の表面を露出する。活性領域１４の周縁部に
は、その表面側にのみ不純物層２４が形成されている
（図５（ｂ））。次いで、通常のＭＯＳトランジスタの
製造工程と同様にして、活性領域１４にＭＯＳトランジ
スタを形成する（図５（ｃ））。この際、ソース拡散層
２０及びドレイン拡散層２２が不純物層２４よりも深く
なるように、不純物層２４、ソース拡散層２０、及びド
レイン拡散層２２のイオン注入条件を調整する。
【００３６】このようにして不純物層２４を形成するこ
とにより、チャネル領域では逆狭チャネル効果を防止す
ることができ、また、ソース／ドレイン接合部では不純
物層２４に起因する接合リーク電流を低減することがで
きる。このように、本実施形態によれば、溝３４内に形
成したサイドウォール４０を通して角部２６にのみ逆狭
チャネル効果を防止する不純物層２４を形成するので、
不純物層２４を形成する際に結晶欠陥が誘起されてもこ
の欠陥が接合リーク電流に寄与せず、従来法と比較して
接合リーク電流を低減することができる。
とにより、チャネル領域では逆狭チャネル効果を防止す
ることができ、また、ソース／ドレイン接合部では不純
物層２４に起因する接合リーク電流を低減することがで
きる。このように、本実施形態によれば、溝３４内に形
成したサイドウォール４０を通して角部２６にのみ逆狭
チャネル効果を防止する不純物層２４を形成するので、
不純物層２４を形成する際に結晶欠陥が誘起されてもこ
の欠陥が接合リーク電流に寄与せず、従来法と比較して
接合リーク電流を低減することができる。
【００３７】本発明は、上記実施形態に限らず種々の変
形が可能である。すなわち、本発明は、活性領域１４の
角部２６にのみ逆狭チャネル効果を防止する不純物層２
４を形成することを主たる目的としており、かかる構造
を実現しうるものであれば、如何なる製造方法であって
もよい。また、上記実施形態では、シリコン基板１０上
にＭＯＳトランジスタを形成する場合を例に説明した
が、本発明によって解決しうる課題は、種々の半導体基
板上に形成したＭＩＳトランジスタに共通するものであ
り、上記実施形態に限定されるものではない。
形が可能である。すなわち、本発明は、活性領域１４の
角部２６にのみ逆狭チャネル効果を防止する不純物層２
４を形成することを主たる目的としており、かかる構造
を実現しうるものであれば、如何なる製造方法であって
もよい。また、上記実施形態では、シリコン基板１０上
にＭＯＳトランジスタを形成する場合を例に説明した
が、本発明によって解決しうる課題は、種々の半導体基
板上に形成したＭＩＳトランジスタに共通するものであ
り、上記実施形態に限定されるものではない。
【００３８】
【発明の効果】以上の通り、本発明によれば、半導体基
板と、半導体基板に埋め込んで形成された素子分離膜
と、素子分離膜により画定された半導体基板の活性領域
に形成されたＭＩＳトランジスタと、活性領域の周縁部
に形成され、ＭＩＳトランジスタのソース／ドレイン接
合より浅く、ＭＩＳトランジスタのチャネル領域と同一
導電型であり、チャネル領域より高濃度の不純物層とに
より半導体装置を構成するので、シャロートレンチ法に
より形成した素子分離膜を有する半導体装置において、
逆狭チャネル効果を抑え、且つ、ソース／ドレイン接合
の周辺部におけるリーク電流を低減することができる。
板と、半導体基板に埋め込んで形成された素子分離膜
と、素子分離膜により画定された半導体基板の活性領域
に形成されたＭＩＳトランジスタと、活性領域の周縁部
に形成され、ＭＩＳトランジスタのソース／ドレイン接
合より浅く、ＭＩＳトランジスタのチャネル領域と同一
導電型であり、チャネル領域より高濃度の不純物層とに
より半導体装置を構成するので、シャロートレンチ法に
より形成した素子分離膜を有する半導体装置において、
逆狭チャネル効果を抑え、且つ、ソース／ドレイン接合
の周辺部におけるリーク電流を低減することができる。
【００３９】また、上記目的は、半導体基板の主表面
に、素子を形成するための活性領域を画定する溝を形成
する溝形成工程と、半導体基板上に絶縁膜を堆積した後
にその表面を研磨し、溝内に埋め込まれた素子分離膜を
形成する素子分離膜形成工程と、活性領域にＭＩＳトラ
ンジスタを形成するＭＩＳトランジスタ形成工程とを有
する半導体装置の製造方法において、溝形成工程の後、
ＭＩＳトランジスタ形成工程の前に、少なくともＭＩＳ
トランジスタのソース／ドレイン接合が形成される領域
の溝の側壁、及び活性領域上を覆った状態で不純物をド
ープし、活性領域の周縁部に、ソース／ドレイン接合よ
り浅く、ＭＩＳトランジスタのチャネル領域と同一導電
型であり、チャネル領域より高濃度の不純物層を形成す
る不純物層形成工程を行うので、シャロートレンチ法に
より形成した素子分離膜を有する半導体装置において、
逆狭チャネル効果を抑え、ソース／ドレイン接合の周辺
部におけるリーク電流を低減することができる。
に、素子を形成するための活性領域を画定する溝を形成
する溝形成工程と、半導体基板上に絶縁膜を堆積した後
にその表面を研磨し、溝内に埋め込まれた素子分離膜を
形成する素子分離膜形成工程と、活性領域にＭＩＳトラ
ンジスタを形成するＭＩＳトランジスタ形成工程とを有
する半導体装置の製造方法において、溝形成工程の後、
ＭＩＳトランジスタ形成工程の前に、少なくともＭＩＳ
トランジスタのソース／ドレイン接合が形成される領域
の溝の側壁、及び活性領域上を覆った状態で不純物をド
ープし、活性領域の周縁部に、ソース／ドレイン接合よ
り浅く、ＭＩＳトランジスタのチャネル領域と同一導電
型であり、チャネル領域より高濃度の不純物層を形成す
る不純物層形成工程を行うので、シャロートレンチ法に
より形成した素子分離膜を有する半導体装置において、
逆狭チャネル効果を抑え、ソース／ドレイン接合の周辺
部におけるリーク電流を低減することができる。
【００４０】また、溝形成工程では半導体基板上に形成
したマスク膜をマスクとして半導体基板をエッチング
し、不純物層形成工程を素子分離膜形成工程の後に行
い、マスク膜及び素子分離膜をマスクとして不純物をド
ープすれば、ソース／ドレイン接合より浅く、ＭＩＳト
ランジスタのチャネル領域と同一導電型であり、チャネ
ル領域より高濃度の不純物層を形成することができる。
したマスク膜をマスクとして半導体基板をエッチング
し、不純物層形成工程を素子分離膜形成工程の後に行
い、マスク膜及び素子分離膜をマスクとして不純物をド
ープすれば、ソース／ドレイン接合より浅く、ＭＩＳト
ランジスタのチャネル領域と同一導電型であり、チャネ
ル領域より高濃度の不純物層を形成することができる。
【００４１】また、上記の半導体装置の製造方法におい
て、不純物層形成工程の前に、素子分離膜の表面をエッ
チングしてマスク膜の表面より後退させるエッチング工
程を行えば、活性領域の周縁部に不純物層を容易に形成
することができる。また、溝形成工程の後に、溝の側壁
にサイドウォールを形成するサイドウォール形成工程を
行い、溝形成工程では半導体基板上に形成したマスク膜
をマスクとして半導体基板をエッチングし、不純物層形
成工程を素子分離膜形成工程の前に行い、マスク膜及び
サイドウォールをマスクとして不純物をドープすること
によっても、ソース／ドレイン接合より浅く、ＭＩＳト
ランジスタのチャネル領域と同一導電型であり、チャネ
ル領域より高濃度の不純物層を形成することができる。
て、不純物層形成工程の前に、素子分離膜の表面をエッ
チングしてマスク膜の表面より後退させるエッチング工
程を行えば、活性領域の周縁部に不純物層を容易に形成
することができる。また、溝形成工程の後に、溝の側壁
にサイドウォールを形成するサイドウォール形成工程を
行い、溝形成工程では半導体基板上に形成したマスク膜
をマスクとして半導体基板をエッチングし、不純物層形
成工程を素子分離膜形成工程の前に行い、マスク膜及び
サイドウォールをマスクとして不純物をドープすること
によっても、ソース／ドレイン接合より浅く、ＭＩＳト
ランジスタのチャネル領域と同一導電型であり、チャネ
ル領域より高濃度の不純物層を形成することができる。
【００４２】また、不純物層形成工程において、不純物
の入射角度を所定の角度に設定し、半導体基板を回転し
ながら不純物をイオン注入すれば、活性領域の周縁部に
容易、且つ安定して不純物層を形成することができる。
また、不純物層形成工程において、不純物の入射角度を
所定の角度に設定し、入射方向の異なる複数回の注入に
よって不純物をイオン注入すれば、活性領域の周縁部に
容易、且つ安定して不純物層を形成することができる。
の入射角度を所定の角度に設定し、半導体基板を回転し
ながら不純物をイオン注入すれば、活性領域の周縁部に
容易、且つ安定して不純物層を形成することができる。
また、不純物層形成工程において、不純物の入射角度を
所定の角度に設定し、入射方向の異なる複数回の注入に
よって不純物をイオン注入すれば、活性領域の周縁部に
容易、且つ安定して不純物層を形成することができる。
【図１】本発明の第１実施形態による半導体装置の構造
を示す平面図及び概略断面図である。
を示す平面図及び概略断面図である。
【図２】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。
方法を示す工程断面図（その１）である。
【図３】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その２）である。
方法を示す工程断面図（その２）である。
【図４】本発明の第２実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。
方法を示す工程断面図（その１）である。
【図５】本発明の第２実施形態による半導体装置の製造
方法を示す工程断面図（その２）である。
方法を示す工程断面図（その２）である。
【図６】従来の半導体装置の構造を示す平面図及び概略
断面図である。
断面図である。
【図７】従来の半導体装置の製造方法を示す工程断面図
である。
である。
１０…シリコン基板 １２…素子分離膜 １４…活性領域 １６…ゲート絶縁膜 １８…ゲート電極 ２０…ソース拡散層 ２２…ドレイン拡散層 ２４…不純物層 ２６…角部 ２８…チャネル中央部 ３０…シリコン窒化膜 ３２…シリコン酸化膜 ３４…溝 ３６…シリコン酸化膜 ３８…シリコン酸化膜 ４０…サイドウォール
Claims (7)
- 【請求項１】 半導体基板と、 前記半導体基板に埋め込んで形成された素子分離膜と、 前記素子分離膜により画定された前記半導体基板の活性
領域に形成されたＭＩＳトランジスタと、 前記活性領域の周縁部に形成され、前記ＭＩＳトランジ
スタのソース／ドレイン接合より浅く、前記ＭＩＳトラ
ンジスタのチャネル領域と同一導電型であり、前記チャ
ネル領域より高濃度の不純物層とを有することを特徴と
する半導体装置。 - 【請求項２】 半導体基板の主表面に、素子を形成する
ための活性領域を画定する溝を形成する溝形成工程と、
前記半導体基板上に絶縁膜を堆積した後にその表面を研
磨し、前記溝内に埋め込まれた素子分離膜を形成する素
子分離膜形成工程と、前記活性領域にＭＩＳトランジス
タを形成するＭＩＳトランジスタ形成工程とを有する半
導体装置の製造方法において、 前記溝形成工程の後、前記ＭＩＳトランジスタ形成工程
の前に、少なくとも前記ＭＩＳトランジスタのソース／
ドレイン接合が形成される領域の前記溝の側壁、及び前
記活性領域上を覆った状態で不純物をドープし、前記活
性領域の周縁部に、前記ソース／ドレイン接合より浅
く、前記ＭＩＳトランジスタのチャネル領域と同一導電
型であり、前記チャネル領域より高濃度の不純物層を形
成する不純物層形成工程を更に有することを特徴とする
半導体装置の製造方法。 - 【請求項３】 請求項２記載の半導体装置の製造方法に
おいて、 前記溝形成工程では、前記半導体基板上に形成したマス
ク膜をマスクとして前記半導体基板をエッチングし、 前記不純物層形成工程は、前記素子分離膜形成工程の後
に行い、前記マスク膜及び前記素子分離膜をマスクとし
て前記不純物をドープすることを特徴とする半導体装置
の製造方法。 - 【請求項４】 請求項３記載の半導体装置の製造方法に
おいて、 前記不純物層形成工程の前に、前記素子分離膜の表面を
エッチングして前記マスク膜の表面より後退させるエッ
チング工程を更に有することを特徴とする半導体装置の
製造方法。 - 【請求項５】 請求項２記載の半導体装置の製造方法に
おいて、 前記溝形成工程の後に、前記溝の側壁にサイドウォール
を形成するサイドウォール形成工程を更に有し、 前記溝形成工程では、前記半導体基板上に形成したマス
ク膜をマスクとして前記半導体基板をエッチングし、 前記不純物層形成工程は、前記素子分離膜形成工程の前
に行い、前記マスク膜及び前記サイドウォールをマスク
として前記不純物をドープすることを特徴とする半導体
装置の製造方法。 - 【請求項６】 請求項３乃至５のいずれかに記載の半導
体装置の製造方法において、 前記不純物層形成工程では、前記不純物の入射角度を所
定の角度に設定し、前記半導体基板を回転しながら前記
不純物をイオン注入することを特徴とする半導体装置の
製造方法。 - 【請求項７】 請求項３乃至５のいずれかに記載の半導
体装置の製造方法において、 前記不純物層形成工程では、前記不純物の入射角度を所
定の角度に設定し、入射方向の異なる複数回の注入によ
って前記不純物をイオン注入することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21565296A JPH1065153A (ja) | 1996-08-15 | 1996-08-15 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21565296A JPH1065153A (ja) | 1996-08-15 | 1996-08-15 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1065153A true JPH1065153A (ja) | 1998-03-06 |
Family
ID=16675952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21565296A Pending JPH1065153A (ja) | 1996-08-15 | 1996-08-15 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1065153A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002110976A (ja) * | 2000-10-04 | 2002-04-12 | Mitsubishi Electric Corp | 半導体装置及び半導体装置の製造方法 |
| US6998319B2 (en) | 2003-05-21 | 2006-02-14 | Renesas Technology Corp. | Method of manufacturing semiconductor device capable of suppressing impurity concentration reduction in doped channel region arising from formation of gate insulating film |
| US7259054B2 (en) | 2003-11-14 | 2007-08-21 | Renesas Technology Corp. | Method of manufacturing a semiconductor device that includes a process for forming a high breakdown voltage field effect transistor |
| JP2011071325A (ja) * | 2009-09-25 | 2011-04-07 | Seiko Instruments Inc | 半導体装置 |
| JP2011176115A (ja) * | 2010-02-24 | 2011-09-08 | Oki Semiconductor Co Ltd | 半導体装置およびその製造方法 |
-
1996
- 1996-08-15 JP JP21565296A patent/JPH1065153A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002110976A (ja) * | 2000-10-04 | 2002-04-12 | Mitsubishi Electric Corp | 半導体装置及び半導体装置の製造方法 |
| US6998319B2 (en) | 2003-05-21 | 2006-02-14 | Renesas Technology Corp. | Method of manufacturing semiconductor device capable of suppressing impurity concentration reduction in doped channel region arising from formation of gate insulating film |
| US7244655B2 (en) | 2003-05-21 | 2007-07-17 | Renesas Technology Corp. | Method of manufacturing semiconductor device capable of suppressing impurity concentration reduction in doped channel region arising from formation of gate insulating film |
| US7691713B2 (en) | 2003-05-21 | 2010-04-06 | Renesas Technology Corp. | Method of manufacturing semiconductor device capable of suppressing impurity concentration reduction in doped channel region arising from formation of gate insulating film |
| US7259054B2 (en) | 2003-11-14 | 2007-08-21 | Renesas Technology Corp. | Method of manufacturing a semiconductor device that includes a process for forming a high breakdown voltage field effect transistor |
| US7592669B2 (en) | 2003-11-14 | 2009-09-22 | Renesas Technology Corp. | Semiconductor device with MISFET that includes embedded insulating film arranged between source/drain regions and channel |
| JP2011071325A (ja) * | 2009-09-25 | 2011-04-07 | Seiko Instruments Inc | 半導体装置 |
| JP2011176115A (ja) * | 2010-02-24 | 2011-09-08 | Oki Semiconductor Co Ltd | 半導体装置およびその製造方法 |
| US8951874B2 (en) | 2010-02-24 | 2015-02-10 | Lapis Semiconductor Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US9287261B2 (en) | 2010-02-24 | 2016-03-15 | Lapis Semiconductor Co., Ltd. | Semiconductor device and manufacturing method thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8294236B2 (en) | Semiconductor device having dual-STI and manufacturing method thereof | |
| US5939745A (en) | Dynamic access memory using silicon-on-insulator | |
| US5811347A (en) | Nitrogenated trench liner for improved shallow trench isolation | |
| EP1213757B1 (en) | Integrated circuits having adjacent p-type doped regions having shallow trench isolation structures without liner layers therebetween and methods of forming same | |
| US8043918B2 (en) | Semiconductor device and its manufacturing method | |
| JP3559723B2 (ja) | 半導体装置の製造方法 | |
| US20080032483A1 (en) | Trench isolation methods of semiconductor device | |
| US6030882A (en) | Method for manufacturing shallow trench isolation structure | |
| KR100379336B1 (ko) | 반도체 소자의 분리영역 제조방법 | |
| US6768148B1 (en) | Devices with active areas having increased ion concentrations adjacent to isolation structures | |
| KR100854077B1 (ko) | 웨이퍼 본딩을 이용한 ｓｏｉ 기판 제조 방법과 이 ｓｏｉ기판을 사용한 상보형 고전압 바이폴라 트랜지스터 제조방법 | |
| JP2001144189A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH1065153A (ja) | 半導体装置及びその製造方法 | |
| US6917064B2 (en) | Trench capacitor and a method for manufacturing the same | |
| US20010001723A1 (en) | Nitrogenated trench liner for improved shallow trench isolation | |
| JP2002231828A (ja) | 半導体装置およびその製造方法 | |
| KR100403317B1 (ko) | 반도체소자의 제조방법 | |
| KR20010074389A (ko) | 반도체장치의 모스 트랜지스터 제조방법 | |
| KR100626908B1 (ko) | 반도체소자의 소자분리막 형성방법 | |
| JPH11317506A (ja) | 半導体装置及びその製造方法 | |
| KR100305018B1 (ko) | 반도체소자의 소자분리방법 | |
| KR100218739B1 (ko) | 반도체소자의 소자분리절연막 형성방법 | |
| KR100944346B1 (ko) | 반도체소자의 소자분리막 형성방법 | |
| KR101022672B1 (ko) | 트렌치형 소자분리를 갖는 반도체소자 및 그의 제조 방법 | |
| KR0144492B1 (ko) | 반도체 소자의 소자 분리 절연막 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040406 |