JP2011071325A - 半導体装置 - Google Patents

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Hiroaki Takasu
博昭 鷹巣
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Abstract

【課題】工程の増加や占有面積の増加もなくオフリーク電流を小さく抑えた、十分なＥＳＤ保護機能を持たせたシャロートレンチ分離構造を有するＥＳＤ保護用のＮ型のＭＯＳトランジスタを有する半導体装置を提供する。
【解決手段】 素子分離にシャロートレンチ構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタにおいて、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル領域のシャロートレンチ分離領域に近接する部分には、他のチャネル領域より高濃度のＰ型の不純物領域を配置した。
【選択図】図１

Description

本発明は、外部接続端子と内部回路領域との間に、内部回路領域に形成された内部素子をＥＳＤによる破壊から保護するために形成された、素子分離にシャロートレンチ構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置に関する。
近年、半導体装置の微細化に伴い、シャロートレンチ分離を有するＭＯＳ型トランジスタを有する半導体装置が多くみられるようになってきた。しかしながら、特にシャロートレンチ分離を素子分離構造に用いる半導体装置の場合、その構造自体や製造方法に由来してシャロートレンチ近接の領域で結晶欠陥層などのリーク電流を発生し易い領域を有するという問題点があり、特に大きなトランジスタ幅を有するオフトランジスタのオフリーク電流はさらに大きな問題点となる。
このようなオフトランジスタのリーク電流を低減するための改善策として、電源（Ｖｄｄ）とグランド（Ｖｓｓ）の間に完全にオフするように複数のトランジスタを配置する例も提案されている（例えば、特許文献１参照）。
特開２００２−２３１８８６号公報
しかしながら、オフトランジスタのオフリーク電流を小さく抑えるためにＷ幅を小さくすると、十分な保護機能を果たせなくなってしまい。また改善例のように電源（Ｖｄｄ）とグランド（Ｖｓｓ）の間に完全にオフするように複数のトランジスタを配置する半導体装置においては、複数のトランジスタを有するため占有面積が増大し、半導体装置のコストアップに繋がるなどの問題点があった。
上記問題点を解決するために、本発明は半導体装置を以下のように構成した。
外部接続端子と内部回路領域との間に前記内部回路領域に形成された内部素子をＥＳＤによる破壊から保護するために形成された、素子分離にシャロートレンチ構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタにおいて、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル領域の前記シャロートレンチ領域に近接する領域には、他の前記チャネル領域に比べて高濃度のＰ型領域が設置されている半導体装置とした。また、前記高濃度のＰ型領域は、前記他のチャネル領域のチャネルドープ領域より深い半導体装置とした。
これらの手段によって、シャロートレンチ分離構造特有のエッジ部のリーク電流の発生を防止あるいはリーク発生領域を回避し、工程の増加や占有面積の増加もなく、オフリーク電流を小さく抑えつつ十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置を得ることができる。
以上説明したように、本発明によれば、外部接続端子と内部回路領域との間に、内部回路領域に形成された内部素子をＥＳＤによる破壊から保護するために形成された、素子分離にシャロートレンチ構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタにおいて、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル領域のシャロートレンチ領域に近接する領域には、他のチャネル領域に比べて高濃度のＰ型領域が設置されている半導体装置とした。また、高濃度のＰ型領域は、他のチャネル領域のチャネルドープ領域より深い半導体装置とした。
これらの手段によって、シャロートレンチ分離構造特有のリーク電流の発生を防止あるいはリーク発生領域を回避し、工程の増加や占有面積の増加もなく、オフリーク電流を小さく抑えつつ十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置を得ることができる。
本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第１の実施例を示す模式的断面図である。 本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第２の実施例を示す模式的断面図である。
以下に、本発明を実施するための形態について図面を参照して説明する。
図１は、本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第１の実施例を示す模式的断面図である。トランジスタのチャネル方向に対して、垂直な幅方向の断面を示している。
Ｐ型の半導体基板１０１上には図示しないが一対のＮ型の高濃度不純物領域からなるソース領域とドレイン領域が形成されており、ソース領域とドレイン領域の間には、適度なＰ型の不純物を導入して閾値電圧を調整したチャネル領域２０２が形成されている。さらにチャネル領域２０２上にはシリコン酸化膜などからなるゲート絶縁膜４０１が設けられ、その上面にポリシリコンなどからなるゲート電極４０２が配置され、Ｎ型ＭＯＳトランジスタ６０１を形成している。
また、他の素子との間の絶縁分離にはシャロートレンチ構造が用いられており、トランジスタの外周はシャロートレンチ分離領域３０１に囲まれている。ここで、チャネル領域２０２のシャロートレンチ分離領域３０１に近接する領域には、高濃度のＰ型領域２０１が形成されている。シャロートレンチ分離領域５０３に近接する領域は、分離構造自体や製造方法に由来して結晶欠陥層などのリーク電流を発生し易い領域となっており、この領域のチャネル形成を防止することがオフリーク電流の低減に大変有効な手段となる。
シャロートレンチ分離構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタのオフリーク電流の最も多く流れる領域は、シャロートレンチ分離領域３０１に近接した、ゲート電極４０２の下面に存在するチャネル領域であるが、シャロートレンチ分離領域３０１に近接する領域には、高濃度のＰ型領域２０１が形成されているため、最もリーク電流の発生し易いシャロートレンチ分離領域３０１に近接した、ゲート電極４０２の下面に存在するチャネル領域においても、リーク電流を抑えることが出来るということである。
図１の例では、簡単のためＥＳＤ保護用のＮ型ＭＯＳトランジスタはソース及びドレイン領域がコンベンショナル構造である場合を想定して説明したが、その他、ＬＤＤ構造やドレイン領域５０３がゲート電極５０２から一定の幅で離れた構造をとるオフセットドレイン構造などでも構わない。
図２は、本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第２の実施例を示す模式的平面図である。図１に示した第１の実施例と異なる点は、シャロートレンチ分離領域３０１に近接する領域には、高濃度のＰ型領域２０１が、他のチャネル領域２０２に比べて深い部分まで形成されている点である。図２に示した第２の実施例では、シャロートレンチ分離領域３０１に近接する領域には、高濃度のＰ型領域２０１が、他のチャネル領域２０２に比べて深い部分まで配置されているため、より強固にリーク電流の発生を防止することができる。その他の説明については、図１と同一の符号を付記することで説明に代える。
１０１ Ｐ型のシリコン基板
２０１ 高濃度のＰ型領域
２０２ チャネル領域
３０１ シャロートレンチ分離領域
４０１ ゲート酸化膜
４０２ ゲート電極
６０１ Ｎ型ＭＯＳトランジスタ

Claims (4)

  1. 外部接続端子と内部回路領域との間に前記内部回路領域に形成された内部素子をＥＳＤによる破壊から保護するために形成された、素子分離のためにシャロートレンチ領域が配置されたシャロートレンチ構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタにおいて、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル領域の前記シャロートレンチ領域に近接する領域には、前記チャネル領域の他の領域に比べて高濃度のＰ型領域が設置されている半導体装置。
  2. 前記高濃度のＰ型領域は、前記チャネル領域の前記他の領域のチャネルドープ領域より深い部分まで配置されている請求項１記載の半導体装置。
  3. 前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタは、ＬＤＤ構造のＮ型ＭＯＳトランジスタで形成されている請求項１記載の半導体装置。
  4. 前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタは、オフセットドレイン構造のＮ型ＭＯＳトランジスタで形成されている請求項１記載の半導体装置。
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