JPS59178772A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の滅する技術分野〕 この発明はフィールド領域に絶縁膜を埋設してなるＭＯ
８型半導体装置（以下ＭＯ８ＦＥＴと呼ぶ）において、
ゲート電極のチャネル幅寸法が、その直下のチャネル形
成領域となる凸状半導体基板寸法より小さく１〜、電気
的特性を改良した半導体装置及びその製造方法（１関す
る。

〔従来技術とその問題点〕 ＭＯ，ｌｌｌｌＦＥＴを用いた半導体メモリ等の高集積
化及び高信頼性を得る方法として、従来より第１図に示
すようなコプラナ構造が広く用いられている。１は例え
ばＰ型Ｓｉ基板、２は選択酸化法によるフィールド酸化
膜、３はゲート酸化膜、４はゲー　ト電極、５は反転防
止のためのイオン注入層を示している。この構造の利点
はフィールド領域の厚いシリコン酸化膜２の１部が基板
内に埋め込まれるため素子平面の凹凸が少なく、半導体
素子を接続するＡ、Ｌ配線の段切れが減少し、高信頼性
の半導体集積回路が得られるところにある。しかし、こ
の構造においては、第１図（＝示す如く、素子領域にバ
ーズ・ピーク（鳥の口ばし）と称される横方向の酸化膜
の食い込み図中に示すＡ部が生じ、これが微細素子形成
時に悪影響を及ぼず。すなわち、この方法によって作ら
れたＭＯ８Ｆ’Ｅ’Ｉ’では実効チャイ、ル幅Ｗｅｆ’
ｆが小さくなればなる程、横方向の酸化のため、ゲート
膜厚のねらい値より大きくなり、結果として、そのＭＯ
ＳＦＥＴのしきい値電圧のパランキが増大する。そして
、最悪の場合には、ゲート酸化膜厚がほぼフィールド酸
化膜厚となりソース、ドレイン間が開放状態となる欠点
がある。また、第２図に示す如（、ＭＯＳＦＥＴのしき
い値電圧ＶＴが実効チャネル幅Ｗｅ　ｆ　ｆの減少とと
もに増大するいわゆる狭テヤネノ’ｂ効果が大きい欠点
がある。

一方、第３図に、半溝体表面の平担化を図りながら、上
記、コプラナ構造ＭＯ８ＦＥＴに見られる、バーズ・ピ
ークの問題を解決したボックス構造ＭＯ８ＦＥＴの概略
断面図を示した。この構造のフィールド絶縁１ｊψ形成
は、高温熱酸化法（−よらず、基板１のフィールド領域
に予め略垂直な側壁をもつ凹部を形成し、この凹部に低
温による気相反応を利用して、シリコン酸化膜７を平担
（＝なるように埋め込むことにより行われる。従って、
この構造では、ねらい通りのゲート酸化膜厚及び実効チ
ャネル幅幅依存牲が第１図のコプラナ構造の場合とは逆
に現わ牙する。また、ドレイン電流（ＩＤ）のゲート印
加電圧（Ｖｕ）依存性、特に、ＩＤの低電流領域におい
て、第５図（ａ）に示す様に、異常特性（以下ハンプ特
性と呼ぶ）が現われ、集積回路設計上、極めて、不都合
さを招く。このハンプ特性は第３図に示す、基板の角部
とゲート電極端部から成る領域Ｂにおける電界のフリン
ジ効果によって生じる。この効果を抑制する構造として
、第６図に示す。基板凹部側壁位置とゲート電極端部を
一致させたフリンジ、レスゲート電極構造としても、第
５図すに示す如くハンプは多少生じ、更にＭＯ８ＦＥＴ
＋二基板バイアスを印加した場合にはそれが顕著となり
十分な特性が得られない欠点がある。又、Ｐ型基板（＝
素子領域上はＮ型多結晶シリコン、フィールド領域」二
はＰ全多結晶シリコンとしてゲートとすること（二より
バンブを抑える事が考えられるが、ゲートバイアス（二
よってゲート中のＰＮ接合の空乏層幅が変動し、トラン
ジスタ特性が変化するという問題がある。例えば特性が
Ｖ−Ｉ特性が緩やかになってしまう。

〔発明の目的〕

この発明は上述した従来装置の欠点を改良したもので、
異常ドレイン電流−電圧特性（ハング特性）のない絶縁
分離構造ＭＯ８ＦＦＸＴの半導体装置及びその製造方法
を提供することを目的とする。

〔発明の概要〕

本発明はフィールド領域に略垂直な壁面をもつ絶縁膜を
埋設する第３図の構造を基本としながら、第７図ｉｎ示
す様ｉ″−、ゲート電極を基板回部側壁位置°よりＣだ
け細くし、電極のフリンジ効果を抑制し、前記目的を達
成した半導体装置及びその製造方法である。

〔発明の効果〕

本発明によれば従来の素子分離法すなわちコプン電流領
域（サブスレッショールド領域）において、通常の基板
バイアス（ＶＢ二〇〜−９ｖ）を印加しても異常ドレイ
ン電流−電圧特性（ハング特性）が現われないため、集
積回路の信頼性が向上する。

〔発明の実施例〕

第８図に本発明である半導体装置の製造方法の一実施例
をＭＯ８構造断面図を用いて示す。まず、（８−ａ）に
示す様に、例えば、方位（１００）のＰ型シリコン基板
１０１を通常の表面処理を行い、乾燥雰囲気中でシリコ
ン基板１０１表面を酸化し、膜厚約３０ＯＡのゲート絶
縁膜１０２を形成する（ｓ−ｂ）。

次にしきい値電圧制御用（又はバンチスルー防止用）の
イぬン注入を例えばボロン・イオンを加速度約４０　Ｋ
ｅｙ　、イオンドーズ量５　ｘ　１０　”　ｃｍ−２（
スレま７０Ｋｅｖ、　ｌＸｌ０１２ｃｒｎ−２）の条件
で行い、イオン注入層１０３を形成する（８−ｃ）。前
記ゲート絶縁膜表面を通常の処理を行った後、Ｎ型子結
晶シリコン膜１０４をＣＶＤ法により全面に約３００Ｏ
Ａ堆積し、続いて、その上にレジスト膜を塗布する。そ
して、素子形成領域となる部分に写真食刻法によりレジ
スト膜１０５を選択的に残置させる（Ｓ−ａ）。次（−
１このレジスト膜１０５をマスクとして、リアクチブイ
オン・エツチング法を用いて、まず露出しているＮ型子
結晶シリコン膜１０４をエツチングし、更（：、その下
のゲート絶縁膜１０２及びＰ型シリコン基板１０１をほ
ぼ垂直（ニエツテングする。この時、エツチングされる
シリコン基板の深さは約５０００：、Ｘである。続いて
、同レジスト膜１０５をマスクとして、露出している基
板表面（二例えばボロン・イオンを２５　Ｋｅｖ、３　
Ｘ　１０”ｃｍ−”　）の条件でイオン注入を行い、フ
ィールド反転防止層１０６を形成する（８−ｃ）。レジ
スト膜１０５を除去した後、乾燥酸素（又はｗｅｔ酸素
）中で露出しているシリコン基板表面及びＮ型多結晶シ
リコン膜を酸化し熱酸化膜１０７を形成する。この時、
単結晶のシリコン基板より多結晶シリコン膜の方が酸化
速度が早いため（８−ｆ）に示す様（−、シリコン基板
凹部側壁位置と多結晶シリコン膜１０４の側壁との位置
のゝズレ″が生ずる。またこの様、イオン注入層１０３
及び１０６は電気的（′″−−化される。そして、全面
にン膜１０９を約３０００Ｘ堆積し、そして、その上に
レジスト膜１１０を塗布し、表面が平担となる様にする
（８−ｇ）。次に、エッチパック技術例えばＡｒガスの
様な不活性ガス（二よるイオンエツチングを用いて、レ
ジスト膜１１０１多結晶シリコン膜１０９及びプラズマ
ＣＶＤ膜１０８をエツチングし、そして、更（＝、多結
晶シリコン膜］０４が露出する迄熱酸化膜１０７をもエ
ツチングし、表面を平坦化する（８−ｈ）。次に、全面
にＮタイプあるいはＰタイプ（ドープナシでもよい）の
多結晶シリコン膜を約５ｏｏＸ堆積し、続いて、例えば
、通常の蒸着法により、表面全面（−例えば白金の様な
高融点金属材料膜を約２００Ｘ被着させ、Ｎ２ガス（又
はＮ、＋Ｈ２ガス）中、５５０℃２０分間アニールを行
い白金シリの写真食刻法を用いて、前記白金シリサイド
膜１１１、及び多結晶シリコン膜１０４，１０９をエツ
チングし、ゲート電極及び多結晶シリコンを用いたＬＳ
Ｉのための配線を形成する。その後、ソース・ドレイン
（〔第９図〕中１１２及び１１３）を自己整合的（′″
−−形成、表面全面（二ＣＶＤ　５ｉ０２膜を堆積して
１通常のＭＯ８ＦＥＴ製造工程（＝従い、ＭＯ８素子が
完成する。〔第９図〕は〔第８図〕の（８−ｉ）工程後
、ソース・ドレインを形成して出来た素子の上面図であ
る。また、〔第１０図〕は〔第９図〕中、Ｘの一点鎖線
で示す位置における断面図であり、そして、〔第１１図
〕は同様（二、Ｙの一点鎖線で示す位置における断面図
である。本発明で作られたＭＯＳＦＥＴの低電流特性（
サブスレッショールド特性）（ａ）は、〔第１２図〕に
示す様（″一基板バイアス■８、例えばＶＢ＝−５ｖ印
加しても異常特性（〕１ンブ特性）が現われず、従来の
もの（ｂ）と比較し、その特性が改善されることが判る
。また〔図−７〕中、熱・酸化法で多結晶シリコン膜４
の両側面を酸化し後退させる竜Ｃを変えてその特性図を
調べた結果を〔第１３図〕；二示す。（ａ）　（ｂ）　
（Ｃ）は夫々Ｃ＝１０００久、７ｏｏｄ、ｏを示す。後
退ｉｃが１００ＯＸで正常なドレイン電流−ゲート電圧
特性が得られ、従って大幅に後退しても余り意味がない
。むしろ、〔発明の他の実施例〕 本発明はＮチャネルＭＯ８Ｉ’ＥＴを例にとり、そノ製
造方法を述べたがＰチャネルＭＯ８ＦＥＴへも適用可能
である。〔第７図〕のゲート電極膜４の側壁の後退に熱
酸化法を用いたが通常（二溶液又はケミカルドライエツ
チング（ＣＤＥ）法を用いても同様の効ＳＯＩの様な絶
縁基板上に形成された半導体装置へも適用可能であるこ
とは勿論のことである。

〔第１＋図〕・〜５は本発明の他の実施忰１を説明する
ものである。

まず例えばＰ型シリコン基板８０１を通常の表面処理を
行ない、シリコン基板８０１表面を乾燥酸累雰囲気中で
酸化し、膜厚約３００Ｘのゲート酸化膜上 ８０２を形成する（ＩＶ−ａ）。次にオレツショルド電
圧制御用又はパンチスル防止用の不純物として例えばボ
ロンイオンをイオン注入法で基板８０１中（−注入する
。この際加速電圧は例えば約４０　ＫｅＶ、ドーズ鳳５
ＸＩ　Ｑ”ｌ−２もしくは、７０ＫｅＶＩＸ１０１２ｃ
ｍ””の条件で行ない、イオン注入用１０３を形シ 成する（ＩＶ−ｂ）。次いで基板８０２（二通常の表面
処理を行なった後、Ｎ型多結晶シリコン膜８０４を周知
の気相成長法等を用いて膜厚３０００λ程形成する。さ
ら（二条結晶シリコン膜８０４上には、中間被膜として
例えばシリコン窒化膜８０５を２００ＯＡ程形成する。

次いで、素子形成予定領域上に通常の方法によりレジス
ト膜８０６を選択（＝残置させる（、１￥−ｉＣ参−照
）。次にこのレジスト膜８０６をマスクとして異方性ド
ライエツチング法を用いてまず露出しているシリコン窒
化膜８０５をエツチングし、さらに多結晶シリコン膜８
０４をエツチングする。次にレジスト膜８０６を除去し
、基板８０１全体を通常の方法で表面処理した後基板８
０１全面に気相成長法によりシリコン酸化膜を堆積する
。次に前記シリコン酸化膜をドライエツチング法を用い
てエツチングすると、多結晶シリコン膜８０４の側部の
シリク コン酸化膜だけが残存し、補助マスク８０７が（ＩＶ−
ａ）のように形成される。このときドライエンチング前
（：シリコン酸化膜中に例えばボロン等をイオンｌ１人
しておくと、平坦部のシリコン基板Ｂλのエツチング速
度が多結晶シリコン膜側部の膜厚が厚いためにイオン注
入さ）ｔない部分に比べて速くなり多結晶シリコン側部
にマスク合わせ；４ｃシに精度よく残存させることか可
能となる。次いでシリコン基板８０１を補助マスクとシ
リコン窒化膜８０５をマスクとしてほぼ垂直（−エツチ
ングする。

ここでシリコン基板８０１のエツチングに際しては集積
度を考えると垂直にエツチングすることが好ましいが若
干のテーパが形成されても良い。次に補助マスクを除去
したのち露出したシリコン基板８０１表面に例えばボロ
ンイオンを２５ＫｅＶ３Ｘ１０”こうして素子分離予定
領域は、素子形成予定領域形成用シリコン窒化ＶＩ９．
／多結晶シリコンパターンに対して外側に補助マスク相
当分の寸法Ｃだけ離れて形成され、また補助マスク直下
のシリコン基板にはチャネル部分に比べて高濃度のボロ
ンがドープされる。次に基板８０１を表面処理した後、
全面に例えばプラズマＣＶＤ法によりシリコン酸化γ 膜８０９を形成する（ＩＶ−ｆ参照）。次いで基板８０
１全面に例えばレジスト膜を塗布し、表面を平坦化する
。この際レジスト膜は加熱処理等を施こすことにより流
動させることが好ましい。さらに表面を平坦化した基板
８０１表面のレジスト膜、シリコン酸化膜８０９を順次
異方性ドライエツチング法によりエツチングすることに
より基板凹部の素ゲート電極配線用マスクパターン８１
１を形成する。

さらにゲート電極配線用マスクパターンをマスクとして
前記導電膜８１０ならび（二条結晶シリコン膜８０４を
選択エツチングしてゲート電極ならびにゲート電極配線
を形成した後、通常の工程（二従いソース・ドレイン拡
散層を自己整合的に形成する。

次に基板全面にＣｖＤＳ１０２膜を堆積し、ゲート電極
配線ならびにソース・ドレイン拡散層上等の所望領域に
配線接続用コンタクト開孔を形成したの１１の工程後ソ
ース・ドレイン拡散層を形成し゛Ｃ出来た素子の上面図
である。

この実施例によれば熱酸化（１比べて低温で補助マスク
パターンが形成出来、又ＭＯ８ＦＥＴはチャネルのフィ
ールド部分に隣接する領域において、ボロンの不純物濃
度を高くすることが可能で、ゲート電極のフリンジ部で
の電界の広がりによる、リーク上流を防止することによ
りハンプ特性を抑制することが可能である。

先の実施例においては多結晶シリコン膜８０４′の側部
に形成する補助マスク８０７は、気相成長により堆積し
たシリコン酸化膜をドライエツチング法を用いてエツチ
ングすること（二より形成した。しかし、補助マスクを
形成する方法は上述した方法く、レジスト膜８０６を残
置する。その後このレジスト膜８０６をマスクとして第
１ｖ／図ａ・に示したようにシリコン窒化膜８０５をエ
ツチングし、さらに多結晶シリコン膜８０４をエツチン
グする。次にやはりレジスト膜８０６を除去し基板８０
１を通常の方法で表面処理した後、ＷＦ６ガスを用いて
タンゲスに多結晶シリコン８０４の側部のみにＷ膜によ
る補助マスク８１７がマスク合わせ工程なしに形成され
る。以下補助マスク８１７とシリコン窒化膜をマスクと
してシリコン酸化膜８０２ならびにシリコン基板８０１
をエツチングし、さら（＝補助マスク８１７を除去し前
述の実施例と同様の工程を行うことによりＭＯ８半導体
素子が形成される。この方法を用いれば、補助マスク８
１７の寸法は、多結晶シリコン側部に形成す、るタング
ステン膜８０７の気相成長墜の膜厚をコントロールする
ことにより÷Ｈ蒔←シー１７ｍイテ←たつ子制御するこ
とが可能であり、前述した実施例の方法に比べ補助マス
ク８１７の寸法が正確にコントロールされるだけでなく
、工程の短縮化にもなり好ましい。また補助マスクとし
てタングステン膜８０７を用いる場合には、本発明の実
施例において多結晶シリコン８０４上に形成したシリコ
ン窒化膜８０５は必ずしも必要ではない。シリコン窒化
膜８０５が無い場合には、Ｗ膜は、第１Ｖ図Ｃに示した
ように多結晶シリコン８０４′の側部だけではなく、上
面にまで形成される。また本発明の他の実施例において
示した気相成長Ｗ膜は必ずしもＷ膜である必要はなくモ
リブデン膜等、シリコン膜上に選択成長が可能な被膜を
用いることが可能である。

また本発明はＮチャネルＭＯ８ＦＥＴを例にとりその製
造方法を述べたが例えばＰチャネルＭＯ８ＦＥＴへも適
用可能であり、ＣＭＯ８等の半導体装置集積回路への適
用が可能なことは明らかである。

【図面の簡単な説明】

第１図は従来のコブブナ法で作られた半導体装置の断面
図、＄２図は従来コプラナ構造の半導体装置におけるし
きい値電圧の実効チャネル幅依存性を示した特性図、第
３図はＢＯＸ構造半導体装置の断面図、第４図はＢＯＸ
構造、非導体装置におけるしきい値電圧の実効チャネル
幅依存性を示した特性図、第５図はＢＯＸ構造半導体装
置におけるドレイン電流のサブスレッショールド特性図
（但しａは通常のＢＯＸ構造で、ｂは第６図に示すゲー
ト幅方向のフィールド上に延在するゲート電極がない構
造である。）、第６図はフィールド絶縁膜上本発明（：
よる半導体装置の概略断面図、第８図（ａ）〜（鳶）は
、・本発明の半導体装置の製造工程断面図、第９図は本
発明の製造方法による半導体装置の上面図、第１０図は
本発明の製造方法による半導体装置の断面図（＄９図中
に示すＸ位置における断面）、第１１図は本発明の製造
方法による半導体装置の断面図（第９図中に示すＹ位置
における断面）、第１２図は本発明の製造方法（＝よる
半導体装置のサブスレッショールド特性図、第１３図は
第７図中に示す電極膜の側面後退量Ｃをパラメタにとり
サブスレッショールド領域に見られる異常特性変化を示
す特性図、第１４図（ａ）〜（ｈ）は本発明の他の実施
例の断面図、第１５図はその平面図、第１６図（ａ）〜
（ｃ）は更に他の実施例を説明する為の断面図である。 図において １．１０１・・・半導体基板。 ２．７，１０８・・・フィールド絶縁膜。 ３．１０２・・・ゲート絶縁膜、　　４，１０４・・・
ゲート電極５．１０６・・・フィールド反転防止用イオ
ン注入層６．１０３・・・チャイ・ルイオン注入層。 １０５．１．１０・・・レジスト膜、１ｏ７・・・熱酸
化膜１０９・・・多結晶シリコン膜配線。 １１１・・・白金シリサイド膜。 １１２．１１３・・・ソース・ドレイン。 代理人　弁理士　則　近　肩　佑　　他１名第１図 第２図 今ヤネルヤ晶 第３図 第５図 ≧ｆニド１猷ｙ玉。 第６図 （Ｄ−） αツノ 第７図 第８図 第８図 第　　９　図 γ 第１０図 第１２図 を 勺′−ト！上し

Claims (1)

1. 【特許請求の範囲】 （１）第１導電型を有する半導体基板のフィールド領域
   に凹部が形成され、この凹部（二堆積絶縁膜が埋設され
   てなる半導体基板の素子形成領域（−第２導電型のソー
   ス２　ドレイン及び基板上にゲート絶縁膜を介してゲー
   ト電極が積層された半導体装置において、前記ゲート電
   極はチャネル幅方向において基板凸部より小さく設けら
   れフィールド領域との間に隙間が形成されて成る事を特
   徴とする特許請求の範囲第１項記載の半導体装置。 （３）　　ゲート電極のチャネル幅寸法を基板凸部の中
   央（二対し対称に設けた事を特徴とする特許請求の範囲
   第１項記載の半導体装置。 （４）　　ゲート電極が弟１の多結晶シリコン膜から成
   り、フィールド領域上に配線を為す第２の多結晶シリコ
   ン膜が素子領域とフィールド領域との境界面から離隔し
   て形成され、前記第１、第２の多結晶シリコン膜間が絶
   縁膜で埋込まれると共に前記第１、第２の多結晶シリコ
   ン層上に金属又はそのシリサイド層が連続形成されてな
   る事を特徴とする前記特許請求の範囲第１項記載の半導
   体装置。 （５）隙間下の半導体基板に基板と同導電型の高濃度層
   が設けられてなる事を特徴とする前記特許請求の範囲第
   １項記載の半導体装置。 （６）＄１導電型を有する半導体基板上にゲート絶縁膜
   及びゲート電極膜を形成する工程と、素子領域のゲート
   電極膜、ゲート絶縁膜上にマスク層を設けて少なくとも
   ゲート電極膜をエツチングする工程と、全体をエツチン
   グしてフィールド領域の基板｛二凹部を形成する工程と
   、このエツチング工程の前又は後にゲート絶縁膜端部を
   絶縁層化する工程と、前記凹部に絶縁膜を堆積して埋込
   む工程と、ゲート電極膜のチャネル長方向をパターニン
   グして不純物を導入し、ソース、ドレインを形成する工
   程とを備えてなる半導体装置の製造方法。 （７）第１導電型を有する半導体基板上にゲート絶縁膜
   及びゲート電極膜を形成する工程と、素子領域のゲート
   電極膜、ゲート絶縁膜上（−マスク層を設けて少なくと
   もゲート電極膜をエツチングする工程と、その側壁に自
   己整合的に補助マスクパターンを形成する工程と、全体
   をエツチングしてフィールド領域の基板（′″−−凹部
   成する工程と、この凹部に絶縁膜を堆積して埋込む工程
   と、ゲーを備えてなる半導体装置の製造方法。