JP5295603B2 - Ｅｓｄ保護素子及びその製造方法 - Google Patents

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Description

本発明は、半導体集積回路装置の内部回路を保護するためのＥＳＤ保護素子及びその製造方法に関するものである。
一般に、パッドからのＥＳＤ（Electrostatic Discharge：静電気放電）サージが印加された場合、内部回路に過剰な電流が流れないように、ＥＳＤ保護素子をパッドと内部回路との間に挿入することが知られている。内部回路に掛かる電圧又は内部回路に流れる電流が定格以上になると、瞬時にＥＳＤ保護素子に電流が流れるようなＥＳＤ保護素子の設計が必要となっている。
ＥＳＤ保護素子としては、ＭＯＳＦＥＴ、ＰＮダイオード又はＳＣＲ（Silicon Controlled Rectifier）が従来から利用されている。ＭＯＳＦＥＴにおいては、チャネル領域幅を長く設計することで電流駆動能力を稼ぐことができ、ＳＣＲにおいては比較的小さな面積で小さな保持電圧と小さなオン抵抗による高いＥＳＤ保護能力を取得することができる観点から、両者は従来から広く採用されている。なお、保持電圧が小さいことで、電流×電圧で定義される消費電力を小さくすることができる。また、オン抵抗が小さいことで、瞬時にＥＳＤ保護素子に電流が流れるための、ＥＳＤ耐性が優れた特徴を取得することができる。
ＭＯＳＦＥＴを利用したＥＳＤ保護素子の一例を図６を参照しつつ説明する。
Ｐ型半導体基板１０１には、Ｎ型のドレイン領域１０２、Ｎ型のソース領域１０３が形成されている。ドレイン領域１０２上にはドレイン電極１０４、ソース領域１０３上にはソース電極１０５が形成されている。ドレイン領域１０２とソース領域１０３との間のＰ型半導体基板１０１上には酸化膜１０６を介してゲート電極１０７が形成されている。ゲート電極１０７の両側にはサイドウォール１０８が形成されている。また、ドレイン領域１０２及びソース領域１０３のゲート電極１０７に対向する端部には、ＬＤＤ（Light Doped Drain）領域１０９が形成されている。更に、ドレイン領域１０２及びソース領域１０３のＬＤＤ領域１０９とは逆の端部には、素子分離領域１１０が形成されている。素子分離領域１１０の更に外側には、Ｐ型の導電型領域であるＰウエル１１１が形成され、Ｐウエル１１１上にはウエル電極１１２が形成されている。
ブレークダウンは主にインパクトイオン化現象が顕在化する場合に発生することから、図６に示されたようなＥＳＤ保護素子１００においては、ドレイン領域１０２の不純物濃度が濃い場合にはチャネル領域下のドレイン１０２のゲート電極１０７の端部付近で発生することが多い。
また、ＥＳＤ保護素子としは、内部デバイスよりチャネル領域幅を長くする構造、櫛形構造又はＭＯＳＦＥＴとＳＣＲとの組合せたデバイスを採用することもある。
また、その他のＥＳＤ保護素子として特許文献１及び２にＭＯＳ構造を利用したものが開示されている。
特開平５−２３５２８３号公報 特許第３４２２３１３号公報
しかしながら、ＥＳＤ保護素子及びそれを含んだ集積回路設計は、ＬＳＩ製造工程の最終段階に近い工程で行われるため、既に最適化したトランジスタ基本特性に係わる部分の不純物プロファイル等の設定を容易に変更できない。
また、マスク数と工程数の削減のために、内部回路を構成する内部素子とＥＳＤ保護素子とは同一プロセスで形成されるため、図６に示されたようなＥＳＤ保護素子の構造においては、内部素子の最適化が完了した最終段階ではＥＳＤ保護素子のブレークダウン電圧の調整は困難となる。
本発明は、以上の如き事情に鑑みてなされたものであり、ＬＳＩ製造工程の最終段階においても、内部素子の基本性能を変えることなく、内部素子と同一プロセスで形成されたＥＳＤ保護素子のブレークダウン電圧を調整することができるＥＳＤ保護素子及びその製造方法を提供する。
上述した課題を解決するために、半導体機能素子層内に形成されたＭＯＳ構造を含み、前記ＭＯＳ構造のドレイン領域をサージ吸収端とするＥＳＤ保護素子であって、前記ＭＯＳ構造を囲む素子分離領域と、前記ＭＯＳ構造のドレイン領域に接してこれと前記素子分離領域との間に形成されて、前記ドレイン領域とＰＮ接合を形成する接合形成領域と、を含むことを特徴とするＥＳＤ保護素子が提供される。
また、前記接合形成領域は、前記ドレイン領域の少なくとも一部を囲んでいても良い。
また、前記ドレイン領域は、前記接合形成領域と接触する部分に、前記ドレイン領域よりも低濃度のドープドレイン領域を更に含んでいても良い。
また、前記接合形成領域の不純物濃度は、前記ＭＯＳ構造のチャネル領域の不純物濃度より高くても良い。
また、前記接合形成領域のブレークダウン電圧が、前記ＭＯＳ構造のブレークダウン電圧より低くても良い。
また、上述した課題を解決するために、半導体基板上に素子分離領域によって囲まれたＭＯＳ構造を含む半導体機能素子層を形成する素子形成工程と、前記ＭＯＳトランジスタのドレイン領域と前記素子分離領域との間に前記ドレイン領域に接してこれとＰＮ接合を形成する接合形成領域を形成する調整層形成工程と、当該調整層形成後の半導体機能素子層上に絶縁層を形成する絶縁層形成工程と、を有することを特徴とするＥＳＤ保護素子の製造方法が提供される。
また、前記調整層形成工程においては、前記ドレイン領域の少なくとも一部を囲むように前記接合形成領域を形成しても良い。
また、前記調整層形成工程においては、前記接合形成領域の不純物濃度を前記ＭＯＳ構造のチャネル領域の不純物濃度より高く調整しても良い。
ＭＯＳ構造のドレイン領域とＭＯＳ構造を囲む素子分離領域との間にドレイン領域に接してこれとＰＮ接合を形成する接合形成領域を形成する故、ＬＳＩ製造工程の最終段階においても、内部素子の基本性能を変えることなく、内部素子と同一プロセスで形成されたＥＳＤ保護素子のブレークダウン電圧を調整することができる。
発明を実施するための形態
以下、本発明の実施例について添付図面を参照しつつ詳細に説明する。
先ず、図１（ａ）、（ｂ）を参照しつつ、本発明の実施例のＥＳＤ保護素子１０の構造について詳細に説明する。
ＥＳＤ保護素子１０は、半導体機能素子層内に形成されたＭＯＳ構造２０を含み、ＭＯＳ構造２０のドレイン領域１２をサージ吸収端とするＥＳＤ保護素子であって、ＭＯＳ構造２０を囲む素子分離領域２３と、ＭＯＳ構造２０のドレイン領域１２に接してこれと素子分離領域２３との間に形成されて、ドレイン領域１２とＰＮ接合を形成する接合形成領域と、を含むことを特徴とするＥＳＤ保護素子である。 具体的には以下である。
図１（ａ）に示されているように、Ｐ型の半導体基板１１には、サージ吸収端であるＮ型のドレイン領域１２、Ｎ型のソース領域１３が形成されている。ドレイン領域１２上にはドレイン電極１４、ソース領域１３上にはソース電極１５が形成されている。ドレイン領域１２とソース領域１３との間であって、Ｐ型半導体基板１１上には酸化膜１６を介してゲート電極１７が形成されている。ゲート電極１７の両側にはサイドウォール１８が形成されている。また、ドレイン領域１２及びソース領域１３のゲート電極１７に対向する端部（すなわち、半導体基板１１の酸化膜１６に対向する部分であるチャネル領域側）には、ドレイン領域１２及びソース領域１３より不純物の濃度の低いＮ型のＬＤＤ領域１９が形成されている。上述した、Ｎ型のドレイン領域１２、Ｎ型のソース領域１３、ドレイン電極１４、ソース電極１５、酸化膜１６、ゲート電極１７、サイドウォール１８及びＬＤＤ領域１９によってＭＯＳ構造２０が形成されている。なお、ＭＯＳ構造は、上述した構造に限られることはなく、例えば、サイドウォール１８又はＬＤＤ領域１９を含んでいなくても良い。
ドレイン領域１２のゲート電極１７と対向しない端部（すなわち、チャネル領域の逆側）には、ドレイン領域１２より不純物濃度が低濃度のドープドレイン領域であるＮ型のＬＤＤ領域２１がドレイン領域１２の一部として形成されている。ＬＤＤ領域２１は接合形成領域としてのＰ型の不純物拡散領域２２と接触しており、ＬＤＤ領域２１と不純物拡散領域２２とによってＰＮ接合が形成されている。不純物拡散領域２２の不純物濃度は、ＭＯＳ構造２０のチャネル領域の不純物濃度よりも高い（すなわち、半導体基板１１よりも不純物濃度が高い）ことが望ましい。かかる濃度関係により、ＰＮ接合部分で先にブレークダウンを発生させることができるからである。なお、ＬＤＤ領域２１を形成しない場合においては、ドレイン領域１２を不純物拡散領域２２に直接接触させてＰＮ接合を形成しても良い。
また、不純物拡散領域２２のＬＤＤ領域２１と接触していない端部及びソース領域１３のＬＤＤ領域１９が形成されていない端部には、素子分離領域２３が形成されている。素子分離領域２３の更に外側には、Ｐ型の導電型領域であるＰウエル２４が形成され、Ｐウエル２４上にはウエル電極２５が形成されている。なお、Ｐウエル２４は、不純物拡散領域２２より高濃度である。ＭＯＳ構造２０、素子分離領域２３、Ｐウエル２４及びウエル電極２５によって半導体素子機能層が形成されているものとする。
なお、図１（ａ）に示されたＥＳＤ保護素子１０は、Ｐ型の半導体基板１１にＮチャネル型のＭＯＳ構造２０が形成されているが、Ｎ型の半導体基板上にＰ型チャネル型のＭＯＳ構造を形成しても良い。かかる場合には、上述したＰ型とＮ型との関係が全て入れ代わることとなる。
図１（ｂ）に示されているように、ドレイン電極１４、ソース電極１５及びゲート電極１７は矩形であり、不純物拡散領域２２は矩形であってドレイン電極１４と平行に形成されている。
次に、図２を参照しつつ本発明の実施例のＥＳＤ保護素子１０の配線の一例及びＥＳＤ保護素子１０とＳＣＲとを接続してＥＳＤ保護回路の形成の一例について詳細に説明する。
図２に示されているように、パッド３１はドレイン電極１４に接続されている。ソース電極１５及び２つのウエル電極２５は、接地電位に接続されている。不純物拡散領域２２上には電極がないことから、不純物拡散領域２２はパッド３１やその他の電極に電気的配線によって接続されていない。
パッド３１は、ＳＣＲ３２にも接続されている。ＳＣＲ３２は、Ｐ型の半導体基板３３にＮ型の導電型領域であるＮウエル３４、Ｎ型の不純物拡散領域３５、Ｐ型の不純物拡散領域３６が形成された構造である。また、Ｎウエル３４には、Ｎ型の不純物拡散領域３７、Ｐ型の不純物拡散領域３８が形成されている。各不純物拡散領域上には、電極３９ａ〜３９ｄが形成されている。具体的には、不純物拡散領域３５上には電極３９ａ、不純物拡散領域３６上には電極３９ｂ、不純物拡散領域３７上には電極３９ｃ、不純物拡散領域３８上には電極３９ｄが形成されている。電極３９ｃ、３９ｄがパッド３１と接続され、電極３９ａ、３９ｂが基準電位に接続されている。なお、ＳＣＲ３２のブレークダウン電圧はＥＳＤ保護素子１０のブレークダウン電圧より高く設定されている。
上述した配線によってＥＳＤ保護素子１０とＳＣＲ３２を接続して、内部回路（図示せず）のＥＳＤサージを保護するＥＳＤ保護回路３０が構成されることとなる。
次に、図２を参照しつつ、パッド３１にＥＳＤサージが印加された場合の電流の流れについて説明する。
パッド３１にＥＳＤサージが印加されると、ブレークダウン電圧の最も低い部分であるＰＮ接合部分でブレークダウンが発生し、ドレイン電極１４からドレイン領域１２、ＬＤＤ領域２１及び不純物拡散領域２２を経由して、不純物拡散領域２２の近傍のＰウエル２４又はソース領域１３に向かってサージ電流が流れることとなる。
ＰＮ接合部分でブレークダウンが発生したときの電流抵抗は通常大きいことから、その後、ＭＯＳ構造２０のブレークダウン電圧まで電圧が上昇することとなる。ＭＯＳ構造２０がブレークダウンすることによって、ＭＯＳ構造２０のチャネル領域にそってサージ電流が流れることとなる。
更に、電圧が上昇して、大きなサージ電流が流れる場合には、ＳＣＲ３２がブレークダウンすることとなり、ＳＣＲ３２に大きなサージ電流が流れる。ＳＣＲ３２に大きなサージ電流が流れることによって、内部回路及びＥＳＤ保護素子１０の破壊を防止することができる。
上述した構造及びブレークダウンの発生から、不純物拡散領域２２の濃度のみを調整することによって、ＥＳＤ保護素子１０及びＥＳＤ保護回路３０としてのブレークダウン電圧を調整することができることとなる。具体的には、ブレークダウン電圧を下げる場合には不純物拡散領域２２の不純物濃度を上げ、ブレークダウン電圧を上げる場合には不純物拡散領域２２の不純物濃度を下げることによって、上述した調整が可能となる。
なお、本実施例においては、ＥＳＤ保護素子１０をＳＣＲ３２に接続して、大きなサージ電流を流すことを可能としているが、コストや設計的な観点からＳＣＲ３２と接続せずにＥＳＤ保護素子１０のみで内部回路のＥＳＤ保護を行なっても良い。
また、図１（ａ）、図２においては、ＭＯＳ構図２０上に絶縁層及び配線パターン等（いずれも図示せず）が形成されているものとする。
次に、図３及び図４を参照しつつ、本発明の実施例としてのＥＳＤ保護素子の製造方法の製造フローを詳細に説明する。
先ず、半導体基板１１を準備し（ステップＳ１、図４（ａ））、半導体基板１１上にＭＯＳ構造２０、素子分離領域２３、Ｐウエル２４及びウエル電極２５を形成する（ステップＳ２）。このとき、ステップＳ２においては、ＭＯＳ構造２０は、内部素子と同時（すなわち、同一プロセス）に形成される。ＭＯＳ構造２０の形成は、周知のウエル工程、素子分離工程、チャネル工程、ゲート形成工程、ＳＷ形成工程及びＳＤ形成工程によって行われる。また、このとき、ＭＯＳ構造２０のＬＤＤ領域２１と素子分離領域２３との間には、不純物拡散領域２２が形成される一定の領域が設けられている。なお、ステップＳ２を素子形成工程と称し、かかる素子形成工程後の断面図を図４（ｂ）に示す。
次に、ＬＤＤ領域２１の近傍に不純物をインプラさせる（ステップＳ３）。不純物をインプラさせることでＬＤＤ領域２１とＰＮ接合する不純物拡散領域２２が形成されることとなる。ステップＳ３の不純物のインプラ量によってブレークダウン電圧を調整することができることから、不純物拡散領域２２は、ブレークダウン電圧を調整する調整層としての役割がある。なお、ステップＳ３を調整層形成工程と称し、かかる調整層形成工程後の断面図を図４（ｃ）に示す。
その後、熱処理である活性化アニール処理を行う（ステップＳ４）。例えば、活性化アニール処理は、約８００度で３０分間行っても良い。活性化アニール処理後、半導体基板１１上に形成された半導体素子機能層上に絶縁層を形成する（ステップＳ５）。ステップＳ５を絶縁層形成工程と称する。絶縁層形成後、所定の位置に電極及び配線を形成して、所望の配線パターンを形成する（ステップＳ６）。
なお、素子形成工程においてドレイン領域が決定されていない場合は、ドレイン領域及びソース領域となるそれぞれ不純物がインプラされた領域とＰＮ接合するように、所定の位置に不純物をインプラしても良い。すなわち、不純物拡散領域が１つのＭＯＳ構造に対して２箇所存在しても良い。
以上のように、本実施例によるＥＳＤ保護素子及びその製造方法によれば、ドレイン領域１２の一部であるＬＤＤ領域２１とＭＯＳ構造２０を囲む素子分離領域２３との間にＬＤＤ領域２１とＰＮ接合を形成する不純物拡散領域２２を形成する故、ＬＳＩ製造工程の最終段階においても、内部素子の基本性能を変えることなく、内部素子と同一プロセスで形成されたＥＳＤ保護素子１０のブレークダウン電圧を調整することが可能となる。
第１の実施例における不純物拡散領域の形状以外を同様として、不純物拡散領域がドレイン領域の少なくとも一部を囲むように形成しても良い。かかる不純物拡散領域を含むＥＳＤ保護素子４０について図５を参照しつつ詳細に説明する。なお、第１の実施例と同様の部分については、同一符号を使用してその説明は省略する。
図５に示されているように、不純物活性領域４１の長辺方向の両端からドレイン電極１４の下方に位置するドレイン領域１２向かって伸長している。すなわち、不純物活性領域４１によってドレイン領域１２を３方向から囲むこととなる。
図５に示されているように、ドレイン領域１２の囲むように不純物拡散領域２２を形成することによって、第１の実施例よりもＰＮ接合部分のブレークダウン電圧を下げることができる。また、ＰＮ接合面が増加することによって、ブレークダウン電圧を容易に調整可能となる。
（ａ）は本発明の実施例としてのＥＳＤ保護素子の断面図であり、（ｂ）は本発明の実施例としてのＥＳＤ保護素子の上面図である。 本発明の実施例としてのＥＳＤ保護素子の配線の一例を示した断面図である 本発明の実施例としてのＥＳＤ保護素子の製造方法の製造フローを示したフロー図である。 本発明の実施例としてのＥＳＤ保護素子の各製造工程における断面図である。 本発明の第２の実施例としてのＥＳＤ保護素子の上面図である。 従来のＥＳＤ保護素子の断面図である。
符号の説明
１０ ＥＳＤ保護素子
１１ 半導体基板
１２ ドレイン領域
１３ ソース領域
１４ ゲート電極
１５ ソース電極
１７ ゲート電極
２０ ＭＯＳ構造
２２ 不純物活性領域
２３ 素子分離領域
２５ Ｐウエル
２６ ウエル電極

Claims (7)

  1. 半導体機能素子層内に形成されたＭＯＳ構造を含み、前記ＭＯＳ構造のドレイン領域をサージ吸収端とするＥＳＤ保護素子であって、
    前記ＭＯＳ構造を囲む素子分離領域と、
    前記ＭＯＳ構造のドレイン領域に接して前記ドレイン領域と前記素子分離領域との間に形成され、前記ドレイン領域とＰＮ接合を形成する接合形成領域と、を含み、
    前記ドレイン領域は、前記接合形成領域と接触する部分に、前記ドレイン領域よりも低濃度のドープドレイン領域を更に含むことを特徴とするＥＳＤ保護素子。
  2. 前記接合形成領域は、前記ドレイン領域の少なくとも一部を囲むことを特徴とする請求項１に記載のＥＳＤ保護素子。
  3. 前記接合形成領域の不純物濃度は、前記ＭＯＳ構造のチャネル領域の不純物濃度より高いことを特徴とする請求項１又は２に記載のＥＳＤ保護素子。
  4. 前記接合形成領域のブレークダウン電圧が、前記ＭＯＳ構造のブレークダウン電圧より低いことを特徴とする請求項１乃至３のいずれか１に記載のＥＳＤ保護素子。
  5. 半導体基板上に素子分離領域によって囲まれたＭＯＳ構造を含む半導体機能素子層を形成する素子形成工程と、
    前記ＭＯＳトランジスタのドレイン領域と前記素子分離領域との間に、前記ドレイン領域に接して前記ドレイン領域とＰＮ接合を形成する接合形成領域を形成する調整層形成工程と、
    当該調整層形成後の半導体機能素子層上に絶縁層を形成する絶縁層形成工程と、を有し、
    前記ドレイン領域は、前記接合形成領域と接触する部分に、前記ドレイン領域よりも低濃度のドープドレイン領域を更に含むことを特徴とするＥＳＤ保護素子の製造方法。
  6. 前記調整層形成工程においては、前記ドレイン領域の少なくとも一部を囲むように前記接合形成領域を形成することを特徴とする請求項５に記載のＥＳＤ保護素子の製造方法。
  7. 前記調整層形成工程においては、前記接合形成領域の不純物濃度を前記ＭＯＳ構造のチャネル領域の不純物濃度より高く調整することを特徴とする請求項５又は６に記載のＥＳＤ保護素子の製造方法。




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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102082144B (zh) * 2010-11-04 2013-03-20 中国科学院上海微系统与信息技术研究所 一种soi电路中的esd保护结构及制作方法
JP5990986B2 (ja) 2012-04-10 2016-09-14 三菱電機株式会社 保護ダイオード
US10483258B2 (en) * 2017-02-25 2019-11-19 Indian Institute Of Science Semiconductor devices and methods to enhance electrostatic discharge (ESD) robustness, latch-up, and hot carrier immunity

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5211880A (en) * 1975-07-18 1977-01-29 Toshiba Corp Semiconductor integrated circuit device
JP3016251B2 (ja) * 1989-08-15 2000-03-06 富士通株式会社 半導体装置
JPH05235283A (ja) 1992-02-25 1993-09-10 Matsushita Electron Corp Ｍｏｓ型入力保護回路装置
JPH11233641A (ja) * 1998-02-10 1999-08-27 Seiko Epson Corp 半導体装置及び半導体装置の製造方法
JP4076261B2 (ja) * 1998-03-06 2008-04-16 セイコーＮｐｃ株式会社 半導体装置
JP3422313B2 (ja) 2000-06-08 2003-06-30 セイコーエプソン株式会社 静電気保護回路が内蔵された半導体装置
TW502459B (en) * 2001-01-03 2002-09-11 Taiwan Semiconductor Mfg Diode structure with high electrostatic discharge protection and electrostatic discharge protection circuit design of the diode
JP4127007B2 (ja) * 2002-09-30 2008-07-30 ミツミ電機株式会社 半導体装置
US7217984B2 (en) * 2005-06-17 2007-05-15 Taiwan Semiconductor Manufacturing Co., Ltd. Divided drain implant for improved CMOS ESD performance

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