TWI418011B - 電晶體式保護裝置及半導體積體電路 - Google Patents

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Description

電晶體式保護裝置及半導體積體電路
本發明係關於一種電晶體式保護裝置，其可在處於預定或較高位準下之雜訊經疊加於連接之電路的佈線上時被接通且移除雜訊。另外，本發明係關於一種半導體積體電路，在該半導體積體電路中，該電晶體式保護裝置與一待保護之電路整合於同一基板上。
通常，半導體積體電路包括一用於靜電放電(ESD)之保護電路用於保護內部電路免受自外部端子進入的靜電之影響。
保護電路在靜電傾向於疊加的導線之間(如同在內部電路之電力供應線與GND線之間)連接一ESD保護裝置。
作為ESD保護裝置，通常使用一使用形成內部電路之MOSFET的GGMOS(閘極接地MOSFET)或閘流體。
使用GGMOS的保護裝置之一實例揭示於JP-A-2002-9281中。另外，使用閘流體的保護裝置之一實例揭示於M. P. J. Mergens等人之「Diode-Triggered SCR(DTSCR) for RF-ESD Protection of BICMOS SiGe HBTs and CMOS Ultra-Thin Gate Oxides」(IEDM' 03 Tech. Digest，第21.3.1-21.3.4頁，2003年)中。
使用閘流體作為保護裝置之一優點在於導通電阻低。因此，閘流體適合於保護小的低耐壓微型MOSFET。另外，閘流體適合於使大的電流流動，因為其可保證大的電流路徑截面積。
然而，閘流體具有一具有高觸發電壓之缺點。若觸發電壓高，則內部電路在接通閘流體前遭破壞。
為此之故，已針對減小觸發電壓進行各種提議。
舉例而言，M. P. J. Mergens等人揭示使用PN接面之正向電流的技術之一實例。若應用該技術，則觸發電壓及保持電壓(hold voltage)可受二極體之數目的控制，且保護裝置之設計係容易的。
然而，在M. P. J. Mergens等人所揭示之技術中，二極體經恆定地正向偏壓，且統計漏電流大。漏電流對裝置溫度敏感，且隨著裝置溫度之上升而快速增加。
另外，在M. P. J. Mergens等人所揭示之技術中，若減少二極體之數目以獲得低觸發電壓，則增加了漏電流。因此，將該技術用於對功率消耗具有嚴格限制的應用可能係不可能的。
另一方面，使用GGMOS之保護電路經形成具有在供電電壓線與GND線之間的處於積體電路(IC)內的狹長之佈線，靜電雜訊傾向於在該佈線處疊加，如JP-A-2002-9281之圖1中所示。此處，與內部電路之反相器具有相同類型之PMOS電晶體及NMOS電晶體中之每一者具有GGMOS組態且串聯連接於VDD線與GND線之間。
在JP-A-2002-9281之圖3及圖14中，展示GGMOSFET之截面結構圖。
根據JP-A-2002-9281之描述，存在在閘極長度方向上自閘電極引出至側壁隔片之外部的低密度半導體區域。在JP-A-2002-9281中，符號「(7b、8b)」指示低密度半導體區域。低密度半導體區域經形成為非矽化物區域。
根據JP-A-2002-9281之描述，若低密度半導體區域為非矽化的，則獲得比在高密度半導體區域為非矽化之情況下的擴散電阻高的擴散電阻。當載流子路徑受到高擴散電阻保證時，產生自LDD端(低密度半導體區域端)至源極側之電流路徑S1。接著，允許在電流路徑S1中之流外的電流在自處於高雜質密度下之汲極區域開始至源極側的新電流路徑S2中流動。藉此，電流得以分散，且對GGMOS之靜電擊穿之抗性得以改良。
在上述JP-A-2002-9281中揭示之MOS電晶體式保護裝置中，當裝置自身引起接面擊穿時，充當電阻層之N型雜質區域(電阻性擊穿區域)與圖案上之閘電極重疊。因此，存在對汲極耐壓之許多限制，且難以實現較高耐壓。
更具體言之，在JP-A-2002-9281之結構中，汲極耐壓受到源極與汲極之間的衝穿耐壓、汲極與井之間的接面耐壓及閘極與汲極之間的絕緣膜耐壓中之所有者之限制。因此，非常難以針對待受MOS電晶體式保護裝置保護的內部電路之耐壓設定具有適當振幅之汲極耐壓。
在JP-A-2002-9281中所揭示之保護裝置中，電阻性擊穿區域由兩個低密度雜質區域及其間之一高密度雜質區域作為整體而形成。然而，高密度雜質區域經矽化，且該部分中之電阻值在一定程度上變化。另外，高密度雜質區域上之包括汲極區域的部分經矽化，且矽化係在擊穿點附近。由於熱產生位置在矽化物層附近，因此發生該部分之破壞及矽化物之電阻值之改變或其類似者之缺陷可為高度可能的。
另外，當交替地形成四個高密度雜質區域及低密度雜質區域(如在JP-A-2002-9281中)時，面積代價(area penalty)大。
因此，需要提供一種電晶體式保護裝置，可針對待受保護之電路最佳地、自由地設定其接通電壓，且對保護裝置之接通電壓(保護電壓)之判定具有較少限制。
另外，需要提供一種藉由將此電晶體式保護裝置與待受保護之電路整合而形成的半導體積體電路。
根據本發明之一實施例的電晶體式保護裝置具有：一半導體基板；形成於該半導體基板中之具有一第一導電類型之一井；及一源極區域；一閘電極；複數個汲極區域；及一相對於該井形成之電阻性連接部分。
該源極區域具有一形成於該井中之第二導電類型。
該閘電極經由在該源極區域之一側處的一閘極絕緣膜形成於該井上。
該複數個汲極區域具有一第二導電類型。該複數個各別汲極區域彼此隔開，且分別與緊接在該閘極絕緣膜下方之一井部分分開一預定距離。
該電阻性連接部分以一預定電阻連接於該複數個汲極區域之間。
在本發明之實施例中，較佳地，該電阻性連接部分為一具有已決定之一冶金接面形式及一雜質濃度分布之第二導電類型半導體區域，使得當接面擊穿發生於該複數個汲極區域中之一者中時仍可存在在施加汲極偏壓時未耗盡之區域。該電阻性連接部分為第二導電類型半導體區域之此情況被稱作「一較佳實施例」。
或者，較佳地，該電阻性連接部分包括經由一接觸部分連接至該複數個各別汲極區域之至少一薄膜電阻。該電阻性連接部分包括該薄膜電阻之此情況被稱作「另一較佳實施例」。
根據該組態，參照源極區域之電位將一預定汲極偏壓施加至(例如)該複數個汲極區域中之一者(可使井處於相同電位)。隨著使該汲極偏壓變大，該耗盡層在兩個深度方向上自該複數個汲極區域中之每一者與井之間的該冶金接面位置延伸。
同時，在一較佳實施例中，該耗盡層亦在兩個深度方向上自作為該電阻性連接部分之該第二導電類型半導體區域與該井之間的該冶金接面位置延伸。接著，在該複數個汲極區域中之一者中在某一汲極偏壓下發生接面擊穿。
當接面擊穿一旦發生時，電流自該接面擊穿發生之該汲極區域流至該源極區域。藉此，井電位上升，且對井與源極區域之間的PN接面加正向偏壓。此後，接通具有分別作為射極、基極、集極之源極區域、井及複數個汲極區域或電阻性擊穿區域之寄生雙極電晶體。
當接通該寄生雙極電晶體時，射極與集極之間的阻抗快速變得較低，且電流在減小的阻抗下於井表面側流動。
在一較佳實施例中，決定該冶金接面形式與該雜質濃度分布使得當該接面擊穿首次發生時，未耗盡之區域仍可存在於作為該電阻性連接部分之該第二導電類型半導體區域中。因此，此後，在汲極偏壓變得較大之過程中，該電阻性擊穿區域以與先前相同的方式充當一電阻層。
另一方面，在該另一較佳實施例中提供一薄膜電阻，且該區域是否充當一電阻層與汲極偏壓之量值無關。亦即，在該另一較佳實施例中，該薄膜電阻恆定地充當一電阻層。
在任一實施例中，可保證當下一次接面擊穿發生時之載流子路徑。
因此，在一較佳實施例中，接面擊穿可發生之點分散於自該複數個汲極區域至連接於其間的該電阻性連接部分之該第二導電類型半導體區域之廣泛範圍中。
另一方面，在該另一較佳實施例中，接面擊穿可發生之點分散於複數個汲極區域中。
此處，將第一接面擊穿(此處，將突崩擊穿作為接面擊穿之一實例)發生之汲極區域方便地稱作「第一擊穿區域」。
當在第一擊穿區域中發生突崩擊穿時，在寄生雙極操作中注入之射極電流經收集至較靠近射極(源極區域)之汲極區域。當由於雙極操作而突返裝置特性時，汲極電壓(集極電壓)變得較低。因此，突崩擊穿在第一擊穿區域(集極區域)中變得較弱。實情為，自源極區域注入之電子在與第一擊穿區域不同的另一汲極區域(下文中稱作「第二擊穿區域」)中加速，且引起突崩擊穿。因此，突崩擊穿在第二擊穿區域中變得較強。
由於電位係參照源極區域而判定，因此對以上兩步突崩擊穿有影響之電流流過充當鎮定電阻之電阻性連接部分。因此，第二擊穿區域之電位升高自電流及電阻值計算的電壓降之量。因此，接面擊穿變得較易於在電位升高之第二擊穿區域中再次發生。結果，接面擊穿發生於第一汲極區域及第二汲極區域兩者中。
在具有三個或三個以上汲極區域之情況下，突崩擊穿較強之汲極區域按連鎖反應一個接一個地改變。
作為接面擊穿點之分散的結果，溫度歸因於電流而上升之點分散於廣泛範圍中。
在實施例中，視複數個汲極區域之接面形式及雜質濃度分布而定，判定對於雜訊移除有效之大電流開始在保護裝置中流動(由於雙極操作)時之接通電壓。尤其，在一較佳實施例中，另外，亦視作為電阻性連接部分之第二導電類型半導體之接面形式及雜質濃度分布而定來判定接通電壓。因此，可在對接通電壓儘可能減少之限制下實現更為通用且易於使用之保護裝置。
在該實施例中，各別汲極區域之源極側端處於與緊接在閘電極下之井部分隔開的預定距離處。因此，當在保證閘極與汲極之間的耐壓之同時判定接通電壓時，不存在歸因於耐壓之限制，且可藉由僅考慮彼等因素來自由地設計接通電壓。
該實施例亦適用於雙極電晶體式保護裝置及積體電路。
根據本發明之實施例，提供一種電晶體式保護裝置，可針對待受保護之電路最佳地、自由地設定其接通電壓，且對保護裝置之接通電壓(保護電壓)之判定具有較少限制。
另外，根據本發明之實施例，提供一種藉由將此電晶體式保護裝置與待受保護之電路整合而形成的半導體積體電路。
將參看諸圖來作為實例描述本發明之實施例。
如下，將按以下次序進行解釋。
1.第一實施例(MOS型：具有一電場鬆弛區域(electric field relaxation region)之汲極結構，包括製造方法及與比較實例之比較)
2.第二實施例(MOS型：自第一實施例之汲極結構略去電場鬆弛區域)
3.第三實施例(雙極型：自第一實施例之結構略去閘電極)
4.第四實施例(MOS型：將在源極側之低密度區域添加至第一實施例之結構)
5.第五實施例(MOS型：電阻性連接部分由一佈線層形成)
6.修改實例
<1.第一實施例> [保護電路之應用實例]
圖1A及圖1B展示使用與第一至第五實施例有關之保護裝置的保護電路之一應用實例。
圖1A及圖1B中說明之保護電路(由虛線圍繞之部分)為用於保護內部電路之電路且在此實例中包括一NMOS電晶體。形成保護電路之電晶體可為PMOS電晶體。注意，由於NMOS電晶體之電流驅動效能，其可理想地用於保護電路之保護裝置。
此MOS電晶體式保護裝置由符號「TRm」註明。
保護裝置可為在含有內部電路之積體電路(IC)外部的離散組件，然而，此處，保護電路及內部電路經整合於一共同半導體基板上。因此，圖1A及圖1B中展示之組態對應於本發明之一實施例的「半導體積體電路」。另外，MOS電晶體式保護裝置TRm對應於本發明之一實施例的「電晶體式保護裝置」。
MOS電晶體式保護裝置TRm具有一連接至供電電壓VDD之供應線之汲極及一連接至GND線之源極。MOS電晶體式保護裝置TRm之閘極連接至GND線。因此，處於連接組態中的MOS電晶體被稱作GG(閘極接地)MOS電晶體。
內部電路連接於供電電壓VDD之供應線與GND線之間。因此，內部電路由供電電壓VDD驅動。
在圖1A及圖1B中，來自由符號「I/O」註明的輸入/輸出電路或輸入/輸出端子(未圖示)之信號之輸入線或輸出線(下文中統稱為信號線)連接至內部電路。
歸因於靜電或其類似者之雜訊可能疊加於信號線上。因此，具有處於信號線側處之陽極的保護二極體D1連接於信號線與供電電壓VDD之間。另外，具有處於GND線側之陽極的保護二極體D2連接於信號線與GND線之間。
注意，可代替保護二極體D1、D2而添加本發明應用至的GGMOS電晶體。
圖1A為當正電荷突波進入電力供應端子時保護電路之操作解釋圖。
當正電荷突波自電力供應端子或其類似者(未圖示)進入供電電壓VDD之供應線時，歸因於該突波，供電電壓VDD之供應線之電位上升。在供電電壓VDD之供應線之電位達到內部電路之擊穿電壓前，MOS電晶體式保護裝置TRm被接通且轉至導電狀態。因此，突波經由MOS電晶體式保護裝置TRm逸散至GND線。
圖1B為當正電荷突波進入I/O端子時保護電路之操作解釋圖。
當正電荷突波進入I/O端子時，保護二極體D1經正向偏壓並接通，且允許該突波流至供電電壓VDD之供應線內。接著，供電電壓VDD之供應線達到一預定電位，MOS電晶體式保護裝置TRm被接通且轉至導電狀態。因此，突波經由該MOS電晶體式保護裝置TRm逸散至GND線。為了保護內部電路，有必要在電位超出內部電路之輸入/輸出之耐壓前接通保護二極體D1。另外，有必要在電位超出內部電路之電晶體之(汲極)耐壓前接通MOS電晶體式保護裝置TRm。
藉此，內部電路避免歸因於高電壓之破壞。
如上所述，MOS電晶體式保護裝置TRm有必要滿足下列要求：
(1)具有對靜電擊穿之抗性而不受到由突波產生之高電壓或大電流的破壞；
(2)在比內部電路之操作電壓高且比內部電路之擊穿電壓小的電壓下接通；
(3)在接通後具有足夠低的阻抗；及
(4)當未接通時具有足夠高的阻抗。
[裝置結構]
圖2為與第一實施例有關的MOS電晶體式保護裝置之一截面結構圖。
MOS電晶體式保護裝置TRm形成於半導體基板1上。半導體基板1為具有以高密度摻雜之雜質的P型矽(晶面定向100)基板。具有經摻雜以獲得各別部分之所要的臨限電壓及耐壓之雜質的P型井(下文中稱作「P井」)2形成於半導體基板1內之表面側上。
在P井2之表面上，形成藉由熱氧化半導體基板1之表面獲得的SiO2 之閘極絕緣膜3。
在閘極絕緣膜3上，形成具有經摻雜之N型或P型雜質的多晶矽之閘電極4。
雖然未具體展示平面圖，但閘電極4具有狹長的指狀物部分。在指狀物部分之寬度方向上之一側為源極，且另一側為汲極。
更具體言之，藉由在閘電極4(嚴格而言，指狀物部分)之一側處的P井2部分中以高密度摻雜N型雜質而形成源極區域5。藉由在閘電極4(指狀物部分)之另一側處的P井2部分中以高密度摻雜N型雜質(如同源極區域5之情況)而彼此分開地形成第一汲極區域6與第二汲極區域8。
此處，由於雜質之側向擴散，源極區域5之邊緣到達閘電極4之邊緣下方。閘電極4與源極區域5在平面圖案上部分重疊。
另一方面，第一汲極區域6與第二汲極區域8分別在與閘電極4隔開預定距離處形成。因此，第一汲極區域6及第二汲極區域8不與閘電極4在平面圖案上重疊。
更具體言之，電場鬆弛區域7、第二汲極區域8及電阻性連接區域9形成於閘電極4與第一汲極區域6之間。
電場鬆弛區域7為N型雜質區域，其在平面圖案上與閘電極4部分重疊，如同源極區域5之情況。電場鬆弛區域7具有比第一汲極區域6及第二汲極區域8之摻雜雜質密度實質上低的摻雜雜質密度，且係為了鬆弛側向電場之目的而形成(如所謂的LDD區域、延伸部或其類似者)。較佳地，在如稍後將描述之操作中在深度方向上之整個區域中耗盡電場鬆弛區域7。因此，在此情況下，電場鬆弛區域7中不發生接面擊穿。換言之，決定電場鬆弛區域7在源極與汲極之分開方向上的長度及電場鬆弛區域7之雜質密度以使得接面擊穿可能不發生於閘極端附近。
第二汲極區域8形成於第一汲極區域6與電場鬆弛區域7之間。電阻性連接區域9形成於第一汲極區域6與第二汲極區域8之間。
決定電阻性連接區域9之雜質濃度分布(impurity concentration distribution)(雜質濃度分布(impurity concentration profile))使得夾止電壓可比汲極擊穿電壓高。
此處，「電阻性連接區域9之夾止電壓」係指當改變汲極偏壓，且耗盡層在深度方向上擴展且電中性區域在電阻性連接區域9中消失(被斷開)時施加至第一汲極區域6之電壓。「電中性區域之消失(斷開)」在此處意謂在第二汲極區域8之一或複數個點中的消失之首次發生。
另外，在此實例中，「汲極擊穿電壓」係指當接面擊穿首次發生於第一汲極區域6或第二汲極區域8中時的汲極偏壓電壓。
此要求等效於「當第一汲極區域6或第二汲極區域8中之接面擊穿時在汲極偏壓(例如，汲極電壓)之施加時未耗盡之(電中性)區域仍存在於電阻性連接區域9中」。
當電中性區域仍存在時，電阻性連接區域9充當具有適當薄層電阻之電阻層。
判定包括電阻性連接區域9在源極與汲極之分開方向上的長度、深度等之冶金接面形式及雜質濃度分布以使得電阻性連接區域9可在具有剩餘電中性區域之情況下具有預定電阻值。
此處，當接面擊穿按第一汲極區域6及第二汲極區域8之次序發生時，可如下界定「預定電阻值」之上限。
隨著汲極施加電壓升高，接面擊穿發生於第一汲極區域6中，且當第一汲極區域6之電位上升飽和時，電中性區域保持處於電阻性連接區域9中，且預定電阻值得以保持。若預定電阻值過高，則進一步升高汲極施加電壓，且電中性區域可在下一次接面擊穿於飽和但稍微較高之電位下發生之前消失。若如此，則切斷有效電流路徑，且此後無接面擊穿發生於第二汲極區域8中。為了防止該情形，根據電阻性連接區域9之冶金接面形式及雜質濃度分布判定預定電阻值之上限。
當接面擊穿按第二汲極區域8及第一汲極區域6之次序發生時，如下指定「預定電阻值」之下限。
當如上所述接面擊穿首次發生於第一汲極區域6中時，若升高汲極施加電壓，則第一汲極區域6之電位升高很少且飽和。另一方面，當接面擊穿首次發生於第二汲極區域8中時，歸因於在電阻性連接區域9之整個長度上的緊隨其後之汲極電流及電阻值，引起在電阻性連接區域9中之電壓降。當將正雜訊施加至汲極側時，各別雜質區域之電位係指在源極側之電位。因此，當接面擊穿首次發生於電阻性連接區域9中時，參照在源極側處之電位，升高第一汲極區域6之電位。此處，若電阻性連接區域9之「預定電阻值」過小，則電壓降之量過小，且第一汲極區域6之電位未升高至接面擊穿發生於第一汲極區域6之一部分中時之電位。
亦即，「預定電阻值」之下限有必要等於或大於足以在擊穿首次發生於第二汲極區域8中之後引起在第一汲極區域6中之下一次擊穿的電阻值。
注意，電阻性連接區域9之電阻值由電阻性連接區域9之薄層電阻與長度之乘積判定。此等結構參數為視彼此而定之設計因素，且電阻性連接區域9之電阻值之最佳值並非唯一地判定。
此外，使電阻性連接區域9之接面深度比第一汲極區域6及第二汲極區域8之接面深度淺。藉此，分別在電阻性連接區域9與第一汲極區域6之間的邊界附近及在電阻性連接區域9與第二汲極區域8之間的邊界附近產生冶金接面表面之水平差(level difference)。因此，分別在第二汲極區域8之源極側端之基板深度側及第一汲極區域6之源極側端之基板深度側處形成隅角彎曲部。下文，隅角彎曲部被稱作「凸面部分」。
在P井2中，形成其中以高密度摻雜P型雜質之井接觸區域10。
在半導體基板1之表面(包括P井2表面)上，形成用於半導體基板1與上部佈線(未圖示)之間的電絕緣之層間絕緣膜11。
在源極區域5、第一汲極區域6及井接觸區域10上，形成源電極12、汲電極13及井電極14以經由穿透層間膜11之連接孔引起各別N型雜質區域(擴散層)之間的歐姆接觸。
[藉由ESD操作之突波移除]
將使用圖3描述當突波進入圖2中之結構時的各別部分之動作。此處，將藉由將接面擊穿按第一汲極區域6及第二汲極區域8之次序發生的情況作為一實例來解釋該操作。
考慮可將突波電流看作等效於當隨時間推移以斜坡函數方式單調增加之電流源連接至電晶體之汲極時的突波電流之情況。藉由被看作等效於電流源之連接的突波之施加(實質上為汲極偏壓之施加)，電流流至在斷開狀態下的MOS電晶體式保護裝置TRm之汲電極13中。當汲極電流增加時，汲極電位逐漸上升。
隨著汲極電位之上升，首先，電場鬆弛區域7由來自P井2的耗盡層耗盡。藉此，使閘極端上之電場鬆弛且避免了在閘極端處之接面擊穿。
當汲極電壓進一步增加時，電阻性連接區域9在一定程度上耗盡。由於決定雜質密度等以使得電阻性連接區域9之夾止電壓可比汲極擊穿電壓高，因此電中性區域9i保持處於電阻性連接區域9中。在圖3中，在第二汲極區域8之基板深度側處的耗盡層由符號「9v」表示。
注意，第一汲極區域6及第二汲極區域8之耗盡在程度上比電場鬆弛區域7及電阻性連接區域9中之耗盡小。因此，在圖3中未提及或展示第一汲極區域6及第二汲極區域8之耗盡。
在此操作實例中，將解釋決定雜質分布以使得可使電場集中於第一汲極區域6之隅角彎曲部(凸面部分6A)上且可於此處發生第一突崩擊穿(接面擊穿)之情況。
由突崩擊穿產生之電洞流(hole current)沿著路徑P1在井中流動，且自井電極14出來。同時，電洞流在P井2中之電阻組件中流動，且井電位升高。
因升高的井電位而對源極區域5與P井2之間的PN接面加正向偏壓。因此，電子自源極區域5注入至P井2內，開始雙極操作，汲極電壓減小，且觀測到突返。由於汲極電壓變得較低，因此凸面部分6A中歸因於突崩擊穿之衝擊離子化變得相對較弱。
另一方面，注入之電子流沿著作為自源極區域5至第一汲極區域6之最短路徑的路徑P2流動，通過第二汲極區域8、電阻性連接區域9及第一汲極區域6，且自汲電極13出來。藉此，在電阻性連接區域9內產生電位梯度。同時，通過路徑P2之電子因凸面部分8A之高電場而加速且引起衝擊離子化，且凸面部分8A中之突崩擊穿變得相對較強。在凸面部分8A中產生之電洞流主要經由路徑P3流至源極區域5中，且該流之部分通過路徑P3a，且自井電極14出來。
當突波電流進一步增加時，由於在電阻性連接區域9中產生之電壓降(歸因於電流通過路徑P2)，第一汲極區域6之電位再次上升。結果，在電場集中於的第一汲極區域6之凸面部分6A中達到突崩擊穿之臨界電場，且接面擊穿(突崩擊穿)在凸面部分6A中再次變得較強。
由已在凸面部分6A中再次較強之接面擊穿產生之電洞流在處於高電位下的電阻性連接區域9周圍向下流動至處於低電位下的P井2，通過路徑P1a且主要自源電極12出來。結果，在P井2之深區域中產生沿著路徑P1a之電位梯度。將自源極區域5注入之電子流納入電位中，且形成沿著路徑P4之電子流。
在一系列過程中，第一熱產生集中於凸面部分6A附近，在凸面部分6A處，第一接面擊穿發生且電流及電場集中。接著，路徑P2中之電子流增加，且熱產生之中心移至凸面部分8A。
然而，在破壞發生於凸面部分8A中之前，突崩擊穿在作為與凸面部分8A隔開的第一汲極區域6之一部分的凸面部分6A中再次變得較強。結果，高電流範圍中之熱產生區域分散至三個區域中：凸面部分8A、凸面部分6A及電中性區域9i。
另外，由於自第二汲極區域8展布之電位梯度，通過路徑P4且流至第一汲極區域6內之電子流在第一汲極區域6之底表面上寬廣地流動，且電流密度之集中得以鬆弛。
結果，ESD突波之功率消耗分散於自第二汲極區域8至第一汲極區域6之底表面的廣泛範圍中，局部熱產生得以鬆弛，且避免了至較高突波電流的裝置之ESD破壞。
當決定雜質密度以使得第一接面擊穿可發生於凸面部分8A中時，由突崩擊穿產生之電洞流沿著路徑P3a在井中流動，且自井電極14出來。同時，電流洞在P井2中之電阻組件中流動，且井電位上升。
接著，以與開始於句子「因升高的井電位而對源極區域5與P井2之間的PN接面加正向偏壓」之以上描述相同的方式執行操作。
[製造方法]
接下來，將參看圖4A至圖7及圖2解釋製造MOS電晶體式保護裝置TRm之方法。
在圖4A中之步驟1處，為了在高密度P型矽之半導體基板1上形成P井2，磊晶成長低密度P型矽層。舉例而言，半導體基板1之雜質密度等於或大於1E19[cm-3 ]，且舉例而言，磊晶成長層1E之雜質密度等於或小於1E15[cm-3 ]。
隨後，熱氧化半導體基板1之表面，且形成用作用於離子植入之通膜(through film)的犧牲氧化膜21。
接著，經由犧牲氧化膜21將硼(B)離子植入至半導體基板1中，對其執行活化退火，且形成P型半導體之P井2。決定硼離子之劑量及植入能量以使得可獲得形成於同一基板上的MOSFET之所要的汲極耐壓、P井2之薄層電阻及臨限電壓。
接下來，在圖4B中之步驟2處，藉由使用氟溶液蝕刻來移除犧牲氧化膜21，且接著，再次熱氧化半導體基板1之表面且形成閘極絕緣膜3。決定作為閘極絕緣膜3的氧化矽膜之厚度以使得可在形成於同一基板上之MOSFET中獲得所要的閘極耐壓及臨限電壓。
隨後，使用熱CVD將多晶矽層(未圖示)沈積於閘極絕緣膜3上，且以高密度將磷(P)離子離子植入至多晶矽層中。
隨後，將抗蝕劑(未圖示)塗覆至半導體基板之整個表面，且接著，對其執行光微影，且將閘極圖案轉印至抗蝕劑。接著，將抗蝕劑圖案用作遮罩來執行反應性離子蝕刻，且移除多晶矽層之不必要的部分。接著，藉由灰化移除抗蝕劑，且獲得閘電極4。
接著，在圖5A中之步驟3處，藉由抗蝕劑PR1覆蓋半導體基板1，對其執行光微影，且開放自閘電極4至待為第一汲極區域6(見圖2)之區域的部分。隨後，將用於形成電場鬆弛區域7之磷(P)離子植入至半導體基板1之表面中。可根據作為通膜的閘極絕緣膜3之厚度及所要的汲極耐壓來判定磷(P)之劑量及植入能量。接著，藉由灰化或其類似者來移除抗蝕劑PR1。
接著，在圖5B中之步驟4處，藉由抗蝕劑PR2覆蓋半導體基板1，對其執行光微影，且開放自第二汲極區域8至待為第一汲極區域6(見圖2)之區域的部分。隨後，將用於形成電阻性連接區域9之磷(P)離子植入至半導體基板1之表面中。決定磷(P)之劑量及植入能量以使得電阻性連接區域9之夾止電壓可比汲極耐壓高。接著，藉由灰化或其類似者來移除抗蝕劑PR2。
接著，在圖6A中之步驟5處，藉由抗蝕劑PR3覆蓋半導體基板1，對其執行光微影，且開放源極區域5、第一汲極區域6及第二汲極區域8之區域。隨後，依次將砷(As)離子及磷(P)離子植入至半導體基板1之表面中。決定各別離子之劑量及植入能量使得可獲得足以在源電極與汲電極(其將稍後形成)之間形成歐姆接觸之表面密度及比在電阻性連接區域9中深之接面深度。接著，移除抗蝕劑PR3。
接下來，在圖6B中之步驟6處，藉由抗蝕劑PR4覆蓋半導體基板1，對其執行光微影，且開放用於形成井接觸區域10之區域。隨後，將硼(B)離子或氟化硼(BF2 )離子植入至半導體基板1之表面中。決定劑量及植入能量以使得可獲得足以在井電極(其將稍後形成)與其自身之間形成歐姆接觸之表面密度。接著，移除抗蝕劑PR4。
接著，在圖7中之步驟7處，對基板執行熱處理，且活化雜質原子連同在上述步驟處植入之離子。
隨後，藉由電漿CVD將SiO2 厚地沈積於基板表面上，使用CMP平坦化該表面，且藉此獲得層間絕緣膜11。
隨後，在基板之整個表面上形成抗蝕膜(未圖示)，對其執行光微影，且將待在源極區域5、第一汲極區域6及井接觸區域10上提供的連接孔之圖案轉印至抗蝕膜。接著，執行反應性離子蝕刻，且形成至各別部分之連接孔。
接下來，在步驟8處，藉由濺鍍及CVD將諸如鎢之金屬嵌入於連接孔中，且進一步在其上形成鋁佈線層。藉此，如圖2中所示，獲得源電極12、汲電極13及井電極14。
按上述方式，獲得與第一實施例有關之MOS電晶體式保護裝置TRm。
此處，解釋了可被用作N通道GGMOS之MOS電晶體式保護裝置TRm之製造方法。
然而，可藉由提供與以上解釋中之導電類型相反的在各別步驟處摻雜的雜質之導電類型而按相同程序製造P通道保護裝置。
另外，起始基板不必為高密度P型基板，而可為高電阻P型基板或N型基板。
注意，在第一實施例及其他實施例中，半導體基板1不限於由矽或其類似者之半導體材料製成之基板。舉例而言，在本發明之實施例中，將由半導體或不同於半導體之材料製成之基板被用作支撐基板且在基板上形成半導體層之情況定義為屬於「半導體基板」之類別。因此，用於形成薄膜電晶體之基板、具有與基板絕緣地分開之SOI層之SOI基板或其類似者可被用作半導體基板。
接下來，在第一實施例中，將解釋將第二汲極區域8與閘電極4分開預定距離之優點及與「電阻性連接區域9」有關之優點。
舉例而言，如在JP-A-2002-9281中，在當區域自身引起接面擊穿時充當電阻層之N型雜質區域與閘電極4在圖案上重疊之情況下，存在對汲極耐壓之許多限制，且難以實現較高耐電壓性。亦即，在JP-A-2002-9281之結構中，汲極耐壓受到以下所有者之限制：源極與汲極之間的衝穿電壓、汲極與井之間的接面耐壓，及閘極與汲極之間的絕緣膜耐壓。因此，非常難以藉由MOS電晶體式保護裝置針對內部電路(圖1A及圖1B)之耐壓設定具有適當振幅之汲極耐壓。
另一方面，根據第一實施例，第二汲極區域8與緊接在閘電極4下之井區域部分隔開，且汲極與其自身之間的耐壓之設定之自由度高。因此，即使在內部電路具有高耐壓之情況下，亦可將ESD保護耐壓設定為高於其。
另外，由於不存在矽化物層，因此存在較少變化因素，使得歸因於在矽化物形成時之加熱，雜質濃度變得較低。尤其，電阻性連接區域9在第一汲極區域6或第二汲極區域8首次擊穿後針對第一汲極區域6、第二汲極區域8及P井2之雜質濃度分布具有預定電阻值之最佳範圍。因此，有必要在電阻性連接區域9之形成後藉由在矽化加熱或其類似者之過程中吸出雜質或在電阻性連接區域9及其他鄰近汲極區域中加熱自身來儘可能地避免雜質濃度分布之大的改變。
在JP-A-2002-9281中，汲極區域由兩個低密度雜質區域及其間之一高密度雜質區域作為整體而形成。然而，高密度雜質區域經矽化，且該部分中之電阻值在一定程度上變化。另外，高密度雜質區域上之包括汲極區域的部分經矽化，且矽化物係在擊穿點附近。由於熱產生位置在矽化物層附近，因此發生該部分之破壞及矽化物之電阻值之改變或其類似者之缺陷可為高度可能的。
在第一實施例之MOS電晶體式保護裝置TRm中，不形成引起缺陷之矽化物層。
接下來，將描述優於典型DE-MOSFET之優點。首先，將詳細解釋DE-MOSFET，且將藉由模擬而使由與該實施例有關之電晶體結構與其自身之間的差異提供之優點清晰。
[比較實例1(DE-MOSFET)]
圖8為包括一用於改良汲極耐壓之電場鬆弛區域之汲極延伸MOS電晶體(DE-MOSFET)之截面結構圖。
在圖8中展示之結構中，P井102形成於半導體基板101上。在半導體基板101(嚴格而言，P井102)之表面上，藉由熱氧化或其類似者形成閘極絕緣膜103。P井102具有已決定用於獲得如圖2中之P井2之井的預定臨限電壓及薄層電阻的雜質分布。
閘電極104形成於閘極絕緣膜103上。在形成閘電極104之指狀物部分之寬度方向上的一側為源極側，且另一側為汲極側。
源極區域105形成於P井102中以部分地與閘電極104之一端重疊。另外，汲極區域106與閘電極104之另一端隔開地形成於P井102中。在源極區域105及汲極區域106中以高密度摻雜N型雜質。
處於比汲極區域106低之密度下的N型電場鬆弛區域107形成於汲極區域106與緊接在閘電極104下之井區域部分之間。電場鬆弛區域107之一端與閘電極104之該端重疊。在電場鬆弛區域107(如所謂的LDD區域、延伸部或其類似者)中，通常，在操作時耗盡在深度方向上之整個長度。因此，在當接面擊穿發生時施加汲極偏壓(例如，汲極電壓)時，無電中性區域保持處於電場鬆弛區域107中。
在P井102中，形成高密度P型井接觸區域110。經由插塞或其類似者連接至井接觸區域110、源極區域105及汲極區域106之井電極114、源電極112及汲電極113分別形成為層間絕緣膜111上之佈線。
此處，提供電場鬆弛區域107以增加汲極耐壓。電場鬆弛區域107承受汲極與閘極之間的電場之大部分，且在閘極端處產生之電場經鬆弛，且引起在閘極端處之破壞之汲極電壓升高。
為使電場鬆弛區域107承受足夠電壓，電場鬆弛區域107之密度經設計為足夠低且長度經設計為足夠長。
結果，實質上藉由汲極區域106與P井102之間的接面耐壓判定汲極耐壓。
[TLP量測]
藉由具有圖8中展示之結構的DE-MOSFET形成GGMOS，且對其執行TLP(傳輸線脈動)量測。
圖9展示比較實例之DE-MOSFET的TLP量測之結果。
藉由將電壓脈衝提供至圖8中之汲電極113且在依次增加輸入脈衝之電壓振幅的同時在預定時間(例如，100[ns])已過去後之時間量測過渡汲極電壓值與汲極電流值之間的關係，獲得圖9中展示之曲線C1。
在曲線C1中，隨著汲極電壓升高，歸因於上述第一接面擊穿，約0.4[A]的汲極電流在24[V]附近快速開始流動，且汲極電壓瞬間變低至峰值之約1/4。汲極電壓回復之現象被稱作「突返(現象)」。在突返後，作為關於每一隨後脈衝施加的脈衝高度值之增加的反映，汲極電壓與汲極電流逐漸增加。
圖9中展示之曲線C2展示與在曲線C1之獲得時的汲極電流量測交替執行的汲極漏電流量測之結果。更具體言之，曲線C2之各別點為以緊接在前量測的曲線C1上之點之汲極電流值作為垂直軸且以緊接在曲線C1上之點之量測後量測的汲極漏電流作為水平軸而標繪的電流值。
如由曲線C2所示，保護裝置(DE-MOSFET)之量測得之汲極漏電流隨第一突返後的量測之數目之增加而依次增加。此表明汲極接面破壞在每次突返時有進展。
將使用圖10解釋上述洩漏之發生的假定原因。
圖10展示緊接在於圖8中之DE-MOSFET中誘發突返後之情形。
首先，在源電極112、井電極114及閘電極104接地之條件下，增加允許流至汲電極113內之電流。接著，汲極電壓上升，電場鬆弛區域107之耗盡有進展，在汲極電壓達到汲極擊穿電壓前耗盡整個區域。藉此，使集中於閘極端上之電場鬆弛，避免在閘極端處的破壞之發生，且因此，履行電場鬆弛區域之作用。
當藉由增加汲極施加電壓而允許較大汲極電流流動時，在作為在汲極區域106之基板深度側處具有曲率之接面部分的凸面部分106A中，電場變得最大。接著，當汲極電壓達到汲極擊穿電壓時，突崩擊穿開始於晶圓之截面上的凸面部分106A及晶圓平坦表面上的汲極區域106中之一些受限制的點處。突崩擊穿開始之點通常具有點形式，且稱作「熱點」。
在由突崩擊穿產生之一對電洞及電子中，電子流至汲極區域106內，且電洞通過路徑P5且自井接觸區域110流至井電極114內。同時，由於P井102之電阻，電洞流升高P井102之電位，且對源極區域105與P井102之間的PN接面加正向偏壓。
當藉由進一步增加汲極施加電壓而允許甚至更大的汲極電流流動時，汲極電壓上升，且歸因於衝擊離子化之電洞流增加。因此，不久基板電位達到PN接面之接通電壓，且電子自源極區域105注入至P井102內。
由於由擴散及電洞流形成之電位梯度，電子流經由路徑P6自凸面部分106A流至汲極區域106。當接通源極與基板之間的PN接面時，汲極與源極之間的阻抗變得較低，汲極電壓減小，且觀測到突返。由於汲極電壓變得較低，因此在不同於熱點之點處無突崩擊穿可發生，且擊穿電流集中地流至晶圓平坦表面上之熱點。
以此方式，緊接在突返後，使電場及電子流密度集中於汲極區域之凸面部分106A附近，且因此，突波之電能在該區域附近集中地消耗且產生熱。
一般認為由於熱產生之集中，半導體基板1中之晶體缺陷倍增，且圖9中展示之漏電流增加。在高汲極耐壓下，此漏電流顯著地產生於MOSFET中，且在中等至高耐壓半導體積體電路中尤其有問題。
圖11A及圖11B展示該實施例之保護裝置(見圖2)的TLP量測之結果之實例。圖11A及圖11B分開展示汲極電壓及汲極漏電流與汲極電流之關係。
如在該圖中所示，雖然保護裝置具有與圖9中展示之比較實例的保護裝置之閘極寬度幾乎相同的閘極寬度，但引起接面洩漏之汲極電流自比較實例之情況下的0.4[A]增加至0.55[A]或更大。
基於上述結果，將如下與比較實例比較來描述該實施例中之操作。
(1)將突波輸入至保護裝置之汲極。可將保護裝置之行為看作等效於根據某一模型將電流隨時間推移單調增加之電流源連接至保護裝置之汲極的情況。
(2)歸因於由輸入至汲極的突波引起之電流，汲極電位上升，且在某一電壓下，突崩擊穿開始自汲極寬度中之某一弱點(亦即，熱點)發生。
(3)在擊穿點中產生之電洞作為電洞流經由基板流至基板觸點，且升高基板電位。
(4)當電洞流之量變為某一程度時，基板電位達到PN接面之接通電壓，且電子自源極區域注入至基板內。電子流相對於基板偏壓按指數規律增加，且源極與汲極之間的阻抗快速變得較低。
(5)作為減小之阻抗的結果，在擊穿點附近之電位變得較低。
(5-1)比較實例之情況
同時，在比較實例中，擊穿點接近於處於幾乎相同電位下之矽化物，且擊穿點之電位變得較低，且在整個汲極寬度上，整個矽化物區域之電位減小至汲極擊穿電壓或更小。結果，任何接面擊穿不發生於不同於在已發生擊穿之點的區域中，且擊穿電流集中流至已首次發生擊穿的一點(熱點)中。因此，此處，局部電流密度變得極高。
另外，在比較實例中，熱產生(功率消耗密度)集中於汲極區域之短部分上。結果，在熱產生集中位置中，基板之矽受到熱損壞，且產生將為軟洩漏之原因的晶體缺陷。
(5-2)實施例之情況
另一方面，在該實施例之結構中，擊穿點之電位亦一度降落，且擊穿電流集中地在其處流動。
然而，在該實施例之結構中，處於高擊穿電流密度下的熱產生位置分散於自第二汲極區域8至第一汲極區域6之底表面的寬廣區域中。因此，若輸入在比較實例中引起破壞之電流，則該位置不大會經受歸因於熱產生集中之損壞。
電阻性連接區域9存在於擊穿點(第二汲極區域8之前端)與第一汲極區域6之間。電阻性連接區域9充當鎮定電阻。因此，隨著擊穿電流增加，電阻性連接區域9中之電壓降增加，且第一汲極區域6之電位轉而增加。
結果，汲極電壓再次恢復至等於或大於汲極擊穿電壓之電壓，且接面擊穿開始於其他點處，且最終，接面擊穿發生於整個閘極寬度上。
藉此，在閘極寬度周圍之電流密度變得較低，且避免了突波電流集中於一點上。
(6)因此，在該實施例中，不產生引起軟洩漏之晶體缺陷，且獲得高It2(二次擊穿電流、斷電流)。
將如下總結以上描述。在該實施例中，首先，即使當接面擊穿開始於一點處時，熱產生集中亦經分散，且在該一點中之熱損壞得以避免。在耐受期間，突波電流增加，且汲極電壓再次升高。接著，在其他點處達到汲極擊穿電壓，且接面擊穿開始。
當突波電流進一步增加時，接面擊穿最終發生於整個汲極寬度上。
在此過程中，可避免引起軟洩漏的在汲極之末端處之局部晶體缺陷之產生，且即使當突波電流進一步增加時，亦可避免至較高電流(It2)的整個裝置之破壞，此係因為分散了熱產生之集中。
<2.第二實施例>
圖12為與第二實施例有關的一MOS電晶體式保護裝置TRm之一截面圖。
圖12中展示之結構為藉由自圖2中之結構移除電場鬆弛區域7而形成之結構。
在圖12中展示之MOS電晶體式保護裝置中，電阻性連接區域9充當當第一接面擊穿發生於凸面部分8A或凸面部分6A中(如第一實施例之情況)時之鎮定電阻。因此，獲得汲極電壓歸因於電阻性連接區域9之電壓降而相反地上升之效應。結果，可避免引起軟洩漏的在汲極之末端處之局部晶體缺陷之產生，且即使當突波電流進一步增加時，亦可避免至較高電流(It2)的整個裝置之破壞，此係因為分散了熱產生之集中。
另外，由於第一汲極區域6及第二汲極區域8與在閘電極4下方之井區域部分隔開預定距離，因此可在無汲極與閘極之間的耐壓之限制的情況下設定保護裝置之耐壓。
<3.第三實施例>
如自上述第一實施例之操作顯而易見，MOS電晶體式保護裝置TRm固有地執行雙極電晶體操作，且因此，閘電極4係不必要的。
圖13為與第三實施例有關的雙極電晶體式保護裝置之截面圖。
圖13中展示之結構為藉由自圖2中之結構移除閘電極4及閘極絕緣膜3而形成之結構。
可使用圖13中展示之雙極電晶體式保護裝置TRb代替圖1A及圖1B中之MOS電晶體式保護裝置TRm。
在圖13中，使用術語「射極區域5B」代替源極區域5。使用術語「第一集極區域6B」代替第一汲極區域6。使用術語「第二集極區域8B」代替第二汲極區域8。另外，P井2充當「基極區域」，且井接觸區域10充當「基極接觸區域」。
製造方法、材料及其他結構參數可與第一實施例中之製造方法、材料及結構參數相同。
根據圖13中展示之雙極電晶體式保護裝置TRb，可獲得已在第二實施例中總結的與在第一實施例中之效應相同的效應。在無閘電極之情況下，進一步放鬆限制，且可自由地判定保護裝置之耐壓。
<4.第四實施例>
圖14為與第四實施例有關的MOS電晶體式保護裝置TRm之一截面圖。
圖14中展示之結構為藉由在圖2之結構之源極區域5與閘電極4之間添加在與電場鬆弛區域7之步驟相同的步驟處形成之低密度區域7a而形成之結構。
藉由在通道長度方向上的添加之低密度區域7a之長度，可將突返曲線之導通電阻調整至所要值。此外，在第四實施例中可獲得與在第二實施例中總結的第一實施例之效應相同的效應。
<5.第五實施例>
圖15A、圖15B1及圖15B2為與第五實施例有關的MOS電晶體式保護裝置之截面結構圖。
在如圖15A中展示之第五實施例中，分別連接至第一汲極區域6及第二汲極區域8之兩個插塞11A形成於層間絕緣膜11內。與該兩個插塞11A接觸之薄膜電阻層9F形成於層間絕緣膜11上。在圖15A中，汲電極13形成於薄膜電阻層9F上。舉例而言，薄膜電阻層9F可自摻雜多晶矽、WSi2 或其類似者之材料形成。
薄膜電阻層9F為包括於「電阻性連接部分」中且以預定電阻連接第一汲極區域6與第二汲極區域8的部件之一實例。
注意，當在處理汲電極13時薄膜電阻層9F易於受到損壞時，例如，如圖15B2中所示，絕緣體膜15可形成於薄膜電阻層9F上。使薄膜電阻層9F開放之一開口部分形成於絕緣體膜15中，且汲電極13與薄膜電阻層9F經由開口部分連接。
或者，當不存在關於歸因於水平差之切口之顧慮時，如圖15B1中所示，薄膜電阻層9F可經形成以覆蓋汲電極13。在此情況下，不必形成插塞11A。
薄膜電阻層9F在首次接面擊穿發生後充當用於允許電流流動之鎮定電阻以使得接面擊穿可發生於下一個位置中與在其他第一至第四實施例中之情況相同。
可自由地組合上述第一至第五實施例以用於實施，只要其具有互斥關係即可(亦即，除了一實施例與其他實施例顯然可能不可能同時應用之情況之外)。
舉例而言，不僅可將在第五實施例中揭示的薄膜電阻層9F之使用與第一實施例組合，且亦可與第二至第四實施例組合。
另外，在第一至第五實施例及其組合中之實施例中，可進行如下描述之各種修改。可任意組合下列修改實例。
<修改實例1>
與第一至第五實施例有關的電晶體式保護裝置之結構特徵為具有複數個汲極區域及以一預定電阻連接於複數個汲極區域之間的電阻性連接部分。在第一至第五實施例中，作為一實例展示將電阻性連接部分(半導體區域或薄膜電阻)連接於兩個汲極區域之間的情況。汲極區域之數目可為三個或三個以上，且在此情況下，鄰近的兩個汲極區域可由一電阻性連接部分連接。或者，等於或大於三之任意數目個汲極區域可由一電阻性連接部分連接。因此，所有汲極區域可由一電阻性連接部分連接。
需要將汲極偏壓自源極(射極)施加至最遠側。視平面圖案中之二維配置而定，可同等地提供複數個汲極區域距源極之距離。在此情況下，將汲極偏壓施加至複數個汲極區域中之哪一汲極區域係可選的。
<修改實例2>
與第一至第四實施例有關的電阻性連接區域9中之雜質密度在整個長度上均一係不必要的，而可部分地修改密度及接面深度。
另外，矽化物可在汲電極13與第一汲極區域6之間的界面處自CoSi2 材料形成以用於減小接觸電阻。注意，在此情況下，需要在自汲極區域之周邊向內部0.1[μm]或更大處形成矽化物層。
<修改實例3>
在第一至第五實施例中，半導體基板1可為P型高密度半導體基板。在此情況下，P井2可由低密度之磊晶成長層形成。可將一雜質添加至P井2，以使得可獲得MOSFET之所要薄層電阻及臨限電壓。藉由該結構，可獲得ESD電阻之改良。
另外，未具體展示，半導體基板1及P井2兩者之密度可為低的，且可在P井2之預定深度處提供高密度P型嵌入層。
<其他修改實例>
在上述第一至第五實施例及該等實施例之組合及修改實例1至3中，可獲得相同效應，即使在藉由替換各別部分中的雜質之導電類型而製造之相反導電類型電晶體及保護裝置之情況下亦如此。可藉由反轉在製造方法之上述解釋中之各別步驟處摻雜的雜質之導電類型按相同程序製造相反導電類型電晶體及保護裝置。
低壓MOSFET(ML)之操作電壓(供電電壓)可為1.2[V]、1.8[V]、3.3[V]、5[V]或其類似者中之任一者，且高耐壓MOSFET(MH)具有比恆定電壓之操作電壓高的耐壓。
本發明之實施例之技術理念不僅可適用於平坦MOSFET，且亦適用於LDMOS、DMOS、VMOS、USMOS或其類似者之縱向MOSFET結構。
本發明之實施例之技術理念不限於具有低密度P型磊晶層作為基板結構之高密度P型基板，且可適用於高電阻P型基板、N型基板、SOI基板或其類似者。
本發明之實施例之技術理念不限於Si之裝置材料。代替Si，可使用其他半導體材料，諸如，SiGe、SiC、Ge、諸如金剛石之第IV族半導體、由GaA及InP表示之第III-V族半導體、由ZnSe及ZnS表示之第II-VI族半導體。
本發明之實施例之技術理念不限於半導體積體電路。該技術理念可適用於離散半導體裝置。半導體積體電路可任意地用於邏輯IC、記憶體IC、成像裝置或其類似者。
根據與上述第一至第五實施例及修改實例1至3有關的保護裝置，歸因於ESD突波之施加而發生的接面擊穿在一定程度上分散於複數個點處或廣泛地產生於寬廣區域中。藉此，可使由突波電流引起的熱產生之集中鬆弛，且可避免歸因於突返時熱產生集中之保護裝置之破壞。另外，在維持高汲極電壓的同時，可獲得與低電壓保護裝置之靜電破壞耐流相當的靜電破壞耐流。
本申請案含有與在於2008年12月4日在日本專利局申請之日本優先權專利申請案JP 2008-310188中揭示之標的物有關的標的物，該申請案之全部內容在此以引用的方式併入。
熟習此項技術者應理解，可視設計要求及其他因素而定而發生各種修改、組合、子組合及更改，只要該等修改、組合、子組合及更改在隨附之申請專利範圍或其等效內容之範疇內即可。
1．．．半導體基板
1E．．．磊晶成長層
2．．．P井
3．．．閘極絕緣膜
4．．．閘電極
5．．．源極區域
5B．．．射極區域
6．．．第一汲極區域
6A．．．凸面部分
6B．．．第一集極區域
7．．．電場鬆弛區域
7a．．．低密度區域
8．．．第二汲極區域
8A．．．凸面部分
8B．．．第二集極區域
9．．．電阻性連接區域
9F．．．薄膜電阻層
9i．．．電中性區域
9v．．．耗盡層
10．．．井接觸區域
11．．．層間絕緣膜
11A．．．插塞
12．．．源電極
13．．．汲電極
14．．．井電極
15．．．絕緣體膜
21．．．犧牲氧化膜
101．．．半導體基板
102．．．P井
103．．．閘極絕緣膜
104．．．閘電極
105．．．源極區域
106．．．汲極區域
106A．．．凸面部分
107．．．電場鬆弛區域
110．．．井接觸區域
111．．．層間絕緣膜
112．．．源電極
113．．．汲電極
114．．．井電極
D1．．．保護二極體
D2．．．保護二極體
P1．．．路徑
P1a．．．路徑
P2．．．路徑
P3．．．路徑
P3a．．．路徑
P4．．．路徑
P5．．．路徑
P6．．．路徑
PR1．．．抗蝕劑
PR2．．．抗蝕劑
PR3．．．抗蝕劑
PR4．．．抗蝕劑
TRb．．．雙極電晶體式保護裝置
TRm．．．MOS電晶體式保護裝置
圖1A及圖1B為展示使用與第一至第五實施例有關之保護裝置的保護電路之一應用實例之電路方塊圖；
圖2為與第一實施例有關的MOS電晶體式保護裝置之一截面結構圖；
圖3為與第一實施例有關的MOS電晶體式保護裝置之一操作解釋圖；
圖4A及圖4B為在與第一實施例有關的MOS電晶體式保護裝置之製造之中間之截面圖；
圖5A及圖5B為在圖4B後之步驟處的MOS電晶體式保護裝置之截面圖；
圖6A及圖6B為在圖5B後之步驟處的MOS電晶體式保護裝置之截面圖；
圖7為在圖6B後之步驟處的MOS電晶體式保護裝置之截面圖；
圖8為作為比較實例的MOS電晶體式保護裝置之截面圖；
圖9為展示比較實例的MOS電晶體式保護裝置中之突返之汲極電壓-電流特徵之曲線圖；
圖10為比較實例的MOS電晶體式保護裝置之一操作解釋圖；
圖11A及圖11B為展示汲極電流與汲極電壓之間的關係及汲極電流與汲極漏電流之間的關係之曲線圖；
圖12為與第二實施例有關的MOS電晶體式保護裝置之一截面結構圖；
圖13為與第三實施例有關的MOS電晶體式保護裝置之一截面結構圖；
圖14為與第四實施例有關的MOS電晶體式保護裝置之一截面結構圖；及
圖15A、圖15B1及圖15B2為與第五實施例有關的MOS電晶體式保護裝置之截面結構圖。
1．．．半導體基板
2．．．P井
3．．．閘極絕緣膜
4．．．閘電極
5．．．源極區域
6．．．第一汲極區域
7．．．電場鬆弛區域
8．．．第二汲極區域
9．．．電阻性連接區域
10．．．井接觸區域
11．．．層間絕緣膜
12．．．源電極
13．．．汲電極
14．．．井電極
TRm．．．MOS電晶體式保護裝置

Claims (16)

  1. 一種電晶體式保護裝置，其包含：一半導體基板；一具有一第一導電類型之井，其形成於該半導體基板中；一具有一第二導電類型之源極區域，其形成於該井中；一閘電極，其經由在該源極區域之一側處的一閘極絕緣膜形成於該井上；具有一第二導電類型之複數個汲極區域，其彼此隔開地形成，且分別與緊接在該閘電極下方之一井部分分開一預定距離；及一電阻性連接部分，其以一預定電阻連接於該複數個汲極區域之間，其中該電阻性連接部分具有在一預定範圍中之一阻抗，於一過電壓情況下，該阻抗可使該複數個汲極區域之一連續擊穿以一預定的序列產生。
  2. 如請求項1之電晶體式保護裝置，其中該電阻性連接部分為一具有已決定之一冶金接面形式及一雜質濃度分布之第二導電類型半導體區域，以使得當接面擊穿發生於該複數個汲極區域中之一者中時在施加一汲極偏壓時未耗盡之一區域可仍存在。
  3. 如請求項1之電晶體式保護裝置，其中該複數個汲極區域係形成於一實質上相同之深度。
  4. 如請求項2之電晶體式保護裝置，其中該複數個汲極區 域之一冶金接面深度比作為該電阻性連接部分的該第二導電類型半導體區域之一冶金接面深度大。
  5. 如請求項1之電晶體式保護裝置，其中該電阻性連接部分包括經由一接觸部分連接至該複數個各別汲極區域之至少一薄膜電阻。
  6. 如請求項1之電晶體式保護裝置，其中一具有比該井之密度高的密度之包括該第一導電類型半導體之井接觸區域係形成與該井在與該源極區域中的該閘電極相對的一側處接觸。
  7. 一種電晶體式保護裝置，其包含：一半導體基板；一具有一第一導電類型之基極區域，其形成於該半導體基板中；一具有一第二導電類型之射極區域，其形成於該基極區域中；具有一第二導電類型之複數個集極區域，其彼此隔開地形成且分別與該射極區域分開一預定距離；及一電阻性連接部分，其以一預定電阻連接於該複數個集極區域之間，其中該電阻性連接部分具有在一預定範圍中之一阻抗，於一過電壓情況下，該阻抗可使該複數個集極區域之一連續擊穿以一預定的序列產生。
  8. 如請求項7之電晶體式保護裝置，其中該複數個集極區域係形成於一實質上相同之深度。
  9. 如請求項7之電晶體式保護裝置，其中該電阻性連接部 分包括經由一接觸部分連接至該複數個各別集極區域之至少一薄膜電阻。
  10. 一種半導體積體電路，其包含：一電路，其連接至第一佈線及第二佈線；及一電晶體式保護裝置，其在該第一佈線與該第二佈線之間的一電位差變得等於或大於一固定值時接通且保護該電路，該電晶體式保護裝置包括：一半導體基板，一具有一第一導電類型之井，其形成於該半導體基板中，一具有一第二導電類型之源極區域，其形成於該井中，一閘電極，其經由在該源極區域之一側處的一閘極絕緣膜形成於該井上，具有一第二導電類型之複數個汲極區域，其彼此隔開地形成，且分別與緊接在該閘電極下方之一井部分分開一預定距離；及一電阻性連接部分，其以一預定電阻連接於該複數個汲極區域之間，其中該電阻性連接部分具有在一預定範圍中之一阻抗，於一過電壓情況下，該阻抗可使該複數個汲極區域之一連續擊穿以一預定的序列產生。
  11. 如請求項10之電晶體式保護裝置，其中該複數個汲極區域係形成於一實質上相同之深度。
  12. 如請求項10之半導體積體電路，其中該電阻性連接部分為一具有已決定之一冶金接面形式及一雜質濃度分布之第二導電類型半導體區域，以使得當接面擊穿發生於該複數個汲極區域中之一者中時在施加一汲極偏壓時未耗盡之一區域可仍存在。
  13. 如請求項10之半導體積體電路，其中該電阻性連接部分包括經由一接觸部分連接至該複數個各別汲極區域之至少一薄膜電阻。
  14. 一種半導體積體電路，其包含：一電路，其連接至第一佈線及第二佈線；及一電晶體式保護裝置，其在該第一佈線與該第二佈線之間的一電位差變得等於或大於一固定值時接通且保護該電路，該電晶體式保護裝置包括：一半導體基板，一具有一第一導電類型之基極區域，其形成於該半導體基板中，一具有一第二導電類型之射極區域，其形成於該基極區域中，具有一第二導電類型之複數個集極區域，其彼此隔開地形成且分別與該射極區域分開一預定距離；及一電阻性連接部分，其以一預定電阻連接於該複數個集極區域之間，其中該電阻性連接部分具有在一預定範圍中之一阻抗，於一過電壓情況下，該阻抗可使該複 數個集極區域之一連續擊穿以一預定的序列產生。
  15. 如請求項14之電晶體式保護裝置，其中該複數個集極區域係形成於一實質上相同之深度。
  16. 如請求項14之半導體積體電路，其中該電阻性連接部分包括經由一接觸部分連接至該複數個各別集極區域之至少一薄膜電阻。
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