TWI393238B - 電晶體型防護裝置，半導體積體電路，及其製造方法 - Google Patents

電晶體型防護裝置，半導體積體電路，及其製造方法 Download PDF

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Description

電晶體型防護裝置，半導體積體電路，及其製造方法
本發明係關於一種電晶體型防護裝置，其可被接通且在處於預定或較高位準下之雜訊經疊加於連接之電路的佈線上時移除雜訊。另外，本發明係關於一種半導體積體電路及其製造方法，在該半導體積體電路中該電晶體型防護裝置與一待防護之電路整合於同一基板上。
通常，半導體積體電路包括一針對靜電放電(ESD)之防護電路，其用於防護內部電路使其免受自外部端子進入的靜電之影響。
防護電路在靜電傾向於疊加的各導線(如同在內部電路之電力供應線與GND線之間)之間連接一ESD防護裝置。
關於ESD防護裝置，通常使用一使用形成內部電路之MOSFET的GGMOS(閘極接地MOSFET)或閘流體。
使用GGMOS的防護裝置之一實例揭示於JP-A-2002-9281中。另外，使用閘流體的防護裝置之一實例揭示於2003年之IEDM' 03 Tech. Digest第21.3.1-21.3.4頁中的M. P. J. Mergens等人之「Diode-Triggered SCR(DTSCR)for RF-ESD Protection of BICMOS SiGe HBTs and CMOS Ultra-Thin Gate Oxides」中。
使用閘流體作為防護裝置之一優點在於導通電阻低。因此，閘流體適合於小的低耐受電壓MOSFET之防護。另外，閘流體適合於使大的電流流動，因為其可保證大的電流路徑截面積。
然而，閘流體具有一具有高的觸發電壓之缺點。若觸發電壓高，則內部電路在接通閘流體前遭破壞。
因此，已針對減小觸發電壓進行各種提議。
舉例而言，M. P. J. Mergens等人揭示使用PN接合之正向電流的技術之一實例。若應用該技術，則觸發電壓及固持電壓可受二極體之數目的控制，且防護裝置之設計係容易的。
然而，在M. P. J. Mergens等人所揭示之技術中，對二極體恆定地加正向偏壓，且統計漏電流係大的。漏電流對裝置溫度敏感，且隨著裝置溫度之上升而快速增大。
另外，在M. P. J. Mergens等人所揭示之技術中，若減少二極體之數目以獲得低觸發電壓，則漏電流增大。因此，將該技術用於具有對功率消耗之嚴格限制的應用可能係不可能的。
另一方面，使用GGMOS之防護電路形成有供電電壓線與GND線之間的處於積體電路(IC)內的伸長之佈線，靜電雜訊傾向於在該佈線處疊加，如JP-A-2002-9281之圖1中所展示。此處，作為內部電路之反相器的相同類型之PMOS電晶體及NMOS電晶體中之每一者具有GGMOS組態且經串聯連接於VDD線與GND線之間。
在JP-A-2002-9281之圖3及圖14中，展示GGMOSFET之截面結構圖。
根據JP-A-2002-9281之描述，存在在閘極長度方向上自閘極電極向外引導至側壁隔片之外部的低雜質濃度半導體區域。在JP-A-2002-9281中，符號「(7b、8b)」指示低雜質濃度半導體區域。低雜質濃度半導體區域經形成為非矽化物區域。
根據JP-A-2002-9281之描述，若低雜質濃度半導體區域為非矽化的，則獲得比在高雜質濃度半導體區域為非矽化之情況下之擴散電阻高的擴散電阻。當載流子路徑受到高擴散電阻保證時，產生自LDD端(低雜質濃度半導體區域端)至源極側之電流路徑S1。接著，允許在電流路徑S1中之流外的電流在自處於高雜質濃度下之汲極區域開始至源極側的新電流路徑S2中流動。藉此，分布電流且改良對GGMOS之靜電擊穿之抵抗性。
在上述JP-A-2002-9281中揭示之MOS電晶體型防護裝置中，在裝置自身引起接面擊穿時充當電阻層之N型雜質區域(電阻性擊穿區域)與圖案上之閘極電極重疊。因此，存在對汲極耐受電壓之許多限制，且難以實現較高耐受電壓。
更具體言之，在結構JP-A-2002-9281中，汲極耐受電壓受到以下所有各者之限制：源極與汲極之間的衝穿耐受電壓、汲極與井之間的接面耐受電壓及閘極與汲極之間的絕緣膜耐受電壓。因此，極難設定具有對於待受MOS電晶體型防護裝置防護的內部電路之耐受電壓為適當的振幅之汲極耐受電壓。
在JP-A-2002-9281中揭示之防護裝置中，電阻性擊穿區域總體上由兩個低濃度雜質區域及其間之一高濃度雜質區域形成。然而，高濃度雜質區域經矽化，且該部分中之電阻值在一定程度上變化。另外，包括汲極區域的高濃度雜質區域上之一部分經矽化，且矽化係在擊穿點附近進行。由於熱產生位置在矽化物層附近，因此可極為可能發生該部分之擊穿之缺陷及矽化物之電阻值之改變或其類似者。
另外，當交替形成高濃度雜質區域及低濃度雜質區域中之四者(如在JP-A-2002-9281中)時，面積代價大。
因此，需要提供一種電晶體型防護裝置，可自由地設定其對於待受防護之電路為最佳之接通電壓，其中對防護裝置之接通電壓(防護電壓)之判定具有較少限制。
另外，需要提供一種藉由將此電晶體型防護裝置與待受防護之電路整合而形成的半導體積體電路。
此外，需要提供一種半導體積體電路之製造方法，其中在該積體電路之製造中，具有受抑制的最小程度上的成本增加。
根據本發明之一實施例的一電晶體型防護裝置具有：一半導體基板；一井，其包括形成於該半導體基板中之一第一導電類型半導體；及一源極區域；一閘極電極；一汲極區域；及一相對於該井而形成之電阻性擊穿區域。
該源極區域包括一形成於該井中之第二導電類型半導體。
該閘極電極經由在該源極區域之一側處的一閘極絕緣膜形成於該井上方。
該汲極區域包括在該閘極電極之一側處隔開而形成於該井內之該第二導電類型半導體。
該電阻性擊穿區域包括與該汲極區域接觸，與緊接在該閘極電極下之該井部分隔開一預定距離之一第二導電類型半導體區域。
判定該電阻性擊穿區域之一冶金接面形式及一雜質濃度分布概況，使得當接面擊穿發生於該汲極區域或該電阻性擊穿區域中時在一汲極偏壓之施加下未耗盡的一區域可保持處於該電阻性擊穿區域中。
根據該組態，參考源極區域之電位將一預定汲極偏壓施加至該汲極區域(可使井處於相同電位下)。隨著使該汲極偏壓較大，該耗盡之層在自該汲極區域與井之間及該電阻性擊穿區域與該井之間的該冶金接面位置之兩個深度方向上延伸。接著，在某一偏壓下發生接面擊穿。該接面擊穿發生於該汲極區域或該電阻性擊穿區域中之任一者中。
一旦接面擊穿發生，電流自該汲極區域流至該源極區域。藉此，井電位上升，且對井與汲極區域之間的PN接合加正向偏壓。之後，接通具有分別作為射極、基極、集極之源極區域、井及汲極區域或電阻性擊穿區域之寄生雙極電晶體。
當接通該寄生雙極電晶體時，射極與集極之間的阻抗快速變低，且電流在減小的阻抗下於井表面側流動。
判定該冶金接面形式及該雜質濃度分布概況，使得當該接面擊穿首次發生時，未耗盡之區域可保持處於該電阻性擊穿區域中。因此，之後，在汲極偏壓變大之過程中，該電阻性擊穿區域以與先前相同的方式充當一電阻層。因此，下一次接面擊穿發生時之載流子路徑受到保證，且可發生接面擊穿之點分布於自汲極區域至電阻性擊穿區域之前端的廣泛範圍中。
假定第一接面擊穿(此處，將突崩擊穿視作接面擊穿之一實例)發生於汲極區域中。
在此情況下，將在寄生雙極操作中植入之射極電流收集至最接近射極(源極區域)之電阻性擊穿區域。當裝置性質由於雙極操作而突返時，汲極電壓(集極電壓)變低，且突崩擊穿在汲極區域(集極區域)中變弱。實情為，自源極區域植入之電子經在電阻性擊穿區域之前端處加速且引起突崩擊穿，且突崩擊穿在電阻性擊穿區域之前端處變強。
由於參考源極區域判定電位，因此被允許在電阻性擊穿區域中之已發生擊穿之接合部分中流動之電流流過充當鎮定電阻之電阻性擊穿區域。因此，汲極區域之電位升高自電流及電阻值計算所得的電壓降之量。因此，接面擊穿變得較易於在電位升高之區域中再次發生，尤其係在電位變得最高之汲極區域中。結果，接面擊穿發生於電阻性擊穿區域之前端及汲極區域兩者中。
作為接面擊穿點之分散的結果，溫度歸因於電流而上升之點分布於廣泛範圍中。
在該實施例中，視電阻性擊穿區域及汲極區域之形式及雜質濃度分布概況而定，判定對於雜訊移除有效之大電流藉以開始在防護裝置中流動(由於雙極操作)之接通電壓。因此，可在對接通電壓之儘可能減少之限制下實現較多功能且易於使用之防護裝置。
在該實施例中，電阻性擊穿區域之源極側端處於與緊接在閘極電極下之井部分隔開的預定距離處。因此，當在保證閘極與汲極之間的耐受電壓的同時判定接通電壓時，不存在歸因於耐受電壓之收縮，且可僅藉由此來自由地設計接通電壓。
根據本發明之另一實施例的一電晶體型防護裝置在以下方面與以上實施例相同：其具有半導體基板、井、源極區域、閘極電極、汲極區域及電阻性擊穿區域。然而，在此實施例中，一擊穿促進區域進一步形成於井內。該擊穿促進區域包括與電阻性擊穿區域之一部分接觸或靠近電阻性擊穿區域之一部分的第一導電類型半導體。
根據該組態，由於擊穿促進區域與電阻性擊穿區域之該部分接觸或靠近電阻性擊穿區域之該部分，因此電阻性擊穿區域之薄層電阻在電流流動之方向上變得不均勻。擊穿促進區域之位置及濃度經判定使得接面擊穿發生於意欲之位置中。
具體言之，當使擊穿促進區域之濃度比井濃度高時，電阻性擊穿區域變得較易於引起形成擊穿促進區域之點中的接面擊穿。相反地，當使擊穿促進區域之濃度比井濃度低時，電阻性擊穿區域變得較易於引起不同於形成擊穿促進區域之點的點中之接面擊穿。
若以此方式提供擊穿促進區域，則借助於擊穿促進區域，接面擊穿發生於電阻性擊穿區域中。因此，若不存在擊穿促進區域，則「在第一接面擊穿時未耗盡之區域保留」之條件被放鬆或為不必要的。
因此，在此實施例中，接面擊穿以比在接面擊穿發生之位置完全由電阻性擊穿區域之冶金接面形式及雜質濃度分布概況指定之情況中可靠且容易的方式發生於各個分散的位置中。
以上實施例亦適用於雙極電晶體型防護裝置及積體電路。
與本發明之再一實施例有關的半導體積體電路之製造方法包括以下步驟：在一半導體基板之一電路區域中形成一第一井且在一防護裝置區域中形成一第一導電類型第二井；及在該第一井及該第二井內形成各種雜質區域。
形成該等各種雜質區域之步驟具有以下兩個步驟。
(1)第一步驟：在該第二井中形成包括一第二導電類型半導體之一電阻性擊穿區域。
(2)第二步驟：同時形成與該電阻性擊穿區域接觸之一第一第二導電類型高濃度雜質區域及與該電阻性擊穿區域之一端隔開一預定距離的一第二第二導電類型高濃度雜質區域。
在該第一步驟處，該電阻性擊穿區域在以下一條件下形成於該第二井內：當參考該第二高濃度雜質區域及該第二井之電位將接面擊穿藉以發生於該第一高濃度雜質區域或該電阻性擊穿區域中之一電壓施加至該第一高濃度雜質區域時未耗盡之一區域保持處於該電阻性擊穿區域中之一冶金接面形式及一雜質濃度分布概況。同時，包括該第二導電類型半導體之另一雜質區域處於該第一井內。
與本發明之再一實施例有關的半導體積體電路之另一製造方法包括以下步驟：在一半導體基板之一電路區域中形成一第一井且在一防護裝置區域中形成一第一導電類型第二井；及在該第一井及該第二井內形成各種雜質區域。
形成該等各種雜質區域之步驟具有以下三個步驟。
(1)第一步驟：在該第二井中形成包括一第二導電類型半導體之一電阻性擊穿區域。
(2)第二步驟：自一井深度側形成與該電阻性擊穿區域接觸或靠近該電阻性擊穿區域之一擊穿促進區域。
(3)第三步驟：同時形成與該電阻性擊穿區域接觸之一第一第二導電類型高濃度雜質區域及與該電阻性擊穿區域之一端隔開一預定距離的一第二第二導電類型高濃度雜質區域。
在該第二步驟，該電阻性擊穿區域形成於該第二井內，使得當參考該第二高濃度雜質區域及該第二井之電位將接面擊穿藉以發生於該第一高濃度雜質區域或該電阻性擊穿區域中之一電壓施加至該第一高濃度雜質區域時留在該電阻性擊穿區域中的未耗盡之一區域之一薄層電阻可採取一預定值。同時，包括該第二導電類型半導體之一另一雜質區域處於該第一井內。
根據該兩種製造方法，在現有另一雜質區域形成於該第一井中的同時，該電阻性雜質區域形成於該第二井中。對電阻性雜質區域之要求與在以上實施例中之要求相同，且可選擇同時形成之另一雜質區域以滿足該等要求。通常在各種條件下形成之許多雜質區域存在於半導體電路中。因此，將符合對電阻性雜質區域之該等要求或具有最接近的濃度及形式之一雜質區域選擇為待與電阻性擊穿區域同時形成之另一雜質區域。
根據本發明之實施例，提供一種電晶體型防護裝置，可自由地設定其對於待受防護之電路為最佳之接通電壓，其中對防護裝置之接通電壓(防護電壓)之判定具有較少限制。
另外，根據本發明之實施例，提供一種藉由將此電晶體型防護裝置與待受防護之電路整合而形成的半導體積體電路。
此外，根據本發明之實施例，提供一種半導體積體電路之製造方法，其中在該積體電路之製造中，具有受抑制的最小程度上的成本增加。
下文將參看圖式描述本發明之實施例。
將按以下次序解釋本發明之實施例。
1.第一實施例(MOS型：朝向閘極側較淺之三步階汲極結構，包括製造方法及使用模擬結果與比較實例的比較)
2.第二實施例(MOS型：自第一實施例之汲極結構略去電場鬆弛區域)
3.第三實施例(雙極型：自第一實施例之結構略去閘極電極)
4.第四實施例(MOS型：將在源極側之低濃度區域添加至第一實施例之結構)
5.第五實施例(MOS型：朝向汲極側較淺之三重汲極結構)
6.第六實施例(MOS型：汲極指狀物結構)
7.第七實施例(MOS型：將擊穿促進區域添加至第五實施例之三重汲極結構)
8.第八實施例(MOS型：將第五實施例之三重汲極結構應用於RESERF型或其類似者)
9.第九至第十四實施例(應用於MOS型IC之製造方法)
10.修改的實例1、2
<第一實施例> [防護電路之應用實例]
圖1A及圖1B展示使用與第一至第十四實施例有關之一防護裝置的防護電路之一應用實例。
圖1A及圖1B中說明之防護電路(由虛線包圍之部分)為用於防護內部電路之電路且在此實例中包括一NMOS電晶體。形成防護電路之電晶體可為PMOS電晶體。應注意，由於NMOS電晶體之電流驅動效能，其可理想地用於防護電路之防護裝置。
此種MOS電晶體型防護裝置由符號「TRm」註明。
防護裝置可為在含有內部電路之積體電路(IC)外部的一離散組件，然而在此處防護電路及內部電路經整合於一共同半導體基板上。因此，圖1A及圖1B中展示之組態對應於本發明之一實施例的「半導體積體電路」。另外，MOS電晶體型防護裝置TRm對應於本發明之一實施例的「電晶體型防護裝置」。
MOS電晶體型防護裝置TRm具有一連接至供電電壓VDD之供應線之汲極及一連接至GND線之源極。MOS電晶體型防護裝置TRm之一閘極連接至GND線。因此，在連接組態中的MOS電晶體被稱作一GG(閘極接地)MOS電晶體。
內部電路連接於供電電壓VDD之供應線與GND線之間。因此，內部電路由供電電壓VDD驅動。
在圖1A及圖1B中，來自由符號「I/O」註明的輸入/輸出電路或輸入/輸出端子(未圖示)之信號之輸入線或輸出線(下文統稱為一信號線)連接至內部電路。
歸因於靜電或其類似者之雜訊可疊加於信號線上。因此，陽極處於信號線側處之防護二極體D1連接於信號線與供電電壓VDD之間。另外，陽極處於GND線側處之防護二極體D2連接於信號線與GND線之間。
注意，可代替防護二極體D1、D2而添加本發明之實施例所應用於的GGMOS電晶體。
圖1A為當一正電荷突波進入電力供應端子時防護電路之操作說明圖。
當一正電荷突波自電力供應端子或其類似者(未圖示)進入供電電壓VDD之供應線時，歸因於該突波，供電電壓VDD之供應線之電位上升。在供電電壓VDD之供應線之電位達到內部電路之擊穿電壓之前，MOS電晶體型防護裝置TRm被接通且轉至導電狀態。因此，突波經由MOS電晶體型防護裝置TRm逃逸至GND線。
圖1B為當一正電荷突波進入I/O端子時防護電路之操作說明圖。
當一正電荷突波進入I/O端子時，防護二極體D1經加正向偏壓及接通且允許該突波流至供電電壓VDD之供應線中。接著，供電電壓VDD之供應線達到一預定電位，MOS電晶體型防護裝置TRm被接通且轉至導電狀態。因此，突波經由MOS電晶體型防護裝置TRm逃逸至GND線。為了內部電路之防護，有必要在電位超出內部電路之輸入端/輸出端之耐受電壓前接通防護二極體D1。另外，有必要在電位超出內部電路之電晶體之(汲極)耐受電壓前接通MOS電晶體型防護裝置TRm。
藉此，內部電路避免了歸因於高電壓之破壞。
如上所述，MOS電晶體型防護裝置TRm有必要滿足下列要求：
(1)具有對靜電擊穿之抵抗性而不受到由突波產生之高電壓或大電流的破壞；
(2)在比內部電路之操作電壓高且比內部電路之擊穿電壓小的電壓下接通；
(3)在接通後具有足夠低的阻抗；及
(4)當未接通時具有足夠高的阻抗。
[裝置結構]
圖2為與第一實施例有關的MOS電晶體型防護裝置之一截面結構圖。
MOS電晶體型防護裝置TRm形成於半導體基板1上。半導體基板1為具有以高濃度注入之雜質的P型矽(晶面定向100)基板。具有經注入用於獲得各別部分之所要的臨限電壓及耐受電壓之雜質的P型井(下文中被稱作「P井」)2形成於半導體基板1內之表面側上。
在P井2之表面上，形成藉由熱氧化半導體基板1之表面而獲得的SiO2 之閘極絕緣膜3。
在閘極絕緣膜3上，形成摻雜有N型或P型雜質的多晶矽之閘極電極4。
雖然未具體展示平面圖，但閘極電極4具有伸長之指狀物部分。在指狀物部分之寬度方向上之一側為源極，且另一側為汲極。
更具體言之，藉由在閘極電極4(嚴格而言，指狀物部分)之一側處的P井2部分中以高濃度注入N型雜質，形成源極區域5。藉由在閘極電極4(指狀物部分)之另一側處的P井2部分中以高濃度注入N型雜質(如同源極區域5之情況)，形成汲極區域6。
此處，由於雜質之側向擴散，源極區域5之邊緣到達閘極電極4之邊緣下方。汲極區域6與源極區域5在平面圖案上部分重疊。
另一方面，汲極區域6以距閘極電極4之預定距離形成，且在平面圖案上不與閘極電極4重疊。
電場鬆弛區域7形成於閘極電極4與汲極區域6之間。電場鬆弛區域7為N型雜質區域，其在平面圖案上與閘極電極4部分重疊，如同源極區域5之情況。電場鬆弛區域7具有大體上比汲極區域6之所注入雜質之濃度低的所注入雜質之濃度，且係為了鬆弛側向電場(如所謂的LDD區域、延伸部分或其類似者)之目的而形成。較佳地，在如稍後將描述之操作中在深度方向上之整個區域中耗盡電場鬆弛區域7。因此，在此情況下，在電場鬆弛區域7中不發生接面擊穿。換言之，電場鬆弛區域7在源極與汲極之隔離方向上的長度及電場鬆弛區域7之雜質濃度經判定，使得接面擊穿可不發生於閘極端附近。
電阻性擊穿區域8形成於閘極電極4與汲極區域6之間，其與汲極區域6接觸，與閘極電極4下方之井區域部分隔開一預定距離。在此實例中，電阻性擊穿區域8形成於汲極區域6與電場鬆弛區域7之間。
電阻性擊穿區域8之雜質濃度分布(雜質濃度分布概況(impurity concentration profile))經判定，使得電阻性擊穿區域8之夾止電壓可比汲極擊穿電壓高。
此處，「電阻性擊穿區域8之夾止電壓」指當改變汲極偏壓，且耗盡層在深度方向上擴張且電中性區域消失(在電阻性擊穿區域8中被斷開)時施加至汲極區域6之電壓。「電中性區域之消失(斷開)」在此處意謂在電阻性擊穿區域8之一或複數個點中的消失之首先發生。
另外，在此實例中，「汲極擊穿電壓」指當接面擊穿首先發生於汲極區域6或電阻性擊穿區域8中時的汲極區域6之電壓。
此要求等效於「當汲極區域6或電阻性擊穿區域8中之接面擊穿發生時在汲極偏壓(例如，汲極電壓)之施加下未耗盡之(電中性)區域保持處於電阻性擊穿區域8中」。
當電中性區域仍存在時，電阻性擊穿區域8充當具有適當薄層電阻之電阻層。
判定包括電阻性擊穿區域8在源極與汲極之隔離方向上的長度、深度等之冶金接面形式及雜質濃度分布概況，使得電阻性擊穿區域8可具有關於剩餘電中性區域之預定電阻值。
此處，當接面擊穿按汲極區域6及電阻性擊穿區域8之次序發生時，可如下定義「預定電阻值」之上限。
隨著汲極施加電壓升高，接面擊穿發生於汲極區域6中。當汲極區域6之電位上升飽和時，電中性區域保持處於電阻性擊穿區域8中，且預定電阻值得以保持。若預定電阻值過高，則進一步升高汲極施加電壓，且電中性區域可在下一次接面擊穿發生前(於飽和但略高之電位下)消失。若如此，則之後無接面擊穿發生於電阻性擊穿區域8中。為了防止該情形，根據電阻性擊穿區域8之冶金接面形式及雜質濃度分布概況判定預定電阻值之上限。
當接面擊穿按汲極區域6及電阻性擊穿區域8之次序發生時，如下指定「預定電阻值」之下限。
當如上所述，接面擊穿首先發生於汲極區域6中時，若升高汲極施加電壓，則汲極區域6之電位稍稍升高且飽和。另一方面，當接面擊穿首先發生於電阻性擊穿區域8中時，歸因於在區域之整個長度上的即時汲極電流及電阻值，引起在電阻性擊穿區域8中之電壓降。當將正雜訊施加至汲極側時，各別雜質區域之電位係指在源極側之電位。因此，當接面擊穿首先發生於電阻性擊穿區域8中時，參考在源極側處之電位升高汲極區域6之電位。此處，若電阻性擊穿區域8之「預定電阻值」過小，則電壓降之量過小，且汲極區域6之電位未升高至接面擊穿藉以發生於汲極區域6之一部分中之電位。
亦即，「預定電阻值」之下限有必要等於或大於足以在擊穿首先發生於電阻性擊穿區域8中後引起在汲極區域6中之下一次擊穿的電阻值。
注意，電阻性擊穿區域8之電阻值由電阻性擊穿區域8之薄層電阻與長度之乘積判定。此等結構參數為視彼此而定之設計因數，且並不唯一地判定電阻性擊穿區域8之電阻值之最佳值。
此外，使電阻性擊穿區域8之接面深度比汲極區域6之接面深度淺。藉此，在電阻性擊穿區域8與汲極區域6之間的邊界附近產生冶金接合表面之高度差，且在汲極區域6之基板深度側形成一轉角彎曲。下文中，轉角彎曲被稱作「凸部分6A」。
在P井2中，形成井接觸區域10，在其中以高濃度注入P型雜質。
在半導體基板1之表面上，形成用於半導體基板1與上部佈線(未圖示)之間的電絕緣之層間絕緣膜11。
在源極區域5、汲極區域6及井接觸區域10上，形成源極電極12、汲極電極13及井電極14以經由穿透層間膜11之連接孔產生各別N型雜質區域(擴散層)之間的歐姆接觸。
[藉由ESD操作之突波移除]
將使用圖3描述當突波進入圖2中之結構時的各別部分之動作。此處，將藉由將接面擊穿按汲極區域6及電阻性擊穿區域8之次序發生的情況作為一實例來解釋該操作。
考慮可將突波電流視作等效於當隨時間以斜坡函數方式單調增大之電流源連接至電晶體之汲極時的突波電流之情況。藉由被視作等效於電流源之連接的突波之施加(實質上為汲極偏壓之施加)，電流流至在斷開狀態下的MOS電晶體型防護裝置TRm之汲極電極13中。當汲極電流增大時，汲極電位逐漸上升。
隨著汲極電位之上升，首先，電場鬆弛區域7由來自P井2的耗盡之層耗盡。藉此，使閘極端上之電場鬆弛且避免了閘極端處之接面擊穿。
當汲極電壓進一步增大時，電阻性擊穿區域8在一定程度上被耗盡。由於雜質濃度等經判定使得電阻性擊穿區域8之夾止電壓可比汲極擊穿電壓高，因此電中性區域8i保持處於電阻性擊穿區域8中。在圖3中，在電阻性擊穿區域8之基板深度側處的耗盡之層由符號「8v」表示。
在此操作實例中，將解釋雜質分布經判定使得可使電場集中於汲極區域之轉角彎曲(下文中被稱作凸部分6A)上且可發生第一突崩擊穿(接面擊穿)之情況。
由突崩擊穿產生之電洞流沿著路徑P1在井中流動，且自井電極14流出。同時，電洞流在P井2中之電阻組件中流動且井電位升高。
由升高的井電位對源極區域5與P井2之間的PN接合加正向偏壓。因此，自源極區域5將電子植入至P井2中，開始雙極操作，減小汲極電壓，且觀測到突返。由於汲極電壓變低，因此歸因於突崩擊穿的凸部分6A中之碰撞離子化變得相對較弱。
另一方面，植入之電子流沿著作為自源極區域5至汲極區域6之最短路徑的路徑P2流動，穿過電阻性擊穿區域8及汲極區域6，且自汲極電極13流出。藉此，在電阻性擊穿區域8內產生電位梯度。同時，穿過路徑P2之電子受到凸部分8A之高電場的加速且引起碰撞離子化，且凸部分8A中之突崩擊穿變得相對較強。在凸部分8A中產生之電洞流主要經由路徑P3流至源極區域5中，且該流之一部分穿過路徑P3a，且自井電極14流出。
當突波電流進一步增大時，由於在電阻性擊穿區域8中產生之電壓降(歸因於電流穿過路徑P2)，汲極區域6之電位再次上升。結果，在電場集中於的汲極區域6之凸部分6A中達到突崩擊穿之臨界電場，且接面擊穿(突崩擊穿)在凸部分6A中再次變強。
由已在凸部分6A中再次變強之接面擊穿產生之電洞流在處於高電位下的電阻性擊穿區域8周圍向下流動至處於低電位下的P井2，穿過路徑P1a且主要自源極電極12流出。結果，在P井2之深區域中產生沿著路徑P1a之電位梯度。將自源極區域5植入之電子流抽吸至電位中，且形成沿著路徑P4之電子流。
在一系列過程中，第一熱產生集中於凸部分6A附近，其中第一接面擊穿發生且電流及電場集中。接著，路徑P2中之電子流增大，且熱產生之中心移至凸部分8A。
然而，在破壞發生於凸部分8A中之前，突崩擊穿在作為與凸部分8A隔開的另一汲極區域6之一部分的凸部分6A中再次變強。結果，高電流範圍中之熱產生區域經分布至三個區域中：凸部分8A、凸部分6A及電中性區域8i。
另外，由於自電阻性擊穿區域8延展之電位梯度，穿過路徑P4且流至汲極區域6中之電子流在汲極區域6之底表面上寬廣地流動，且電流密度之集中得以鬆弛。
結果，ESD突波之功率消耗分布於自電阻性擊穿區域8至汲極區域6之底表面的寬廣範圍中，局部熱產生得以鬆弛，且直至較高突波電流皆避免裝置之ESD破壞。
當雜質濃度經判定使得第一接面擊穿可發生於凸部分8A中時，由突崩擊穿產生之電洞流沿著路徑P3a在井中流動，且自井電極14流出。同時，電流洞在P井2中之電阻組件中流動，且井電位上升。
接著，以與自句子「由升高的井電位對源極區域5與P井2之間的PN接合加正向偏壓」開始之以上描述相同的方式執行操作。
[製造方法]
接下來，將參看圖4A至圖7及圖2解釋製造MOS電晶體型防護裝置TRm之方法。
在圖4A中之步驟1處，為了在高雜質濃度P型矽之半導體基板1上形成P井2，磊晶成長一低濃度P型矽層。舉例而言，半導體基板1之雜質濃度等於或大於1E19[cm-3 ]，且舉例而言，磊晶成長層1E之雜質濃度等於或大於1E15[cm-3 ]。
隨後，半導體基板1之表面經熱氧化，且形成用作用於離子植入之穿透膜的犧牲氧化膜21。
接著，經由犧牲氧化膜21將硼(B)離子植入至半導體基板1中，在其上執行活化退火，且形成P型半導體之P井2。判定硼(B)離子之劑量及植入能量，使得可獲得形成於該同一基板上的MOSFET之所要的汲極耐受電壓、P井2之薄層電阻及臨限電壓。
接下來，在圖4B中之步驟2處，藉由使用氟溶液進行蝕刻來移除犧牲氧化膜21，且接著，再次熱氧化半導體基板1之表面且形成閘極絕緣膜3。判定作為閘極絕緣膜3的氧化矽膜之厚度，使得可在形成於同一基板上之MOSFET中獲得所要的閘極耐受電壓及臨限電壓。
隨後，使用熱CVD在閘極絕緣膜3上沈積多晶矽層(未圖示)，且以高濃度將磷(P)離子離子植入至多晶矽層中。
隨後，將抗蝕劑(未圖示)塗覆至半導體基板之整個表面，且接著，對其執行光學微影，且將閘極圖案轉印至抗蝕劑。接著，將抗蝕劑圖案用作遮罩來執行反應性離子蝕刻，且移除多晶矽層之不必要的部分。接著，藉由灰化移除抗蝕劑，且獲得閘極電極4。
接著，在圖5A中之步驟3處，半導體基板1由抗蝕劑PR1覆蓋，對其執行光學微影，且開放自閘極電極4至待為汲極區域6(參見圖2)之區域的部分。隨後，將用於電場鬆弛區域7之形成的磷(P)離子植入至半導體基板1之表面中。可根據作為穿透膜的閘極絕緣膜3之厚度及所要的汲極耐受電壓來判定磷(P)之劑量及植入能量。接著，藉由灰化或其類似者來移除抗蝕劑PR1。
接著，在圖5B中之步驟4處，半導體基板1由抗蝕劑PR2覆蓋，對其執行光學微影，且開放自電阻性擊穿區域8至待為汲極區域6(參見圖2)之區域的部分。隨後，將用於電阻性擊穿區域8之形成的磷(P)離子植入至半導體基板1之表面中。判定磷(P)之劑量及植入能量，使得電阻性擊穿區域8之夾止電壓可比汲極耐受電壓高。接著，藉由灰化或其類似者來移除抗蝕劑PR2。
接著，在圖6A中之步驟5處，半導體基板1由抗蝕劑PR3覆蓋，對其執行光學微影，且開放源極區域5及汲極區域6之區域。隨後，依次將砷(As)離子及磷(P)離子植入至半導體基板1之表面中。判定各別離子之劑量及植入能量，使得可獲得足以在源極電極與汲極電極(其將於稍後形成)之間形成歐姆接觸之表面濃度及比在電阻性擊穿區域8中深之接面深度。接著，移除抗蝕劑PR3。
接下來，在圖6B中之步驟6處，半導體基板1由抗蝕劑PR4覆蓋，對其執行光學微影，且開放用於形成井接觸區域10之區域。隨後，將硼(B)離子或氟化硼(BF2 )離子植入至半導體基板1之表面中。判定劑量及植入能量，使得可獲得足以在井電極(其將於稍後形成)與其自身之間形成歐姆接觸之表面濃度。接著，移除抗蝕劑PR4。
接著，在圖7中之步驟7處，對基板執行熱處理，且活化雜質原子連同在上述步驟處植入之離子。
隨後，藉由電漿CVD將SiO2 厚沈積於基板表面上，使用CMP平坦化該表面，且藉此，獲得層間絕緣膜11。
隨後，在基板之整個表面上形成抗蝕膜(未圖示)，對其執行光學微影，且將待在源極區域5、汲極區域6及井接觸區域10上提供的連接孔之圖案轉印至抗蝕膜。接著，執行反應性離子蝕刻，且形成至各別部分之連接孔。
接下來，在步驟8，藉由濺鍍及CVD將諸如鎢之金屬嵌入於連接孔中，且進一步在其上形成鋁佈線層。藉此，如圖2中所展示，獲得源極電極12、汲極電極13及井電極14。
按上述方式，獲得與第一實施例有關之MOS電晶體型防護裝置TRm。
此處，解釋可被用作N通道GGMOS之MOS電晶體型防護裝置TRm之製造方法。
然而，可藉由提供與以上解釋中之導電類型相反的在各別步驟處注入之雜質之導電類型而在同一程序中製造P通道防護裝置。
另外，起始基板未必為高濃度P型基板，而可為高電阻P型基板或N型基板。
注意，在第一實施例及其他實施例中，半導體基板1不限於由矽或其類似者之半導體材料製成之基板。舉例而言，在本發明之實施例中，將由半導體或不同於半導體之材料製成之基板被用作支撐基板且在基板上形成半導體層之情況定義為屬於「半導體基板」之類別。因此，用於形成薄膜電晶體之基板、具有與基板絕緣隔離之SOI層之SOI基板或其類似者可被用作半導體基板。
接下來，在第一實施例中，將解釋將電阻性擊穿區域8與閘極電極4按預定距離隔離之優點及與「電阻性擊穿區域」有關之優點。
舉例而言，如在JP-A-2002-9281中，在當區域自身引起接面擊穿時充當電阻層之N型雜質區域(電阻性擊穿區域)與閘極電極4在圖案上重疊之情況下，存在對汲極耐受電壓之許多限制，且難以實現較高耐電壓性。亦即，在JP-A-2002-9281之結構中，汲極耐受電壓受到以下所有各者之限制：源極與汲極之間的衝穿電壓、汲極與井之間的接面耐受電壓及閘極與汲極之間的絕緣膜耐受電壓。因此，極難設定具有對於MOS電晶體型防護裝置所防護的內部電路(圖1)之耐受電壓為適當的振幅之汲極耐受電壓。
另一方面，根據第一實施例，電阻性擊穿區域8與緊接在閘極電極4之下之井區域部分隔開，且汲極與其自身之間的耐受電壓之設定之自由度係高的。因此，甚至在內部電路具有高耐受電壓之情況下，亦可將ESD防護耐受電壓設定為高於該耐受電壓。
另外，由於不存在矽化物層，因此存在較少變化因素，使得雜質濃度歸因於在矽化物形成時之加熱而變低。尤其，電阻性擊穿區域8針對汲極區域6及P井2之雜質濃度分布概況具有在擊穿後的預定電阻值之最佳範圍。因此，在形成電阻性擊穿區域8之後，有必要藉由在矽化加熱或其類似者之過程中吸出雜質或加熱自身來儘可能多地避免雜質濃度分布概況之大的改變。
在JP-A-2002-9281中，電阻性擊穿區域總體上由兩個低濃度雜質區域及其間之一高濃度雜質區域形成。然而，高濃度雜質區域經矽化，且該部分中之電阻值在一定程度上變化。另外，包括汲極區域的高濃度雜質區域上之部分經矽化，且矽化係在擊穿點附近進行。由於熱產生位置在矽化物層附近，因此可極為可能發生該部分之破壞之缺陷及矽化物之電阻值之改變或其類似者。
在第一實施例之MOS電晶體型防護裝置TRm中，不形成引起缺陷之矽化物層。
另外，與交替形成高濃度雜質區域及低濃度雜質區域中之四者(如在JP-A-2002-9281中)之情況相比，面積代價小。
接下來，將描述與典型DE-MOSFET相比之優點。首先，將詳細解釋DE-MOSFET，且藉由模擬，將使由與該實施例有關之電晶體結構與其自身之間的差異提供之優點清晰。
[比較實例1(DE-MOSFET)]
圖8為包括一用於改良汲極耐受電壓之電場鬆弛區域之汲極延伸MOS電晶體(DE-MOSFET)之截面結構圖。
在圖8展示之結構中，P井102形成於半導體基板101上。在半導體基板101(嚴格而言，P井102)之表面上，藉由熱氧化或其類似者形成閘極絕緣膜103。P井102具有經判定用於獲得如圖2中之P井2之井的預定臨限電壓及薄層電阻的雜質分布。
閘極電極104形成於閘極絕緣膜103上。在形成閘極電極104之指狀物部分之寬度方向上的一側為源極側，且另一側為汲極側。
源極區域105形成於P井102內以與閘極電極104之一端部分地重疊。另外，汲極區域106形成於P井102內，其與閘極電極104之另一端隔開。在源極區域105及汲極區域106中以高濃度注入N型雜質。
處於比汲極區域106低之濃度下的N型電場鬆弛區域107形成於汲極區域106與緊接在閘極電極104之下之井區域部分之間。電場鬆弛區域107之一端與閘極電極104之該端重疊。在電場鬆弛區域107中，通常，在操作處(如所謂的LDD區域、延伸部或其類似者)耗盡在深度方向上之總長度。因此，在當接面擊穿發生時施加汲極偏壓(例如，汲極電壓)時，無電中性區域保持處於電場鬆弛區域107中。
在P井102中，形成高濃度P型井接觸區域110。經由插塞或其類似者連接至井接觸區域110、源極區域105及汲極區域106之井電極114、源極電極112及汲極電極113分別形成為層間絕緣膜11上之佈線。
此處，提供電場鬆弛區域107以增大汲極耐受電壓。電場鬆弛區域107承受汲極與閘極之間的電場之大部分，且在閘極端處產生之電場經鬆弛，且引起在閘極端處之破壞之汲極電壓升高。
為了使電場鬆弛區域107承受足夠電壓，電場鬆弛區域107之濃度經設計為足夠低且長度經設計為足夠長。
結果，大體上藉由汲極區域106與P井102之間的接面耐受電壓判定汲極耐受電壓。
[TLP量測]
GGMOS由具有圖8中展示之結構的DE-MOSFET形成，且對其執行TLP(傳輸線脈衝產生)量測。
圖9A展示比較實例之DE-MOSFET的TLP量測之結果。
藉由將電壓脈衝提供至圖8中之汲極電極113且在依次增大輸入脈衝之電壓振幅的同時在預定時間(例如，100[ns])已過去後之時間量測過渡汲極電壓值與汲極電流值之間的關係，獲得圖9A中展示之曲線C1。
在曲線C1中，隨著汲極電壓升高，歸因於上述第一接面擊穿，約0.4[A]的汲極電流在24[V]附近快速開始流動，且汲極電壓瞬間變低至峰值之約1/4。汲極電壓回復之現象被稱作「突返(現象)」。在突返後，作為關於每一後續脈衝施加的脈衝高度值之增加的反映，汲極電壓與汲極電流逐漸增大。
圖9A中展示之曲線C2展示與在曲線C1之獲得時的汲極電流量測交替執行的汲極漏電流量測之結果。更具體言之，曲線C2之各別點為以緊於之前量測的曲線C1上之點之汲極電流作為垂直軸且以緊接在曲線C1上之點之量測後量測的汲極漏電流作為水平軸而標繪的電流值。
如由曲線C2所展示，防護裝置(DE-MOSFET)之所量測的汲極漏電流隨第一突返後的量測之數目之增加而依次增大。此暗示汲極接合破壞在每次突返時有所發展。
將使用圖10解釋上述洩漏之發生的假定原因。
圖10展示緊接在於圖8中之DE-MOSFET中誘發突返後之情形。
首先，在源極電極112、井電極114及閘極電極104接地之條件下，增大允許流至汲極電極113中之電流。接著，汲極電壓上升，電場鬆弛區域107之耗盡有所發展，整個區域在汲極電壓達到汲極擊穿電壓前耗盡。藉此，使集中於閘極端上之電場鬆弛，避免在閘極端處的破壞之發生，且因此，履行電場鬆弛區域之作用。
當藉由增大汲極施加電壓而允許較大汲極電流流動時，在作為汲極區域106之基板深度側處的具有一曲度之接合部分的凸部分106A中，電場變得最大。接著，當汲極電壓達到汲極擊穿電壓時，突崩擊穿在晶圓之截面上的凸部分106A及晶圓平坦表面上的汲極區域106中之一些受限點處開始。突崩擊穿開始之點通常具有點形狀，且稱作「熱點」。
在由突崩擊穿產生之一對電洞及電子中，電子流至汲極區域106中，且電洞穿過路徑P5且自井接觸區域110流至井電極111中。同時，電洞流由於P井102之電阻而升高P井102之電位，且對源極區域105與P井102之間的PN接合加正向偏壓。
當藉由進一步增大汲極施加電壓而允許甚至更大的汲極電流流動時，汲極電壓上升，且電洞流歸因於碰撞離子化而增大。因此，基板電位很快達到PN接合之接通電壓，且電子自源極區域105植入至P井102中。
由於由擴散及電洞流形成之電位梯度，電子流經由路徑P6自凸部分106A流至汲極區域106。當接通源極與基板之間的PN接合時，汲極與源極之間的阻抗變低，汲極電壓減小，且觀測到突返。由於汲極電壓變低，因此在不同於熱點之點處無突崩擊穿可發生，且擊穿電流集中地流至晶圓平坦表面上之熱點。
以此方式，緊接在突返後，使電場及電子流密度集中於汲極區域之凸部分106A附近，且因此，突波之電能在該區域附近集中消耗且產生熱量。
考慮由於熱產生之集中，半導體基板1中之晶體缺陷倍增，且圖9A中展示之漏電流增大。此漏電流在高汲極耐受電壓下顯著地產生於MOSFET中，且在中等至高耐受電壓半導體積體電路中尤其有問題。
圖9B展示該實施例之防護裝置(參見圖2)的TLP量測之結果之一實例。
如圖式中所展示，雖然防護裝置具有與圖9A中展示之比較實例的防護裝置之閘極寬度幾乎相同的閘極寬度，但引起接合洩漏之汲極電流自比較實例之情況下的0.4[A]增加至1[A]或更大。
[模擬結果及查核]
藉由裝置模擬來比較圖8中展示的比較實例之電晶體結構與與圖2中展示之第一實施例有關的電晶體結構。
圖11A至圖13B展示電場E、電流密度J及功率消耗密度P的作為其乘積之模擬結果。在各別圖式中，A為展示針對與一比較實例有關的裝置結構之結果之二維(2D)圖，且B係針對與本發明之第一實施例有關的裝置結構。在2D圖中，水平軸X指示在圖8或圖2中的截面側方向上之大小，且垂直軸Y指示在深度方向上之大小。在圖11A至圖13B中，將指示電場E、電流密度J及功率消耗密度P之相對值的振幅之位準之數字適當地附著至位準曲線作為2D螢幕之模擬結果。
另外，在各別圖式之A中，閘極電極104、電場鬆弛區域107及汲極區域106之範圍由與圖8中之數字相同的數字展示。在各別圖式之B中，閘極電極4、電場鬆弛區域7、電阻性擊穿區域8及汲極區域6之範圍由與圖2中之數字相同的數字展示。
如圖11A中所展示，在比較實例中，電場E過多地集中於汲極區域106之與電場鬆弛區域107接觸的端上，且最大位準達「10」。
另一方面，在本發明之第一實施例中，如圖11B中所展示，在電阻性擊穿區域8之與電場鬆弛區域7接觸的端處存在電場E之處於最大位準的集中位置。同時，電場E之集中位置(位準「8」)亦形成於電阻性擊穿區域8附近的汲極區域6之端處。在電阻性擊穿區域8之擊穿點處的最大位準為「9」，其自比較實例之最大位準減小一個位準。
回應於電場之分布，亦藉由應用本發明之實施例來分布圖12A及圖12B中展示的電流密度J。
在圖12A中展示之比較實例中，電流密度之集中處於窄如一點之範圍內，且其位準高達「12」。
另一方面，在圖12B中展示的本發明之第一實施例中，在通道方向上延伸之帶狀電流集中位置形成於電阻性擊穿區域8之表面側處，且其位準為「10」，其自比較實例之位準減小兩個位準。另外，顯然，新產生了自汲極區域6之端部流至P井深部之電流路徑J1。
藉由上述電場E之分布及電流密度J之分布，圖13A及圖13B中展示的功率消耗密度P具有藉由應用本發明之實施例自一點分割為兩個點之峰值。另外，最大位準自比較實例之「13」減小至第一實施例之「12」。
因此，顯然，藉由應用本發明之實施例，熱產生受到抑制。
在此模擬中，已研究了關於四個電流值的突返現象及在出現該現象時之表面電位分布。
圖14展示突返之模擬結果。
在該模擬中，藉由比較實例及該實施例中之不同結構參數，估計當輸入汲極電流ID 作為逐漸變大之斜坡波形時之汲極電壓VD 及其在X方向上之表面電位分布，且對其進行比較。
如圖14中所展示，在比較實例中，隨著汲極電流ID 升高，汲極電壓VD 單調變低。另一方面，在該實施例之結構中，在允許為在觀測點處之值的0.2倍之汲極電流ID 流動之點附近，汲極電壓VD 呈最小值。相反地，當進一步增大汲極電流ID 時，汲極電壓VD 變低，且減小速率幾乎為線性。
此亦清晰地出現於圖15A及圖15B中展示的表面電位分布中之汲極區域之表面電位中。
在圖15A中之比較實例中，隨著汲極電流ID 自曲線A至曲線D增大，汲極表面電位亦變低。
另一方面，在圖15B中的本發明之第一實施例中，在自曲線C至曲線D的轉變中，電位關係與在比較實例中之電位關係顛倒。另外，在曲線D中，當允許在觀測點處之汲極電流ID流動時，線性電位上升出現於電阻性擊穿區域8之通道電流方向上。此意謂著，電阻性擊穿區域8具有參考電阻性擊穿區域8之源極側端電位升高汲極側處之電位的效應。換言之，結果明顯展示出電阻性擊穿區域8充當藉由逐漸改變通道方向上之電位來鬆弛電場及電流密度之過度集中之所謂的「鎮定電阻」。
基於上述結果，將如下與比較實例比較來描述該實施例中之操作。
(1)將突波輸入至防護裝置之汲極。可將防護裝置之行為視為等效於根據某一模型將電流隨時間單調增加之電流源連接至防護裝置之汲極的情況。
(2)歸因於由輸入至汲極的突波引起之電流，汲極電位上升，且在某一電壓下，突崩擊穿開始自汲極寬度中之某一弱點(亦即，熱點)發生。
(3)在擊穿點中產生之電洞作為電洞流經由基板流至基板接觸點，且升高基板電位。
(4)當電洞流之量變為某一程度時，基板電位達到PN接合之接通電壓，且將電子自源極區域植入至基板中。電子流相對於基板偏壓按指數規律增大，且源極與汲極之間的阻抗快速變低。
(5)作為減小之阻抗的結果，在擊穿點附近之電位變低。
(5-1)比較實例之情況
同時，在比較實例中，擊穿點靠近處於幾乎相同電位下之矽化物，且擊穿點之電位變低，且在整個汲極寬度上，整個矽化物區域之電位減小至汲極擊穿電壓或更小。結果，任何接面擊穿不發生於除已發生擊穿之點處之外的區域中，且擊穿電流集中流至已首先發生擊穿的一點(熱點)中。因此，此處，局部電流密度變得極高。
另外，在比較實例中，如圖13A中所展示，使熱產生(功率消耗密度P)集中於汲極區域之短部分上。結果，在熱產生集中位置中，基板之矽受到熱損壞，且產生將為軟洩漏之原因的晶體缺陷。
(5-2)實施例之情況
另一方面，在該實施例之結構中，擊穿點之電位亦一度降落，且擊穿電流集中地在其處流動。
然而，在該實施例之結構中，處於高擊穿電流密度下的熱產生位置分布於自電阻性擊穿區域8至汲極區域6之底表面的寬廣區域中，如圖13B中所展示。因此，若輸入在比較實例中引起破壞之電流，則該點較不易於經受歸因於熱產生集中之損壞。
另外，電阻性擊穿區域8存在於擊穿點(電阻性擊穿區域之前端)與汲極區域6(若經矽化，則限於汲極區域6)之間。電阻性擊穿區域8充當鎮定電阻，如已在圖15B中變得清晰可見。因此，擊穿電流增大，電阻性擊穿區域8中之電壓擊穿增加，且因此，汲極區域6之電位如圖15B中所展示變得增大。
結果，汲極電壓再次恢復至等於或大於汲極擊穿電壓之電壓，且接面擊穿於其他點處開始，且最終，接面擊穿於整個閘極寬度上發生。
藉此，在閘極寬度周圍之電流密度變低，且避免了突波電流集中於一點上。
(6)因此，在該實施例中，不產生引起軟洩漏之晶體缺陷，且獲得高的It2(二次擊穿電流)。
將如下總結以上描述。在該實施例中，首先，即使當接面擊穿開始於一點處時，熱產生集中亦經分散且避免在該一點中之熱損壞。在耐受期間，突波電流增大，且汲極電壓再次升高。接著，在其他點處達到汲極擊穿電壓，且接面擊穿開始。
當突波電流進一步增大時，接面擊穿最終發生於整個汲極寬度上。
在此過程中，可避免引起軟洩漏的在汲極之端處之局部晶體缺陷之產生，且即使突波電流進一步增大時亦可直至較高電流(It2)皆避免整個裝置之破壞，此係因為熱產生之集中經分散。
<2.第二實施例>
圖16為與第二實施例有關的一MOS電晶體型防護裝置TRm之一截面圖。
圖16中展示之結構為藉由自圖2中之結構移除電場鬆弛區域7而形成之結構。
在圖16中展示之MOS電晶體型防護裝置中，電阻性擊穿區域8在第一接面擊穿發生於凸部分8A或凸部分6A中(如第一實施例之情況)時充當鎮定電阻。因此，獲得汲極電壓歸因於電阻性擊穿區域8之電壓降而相反地上升之效應。結果，可避免引起軟洩漏的在汲極之端處之局部晶體缺陷之產生，且即使突波電流進一步增大時亦可直至較高電流(It2)皆避免整個裝置之破壞，此係因為熱產生之集中經分散。
另外，由於電阻性擊穿區域8與在閘極電極4下之井區域部分隔開預定距離，因此可在無汲極與閘極之間的耐受電壓之限制的情況下設定防護裝置之耐受電壓。
<3.第三實施例>
如自上述第一實施例之操作清楚的是，MOS電晶體型防護裝置TRm固有地執行雙極電晶體操作，且因此，閘極電極4係不必要的。
圖17為與第三實施例有關的一雙極電晶體型防護裝置之截面圖。
圖17中展示之結構為藉由自圖2中之結構移除閘極電極4及閘極絕緣膜3而形成之結構。
可使用圖17中展示之雙極電晶體型防護裝置TRb來代替圖1A及圖1B中之MOS電晶體型防護裝置TRm。
在圖17中，使用術語「射極區域5B」代替源極區域5，且使用術語「集極區域6B」代替汲極區域6。另外，P井2充當「基極區域」，且井接觸區域10充當「基極接觸區域」。
製造方法、材料及其他結構參數可與第一實施例中之製造方法、材料及結構參數相同。
根據圖17中展示之MOS電晶體型防護裝置TRb，可獲得已在第二實施例中總結的與在第一實施例中之效應相同的效應。在無閘極電極之情況下，進一步放鬆限制，且可自由地判定防護裝置之耐受電壓。
<4.第四實施例>
圖18為與第四實施例有關的一MOS電晶體型防護裝置TRm之一截面圖。
圖18中展示之結構為藉由在圖2之結構之源極區域5與閘極電極4之間添加在與電場鬆弛區域7之步驟相同的步驟處形成之低濃度區域7a而形成之結構。
藉由在通道長度方向上的添加之低濃度區域7a之長度，可將突返曲線之導通電阻調整至所要的值。此外，在第四實施例中可獲得與在第二實施例中總結的第一實施例之效應相同的效應。
<5.第五實施例>
圖19A為與第五實施例有關的一MOS電晶體型防護裝置TRm之一截面圖。
圖19A中展示之結構為適合於汲極區域6淺之情況的結構，且提供電阻性擊穿區域8與其自身之間的接面深度之足夠差異可能係不可能的。
冶金接面深度按汲極區域6、電阻性擊穿區域8及電場鬆弛區域7之次序漸大。另外，電阻性擊穿區域8在電場鬆弛區域7中形成為略小的，且汲極區域6在電阻性擊穿區域8中形成為略小的。
注意，在源極側處的自電阻性擊穿區域8之端部至電場鬆弛區域7之端部的距離為用於電場鬆弛之最佳長度。另外，在源極側處的自汲極區域6之端部至電阻性擊穿區域8之端部的距離為用於鎮定電阻之最佳長度。
另一方面，與汲極區域6、電場鬆弛區域7及電阻性擊穿區域8之源極側相對的端為形成另一凸部分6C之位置。
圖19B1展示在操作處耗盡在深度方向上的電阻性擊穿區域8之一部分之狀態。
圖19B1中之狀態為第一擊穿發生於凸部分8A或凸部分6A中。舉例而言，若第一擊穿發生於凸部分8A中，則第二擊穿發生於對應於在相對基板深度側處之轉角的凸部分6A或凸部分6C中。在凸部分6A及凸部分6C中，擊穿可先在其中一者中發生，且擊穿可稍後在另一者中發生。
在任一情況下，當表面邊緣如在圖式中所展示而對準時，擊穿易於發生，且此為用於熱產生位置之進一步分布的有利結構。
代替圖19B1，如圖19B2中所展示，可部分地耗盡電阻性擊穿區域8。
圖19B2之狀態展示擊穿何時發生於凸部分8A或凸部分6C中。舉例而言，若第一擊穿發生於凸部分8A中，則第二擊穿發生於對應於在基板深度側處之轉角的凸部分6C中。
圖20展示圖19A中之結構關於Z-Z線之鏡面反轉。
舉例而言，此結構採用多指閘極組態，且類似於在MOS電晶體型防護裝置TRm或其類似者之兩個指狀物部分之間共用汲極之結構。此處，在多指閘極結構中，閘極經形成為具有多個指狀物(簧片形狀)，且在兩個鄰近的閘極指狀物之間共用源極及汲極中之至少一者。
當共用汲極時，通常，在圖20中，採用連接Z-Z軸之左邊及右邊的兩個電場鬆弛區域7、兩個電阻性擊穿區域8及兩個汲極區域6之圖案。在此情況下，自然地，不形成凸部分6C。
為了易於擊穿，需要對準表面邊緣，然而當冶金接面在電阻性擊穿區域8中比在汲極區域6中深時，不必要在距閘極之遠側對準接面之表面邊緣。
圖21A至圖21D為展示不同於圖19A及圖20中之接面形式的接面形式之組合之截面圖。此處，圖21A及圖21B展示圖19A之修改的實例，且圖21C及圖21D展示圖20之修改的實例。
如自此等圖式可見，在汲極電極13下方，汲極區域6及電阻性擊穿區域8可完全由電場鬆弛區域7封閉，或可隔離電場鬆弛區域7以使汲極區域6之一部分與P井2直接接觸。
在第五實施例中可獲得與已在第二實施例中總結的第一實施例中之效應相同的效應。
<6.第六實施例>
第六實施例係關於多指汲極結構。
圖22A至圖23B為多指汲極結構之截面圖及平面圖。圖22B及圖23B為平面圖，且對應的圖22A及圖23A展示平面圖中之粗虛線部分之截面。
將同樣的符號指派至具有與第一實施例之功能相同的功能之組態。
在多指汲極結構中，如圖22B及圖23B中所展示，閘極電極4具有線性形狀，且靠近閘極電極4之電阻性擊穿區域8經形成為具有簧片形狀。另一方面，汲極區域6形成於與電阻性擊穿區域8相比距閘極電極4更遠之側。
在圖22A中展示之結構中，汲極區域6及電阻性擊穿區域8不重疊為如在其截面中所見之圖案。另一方面，在圖23B中之結構中，汲極區域6如毯般與電阻性擊穿區域8在長度方向上重疊一半。
如上所述，圖22A及圖22B與圖23A及圖23B之間的差異在於具有或不具有汲極區域6與電阻性擊穿區域8之間的重疊之差異，且在其間不存在如此大的固有功能之差異。
在任一情況下，自在閘極電極4側處的電阻性擊穿區域8及汲極區域6之邊緣位置，汲極區域6之邊緣及電阻性擊穿區域8之邊緣位於平面圖案上之不同層級處。在此方面，汲極區域6之邊緣位置處於與電阻性擊穿區域8之邊緣位置相比距閘極電極4更大的距離處。
自由圖22B中之S-S線(虛點線)展示之截面，易於理解，該截面結構與圖19A中之截面結構並無大的不同。注意，在截面結構之比較中，存在各別區域之邊緣在凸部分6C中是否對準及汲極區域6與電阻性擊穿區域8之間的深度關係之差異。
將藉由將第一突崩擊穿發生於汲極區域6之前端(凸部分6A)處之情況作為一實例來簡要地解釋操作。
在圖22B及圖23B中，首先，突崩擊穿發生於汲極區域6之前端(凸部分6A)處。其處產生之電洞流自汲極之凸部分6A流至井電極14，且對P井2之電位加正偏壓。藉此，對源極區域5與P井2之間的PN接合加正向偏壓，將電子自源極區域5植入至P井2，且發生雙極操作。結果，汲極與源極之間的阻抗變低，汲極電位減小，且發生突返。
另一方面，自源極區域5植入之電子經收集至電阻性擊穿區域8之前端(凸部分8A)，且經由電阻性擊穿區域8流至汲極區域6。同時，電子由在電阻性擊穿區域之凸部分8A附近的高電場加速且引起凸部分8A中之突崩擊穿。另外，電子流在電阻性擊穿區域8中產生電位梯度，且再次升高汲極區域6之電位。
由於汲極電壓上升，因此突崩擊穿在汲極區域6中再次變強。結果，熱產生區域經分布於自電阻性擊穿區域8之前端(凸部分8A)至電阻性區域6、進一步自汲極區域6之前端(凸部分6A)至汲極區域6之底表面的較寬廣區域中。
如上所述，在第六實施例中，在電阻性擊穿區域8之閘極側處的前端之擊穿部分(凸部分8A)及作為電阻性擊穿區域8之間的汲極區域6之邊緣部分之擊穿部分(凸部分6A)藉由圖案形狀之效應而交替且均勻地形成。因此，存在優點在於熱產生位置如圖案設計所欲而在二維上分布。
其他基本效應與在第二實施例中總結的第一實施例中之效應相同。
與圖22A及圖22B之情況相比，在圖23A及圖23B之情況下，可將汲極區域6之電阻設定為較低，且可使突返之導通電阻按彼減小之量變小。
<7.第七實施例>
圖24為與第七實施例有關的一MOS電晶體型防護裝置TRm之一截面圖。
作為分別引起在電阻性擊穿區域8及汲極區域6中之突崩擊穿之方法，將使P井2之雜質濃度局部較高之區域提供於P井2之與汲極區域接觸之一部分中。此區域具有易於引起突崩擊穿之功能，且被稱作擊穿促進區域2A。
擊穿促進區域2A可與電阻性擊穿區域8接觸或靠近電阻性擊穿區域8。在與擊穿促進區域2A接觸或靠近擊穿促進區域2A的電阻性擊穿區域8或汲極區域6之部分中的接面耐受電壓受到局部減小。藉此，接面擊穿變得較易於發生於電阻性擊穿區域8之端部的前端(凸部分8A)及與擊穿促進區域2A接觸或靠近擊穿促進區域2A的電阻性擊穿區域8中之區域處。
應注意，視雜質濃度及位置而定，擊穿促進區域2A可引起第一或第二突崩擊穿中之任一者。第一突崩擊穿之位置甚至可處於電阻性擊穿區域8或汲極區域6中。
在上述第一至第七實施例中，關於電阻性擊穿區域8，電阻性擊穿區域8的冶金接面之冶金接面形式及雜質濃度分布概況經判定使得當汲極區域6或電阻性擊穿區域8之擊穿發生時電中性區域8i保持處於電阻性擊穿區域8中(共通要求)。
然而，當添加擊穿促進區域2A時，第一擊穿易於發生。在此情況下，第一擊穿借助於擊穿促進區域2A而發生且並不完全視電阻性擊穿區域8之冶金接面形式及雜質濃度分布概況而判定。因此，在此情況下之電阻性擊穿區域8可能並不必要滿足共通要求。因此，在擊穿促進區域2A存在之情況下，共通要求可能並非必要的要求。
因此，在此情況下強加於電阻性擊穿區域8之如下要求係足夠的：與緊接在閘極電極之下之井部分隔開一預定距離與電阻性擊穿區域8接觸或靠近電阻性擊穿區域8而提供具有與電阻性擊穿區域8相反之導電性的至少一擊穿促進區域2A。
此處，擊穿促進區域2A之位置及數目不受限制。若存在複數個區域，則需要可離散化複數個擊穿促進區域2A之排列以用於熱產生位置之分布。
<8.第八實施例>
圖25為與第八實施例有關的一MOS電晶體型防護裝置TRm之一截面圖。
該實施例為對RESURF LDMOS電晶體之應用。圖25中展示之結構與圖19A之結構在以下兩點上不同。
第一，RESURF LDMOS電晶體具有高濃度P型半導體之沈降區域16。
第二，RESURF LDMOS電晶體具有自源極側由於擴散而朝向井電極14下方延伸的P型半導體之通道形成區域15。在圖25中，源極電極12及井電極14由一電極(下文被稱作源極及井電極142)形成，然而，其可以隔離方式提供，如同圖19A之情況。
在圖25中展示之結構中，當ESD突波進入汲極電極13且汲極電壓上升時，首先，電場鬆弛區域7由自P井2或P+ 半導體之半導體基板1延伸之耗盡之層耗盡。藉此，使電場集中於作為汲極區域6之具有曲度之接合部分的凸部分6A上，或作為在電阻性擊穿區域8之端處之具有曲度之接合部分的凸部分8A上，且發生突崩擊穿。在此方面，電阻性擊穿區域8充當具有預定電阻值之電阻層(電中性區域8i)。因此，在第八實施例中可獲得與已在第二實施例中總結的第一實施例中之效應相同的效應。雖然在圖25中未對準，但可如圖19A中之表面邊緣一般對準在與閘極相對之側處的電場鬆弛區域7、電阻性擊穿區域8及汲極區域6之表面邊緣。當邊緣對準時，擊穿易於發生於此處，且可獲得用於分布熱產生位置之有利結構。
此處，展示汲極區域6、電阻性擊穿區域8及電場鬆弛區域7之接面深度按與圖2中之次序相反的次序漸深之情況。在此情況下，在汲極擊穿處的電中性區域之剩餘厚度在電場鬆弛區域7中變為零或比電阻性擊穿區域8之電中性區域8i薄。或者，電阻性擊穿區域8之電中性區域8i變得比汲極區域6(嚴格而言，其電中性區域)薄。
藉此，電中性區域之轉角形成於作為電阻性擊穿區域8之前端部分的凸部分8A及汲極區域之凸部分6A上。在此部分上，電場經集中，且擊穿電壓變低，且可獲得與圖2中之結構之優點相同的優點。
此點為與圖19A之優點相同的優點。
如已在圖19A之描述中所解釋，以此方式，本發明之實施例中的優點並不視冶金接合表面之輪廓形狀(更本質地，視自汲極區域至在汲極擊穿處之電中性區域的電中性區域之輪廓形狀)而出現。
圖26A展示第八實施例中之另一結構實例。
藉由將場板結構引入至圖25中之結構中，形成圖26A中展示之結構。
閘極電極4藉由在LOCOS絕緣膜18之一側上伸展來形成場板結構。
電場鬆弛區域7自緊接在汲極區域6下方進入至LOCOS絕緣膜18之下，且靠近緊接在閘極下之通道形成區域15而延展。
電阻性擊穿區域8及汲極區域6可形成於與LOCOS絕緣膜18之閘極相對的側處，如圖26A中所展示。或者，可藉由設計雜質分布以形成凸部分6A而使電阻性擊穿區域8之閘極側延伸至緊接在LOCOS絕緣膜之下。另外，可藉由與LOCOS絕緣膜18之自對準來形成汲極區域6，且可在端部附近或緊接在LOCOS絕緣膜18之下提供凸部分6A。
圖26B1及圖26B2展示當汲極區域6之端部到達LOCOS絕緣膜18緊下方時之截面結構。
為了如圖26B1中的凸部分6A之形成，緊接在LOCOS絕緣膜18之下的電阻性擊穿區域8之接面深度可比汲極區域6之接面深度小。或者，在凸部分6A未如圖26B2中一般形成之程度上，緊接在LOCOS絕緣膜18下的電阻性擊穿區域8及汲極區域6之接面深度可幾乎相等。
在任一情況下，電阻性擊穿區域8均充當電阻層，且接面擊穿之產生點分布於自凸部分8A至凸部分6A(若存在凸部分6A)且進一步至汲極區域6之底表面的寬廣區域中。
圖27展示第八實施例中之另一結構實例。
圖27中展示之結構為藉由用N井2n替換圖25中的結構之P井2而形成之結構。在此結構中，不必要以隔離方式提供電場鬆弛區域7，且N井2n亦充當電場鬆弛區域7。
在該結構中，當施加ESD突波時，N井2n由來自P+ 半導體之半導體基板1的耗盡之層耗盡。其後之優點與圖2及圖25中之結構中的優點相同。
圖28展示第八實施例中之另一結構實例。
圖28展示當將圖27中之結構更改為雙RESURF結構時之電晶體截面結構。
此結構與圖27中之結構的不同之處在於，將P型區域(下文被稱作表面側P區域19)提供於電場鬆弛區域7之基板表面上。
表面側P區域19具有在汲極電壓之施加下藉由自上方開始的垂直電場耗盡電場鬆弛區域7(在此情況下，N井2n)之效應。在此情況下，可將電阻性擊穿區域8提供於汲極區域6與表面側P區域19之間，較佳地，與汲極區域6接觸。或者，電阻性擊穿區域8可經提供以與表面側P區域19部分重疊。在此情況下，電阻性擊穿區域8可未必形成自基板表面起之N型區域，而是基板之最上部表面可為P型區域19，且電阻性擊穿區域之N型區域可於下面形成。
可任意組合上述第一至第八實施例。
舉例而言，如圖29中所展示，本發明之實施例可適用於場效MOSFET。
該工作實例與圖2之不同之處在於，圖2中的結構之閘極電極部分由LOCOS絕緣膜18替換。在無閘極之情況下，雙極電晶體型防護裝置TRb本質上與圖17中之裝置相同。優點與圖2及圖17中之優點相同。
根據與上述第一至第八實施例有關的防護裝置，歸因於ESD突波之施加而發生的接面擊穿在一定程度上經分布於複數個點處或廣泛地產生於寬廣區域中。藉此，可使由突波電流引起的熱產生之集中鬆弛，且可避免歸因於在突返處的熱產生集中之防護裝置之破壞。另外，在維持高汲極電壓的同時，可獲得可與低壓防護裝置之靜電破壞耐受電壓相比的靜電破壞耐受電壓。
在第一實施例中，已藉由將具有在閘極與汲極之間的電場鬆弛區域以用於獲得高汲極耐受電壓之DEMOS(汲極延伸MOSFET)作為一實例來解釋防護裝置之製造方法。
另外，在與第一實施例有關的防護裝置之製造方法中，將兩個步驟(微影步驟及離子植入步驟)添加至典型的DEMOS。藉由兩個步驟之添加，可在電場鬆弛區域與汲極區域之間形成在比電場鬆弛區域中之雜質濃度高的雜質濃度下之電阻性擊穿區域。
然而，在該製造方法中，為了防護裝置之形成，製造步驟包括額外的兩個步驟。此增加了用於製造晶圓之成本，且抑制將使用該等防護裝置之產品引入至市場。因此，一種僅藉由現有製造步驟(亦即，無額外步驟)製造防護裝置之方法係所要的。
接下來，將解釋在第一至第八實施例及其修改的實例中之任一者中展示之結構之形成時具有較少數目個步驟及較低成本的製造方法之實施例。下列實施例可適用於在第一至第八實施例中之任一者中的防護裝置之結構。
將藉由代表性地將具有MOS電晶體型防護裝置TRm(其具有第四實施例(圖18)之基本結構)之積體電路(IC)作為一實例來解釋減少步驟之數目的技術。下列實施例可相似地適用於第一至第八實施例中的除第四實施例外之實施例。
因此，在如下描述中，「電晶體型防護裝置(TRm,b)」將被用作防護裝置之通用術語，其與該裝置為MOS電晶體型還是雙極電晶體型無關。
<9.第九實施例>
圖30為根據與第九實施例有關之製造方法形成的積體電路之截面結構圖。
圖30展示在圖18中展示之第四實施例之電晶體型防護裝置(TRm,b)，其具有形成於同一基板上之高耐受電壓MOSFET(MH)及低壓MOSFET(ML)。
此處，高耐受電壓MOSFET(MH)為待由電晶體型防護裝置(TRm,b)防護免受ESD突波影響之裝置。亦即，圖1A及圖1B中之內部電路中含有高耐受電壓MOSFET(MH)。高耐受電壓MOSFET(MH)包括N通道型及P通道型中之一或兩者。在圖30中，為了避免圖式之複雜化，僅展示N通道MOSFET。
另外，低壓MOSFET(ML)可含有於內部電路中，然而，此處，其為在未在圖1A及圖1B中出現之另一電路區塊內之電晶體。
舉例而言，低壓MOSFET(ML)可為形成高耐受電壓MOSFET(MH)之控制電路的邏輯MOSFET。或者，低壓MOSFET(ML)可為形成一形成於與高耐受電壓MOSFET(MH)之基板相同的基板上之影像感應裝置之控制電路的邏輯MOSFET。
在任一情況下，低壓MOSFET(ML)均可為N通道MOSFET及P通道MOSFET中之一或兩者。在圖30中，為了避免圖式之複雜化，僅展示N通道MOSFET。注意，低壓MOSFET(ML)可含有形成於同一基板上之具有不同操作電壓的低壓N通道MOSFET及P通道MOSFET中之一或兩者。
半導體基板1為具有以高濃度注入之諸如硼(B)的P型雜質之矽(晶面定向100)基板。在半導體基板1之表面上，形成低濃度P型晶體矽之磊晶成長層1E。
在磊晶成長層1E之表面側上，形成適合於各別裝置之井。在每一井內，形成電晶體型防護裝置(TRm,b)、高耐受電壓MOSFET(MH)及低壓MOSFET(ML)中之一者。
用於保證電絕緣之裝置隔離絕緣膜180形成於各別裝置之間。在磊晶成長層1E之與裝置隔離絕緣膜180接觸之部分中，以高濃度注入P型通道擋止雜質，且形成通道擋止區域9。
低壓MOSFET(ML)形成於具有注入之雜質的P型井(P井2L)中，使得可獲得各別部分之所要的臨限電壓或耐受電壓。低壓MOSFET(ML)由下列元件形成：
‧一用於低壓MOSFET之閘極絕緣膜3L(例如，具有1[nm]至10[nm]之厚度的矽熱氧化膜)；
‧一閘極電極4L(例如，高濃度N型多晶矽電極)；
‧N+ 半導體之延伸區域7E(P型暈圈區域(未圖示)可形成於附近)；
‧N+ 半導體之源極區域5L；
‧N+ 半導體之汲極區域6L；及
‧用於藉由相對於閘極電極4L之自對準形成源極區域5L及汲極區域6L之閘極側壁絕緣膜41。
高耐受電壓MOSFET(MH)形成於具有注入之雜質的P型井(P井2H)中，使得可獲得各別部分之所要的臨限電壓或耐受電壓。高耐受電壓MOSFET(MH)由下列元件形成：
‧一用於高耐受電壓MOSFET之閘極絕緣膜3H(例如，具有10[nm]至100[nm]之厚度的矽熱氧化膜)；
‧一閘極電極4H(例如，高濃度N型多晶矽電極)；
‧用於使閘極端上的閘極與汲極之間的電場之集中鬆弛且獲得高汲極耐受電壓的N- 半導體之電場鬆弛區域7H；
‧N+ 半導體之源極區域5H；及
‧N+ 半導體之汲極區域6H。
電晶體型防護裝置(TRm,b)包括已在第一實施例中解釋之閘極絕緣膜3、閘極電極4、源極區域5、汲極區域6、電場鬆弛區域7、低濃度區域7a、電阻性擊穿區域8、源極電極12及汲極電極13。
此處，如在第二至第四實施例中，閘極電極4、電場鬆弛區域7及低濃度區域7a可不為必要的組成元件，而是可任意地省略。另外，可如同在第五至第八實施例中展示之MOS電晶體型防護裝置TRm而形成電晶體型防護裝置(TRm,b)。
高耐受電壓MOSFET(MH)之閘極絕緣膜3H通常形成為比低壓MOSFET(ML)之閘極絕緣膜3L厚。
電晶體型防護裝置(TRm,b)之閘極絕緣膜3可與閘極絕緣膜3H或3L同時形成。注意，當如圖30中一般提供閘極電極4L時，較佳地，至少緊接在閘極電極之下之部分與閘極絕緣膜3H同時形成。
第九實施例與第一實施例之製造方法的不同之處在於，在與低壓MOSFET(ML)之延伸區域7E之步驟相同的步驟處形成電阻性擊穿區域8。就電晶體型防護裝置而言，製造方法與第一實施例之製造方法(圖4A至圖7)相同。
接下來，將參看圖31A至圖40B解釋圖30中展示之結構。
此處，藉由適當地引述圖4A至圖7及步驟1至7中之術語，將簡化與第一實施例之步驟相同的步驟之解釋。舉例而言，若存在額外步驟，則待在步驟3與步驟4之間添加之新步驟或當對步驟3進行分段時之各步驟由步驟3-1、3-2......之記數法來表達。當整合第二至第八實施例中之電晶體型防護裝置時，將藉由如下描述來適當地添加解釋。
在圖31A中之步驟1-1處，如同在圖4A中之步驟1處一般，P型磊晶成長層1E成長於P型半導體基板1上。隨後，裝置隔離絕緣膜180形成於各別電晶體之表面(除了作用區域之外)上。可藉由所謂的LOCOS製程或STI(淺槽隔離)製程來形成裝置隔離絕緣膜180。
在圖31B中之步驟1-2處，按與圖4A中之步驟1處相同的方式形成犧牲氧化膜21。舉例而言，犧牲氧化膜21之厚度為約10[nm]至30[nm]。
在圖32A中之步驟1-3處，按與圖4A中之步驟1相同的方式執行離子植入。
注意，此處，經由犧牲氧化膜21將P型雜質依次離子植入至各別電晶體之作用區域中。執行至各別區域中之選擇性離子植入，舉例而言，藉由用抗蝕膜(未圖示)覆蓋整個基板表面，接著藉由光微影開放目標電晶體之作用區域，且對該作為遮罩之抗蝕劑進行離子植入而執行。舉例而言，可將硼(B)用作待植入之雜質。判定植入條件，使得可在各別電晶體中獲得所要的臨限電壓。此處，可同時執行至P井2H及P井2中之離子植入。
在圖32B中之步驟1-4，經由犧牲氧化膜21將待為通道擋止劑之雜質離子植入至裝置隔離區域中，且形成通道擋止區域9。
藉由植入諸如硼(B)之P型雜質而在N通道MOSFET周圍之P型區域中形成P型通道擋止區域9，且藉由植入諸如磷(P)之N型雜質而在P通道MOSFET周圍之N型區域中形成N型通道擋止區域(未圖示)。自裝置隔離絕緣膜180之厚度及供電電壓判定植入之雜質的濃度，使得無反轉層可緊接在裝置隔離絕緣膜180下方形成。
在圖33A中之步驟2-1處，按與在圖4B中之步驟2處相同的方式移除犧牲氧化膜21。
在圖33B中之步驟2-2處，半導體基板1經熱氧化，且形成用於高耐受電壓MOSFET之閘極絕緣膜3H。在此方面，在步驟1-4處或之前注入至半導體基板1中之雜質經活化。舉例而言，可藉由在含有氧之氣氛中將基板加熱至900[℃]至1100[℃]而執行熱氧化。氧化膜之厚度可根據高耐受電壓MOSFET之閘極驅動電壓判定，且可經設定為(例如)10[nm]至100[nm]。
在圖34A中之步驟2-3處，抗蝕劑PR0形成於半導體基板之表面上，且接著，藉由光微影開放低壓MOSFET(ML)及電晶體型防護裝置(TRm,b)之作用區域。
若閘極電極提供於電晶體型防護裝置(TRm,b)上，則如在圖34A中，使抗蝕劑PR0處於電晶體型防護裝置(TRm,b)之閘極區域中及附近。若並非如此，則如圖34B中，不使抗蝕劑PR0處於電晶體型防護裝置(TRm,b)之閘極區域中及附近。
隨後，移除在抗蝕劑開口部分中之閘極絕緣膜3H。
接著，移除抗蝕劑PR0。可藉由用含有矽烷(CF4 )之反應性氣體進行反應性離子蝕刻、浸沒於含有氫氟酸之溶液中或其組合來執行此移除。
在圖35A中之步驟2-4處，半導體基板之表面經熱氧化，且形成用於低壓MOSFET(ML)之閘極絕緣膜3L。熱氧化膜之厚度可根據低壓MOSFET(ML)之所需特性判定，且經設定至1[nm]至10[nm]。
在電晶體型防護裝置(TRm,b)之形成區域中，具有略微增加的厚度之閘極絕緣膜3H形成於閘極形成部分中，且閘極絕緣膜3L形成於周圍的半導體作用區域表面上。
圖35B展示不形成閘極的截面，且閘極絕緣膜3L形成於電晶體型防護裝置(TRm,b)之形成區域的整個半導體作用區域表面上。
在圖36A中之步驟2-5處，在下列程序中形成各別電晶體之閘極電極。
為了閘極電極之形成，首先，藉由CVD在半導體基板之表面上沈積約100[nm]至200[nm]之多晶矽層，且接著，使其由抗蝕膜(未圖示)覆蓋。在沈積期間或之後，將磷離子注入至多晶矽層中，且升高該層之導電率。
隨後，藉由微影使抗蝕劑僅處於各別電晶體之閘極區域上，且接著，使用含有矽烷(CF4 )之反應性氣體執行反應性離子蝕刻，且移除未由抗蝕劑覆蓋的區域中之多晶矽層。
接著，移除抗蝕劑，且獲得由多晶矽製成之閘極電極4L、4H、4，如在圖36A及圖36B中。
在圖37A至38B中之步驟3-1處，不同於高耐受電壓MOSFET(MH)及電晶體型防護裝置(TRm,b)之作用區域的區域由抗蝕劑PR1覆蓋。
當閘極電極未提供於防護裝置中時，如圖37B中所展示，藉由抗蝕劑PR1將一虛設閘極提供於防護裝置之作用區域內。
當電場鬆弛區域未提供於防護裝置中時，如圖38A中所展示，不同於高耐受電壓MOSFET(MH)之作用區域的區域由抗蝕劑PR1覆蓋。
隨後，藉由將抗蝕劑PR1用作遮罩而將磷(P)離子植入至半導體基板1中，且在電場鬆弛區域中注入雜質。磷(P)之劑量及植入能量經選擇，使得可在高耐受電壓MOSFET(MH)中獲得所要的導通電阻及汲極耐受電壓。
藉此，如圖37A至圖38B中所展示，電場鬆弛區域7H及低濃度區域7aH形成於高耐受電壓MOSFET(MH)上。另外，在圖37A及圖38B之情況下，電場鬆弛區域7及低濃度區域7a進一步形成於電晶體型防護裝置(TRm,b)上。
接著，移除抗蝕劑PR1。
圖39A展示該實施例之一特徵步驟。
在圖39A中之步驟4-1處，不同於低壓MOSFET(ML)之形成區域及電晶體型防護裝置(TRm,b)之電阻性擊穿區域的區域由抗蝕劑PR2覆蓋。藉由將抗蝕劑PR2用作遮罩而將磷(P)離子植入至半導體基板1中，且同時注入低壓MOSFET(ML)之延伸區域7E及電晶體型防護裝置(TRm,b)之電阻性擊穿區域8之雜質。在此方面，在延伸雜質後，離子植入氟化硼(BF2 )，且可於延伸區域7E附近形成暈圈區域。
設定磷(P)及氟化硼(BF2 )之劑量及植入能量，使得可同時滿足對於低壓MOSFET(ML)及電晶體型防護裝置(TRm,b)之要求。
對低壓MOSFET(ML)之要求為抑制短通道效應。
電晶體型防護裝置(TRm,b)之第一要求在於，電阻性擊穿區域8之夾止電壓比高耐受電壓MOSFET(MH)之汲極耐受電壓高。另外，同時待滿足之第二要求為，可獲得當ESD突波進入汲極接面且突崩擊穿發生於汲極接面中時提供兩個突崩擊穿電流之良好配置的薄層電阻。此處，「兩個突崩擊穿電流」指在面向電阻性擊穿區域8之閘極的端處產生之突崩擊穿電流及在汲極區域附近的耗盡之層中產生之突崩擊穿電流。
在移除了抗蝕劑PR2後，在圖39B中之步驟4-2處，在低壓MOSFET(ML)之閘極電極4L周圍形成閘極側壁絕緣膜41。首先，作為待為閘極側壁絕緣膜41之膜，將SiO2 膜及使用TEOS作為原材料之非晶Si(α-Si)膜依次沈積於半導體基板之表面上。藉由用含有矽烷(CF4 )之反應性氣體進行的各向異性反應性離子蝕刻來回蝕沈積之α-Si膜。藉此，形成閘極側壁絕緣膜41。
在圖40A中之步驟5處，不同於各別MOSFET之源極及汲極之形成區域的區域由抗蝕劑PR3覆蓋。接著，植入N型雜質，且注入源極及汲極區域之雜質。
植入的離子之種類可為砷(As)、磷(P)或其兩者。根據源極及汲極區域之薄層電阻及稍後將形成的連接孔佈線與源極及汲極區域之間的接觸電阻選擇各別離子之植入能量及劑量以達成汲極耐受電壓與臨限電壓之間的衰減之良好平衡。此處，待平衡之汲極耐受電壓為高耐受電壓MOSFET(MH)之汲極耐受電壓。另外，待平衡之臨限電壓為低壓MOSFET(ML)之臨限電壓。
在移除了抗蝕劑PR3後，半導體基板經熱處理，且活化植入至基板中之雜質。可藉由在退火爐中在約1000[℃]下加熱基板若干秒來執行熱處理。或者，可使用RTA在極短的時間內執行退火。
在各別P井2、2L及2H中執行在圖6B中之步驟6處展示的井接觸區域之形成。
接著，在圖40B中之步驟7處，在半導體基板之表面上沈積厚的層間絕緣膜11。
在層間絕緣膜11中，連接孔形成於各別MOSFET之閘極電極及源極及汲極區域上，且藉由金屬嵌入連接孔。在此方面，為了減小源極及汲極區域與連接孔之嵌入之金屬之間的連接電阻，可在預先蒸發在源極及汲極區域之表面上的Co及Ni後藉由熱處理形成矽化物層。
金屬佈線層形成於層間絕緣膜11上，且藉由光學微影及蝕刻使其隔離至源極電極12、12L、12H及汲極電極13、13L、13H中。
在上述製造方法中，電阻性擊穿區域8與低壓MOSFET之延伸區域7E同時形成。因此，可不添加僅用於電阻性擊穿區域之步驟而以低成本製造電晶體型ESD防護裝置。
<10.第十實施例>
圖41為根據與第十實施例有關之製造方法形成的積體電路之截面結構圖。
圖41展示未在圖30中出現之P通道低壓MOSFET(ML)之一部分，其中高耐受電壓MOSFET(MH)及電晶體型防護裝置(TRm,b)形成於同一基板上。
此處，低壓MOSFET(ML)為具有N型暈圈區域71之P通道MOSFET。暈圈區域71形成於P型延伸區域7Ep之基板深度側。暈圈區域71形成為比在基板深度側處之P型延伸區域7Ep稍大，使得與N型井(N井2Ln)之冶金接面可不形成於延伸區域7Ep中。注意，暈圈區域71之形狀不限於此。
在形成電阻性擊穿區域8之步驟4-1(圖39A)處，該實施例之製造方法不與N型延伸區域7E同時而與N型暈圈區域71同時形成電阻性擊穿區域8。該實施例在該方面與第九實施例不同。
在第九實施例中，雖然未對N型電晶體之截面結構之專門解釋具體地解釋，但已存在P型電晶體之形成步驟。因此，與N型暈圈區域71同時形成電阻性擊穿區域8可不需要任何額外製造步驟。
在圖41中，具有「p」之閘極電極4Lp、源極區域5Lp、汲極區域6Lp、源極電極12Lp、汲極電極13Lp展示對於P通道電晶體之專用使用。
<11.第十一實施例>
圖42為根據與第十一實施例有關之製造方法形成的積體電路之截面結構圖。
在圖42中，將同樣的符號指派至與圖41中之組件相同的組件。
圖42中展示之結構與圖41中之結構之間的差異在於，N型通道擋止區域91經提供於N井2Ln之裝置隔離絕緣膜180之下部部分中。N型通道擋止區域91恰不出現於圖30及圖42中，且N井2Ln之裝置隔離絕緣膜180之下部部分通常為N型。
該實施例之製造方法與N型通道擋止區域91同時形成電阻性擊穿區域8。此與與圖30及圖41有關的製造方法不同。
在圖30中之結構之製造步驟(圖31A至圖40B)中未描述N型通道擋止區域91之形成步驟。舉例而言，在於在步驟1-3(圖32A)處的P井之離子植入後執行的N型通道擋止區域91之現有形成步驟處同時形成電阻性擊穿區域8。在此情況下，在步驟4-1(圖39A)處，對應於電阻性擊穿區域8之開口部分不形成於抗蝕劑PR2中。
<12.第十二實施例>
圖43為根據與第十二實施例有關之製造方法形成的積體電路之截面結構圖。
圖43展示尚未在圖30中出現的N型擴散層電阻裝置(30)，其中高耐受電壓MOSFET(MH)及電晶體型防護裝置(TRm,b)形成於同一基板上。
在N型擴散層電阻裝置(30)中，N型高濃度電阻接觸區域31及32彼此隔離地形成於磊晶成長層1E中。具有預定薄層電阻之N型電阻區域33形成於磊晶成長層1E中以連接於電阻接觸區域31與32之間。
電阻接觸區域31經由層間絕緣膜11內之插塞連接至佈線34。類似地，電阻接觸區域32經由層間絕緣膜11內之插塞連接至佈線35。
在形成電阻性擊穿區域8之步驟4-1(圖39A)處，該實施例之製造方法不與N型延伸區域7E同時而與N型電阻區域33同時形成電阻性擊穿區域8。該實施例在該方面與第九實施例不同。
在第九實施例中，雖然未對N型電晶體之截面結構之專門解釋具體地解釋，但已存在N型擴散層電阻裝置(30)之形成步驟。因此，與N型電阻區域33同時形成電阻性擊穿區域8可不需要任何額外製造步驟。
<13.第十三實施例>
如已描述，可將如圖30中展示之第九實施例與其他第一至第八實施例任意組合。
可以說，第十三實施例係關於第七實施例與第九實施例之組合。
圖44為根據與第十三實施例有關之製造方法形成的積體電路之截面結構圖。
在圖44中展示之截面結構中，與電阻性擊穿區域8接觸或靠近電阻性擊穿區域8之擊穿促進區域2A形成於電晶體型防護裝置(TRm,b)中，如同在圖24中展示之第七實施例之結構中一般。
此處，擊穿促進區域2A與P井2L同時形成於低壓MOSFET(ML)中。視P井2與P井2L之間的濃度差而定，判定形成擊穿促進區域2A的部分之濃度比周圍的P井2低還是高。若擊穿促進區域2A使濃度較高，則接面擊穿在擊穿促進區域2A之該部分中比在P井2之與電阻性擊穿區域8接觸的其他部分中更易於發生。另一方面，若擊穿促進區域2A使濃度較低，則接面擊穿在擊穿促進區域2A之其他部分中比在P井2之與電阻性擊穿區域8接觸的該部分中更易於發生。
因此，擊穿促進區域2A具有限制接面擊穿變得較易於發生之點的優點。
另外，因擊穿促進區域2A之存在，調整在電場鬆弛區域附近的P型雜質濃度，且可使在汲極接面擊穿處之薄層電阻較接近所要的值。
<14.第十四實施例>
圖45A及圖45B為根據與第十四實施例有關之製造方法形成的積體電路(例如，固態影像感應裝置之晶片)之截面結構圖。圖45B展示形成於同一基板上之高耐受電壓MOSFET(MH)、低壓MOSFET(ML)及電晶體型防護裝置(TRm,b)。另外，圖45A展示與圖45B中之各別裝置一起形成於同一基板上的CMOS影像感應器之像素MOSFET(Mpix)及光感應器(PD)。
圖45A中之像素MOSFET(Mpix)具有與圖45B中之低壓MOSFET(ML)之組態相同的組態，且在與低壓MOSFET(ML)之程序相同的程序中製造。濃度或其類似者之微小差異可為可接受的，且可將與低壓MOSFET(ML)之各別部分之符號相同的符號指派至形成圖45A中之像素MOSFET(Mpix)的各別部分，用於指示其在相同時間形成。
光感應器(PD)由作為光電轉換區域之低濃度N型區域(N- 區域)52及用於避免歸因於基板與氧化膜之間的界面之界面狀態之雜訊的產生之N型區域(N區域)51形成。
另外，像素內之裝置隔離由自基板表面向上突出之厚裝置隔離絕緣膜180及用於保證基板內之各裝置之間的絕緣之P型擴散隔離區域53、54形成。
為了此等像素MOSFET(Mpix)及光感應器(PD)之製造，可使用已知製造方法。
在該實施例中，電晶體型防護裝置(TRm,b)由P通道GGMOSFET形成。另外，在光感應器(PD)之P型擴散隔離區域53(上部部分)、P型擴散隔離區域54(下部部分)及P- 區域36之形成步驟之一步驟處形成GGMOSFET之P型電阻性擊穿區域8p。或者，可任意地組合此等步驟以形成電阻性擊穿區域8p。
像素MOSFET(Mpix)及光感應器(PD)之製造步驟為在本發明之實施例之應用前存在的步驟，不因本發明之實施例之應用而增加步驟之數目。
可自由地組合上述第一至第十四實施例用於實施，只要其不具有互斥關係，亦即，清楚可見一實施例與另一實施例在同時間的應用可能係不可能之情況除外。
另外，在第一至第十四實施例及其組合中之實施例中，可進行如下描述之各種修改。可任意組合下列修改的實例。
<修改的實例1>
在第一至第十四實施例及其組合中之實施例中，可敷設一嵌入層。
舉例而言，將圖2中之結構作為一實例。
圖46為展示當將P型嵌入層添加至圖2中之結構時之修改的實例之截面結構圖。
如圖46中所展示，在修改的實例1中，圖2中之結構之基板由P- 型低濃度半導體基板1P替換，且進一步將P型嵌入層1B添加至其處。根據該組態，可獲得與第一實施例之效應相同的效應。另外，藉由用嵌入絕緣膜替換P型嵌入層之結構，可獲得與第一實施例之效應相同的效應。
<修改的實例2>
在第一至第十四實施例中，將電阻性擊穿區域8、8p之雜質濃度描繪為在整個長度上均勻，然而，其可未必為均勻的，而是可部分調節濃度及接面深度。
另外，矽化物可形成於汲極電極13與汲極區域6之間的界面處，用於減小接觸電阻。注意，在此情況下，需要在自汲極區域之周邊向內部0.1[μm]或更大處形成矽化物層。
<其他修改的實例>
在上述第一至第十四實施例及該等實施例之組合及修改的實例1中，可獲得相同效應，即使在藉由替換各別部分中的雜質之導電類型製造之相反導電類型電晶體及防護裝置之情況下。可藉由反轉在製造方法之上述解釋中之各別步驟處注入的雜質之導電類型而按相同程序製造相反導電類型電晶體及防護裝置。
低壓MOSFET(ML)之操作電壓(供電電壓)可為1.2[V]、1.8[V]、3.3[V]、5[V]或其類似者中之任一者，且高耐受電壓MOSFET(MH)具有比恆定電壓之操作電壓高的耐受電壓。
本發明之實施例之技術理念可不僅適用於平坦MOSFET，且亦適用於LDMOS、DMOS、VMOS、UMOS或其類似者之縱向MOSFET結構。
本發明之實施例之技術理念不限於具有低濃度P型磊晶層作為基板結構之高濃度P型基板，且可適用於高電阻P型基板、N型基板、SOI基板或其類似者。
本發明之實施例之技術理念不限於為Si之裝置材料。代替Si，可使用其他半導體材料，諸如，SiGe、SiC、Ge、諸如金剛石之第IV族半導體、由GaAs及InP表示之第III-V族半導體、由ZnSe及ZnS表示之第II-VI族半導體。
本發明之實施例之技術理念不限於半導體積體電路。該技術理念可適用於離散半導體裝置。半導體積體電路可任意用於邏輯IC、記憶體IC、成像裝置或其類似者。
本申請案含有與在於2008年9月30日在日本專利局申請之日本優先權專利申請案JP 2008-255556中揭示之標的有關的標的，該申請案之全部內容在此被以引用的方式併入。
熟習此項技術者應理解，可視設計要求及其他因素而發生各種修改、組合、次組合及更改，其限制條件為：該等修改、組合、次組合及更改在隨附之申請專利範圍或其等效內容之範疇內。
1．．．半導體基板
1B．．．P型嵌入層
1E．．．磊晶成長層
1p．．．P-型低濃度半導體基板
2．．．P型井
2A．．．擊穿促進區域
2H．．．P井
2L．．．P井
2Ln．．．N井
2n．．．N井
3．．．閘極絕緣膜
3H．．．閘極絕緣膜
3L．．．閘極絕緣膜
4．．．閘極電極
4H．．．閘極電極
4L．．．閘極電極
4Lp．．．閘極電極
5．．．源極區域
5B．．．射極區域
5H．．．源極區域
5L．．．源極區域
5Lp．．．源極區域
6．．．汲極區域
6A．．．凸部分
6B．．．集極區域
6C．．．凸部分
6H．．．汲極區域
6L．．．汲極區域
6Lp．．．汲極區域
7．．．電場鬆弛區域
7a．．．低濃度區域
7aH．．．低濃度區域
7E．．．延伸區域
7Ep．．．P型延伸區域
7H．．．電場鬆弛區域
8．．．電阻性擊穿區域
8A．．．凸部分
8i．．．電中性區域
8p．．．P型電阻性擊穿區域
8v．．．耗盡之層
9．．．P型通道擋止區域
10．．．井接觸區域
11．．．層間絕緣膜
12．．．源極電極
12H．．．源極電極
12L．．．源極電極
12Lp．．．源極區域
13．．．汲極電極
13H．．．汲極電極
13L．．．汲極電極
13Lp．．．汲極區域
14．．．井電極
15．．．通道形成區域
16．．．沈降區域
18．．．LOCOS絕緣膜
19．．．表面側P區域
21．．．犧牲氧化膜
30．．．N型擴散層電阻裝置
31．．．N型高濃度電阻接觸區域
32．．．N型高濃度電阻接觸區域
33．．．N型電阻區域
34．．．佈線
35．．．佈線
41．．．閘極側壁絕緣膜
51．．．N型區域(N區域)
52．．．N型區域(N- 區域)
53．．．P型擴散隔離區域
54．．．P型擴散隔離區域
71．．．N型暈圈區域
91．．．N型通道擋止區域
101．．．半導體基板
102．．．P井
103．．．閘極絕緣膜
104．．．閘極電極
105．．．源極區域
106．．．汲極區域
106A．．．凸部分
107．．．N型電場鬆弛區域
110．．．高濃度P型井接觸區域
111．．．井電極
112．．．源極電極
113．．．汲極電極
114．．．井電極
142．．．源極及井電極
180．．．裝置隔離絕緣膜
D1．．．防護二極體
D2．．．防護二極體
J1．．．電流路徑
P1．．．路徑
P2．．．路徑
P3．．．路徑
P3a．．．路徑
P4．．．路徑
P5．．．路徑
P6．．．路徑
PR0．．．抗蝕劑
PR1．．．抗蝕劑
PR2．．．抗蝕劑
PR3．．．抗蝕劑
PR4．．．抗蝕劑
TRb．．．雙極電晶體型防護裝置
TRm．．．MOS電晶體型防護裝置
圖1A及圖1B為展示使用與第一至第十四實施例有關之一防護裝置的防護電路之一應用實例之電路方塊圖；
圖2為與第一實施例有關的一MOS電晶體型防護裝置之一截面結構圖；
圖3為與第一實施例有關的MOS電晶體型防護裝置之一操作說明圖；
圖4A及圖4B為在與第一實施例有關的MOS電晶體型防護裝置之製造之中間之截面圖；
圖5A及圖5B為在圖4B後之步驟處的MOS電晶體型防護裝置之截面圖；
圖6A及圖6B為在圖5B後之步驟處的MOS電晶體型防護裝置之截面圖；
圖7為在圖6B後之步驟處的MOS電晶體型防護裝置之截面圖；
圖8為作為比較實例的一MOS電晶體型防護裝置之截面圖；
圖9A及圖9B為展示突返的汲極電壓-電流特徵之曲線圖；
圖10為比較實例的MOS電晶體型防護裝置之一操作說明圖；
圖11A及圖11B展示關於比較實例及本發明之實施例之電場的2D模擬結果；
圖12A及圖12B展示關於比較實例及本發明之實施例之電流密度的2D模擬結果；
圖13A及圖13B展示關於比較實例及本發明之實施例之功率消耗密度的2D模擬結果；
圖14展示突返曲線之模擬結果；
圖15A及圖15B為上面標繪有比較實例及本發明之實施例中之關於表面電位分布之2D模擬結果的曲線圖；
圖16為與第二實施例有關的一MOS電晶體型防護裝置之一截面結構圖；
圖17為與第三實施例有關的一MOS電晶體型防護裝置之一截面結構圖；
圖18為與第四實施例有關的一MOS電晶體型防護裝置之一截面結構圖；
圖19A、圖19B1及圖19B2為與第五實施例有關的一MOS電晶體型防護裝置之截面結構圖；
圖20為與第五實施例有關的MOS電晶體型防護裝置之另一截面結構圖；
圖21A至圖21D為展示圖19A及圖20中之實例之修改的實例之截面圖；
圖22A及圖22B為與第六實施例有關的MOS電晶體型防護裝置之截面結構圖及平面圖；
圖23A及圖23B為與第六實施例之一修改的實例有關的MOS電晶體型防護裝置之截面結構圖及平面圖；
圖24為與第七實施例有關的一MOS電晶體型防護裝置之一截面結構圖；
圖25為與第八實施例有關的一MOS電晶體型防護裝置之一截面結構圖；
圖26A至圖26B2展示與第八實施例有關的MOS電晶體型防護裝置之其他截面結構；
圖27展示與第八實施例有關的MOS電晶體型防護裝置之另一截面結構；
圖28展示與第八實施例有關的MOS電晶體型防護裝置之另一截面結構；
圖29展示與第八實施例有關的MOS電晶體型防護裝置之另一截面結構；
圖30為與第九實施例有關的IC之一截面結構圖；
圖31A及圖31B為在與第九實施例有關的IC之製造之中間之截面結構圖；
圖32A及圖32B為在圖31B後之步驟處的IC截面圖；
圖33A及圖33B為在圖32B後之步驟處的IC截面圖；
圖34A及圖34B為在圖33B後之步驟處的IC截面圖；
圖35A及圖35B為在圖34B後之步驟處的IC截面圖；
圖36A及圖36B為在圖35B後之步驟處的IC截面圖；
圖37A及圖37B為在圖36B後之步驟處的IC截面圖；
圖38A及圖38B為在另一情況下的在圖36B後之步驟處的IC截面圖；
圖39A及圖39B為在圖37B或圖38B後之步驟處的IC截面圖；
圖40A及圖40B為在圖39B後之步驟處的IC截面圖；
圖41為與第十實施例有關的IC之一截面結構圖；
圖42為與第十一實施例有關的IC之一截面結構圖；
圖43為與第十二實施例有關的IC之一截面結構圖；
圖44為與第十三實施例有關的IC之一截面結構圖；
圖45A及圖45B為與第十四實施例有關的IC之截面結構圖；及
圖46為與修改的實例1有關的一MOS電晶體型防護裝置之一截面結構圖。
1．．．半導體基板
2．．．P型井
3．．．閘極絕緣膜
4．．．閘極電極
5．．．源極區域
6．．．汲極區域
6A．．．凸部分
7．．．電場鬆弛區域
8．．．電阻性擊穿區域
10．．．井接觸區域
11．．．層間絕緣膜
12．．．源極電極
13．．．汲極電極
14．．．井電極
TRm．．．MOS電晶體型防護裝置

Claims (27)

  1. 一種電晶體型防護裝置，其包含：一半導體基板；一井，其包括一於該半導體基板中之第一導電類型半導體；一源極區域，其包括一於該井中之第二導電類型半導體；一於該井上方之閘極電極，其具有介於該井及該閘電極之間之一閘極絕緣膜；一汲極區域，其包括於該井內之該第二導電類型半導體；及一電阻性擊穿區域，其包括一第二導電類型半導體區域，該第二導電類型半導體區域之一側與該汲極區域接觸，且該第二導電類型半導體區域之一相對側與緊接在該閘極電極下之該井部分隔開一大於零之預定距離，其中，該電阻性擊穿區域之一冶金接面形式及一雜質濃度分布概況經判定使得當接面擊穿發生於該汲極區域或該電阻性擊穿區域中時在一汲極偏壓之施加下未耗盡的一區域可保持處於該電阻性擊穿區域中。
  2. 如請求項1之電晶體型防護裝置，其中該電阻性擊穿區域之該冶金接面形式及該雜質濃度分布概況經判定，使得在以下一條件下接面擊穿發生於該電阻性擊穿區域中：在接面擊穿於一汲極偏壓之該施加下發生於該汲極 區域中之前或之後，未耗盡之該區域保持處於該電阻性擊穿區域中。
  3. 如請求項1之電晶體型防護裝置，其中該汲極區域之一冶金接面深度比該電阻性擊穿區域之一冶金接面深度大。
  4. 如請求項1之電晶體型防護裝置，其中當該汲極區域之一冶金接面深度比該電阻性擊穿區域之一冶金接面深度小時，該電阻性擊穿區域之該冶金接面形式及該雜質濃度分布概況經判定，使得作為當接面擊穿發生於該汲極區域中時在該汲極偏壓之施加下在該電阻性擊穿區域中之未耗盡的該區域的一電中性區域之一深度可比該汲極區域之一電中性區域之一深度小。
  5. 如請求項4之電晶體型防護裝置，其中在與該閘極電極相對的一井表面上對準該汲極區域與該電阻性擊穿區域之邊緣位置。
  6. 如請求項1之電晶體型防護裝置，其中包括該第一導電類型半導體之一或多個擊穿促進區域與該電阻性擊穿區域之一部分接觸或靠近該電阻性擊穿區域之一部分，該等擊穿促進區域係相互離散地配置。
  7. 如請求項1之電晶體型防護裝置，包括一井接觸區域，該井接觸區域包含濃度比該井之濃度高且與該井接觸之第一導電類型半導體，且該源極區域介於該閘電極及該井接觸之間。
  8. 如請求項1之電晶體型防護裝置，其包含一介於該電阻 性擊穿區域與緊接在該閘極電極下之該井部分之間之第二導電類型之鬆弛區域，該閘電極覆蓋該鬆弛區域之一部分，於操作期間在該鬆弛區域之一閘極端中不發生接面擊穿。
  9. 如請求項1之電晶體型防護裝置，其中：該電阻性擊穿區域之雜質濃度分布概況為：該電阻性擊穿區域之一夾止電壓係高於該汲極區域之一擊穿電壓，及該電阻性擊穿區域之一最低預定電阻值等於或大於在一擊穿發生在該電阻性擊穿區域之後足以在該汲極區域引起下一次擊穿之一電阻值。
  10. 如請求項1之電晶體型防護裝置，其進一步包含介於該電阻性擊穿區域與緊接在該閘極電極下之該井部分之間之一鬆弛區域之至少一部份。
  11. 一種電晶體型防護裝置，其包含：一半導體基板；一井，其包括一形成於該半導體基板中之第一導電類型半導體；一源極區域，其包括一形成於該井中之第二導電類型半導體；一閘極電極，其經由在該源極區域之一側處的一閘極絕緣膜形成於該井上方；一汲極區域，其包括在該閘極電極之一側處隔開而形成於該井內之該第二導電類型半導體； 一電阻性擊穿區域，其包括與該汲極區域接觸，與緊接在該閘極電極下之該井部分隔開一預定距離之一第二導電類型半導體區域；及一擊穿促進區域，其包括與該電阻性擊穿區域之一部分接觸或靠近該電阻性擊穿區域之一部分的該第一導電類型半導體。
  12. 一種電晶體型防護裝置，其包含：一半導體基板；一基極區域，其包括一形成於該半導體基板中之第一導電類型半導體；一射極區域，其包括一形成於該基極區域內之第二導電類型半導體；一集極區域，其包括與該射極區域隔開而形成於該基極區域內之該第二導電類型半導體；及一電阻性擊穿區域，其包括形成為與該基極區域內之該集極區域接觸，與該射極區域隔開一預定距離之一第二導電類型半導體區域，其中該電阻性擊穿區域之一冶金接面形式及一雜質濃度分布概況經判定使得當接面擊穿發生於該集極區域或該電阻性擊穿區域中時在一集極電壓之施加下未耗盡的一區域可保持處於該電阻性擊穿區域中。
  13. 一種半導體積體電路，其包含：一電路，其連接至第一佈線及第二佈線；及一於該電路中之電晶體型防護裝置，其在該第一佈線 與該第二佈線之間的一電位差變得等於或大於一固定值時接通以防護該電路，該電晶體型防護裝置包括(a)一半導體基板，(b)一井，其包括一於該半導體基板中之第一導電類型半導體，(c)一源極區域，其包括一於該井中之第二導電類型半導體，(d)一於該井上方之閘極電極，其具有介於該井及該閘電極之間之一閘極絕緣膜，(e)一汲極區域，其包括在該井內之該第二導電類型半導體，及(f)一電阻性擊穿區域，其包括一第二導電類型半導體區域，該第二導電類型半導體區域之一側與該汲極區域接觸，且該第二導電類型半導體區域之一相對側與緊接在該閘極電極下之該井部分隔開一大於零之預定距離，其中，該電阻性擊穿區域之一冶金接面形式及一雜質濃度分布概況經判定使得當接面擊穿發生於該汲極區域或該電阻性擊穿區域中時在一汲極偏壓之施加下未耗盡的一區域可保持處於該電阻性擊穿區域中。
  14. 如請求項13之半導體積體電路，其中該電晶體型防護裝置包含一介於該電阻性擊穿區域與緊接在該閘極電極下之該井部分之間之第二導電類型之鬆弛區域，該閘電極 覆蓋該鬆弛區域之一部分，於操作期間在該鬆弛區域之一閘極端中不發生接面擊穿。
  15. 如請求項13之半導體積體電路，其中：該電阻性擊穿區域之雜質濃度分布概況為：該電阻性擊穿區域之一夾止電壓係高於該汲極區域之一擊穿電壓，及該電阻性擊穿區域之一最低預定電阻值等於或大於在一擊穿發生在該電阻性擊穿區域之後足以在該汲極區域引起一下一次擊穿之一電阻值。
  16. 如請求項13之半導體積體電路，其進一步包含介於該電阻性擊穿區域與緊接在該閘極電極下之該井部分之間之一鬆弛區域之至少一部份。
  17. 一種半導體積體電路，其包含：一電路，其連接至第一佈線及第二佈線；及一電晶體型防護裝置，其在該第一佈線與該第二佈線之間的一電位差變得等於或大於一固定值時接通以防護該電路，該電晶體型防護裝置包括一半導體基板，一井，其包括一形成於該半導體基板中之第一導電類型半導體，一源極區域，其包括一形成於該井中之第二導電類型半導體，一閘極電極，其經由在該源極區域之一側處的一閘極 絕緣膜形成於該井上方，一汲極區域，其包括在該閘極電極之一側處隔開而形成於該井內之該第二導電類型半導體，一電阻性擊穿區域，其包括與該汲極區域接觸，與緊接在該閘極電極下之該井部分隔開一預定距離之一第二導電類型半導體區域，及一擊穿促進區域，其包括與該電阻性擊穿區域之一部分接觸或靠近該電阻性擊穿區域之一部分的該第一導電類型半導體。
  18. 一種半導體積體電路，其包含：一電路，其連接至第一佈線及第二佈線；及一電晶體型防護裝置，其在該第一佈線與該第二佈線之間的一電位差變得等於或大於一固定值時接通以防護該電路，該電晶體型防護裝置包括一半導體基板，一基極區域，其包括一形成於該半導體基板中之第一導電類型半導體，一射極區域，其包括一形成於該基極區域內之第二導電類型半導體，一集極區域，其包括與該射極區域隔開而形成於該基極區域內之該第二導電類型半導體，及一電阻性擊穿區域，其包括形成為與該基極區域內之該集極區域接觸，與該射極區域隔開一預定距離之一第 二導電類型半導體區域，其中該電阻性擊穿區域之一冶金接面形式及一雜質濃度分布概況經判定使得當接面擊穿發生於該集極區域或該電阻性擊穿區域中時在一集極電壓之施加下未耗盡的一區域可保持處於該電阻性擊穿區域中。
  19. 一種半導體積體電路之製造方法，其包含下列步驟：在一半導體基板之一電路區域中形成一第一井且在一防護裝置區域中形成一第一導電類型第二井；及在該第一井及該第二井內形成各種雜質區域，該形成各種雜質區域之步驟包括在該第二井中形成包括一第二導電類型半導體之一電阻性擊穿區域之一第一步驟，及同時形成與該電阻性擊穿區域接觸之一第一第二導電類型高濃度雜質區域及與該電阻性擊穿區域之一端隔開一預定距離的一第二第二導電類型高濃度雜質區域之一第二步驟，其中，在該第一步驟處，在以下一條件下，包括該第二導電類型半導體之另一雜質區域形成於該第一井內，同時該電阻性擊穿區域形成於該第二井內，該條件係：當參考該第二高濃度雜質區域及該第二井之電位，將接面擊穿藉以發生於該第一高濃度雜質區域或該電阻性擊穿區域中之一電壓施加至該第一高濃度雜質區域時，未耗盡之一區域保持處於該電阻性擊穿區域中之一冶金接面形式及一雜質濃度分布概況被判定。
  20. 如請求項19之一半導體積體電路之製造方法，其中另一雜質區域為一延伸區域，該延伸區域自形成於該第一井中的一絕緣閘極電晶體之一汲極區域或與該延伸區域之一井深度側接觸的一暈圈區域到達在一閘極電極下之一第一井部分。
  21. 如請求項19之一半導體積體電路之製造方法，其中另一雜質區域為一緊接在一裝置隔離絕緣膜下形成於該第一井中之通道擋止區域，該裝置隔離絕緣膜將一形成於該第一井中之絕緣閘極電晶體與其他裝置絕緣且隔離。
  22. 如請求項19之一半導體積體電路之製造方法，其中另一雜質區域為一判定形成於該第一井中的一擴散層電阻裝置之一電阻值之電阻區域。
  23. 一種半導體積體電路之製造方法，其包含下列步驟：在一半導體基板之一電路區域中形成一第一井且在一防護裝置區域中形成一第一導電類型第二井；及在該第一井及該第二井內形成各種雜質區域，該形成各種雜質區域之步驟包括在該第二井中形成包括一第二導電類型半導體之一電阻性擊穿區域之一第一步驟，自一井深度側形成與該電阻性擊穿區域接觸或靠近該電阻性擊穿區域之一擊穿促進區域之一第二步驟，及同時形成與該電阻性擊穿區域接觸之一第一第二導電類型高濃度雜質區域及與該電阻性擊穿區域之一端隔開一預定距離的一第二第二導電類型高濃度雜質區域之一 第三步驟，其中，在該第二步驟處，包括該第二導電類型半導體之另一雜質區域與該電阻性擊穿區域形成於該第二井內同時地形成於該第一井內，使得當參考該第二高濃度雜質區域及該第二井之電位將接面擊穿藉以發生於該第一高濃度雜質區域或該電阻性擊穿區域中之一電壓施加至該第一高濃度雜質區域時留在該電阻性擊穿區域中的未耗盡之一區域之一薄層電阻可採取一預定值。
  24. 一種電晶體型防護裝置，其包含：一半導體基板；一井，其包括一於該半導體基板中之第一導電類型半導體；一源極區域，其包括一於該井中之第二導電類型半導體；一於該井上方之閘極電極，其具有介於該井及該閘電極之間之一閘極絕緣膜，該閘電極覆蓋該源極區域之一部分；一汲極區域，其包括於該井內之該第二導電類型半導體，該汲極區域不為該閘電極重疊；及一電阻性擊穿區域，其包括一第二導電類型半導體區域，該第二導電類型半導體區域之一側與該汲極區域接觸，且該第二導電類型半導體區域之一相對側與緊接在該閘極電極下之該井部分隔開一大於零之預定距離，其中， 該電阻性擊穿區域之一冶金接面形式及一雜質濃度分布概況經判定，使得當接面擊穿發生於該汲極區域或該電阻性擊穿區域中時在一汲極偏壓之施加下未耗盡的一區域可保持處於該電阻性擊穿區域中，該電阻性擊穿區域之一夾止電壓係高於該汲極區域之一擊穿電壓。
  25. 如請求項24之電晶體型防護裝置，其中：該電阻性擊穿區域之一最低預定電阻值等於或大於在一擊穿發生在該電阻性擊穿區域之後足以在該汲極區域引起下一次擊穿之一電阻值。該電阻性擊穿區域之雜質濃度分布概況為：該電阻性擊穿區域之一夾止電壓係高於該汲極區域之一擊穿電壓，及
  26. 一種半導體積體電路，其包含：一電路，其連接至第一佈線及第二佈線；及一於該電路中之電晶體型防護裝置，其在該第一佈線與該第二佈線之間的一電位差變得等於或大於一固定值時接通以防護該電路，該電晶體型防護裝置包括(a)一半導體基板，(b)一井，其包括一於該半導體基板中之第一導電類型半導體，(c)一源極區域，其包括一於該井中之第二導電類型半 導體，(d)一於該井上方之閘極電極，其具有介於該井及該閘電極之間之一閘極絕緣膜，(e)一汲極區域，其包括在該井內之該第二導電類型半導體，該汲極區域不為該閘極電極所覆蓋，及(f)一電阻性擊穿區域，其包括一第二導電類型半導體區域，該第二導電類型半導體區域之一側與該汲極區域接觸，且該第二導電類型半導體區域之一相對側與緊接在該閘極電極下之該井部分隔開一大於零之預定距離，其中，該電阻性擊穿區域之一冶金接面形式及一雜質濃度分布概況經判定，使得當接面擊穿發生於該汲極區域或該電阻性擊穿區域中時在一汲極偏壓之施加下未耗盡的一區域可保持處於該電阻性擊穿區域中；及該電阻性擊穿區域之一夾止電壓係高於該汲極區域之一擊穿電壓。
  27. 如請求項26之半導體積體電路，其中：該電阻性擊穿區域之雜質濃度分布概況為：該電阻性擊穿區域之一夾止電壓係高於該汲極區域之一擊穿電壓，及該電阻性擊穿區域之一最低預定電阻值等於或大於在一擊穿發生在該電阻性擊穿區域之後足以在該汲極區域引起下一次擊穿之一電阻值。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9252079B2 (en) 2013-08-29 2016-02-02 Industrial Technology Research Institute Substrate, method of fabricating the same, and application the same

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5367390B2 (ja) * 2009-01-28 2013-12-11 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
JP5136544B2 (ja) * 2009-12-16 2013-02-06 三菱電機株式会社 半導体装置
JP5703790B2 (ja) * 2011-01-31 2015-04-22 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US8458642B2 (en) * 2011-03-28 2013-06-04 International Business Machines Corporation Method, a program storage device and a computer system for modeling the total contact resistance of a semiconductor device having a multi-finger gate structure
CN102244105B (zh) * 2011-06-20 2013-07-03 北京大学 具有高维持电压低触发电压esd特性的晶闸管
CN102572322B (zh) * 2011-12-26 2014-07-30 深港产学研基地 超低压cmos图像传感器像素单元及电压输入输出方法
US8796776B2 (en) * 2012-06-12 2014-08-05 Macronix International Co., Ltd. Protection component and electrostatic discharge protection device with the same
US9379541B2 (en) 2013-09-26 2016-06-28 Globalfoundries Inc. EOS protection circuit with FET-based trigger diodes
CN104701372B (zh) * 2013-12-06 2017-10-27 无锡华润上华科技有限公司 横向扩散金属氧化物半导体器件及其制造方法
JP6257525B2 (ja) 2014-01-27 2018-01-10 ルネサスエレクトロニクス株式会社 半導体装置
JP6277785B2 (ja) * 2014-03-07 2018-02-14 富士電機株式会社 半導体装置
JP6537892B2 (ja) * 2014-05-30 2019-07-03 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
CN106158832A (zh) * 2015-04-01 2016-11-23 联华电子股份有限公司 半导体结构
CN109417033B (zh) * 2016-06-28 2022-03-18 株式会社索思未来 半导体装置以及半导体集成电路
CN107611121B (zh) * 2016-07-11 2020-12-29 联华电子股份有限公司 用于静电放电保护的半导体结构
DE102016118499B4 (de) * 2016-09-29 2023-03-30 Infineon Technologies Dresden Gmbh Halbleiterbauelemente und Verfahren zum Bilden eines Halbleiterbauelements
WO2018063395A1 (en) 2016-09-30 2018-04-05 Intel Corporation Pn diodes and connected group iii-n devices and their methods of fabrication
CN107681003B (zh) * 2017-09-11 2020-05-01 西安电子科技大学 一种具有多环电场调制衬底的元素半导体横向超结双扩散晶体管
CN108336085B (zh) * 2018-03-21 2023-12-19 湖南静芯微电子技术有限公司 一种栅极嵌入小岛式可控硅静电防护器件
CN112531026B (zh) * 2019-09-17 2022-06-21 无锡华润上华科技有限公司 横向扩散金属氧化物半导体器件及其制造方法
JP7227110B2 (ja) * 2019-09-18 2023-02-21 株式会社東芝 半導体装置
JP7500247B2 (ja) 2020-03-31 2024-06-17 エイブリック株式会社 半導体装置
US11705499B2 (en) 2021-06-11 2023-07-18 Nanya Technology Corporation Semiconductor device with inverter and method for fabricating the same
CN115224129B (zh) * 2022-06-22 2024-05-24 天狼芯半导体(成都)有限公司 一种平面型功率mos器件及其制备方法
CN115799259B (zh) * 2022-12-19 2024-01-26 上海雷卯电子科技有限公司 一种提供增强型过压保护的mosfet及mosfet的制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5162884A (en) * 1991-03-27 1992-11-10 Sgs-Thomson Microelectronics, Inc. Insulated gate field-effect transistor with gate-drain overlap and method of making the same
US5440151A (en) * 1993-04-09 1995-08-08 Matra Mhs Electrostatic discharge protection device for MOS integrated circuits
US5444275A (en) * 1990-07-10 1995-08-22 Kawasaki Steel Corporation Radial gate array cell

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1012746A (ja) * 1996-06-25 1998-01-16 Nec Corp 半導体装置
JP3753692B2 (ja) * 2002-12-20 2006-03-08 ローム株式会社 オープンドレイン用ｍｏｓｆｅｔ及びこれを用いた半導体集積回路装置
JP2006165481A (ja) * 2004-12-10 2006-06-22 Toshiba Corp 半導体装置
JP2006185952A (ja) * 2004-12-24 2006-07-13 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP4703196B2 (ja) * 2005-01-18 2011-06-15 株式会社東芝 半導体装置
JP2007242923A (ja) * 2006-03-09 2007-09-20 Matsushita Electric Ind Co Ltd 半導体集積回路の静電気保護素子
JP5098214B2 (ja) * 2006-04-28 2012-12-12 日産自動車株式会社 半導体装置およびその製造方法
JP2009158621A (ja) * 2007-12-25 2009-07-16 Toshiba Corp 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5444275A (en) * 1990-07-10 1995-08-22 Kawasaki Steel Corporation Radial gate array cell
US5162884A (en) * 1991-03-27 1992-11-10 Sgs-Thomson Microelectronics, Inc. Insulated gate field-effect transistor with gate-drain overlap and method of making the same
US5440151A (en) * 1993-04-09 1995-08-08 Matra Mhs Electrostatic discharge protection device for MOS integrated circuits

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9252079B2 (en) 2013-08-29 2016-02-02 Industrial Technology Research Institute Substrate, method of fabricating the same, and application the same

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Publication number Publication date
CN101714578B (zh) 2012-07-04
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JP5386916B2 (ja) 2014-01-15
KR20100036978A (ko) 2010-04-08
CN101714578A (zh) 2010-05-26
US20140332846A1 (en) 2014-11-13
TW201021189A (en) 2010-06-01

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