JP2010087291A - トランジスタ型保護素子、半導体集積回路およびその製造方法 - Google Patents

トランジスタ型保護素子、半導体集積回路およびその製造方法 Download PDF

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Abstract

【課題】保護素子のターンオン電圧を決める制約を少なくする。
【解決手段】半導体基板１、Ｐウェル２、ゲート電極４、ソース領域５、ドレイン領域６および抵抗性降伏領域８を有する。抵抗性降伏領域８はドレイン領域６に接し、ゲート電極４直下のウェル部分と所定の距離だけ離れたＮ型半導体領域からなる。ドレイン領域６または抵抗性降伏領域８に接合降伏が発生するドレインバイアスの印加時に抵抗性降伏領域８に電気的中性領域(８ｉ)が残るように、抵抗性降伏領域８の冶金学的接合形状と濃度プロファイルが決められている。
【選択図】図３

Description

本発明は、接続される回路の配線に所定のレベル以上のノイズが重畳した場合にオンしてノイズを除去可能なトランジスタ型保護素子に関する。また、本発明は、当該トランジスタ型保護素子と保護対象の回路とを同一基板に集積化した半導体集積回路と、その製造方法とに関する。
半導体集積回路では、外部端子から侵入する静電気から内部回路を保護するために、静電気放電（ＥＳＤ；Electrostatic Discharge）を行う保護回路を備えていることが一般的である。
保護回路は、内部回路の電源供給線とＧＮＤ線との間など、静電気が重畳しやすい配線間にＥＳＤ保護素子を接続している。
ＥＳＤ保護素子は、通常、内部回路を構成するＭＯＳＦＥＴを使ったＧＧＭＯＳ（Gate-Grounded MOSFET）、または、サイリスタが用いられる。
ＧＧＭＯＳを用いた保護回路の例が、特許文献１に記載されている。また、サイリスタを用いた保護回路の例が、非特許文献１に記載されている。
保護素子にサイリスタを用いることの利点は、オン抵抗が低いことである。そのためサイリスタは、耐圧の低い微細ＭＯＳＦＥＴの保護に適している。また、サイリスタは、電流経路の大きな断面積を確保できるため、大電流を流すことに適している。
しかしながら、サイリスタはトリガ電圧が高いという欠点を持つ。トリガ電圧が高いと、サイリスタがターンオンする前に内部回路が破壊されてしまう。
そのため、トリガ電圧を下げる工夫が種々提案されている。
例えば、非特許文献１には、ＰＮ接合の順方向電流を利用する技術の一例が開示されている。この技術を適用すると、トリガ電圧や保持電圧をダイオードの段数で制御できるため、保護素子の設計が容易である。
ところが、非特許文献１に記載された技術では、ダイオードを常時順方向にバイアスするため、静的なリーク電流が大きい。このリーク電流はデバイス温度に敏感であり、デバイス温度の上昇に伴い急激に増加する。
また、非特許文献１に記載された技術では、低いトリガ電圧を得るためにダイオードの段数を減らすとリーク電流が増加する。そのため、この技術は、消費電力に対する制約が厳しい用途には使用できない。
一方、ＧＧＭＯＳを用いた保護回路は、特許文献１の図１に記載のように、集積回路（ＩＣ）内を長く配線されて静電ノイズが重畳しやすい電源電圧線とＧＮＤ線間に形成される。ここでは、内部回路のインバータと同じタイプのＰＭＯＳトランジスタとＮＭＯＳトランジスタとを、それぞれＧＧＭＯＳ構成として、ＶＤＤ線とＧＮＤ線間に直列接続している。
特許文献１の図３および図１４には、ＧＧＭＯＳＦＥＴの断面構造図が示されている。
特許文献１の記載によれば、ゲート電極からゲート長方向に向かってサイドウォールスペーサの外側に引き出された低濃度の半導体領域を有する。特許文献１では符号“（７ｂ，８ｂ）”により、低濃度の半導体領域を示している。低濃度の半導体領域は、その領域を非シリサイド領域とするために形成されている。
特許文献１の記載によれば、低濃度の半導体領域を非シリサイド化すると、高濃度の半導体領域を非シリサイド化する場合に比べ、より高い拡散抵抗が得られる。この高い拡散抵抗によってキャリアパスを確保すると、ＬＤＤ端部（低濃度の半導体領域の端部）からソース側に電流パスＳ１が発生する。そして、電流パスＳ１で流しきれない電流分を、高い不純物濃度のドレイン領域を起点とする新たな電流パスＳ２でソース側に流す。これにより電流を分散して当該ＧＧＭＯＳの静電破壊耐性を向上させる。
特開２００２−９２８１号公報 M. P. J. Mergens et. al., "Diode-Triggered SCR(DTSCR) for RF-ESD Protection of BICMOS SiGe HBTs and CMOS Ultra-Thin Gate Oxides", in IEDM'03 Tech. Digest, pp.21.3.1-21.3.4, 2003.
上記特許文献１に記載のＭＯＳトランジスタ型保護素子では、自身が接合降伏を起こすときに抵抗層として機能するＮ型不純物領域（抵抗性降伏領域）が、ゲート電極とパターン上で重なっている。そのため、ドレイン耐圧に制約が多く、高耐圧化ができない。
より詳細には、特許文献１の構造では、ドレイン耐圧が、ソースとドレイン間のパンチスルー耐圧、ドレインとウェル間の接合耐圧、ゲートとドレイン間の絶縁膜耐圧の全てから制約を受ける。このため、保護対象である内部回路の耐圧に対して適切な大きさのドレイン耐圧をＭＯＳトランジスタ型保護素子で設定することは非常に困難である。
特許文献１に記載の保護素子は、２つの低濃度不純物領域と、その間の高濃度不純物領域の全体で、抵抗性降伏領域を形成する。しかし、高濃度不純物領域がシリサイド化されているため、その部分で抵抗値が多少なりともばらつく。また、ドレイン領域を含め高濃度不純物領域上はシリサイド化されているため、降伏箇所にシリサイドが近い。発熱箇所がシリサイド層に近いため、この部分の破壊やシリサイドの抵抗値が変化するなどの不具合が発生する可能性が高い。
また、特許文献１のように高濃度不純物領域と低濃度不純物領域とを交互に４つ形成した場合、エリアペナルティが大きい。
本発明は、保護素子のターンオン電圧（保護耐圧）を決める制約を少なくして、ターンオン電圧を自由に、保護対象となる回路に最適に設定可能なトランジスタ型保護素子を提供するものである。
また、本発明は、このようなトランジスタ型保護素子を保護対象となる回路と集積化してなる半導体集積回路を提供する。
さらに、本発明は、かかる集積回路の製造において可能な限りコスト増加を抑制した半導体集積回路の製造方法を提供する。
本発明の第１観点に関わるトランジスタ型保護素子は、半導体基板と、半導体基板に形成された第１導電型半導体からなるウェルと、ウェルに対して形成されるソース領域、ゲート電極、ドレイン領域および抵抗性降伏領域とを有する。
前記ソース領域は、前記ウェルに形成された第２導電型半導体からなる。
前記ゲート電極は、前記ソース領域の一方側で、前記ウェルに対しゲート絶縁膜を介して形成されている。
前記ドレイン領域は、前記ゲート電極の一方側に離れてウェル内に形成された第２導電型半導体からなる。
前記抵抗性降伏領域は、前記ドレイン領域に接し、ゲート電極直下のウェル部分と所定の距離だけ離れた第２導電型半導体領域からなる。
前記ドレイン領域または前記抵抗性降伏領域に接合降伏が発生するドレインバイアスの印加時に前記抵抗性降伏領域に空乏化されない領域が残るように、前記抵抗性降伏領域の冶金学的接合形状と濃度プロファイルが決められている。
上記構成によれば、ソース領域の電位（ウェルを同電位としても可）を基準として、ドレイン領域に所定のドレインバイアスを印加する。このドレインバイアスを大きくしていくとすると、ドレイン領域とウェル間、抵抗性降伏領域とウェル間で、その冶金学的接合位置から深さ方向の両側に空乏層が延びる。そして、あるドレインバイアスで接合降伏が発生する。接合降伏は、ドレイン領域または抵抗性降伏領域の何れかで発生する。
接合降伏が一旦発生すると、ドレイン領域からソース領域に電流が流れる。これによりウェル電位が上昇し、ウェルとソース領域間のＰＮ接合を順バイアスする。以後は、ソース領域、ウェル、ドレイン領域または抵抗性降伏領域をそれぞれ、エミッタ、ベース、コレクタとする寄生バイポーラトランジスタがオンする。
寄生バイポーラトランジスタがオンすると、エミッタとコレクタ間のインピーダンスが急激に低下するため、このインピーダンスが低下したウェル表面側を電流が流れるようになる。
この最初に接合降伏が発生するときに、抵抗性降伏領域で空乏化されない領域が残るように、その冶金学的接合形状と濃度プロファイルが決められている。よって、以後、ドレインバイアスが大きくなる過程で、今までと同様に抵抗層として抵抗性降伏領域が機能する。そのため、次の接合降伏が発生するときのキャリア通路が確保されることから、接合降伏の発生可能箇所がドレイン領域から抵抗性降伏領域の先端部まで広い範囲に及ぶ。
最初の接合降伏（ここでは雪崩降伏を接合降伏の一例とする）がドレイン領域で起きる場合を仮定する。
この場合、寄生バイポーラ動作で注入されるエミッタ電流は、エミッタ（ソース領域）に一番近い抵抗性降伏領域に集められる。バイポーラ動作によってデバイス特性がスナップバックすると、ドレイン電圧（コレクタ電圧）が下がるので、ドレイン領域（コレクタ）での雪崩降伏は弱まる。代わりに、ソース領域から注入された電子が抵抗性降伏領域の先端で加速されて雪崩降伏を起こすので、抵抗性降伏領域の先端での雪崩降伏が強まる。
電位はソース領域を基準として決まるため、抵抗性降伏領域の降伏した接合部分に流す電流が、バラスト抵抗として機能する抵抗性降伏領域を通って流れる。そのため、その電流と抵抗値から計算される電圧降下分だけドレイン領域の電位が持ち上げられる。よって、電位が持ち上げられた領域、特に最も電位が高くなるドレイン領域で再度、接合降伏が発生しやすくなる。結果として、抵抗性降伏領域の先端とドレイン領域の両方で接合降伏が起きる。
このように接合降伏箇所が分散される結果として、電流による温度上昇箇所が広い範囲に分布するようになる。
第１の観点では、バイポーラ動作によって保護素子にノイズ除去に有効な大きい電流が流れ始めるターンオン電圧は、抵抗性降伏領域とドレイン領域の形状や濃度プロファイルで決まる。したがって、そのターンオン電圧に制約条件はできる限り少ないほうが汎用的で使いやすい保護素子が実現できる。
第１の観点では、抵抗性降伏領域のソース側端が、ゲート電極直下のウェル部分から所定距離だけ離れている。よって、ゲートとドレイン間の耐圧を確保しながらターンオン電圧を決める際に、当該耐圧による制約がなく、その分、自由にターンオン電圧を設計できる。
本発明の第２観点に関わるトランジスタ型保護素子は、半導体基板、ウェルと、ソース領域、ゲート電極、ドレイン領域および抵抗性降伏領域を有すること自体は第１観点と共通する。ただし、第２の観点では、さらに降伏容易化領域がウェル内に形成されている。降伏容易化領域は、前記抵抗性降伏領域の一部に接触または近接した第１導電型半導体からなる。
かかる構成によれば、抵抗性降伏領域の一部に降伏容易化領域が接触または近接しているため、抵抗性降伏領域のシート抵抗が、電流が流れる方向内で一様でなくなる。このとき意図した場所で接合降伏が生じるように、降伏容易化領域の位置と濃度を定めている。
具体的には、ウェル濃度より降伏容易化領域の濃度を高くすると、その降伏容易化領域が形成された箇所で抵抗性降伏領域が接合降伏を起こしやすくなる。逆に、ウェル濃度より降伏容易化領域の濃度を低くすると、その降伏容易化領域が形成された箇所以外の箇所で抵抗性降伏領域が接合降伏を起こしやすくなる。
このように降伏容易化領域を設けると、降伏容易化領域の助けをかりて抵抗性降伏領域に接合降伏が発生する。このため、降伏容易化領域がない場合に、「最初の接合降伏時に空乏化されない領域が残るための」条件が緩和され、あるいは、不要となる。
したがって、第２観点では、抵抗性降伏領域の冶金学的接合形状と濃度プロファイルで純粋に接合降伏が発生する場所を規定するよりも、より確実で容易に、異なる場所に分散して接合降伏が発生する。
上記第１観点と第２観点は、バイポーラトランジスタ型の保護素子や集積回路にも適用される。
本発明に関わる半導体集積回路の製造方法は、半導体基板の回路領域に第１ウェルを形成し、保護素子領域に第１導電型の第２ウェルを形成するステップと、前記第１ウェル内と前記第２ウェル内に各種不純物領域を形成するステップと、を含む。
前記各種不純物領域を形成するステップが、次の２つのステップを有する。
(１)第１ステップ：前記第２ウェルに第２導電型半導体からなる抵抗性降伏領域を形成する。
(２)第２ステップ：前記抵抗性降伏領域に接する第２導電型の第１の高濃度不純物領域と、前記抵抗性降伏領域の端部から所定距離だけ離れた第２導電型の第２の高濃度不純物領域とを同時に形成する。
前記第１ステップでは、前記第１の高濃度不純物領域または前記抵抗性降伏領域に接合降伏が発生する電圧を、前記第２の高濃度不純物領域および前記第２ウェルの電位を基準として前記第１の高濃度不純物領域に印加すると、前記抵抗性降伏領域に空乏化されない領域が残る冶金学的接合形状と濃度プロファイルが得られる条件で前記第２ウェル内に前記抵抗性降伏領域を形成する。このとき同時に、前記第１ウェル内に第２導電型半導体からなる他の不純物領域を形成する。
本発明に関わる半導体集積回路の他の製造方法は、半導体基板の回路領域に第１ウェルを形成し、保護素子領域に第１導電型の第２ウェルを形成するステップと、前記第１ウェル内と前記第２ウェル内に各種不純物領域を形成するステップと、を含む。
前記各種不純物領域を形成するステップが、次の３つのステップを有する。
(１)第１ステップ：前記第２ウェルに第２導電型半導体からなる抵抗性降伏領域を形成する。
(２)第２ステップ：前記抵抗性降伏領域に対しウェル深部側から接触または近接する降伏容易化領域を形成する。
(３)第３ステップ：前記抵抗性降伏領域に接する第２導電型の第１の高濃度不純物領域と、前記抵抗性降伏領域の端部から所定距離だけ離れた第２導電型の第２の高濃度不純物領域とを同時に形成する。
前記第２ステップでは、前記第１の高濃度不純物領域または前記抵抗性降伏領域に接合降伏が発生する電圧を、前記第２の高濃度不純物領域および前記第２ウェルの電位を基準として前記第１の高濃度不純物領域に印加すると、前記抵抗性降伏領域に残される空乏化されていない領域のシート抵抗が所定値となるように前記第２ウェル内に前記抵抗性降伏領域を形成する。これと同時に、前記第１ウェル内に第２導電型半導体からなる他の不純物領域を形成する。
上記の２つの製造方法によれば、第１ウェル内で既存の他の不純物領域を形成すると同時に、第２ウェル内で抵抗性不純物領域が形成される。この抵抗性不純物領域に課せられる要件は、第１または第２の観点と同じであり、その要件が満たされるように、同時形成する他の不純物領域を選択するとよい。半導体集積回路には種々の条件で形成される不純物領域が幾つも存在するのが普通である。ゆえに、抵抗性不純物領域に課せられる要件に合致した、あるいは、最も近い濃度や形状の不純物領域が、抵抗性降伏領域と同時形成すべき他の不純物領域として選択される。
本発明によれば、保護素子のターンオン電圧（保護耐圧）を決める制約を少なくして、ターンオン電圧を自由に、保護対象となる回路に最適に設定可能なトランジスタ型保護素子が提供される。
また、本発明によって、このようなトランジスタ型保護素子を保護対象となる回路と集積化してなる半導体集積回路が提供される。
さらに、本発明によって、かかる集積回路の製造において可能な限りコスト増加を抑制した半導体集積回路の製造方法が提供される。
以下、本発明の実施形態を、図面を参照して説明する。
本発明の実施形態は、以下の順序で説明する。
１．第１の実施形態（ＭＯＳ型：ゲート側ほど浅い３段のドレイン構造…製造方法、ならびに、シミュレーション結果を用いた比較例との対比を含む）
２．第２の実施形態（ＭＯＳ型：第１の実施形態のドレイン構造から電界緩和領域を省略）
３．第３の実施形態（バイポーラ型：第１の実施形態の構造からゲート電極を省略）
４．第４の実施形態（ＭＯＳ型：第１の実施形態の構造に、ソース側の低濃度領域を追加）
５．第５の実施形態（ＭＯＳ型：ドレイン側ほど浅い３重ドレイン構造）
６．第６の実施形態（ＭＯＳ型：ドレインフィンガー構造）
７．第７の実施形態（ＭＯＳ型：第５の実施形態の３重ドレイン構造に降伏容易化領域を付加）
８．第８の実施形態（ＭＯＳ型：第５の実施形態の３重ドレイン構造を、リサーフ型等に適用）
９．第９〜第１４の実施形態（ＭＯＳ型ＩＣに適用された製造方法）
１０．変形例１,２
＜１．第１の実施の形態＞
［保護回路の適用例］
図１（Ａ）と図１（Ｂ）に、第１〜第１４の実施形態に関わる保護素子を用いた保護回路の適用例を示す。
図１（Ａ）と図１（Ｂ）に図解する保護回路（破線で囲む部分）は、内部回路を保護するための回路であり、本例では１つのＮＭＯＳトランジスタから構成されている。保護回路を構成するトランジスタはＰＭＯＳトランジスタでもよい。ただし、ＮＭＯＳトランジスタは電流駆動能力が高いため、保護回路の保護素子として望ましい。
このようなＭＯＳトランジスタ型の保護素子を符号“ＴＲｍ”で表記している。
なお、保護素子は内部回路を含む集積回路(ＩＣ)に外付けのディスクリート部品でもよいが、ここでは、保護回路と内部回路は共通の半導体基板に集積化されているものとする。よって、この図１（Ａ）と図１（Ｂ）に示す構成は、本発明の「半導体集積回路」の一実施例に該当する。また、ＭＯＳトランジスタ型保護素子ＴＲｍは、本発明の「トランジスタ型保護素子」の一実施例に該当する。
ＭＯＳトランジスタ型保護素子ＴＲｍは、そのドレインが電源電圧ＶＤＤの供給線に接続され、そのソースがＧＮＤ線に接続されている。ＭＯＳトランジスタ型保護素子ＴＲｍのゲートはＧＮＤ線に接続されている。このため、かかる接続形態のＭＯＳトランジスタはＧＧ(Gate-Grounded)ＭＯＳトランジスタと呼ばれる。
電源電圧ＶＤＤの供給線とＧＮＤ線との間には内部回路が接続されている。このため内部回路は、電源電圧ＶＤＤで駆動される。
図１（Ａ）と図１（Ｂ）には、符号“Ｉ／Ｏ”により表記された不図示の入出力回路または入出力端子から、信号の入力線または出力線（以後、総称して信号線と呼ぶ）が内部回路に接続されている。
この信号線にも静電気等に起因したノイズが重畳されることがある。そのため、信号線と電源電圧ＶＤＤの供給線との間に、信号線側をアノードとする保護ダイオードＤ１が接続されている。また、信号線とＧＮＤ線との間に、ＧＮＤ線側をアノードとする保護ダイオードＤ２が接続されている。
なお、保護ダイオードＤ１,Ｄ２に代えて本発明が適用されたＧＧＭＯＳトランジスタを追加してもよい。
図１（Ａ）は、電源端子に正電荷のサージが入った場合の保護回路の動作説明図である。
電源電圧ＶＤＤの供給線に、不図示の電源端子等から正電荷のサージが入ると、そのサージによって電源電圧ＶＤＤの供給線の電位が上昇する。電源電圧ＶＤＤの供給線の電位が内部回路の破壊電圧に達する前に、ＭＯＳトランジスタ型保護素子ＴＲｍがターンオンして導通状態に移行する。そのためサージが、ＭＯＳトランジスタ型保護素子ＴＲｍを通してＧＮＤ線に逃げる。
図１（Ｂ）は、Ｉ／Ｏ端子に正電荷のサージが入った場合の保護回路の動作説明図である。
Ｉ／Ｏ端子に正電荷のサージが入ると、保護ダイオードＤ１が順方向にバイアスされてターンオンし、サージを電源電圧ＶＤＤの供給線に流す。次に、電源電圧ＶＤＤの供給線が所定の電位に達するとＭＯＳトランジスタ型保護素子ＴＲｍがターンオンして導通状態に移行する。そのためサージが、ＭＯＳトランジスタ型保護素子ＴＲｍを通してＧＮＤ線に逃げる。内部回路の保護のためには、内部回路の入出力の耐圧を超える前に保護ダイオードＤ１がオンする必要がある。また、内部回路のトランジスタの（ドレイン）耐圧を超える前に、ＭＯＳトランジスタ型保護素子ＴＲｍがオンする必要がある。
これにより、内部回路は、高電圧による破壊を免れる。
以上より、ＭＯＳトランジスタ型保護素子ＴＲｍは、以下の要件を備えている必要がある。
(１)サージによって発生する高電圧や大電流で破壊されない静電破壊耐性を有している。
(２)内部回路の動作電圧より高く、内部回路の破壊電圧より低い電圧でターンオンする。
(３)ターンオン後のインピーダンスが十分低い。
(４)ターンオンしていないときのインピーダンスは十分高い。
［素子構造］
図２は、第１の実施形態に関わるＭＯＳトランジスタ型保護素子ＴＲｍの断面構造図である。
ＭＯＳトランジスタ型保護素子ＴＲｍは半導体基板１に形成されている。半導体基板１は、高濃度に不純物を導入されたＰ型シリコン（結晶方位面１００の）の基板である。半導体基板１内の表面側に、所望のしきい値電圧や各部の耐圧が得られるように不純物を導入されたＰ型のウェル（以下、Ｐウェル）２が形成されている。
Ｐウェル２の表面には、半導体基板１の表面を熱酸化して得られたＳｉＯ２よりなるゲート絶縁膜３が形成されている。
ゲート絶縁膜３の上に、Ｎ型またはＰ型の不純物がドーピングされたポリシリコンにより構成されたゲート電極４が形成されている。
特に平面図を示さないが、ゲート電極４は細長いフィンガー部を有する。そのフィンガー部の幅方向の一方側がソース、他方側がドレインとなる。
より詳細には、ゲート電極４（厳密にはフィンガー部）の一方側のＰウェル２部分に、高濃度にＮ型不純物が導入されてソース領域５が形成されている。ゲート電極４（フィンガー部）の他方側のＰウェル２部分に、ソース領域５と同様に高濃度にＮ型不純物が導入されてドレイン領域６が形成されている。
ここでソース領域５のエッジが、不純物の横方向拡散によってゲート電極４のエッジ下方にまで到達している。ドレイン領域６とソース領域５は平面パターン上で一部重なっている。
これに対し、ドレイン領域６は、ゲート電極４から所定の距離だけ離れて形成され、ゲート電極４と平面パターンで重なっていない。
ゲート電極４とドレイン領域６との間に電界緩和領域７が形成されている。電界緩和領域７は、ソース領域５と同様にゲート電極４と平面パターンで一部重なるＮ型不純物領域である。電界緩和領域７は、その導入された不純物濃度がドレイン領域６のそれより十分低く、いわゆるＬＤＤ領域やエクステンションなどと同様に横方向の電界を緩和する目的で形成されている。電界緩和領域７は、後述するように動作時に深さ方向で全域が空乏化するとよい。そのため、この場合の電界緩和領域７では接合降伏が起きない。言い換えると、ソースとドレインの離間方向で電界緩和領域７が有する長さと、電界緩和領域７の不純物濃度は、ゲート端付近で接合降伏が起きないように決められている。
ゲート電極４とドレイン領域６との間には、ドレイン領域６に接し、ゲート電極４の下方のウェル領域部分から所定距離だけ離れた抵抗性降伏領域８が形成されている。本例では、抵抗性降伏領域８は、ドレイン領域６と電界緩和領域７の間に形成されている。
抵抗性降伏領域８の不純物濃度分布（濃度プロファイル）は、電界緩和領域７のピンチオフ電圧がドレイン降伏電圧より高くなるように定められる。
ここで“抵抗性降伏領域８のピンチオフ電圧”とは、ドレインバイアスを変化させたときに、抵抗性降伏領域８において空乏層が深さ方向で拡がり電気的中性領域が消滅（オフ）するときの、ドレイン領域６への印加電圧を言う。ここで言う“電気的中性領域の消滅（オフ）”は、抵抗性降伏領域８の１箇所または複数個所で最初に生じた場合を意味する。
また、“ドレイン降伏電圧”とは、本例ではドレイン領域６または抵抗性降伏領域８で、最初に接合降伏が生じるときの、ドレイン領域６の電圧を言う。
この要件は、「ドレイン領域６または抵抗性降伏領域８に接合降伏が発生するときのドレインバイアス（例えば、ドレイン電圧）の印加時に抵抗性降伏領域８に空乏化されない（電気的中性）領域が残る」ことと等価である。
電気的中性領域が残ると抵抗性降伏領域８が適度なシート抵抗を有する抵抗層として機能する。
ソースとドレインの離間方向における抵抗性降伏領域８の長さや深さなどを含む冶金学的接合形状と濃度プロファイルは、電気的中性領域が残存した状態で抵抗性降伏領域８が所定の抵抗値を持つように定める。
ここで“所定の抵抗値”は、ドレイン領域６、抵抗性降伏領域８の順で接合降伏が発生する場合、次のように、その上限が定義できる。
ドレイン印加電圧を上げていったときに、ドレイン領域６で接合降伏が発生し、ドレイン領域６の電位上昇が飽和した時点で抵抗性降伏領域８に電気的中性領域が残り、所定の抵抗値を持つ。このときの所定の抵抗値が余りに高いと、さらにドレイン印加電圧を上げて、飽和しているが僅かに上昇した電位で次に接合降伏が起こる前に電気的中性領域が消滅することもある。すると以後、抵抗性降伏領域８では接合降伏が生じないから、このようなことがないように、所定の抵抗値の上限が抵抗性降伏領域８の冶金学的接合形状と濃度プロファイルによって決められている。
“所定の抵抗値”の下限は、抵抗性降伏領域８、ドレイン領域６の順で接合降伏が発生する場合で、次のように規定される。
上記したように最初にドレイン領域６に接合降伏が発生すると、ドレイン印加電圧を上げても、ドレイン領域６の電位は殆ど上がらず飽和する。これに対し、最初に抵抗性降伏領域８に接合降伏が発生すると、直後のドレイン電流とこの領域の全長にわたる抵抗値とにより、抵抗性降伏領域８に電圧降下を発生させる。正のノイズがドレイン側に印加される場合、各不純物領域の電位はソース側の電位が基準となる。そのため、抵抗性降伏領域８の電圧降下が発生すると、ソース側の電位を基準にドレイン領域６の電位が持ち上がる。このとき抵抗性降伏領域８の“所定の抵抗値”が小さすぎると、電圧降下量も小さすぎて、ドレイン領域６の一部で接合降伏が発生するための電位までドレイン領域６の電位が上昇しない。
つまり、“所定の抵抗値”の下限は、先に抵抗性降伏領域８で降伏が発生した後、ドレイン領域６で次の降伏を引き起こさせるに足る抵抗値以上である必要がある。
なお、抵抗性降伏領域８の抵抗値は、抵抗性降伏領域８のシート抵抗と長さの積で決まる。これらの構造パラメータは、互いに従属する設計因子であり、抵抗性降伏領域８の抵抗値の最適な値は一意に決まるものではない。
さらに、抵抗性降伏領域８の接合深さは、ドレイン領域６の接合深さよりも浅くする。これにより、抵抗性降伏領域８とドレイン領域６との境界付近に冶金学的接合面の段差ができ、これによりドレイン領域６の基板深部側にコーナー曲面が形成される。このコーナー曲面を、以下、“凸面部分６Ａ”と呼ぶ。
Ｐウェル２には、Ｐ型不純物を高濃度に導入したウェルコンタクト領域１０が形成されている。
半導体基板１の表面には、半導体基板１と上層配線（図示せず）との間の電気的絶縁を図るための層間絶縁膜１１が形成されている。
ソース領域５、ドレイン領域６、ウェルコンタクト領域１０の上には、層間絶縁膜１１を貫通する接続孔を通してそれぞれのＮ型不純物領域（拡散層）との間にオーミック接触をなすソース電極１２、ドレイン電極１３、ウェル電極１４が形成されている。
［ＥＳＤ動作によるサージ除去］
図２の構造にサージが入ったときの各部の作用を、図３を用いて説明する。なお、ここでは、ドレイン領域６、抵抗性降伏領域８の順で接合降伏が発生する場合を一例として動作を説明する。
サージ電流を、時間に対してランプ関数的に単調増加する電流源がトランジスタのドレインに接続された場合と等価とみなせる場合を考える。このような電流源接続と等価とみなせるサージ印加（実質的なドレインバイアスの印加）によって、オフ状態のＭＯＳトランジスタ型保護素子ＴＲｍのドレイン電極１３に電流が流れ込む。このドレイン電流が増加すると、次第にドレイン電位が上昇する。
ドレイン電位の上昇にともなって、まず電界緩和領域７がＰウェル２からの空乏層によって空乏化する。これにより、ゲート端にかかる電界が緩和され、ゲート端での接合降伏が回避される。
さらにドレイン電圧が増加すると、抵抗性降伏領域８がある程度、空乏化する。抵抗性降伏領域８のピンチオフ電圧がドレイン降伏電圧より高くなるように不純物濃度等を定めているため、抵抗性降伏領域８に電気的中性領域８ｉが残る。なお、図３では、符号“８ｖ”により抵抗性降伏領域８の基板深部側の空乏層を示している。
本動作例では、ドレイン領域のコーナー曲面（以下、凸面部分６Ａという）に電界が集中し、ここで最初の雪崩降伏（接合降伏）が起きるように不純物分布を定めた場合について説明する。
雪崩降伏によって生じた正孔電流は、パスＰ１に沿ってウェル中を流れ、ウェル電極１４から取り出される。このとき、Ｐウェル２中の抵抗成分に正孔電流が流れることによって、ウェル電位が上昇する。
上昇したウェル電位によってソース領域５とＰウェル２間のＰＮ接合が順方向にバイアスされる。そのため、ソース領域５からＰウェル２に電子が注入されてバイポーラ動作が始まり、ドレイン電圧が減少し、スナップバックが観察される。ドレイン電圧が下がるので、凸面部分６Ａでの雪崩降伏による衝突電離は相対的に弱まる。
一方、注入された電子電流は、ソース領域５からドレイン領域６への最短経路であるパスＰ２に沿って流れ、抵抗性降伏領域８とドレイン領域６を通って、ドレイン電極１３から取り出される。これにより、抵抗性降伏領域８内に電位勾配が生じる。これと同時に、パスＰ２を通ってきた電子が凸面部分８Ａの高電界に加速されて衝突電離を引き起こし、相対的に凸面部分８Ａでの雪崩降伏が強まる。凸面部分８Ａで生成された正孔電流は、パスＰ３を通って主にソース領域５に流れ込み、一部はパスＰ３ａを通ってウェル電極１４から取り出される。
さらにサージ電流が増加すると、パスＰ２を通る電流によって抵抗性降伏領域８に生じる電圧降下によって、ドレイン領域６の電位が再度、上昇する。その結果、電界が集中するドレイン領域６の凸面部分６Ａで雪崩降伏の臨界電界に達し、接合降伏（雪崩降伏）が凸面部分６Ａで再度、強まる。
凸面部分６Ａで再度、強まった接合降伏で発生した正孔電流は、電位が高い抵抗性降伏領域８を避けて、電位の低いＰウェル２に向かって下方向に流れ、パスＰ１ａを通って、主にソース電極１２から取り出される。その結果、Ｐウェル２の深い領域に、パスＰ１ａに沿った電位勾配が発生する。その電位に、ソース領域５から注入された電子電流が引き込まれ、パスＰ４に沿った電子電流が形成される。
この一連の過程において、最初の発熱は、最初の接合降伏が起きて電流と電界が集中する凸面部分６Ａの近傍に集中する。その後、Ｐ２の経路の電子電流が増加すると、発熱の中心は凸面部分８Ａに移る。
しかし、凸面部分８Ａで破壊が起きる前に、他のドレイン領域６の一部であり凸面部分８Ａから離れた凸面部分６Ａで再び、雪崩降伏が強まる。その結果、高電流域の発熱領域は、凸面部分８Ａと凸面部分６Ａ、および、電気的中性領域８ｉの３つの領域に分散される。
さらに、パスＰ４を通ってドレイン領域６に流れ込む電子電流は、抵抗性降伏領域８から広がる電位勾配によって、ドレイン領域６の底面に広がって流れるため、電流密度の集中が緩和される。
その結果、ＥＳＤサージの電力消費が、抵抗性降伏領域８からドレイン領域６の底面に渡る広い範囲に分散され、局所的な発熱が緩和され、より高いサージ電流まで素子のＥＳＤ破壊を免れる。
なお、最初の接合降伏が凸面部分８Ａで起きるように不純物濃度を定めた場合は、雪崩降伏によって生じた正孔電流は、パスＰ３ａに沿ってウェル中を流れ、ウェル電極１４から取り出される。このとき、Ｐウェル２中の抵抗成分に正孔電流が流れることによって、ウェル電位が上昇する。
その後は、『上昇したウェル電位によってソース領域５とＰウェル２間のＰＮ接合が順方向にバイアスされる。』の一文で始まる上述した記載と同様に動作する。
［製造方法］
次に、ＭＯＳトランジスタ型保護素子ＴＲｍの作製方法を、図４（Ａ）〜図７ならびに図２を参照して説明する。
図４（Ａ）の工程１において、高濃度Ｐ型シリコンからなる半導体基板１に、Ｐウェル２を形成するために、低濃度のＰ型シリコン層をエピタキシャル成長する。半導体基板１の不純物濃度は、例えば1E19[cm−３]以上とし、エピタキシャル成長層１Ｅの不純物濃度は、例えば1E15[cm−３]以下とする。
続いて、半導体基板１表面を熱酸化し、イオン注入のスルー膜として用いる犠牲酸化膜２１を形成する。
続いて、犠牲酸化膜２１を通して硼素(Ｂ)イオンを半導体基板１に注入し、活性化アニールを行って、Ｐ型半導体からなるＰウェル２を形成する。硼素(Ｂ)イオンのドーズ量や注入エネルギーは、所望のドレイン耐圧やＰウェル２のシート抵抗、同一基板に形成するＭＯＳＦＥＴのしきい値電圧が得られるように定める。
次に、図４（Ｂ）の工程２において、犠牲酸化膜２１を、弗酸系溶液を用いてエッチング除去した後、再度、半導体基板１表面を熱酸化してゲート絶縁膜３を形成する。ゲート絶縁膜３となるシリコン酸化膜の厚さは、同一基板に形成するＭＯＳＦＥＴで、所望のゲート耐圧やしきい値電圧が得られるように定める。
続いて、熱ＣＶＤ法を用いてゲート絶縁膜３の上にポリシリコン層（図示せず）を堆積し、燐(Ｐ)イオンをポリシリコン層に高濃度にイオン注入する。
続いて、レジスト（図示せず）を半導体基板全面に塗布した後、光学リソグラフィを行い、ゲートパターンをレジストに転写する。その後、レジストパターンをマスクに反応性イオンエッチングを行い、ポリシリコン層の不要部分を除去する。その後、アッシングによってレジストを除去し、ゲート電極４を得る。
次に、図５（Ａ）の工程３において、半導体基板１をレジストＰＲ１で被覆し、光学リソグラフィを行ってゲート電極４からドレイン領域６（図２参照）となる領域までを開口する。続いて、電界緩和領域７を形成するための燐(Ｐ)イオンを半導体基板１表面に注入する。燐(Ｐ)のドーズ量と注入エネルギーは、スルー膜とするゲート絶縁膜３の厚さと、所望のドレイン耐圧に応じて定めればよい。その後、アッシング等によってレジストＰＲ１を除去する。
次に、図５（Ｂ）の工程４において、半導体基板１をレジストＰＲ２で被覆し、光学リソグラフィを行って抵抗性降伏領域８からドレイン領域６（図２参照）となる領域までを開口する。続いて、抵抗性降伏領域８を形成するための燐(Ｐ)イオンを半導体基板１表面に注入する。燐(Ｐ)ドーズ量と注入エネルギーは、抵抗性降伏領域８のピンチオフ電圧がドレイン耐圧よりも高くなるように定められる。その後、アッシング等によりレジストＰＲ２を除去する。
次に、図６（Ａ）の工程５において、半導体基板１をレジストＰＲ３で被覆し、光学リソグラフィを行ってソース領域５とドレイン領域６の領域を開口する。続いて、砒素(Ａｓ)イオンと燐(Ｐ)イオンを、順次、半導体基板１の表面に注入する。それぞれのイオンのドーズ量と注入エネルギーは、後で形成するソース電極やドレイン電極との間にオーミック接触を形成するに足る表面濃度と、抵抗性降伏領域８よりも深い接合深さが得られるように定める。その後、レジストＰＲ３を除去する。
次に、図６（Ｂ）の工程６において、半導体基板１をレジストＰＲ４で被覆し、光学リソグラフィを行ってウェルコンタクト領域１０を形成する領域を開口する。続いて、硼素(Ｂ)イオン、または弗化硼素(ＢＦ２)イオンを半導体基板１の表面に注入する。ドーズ量と注入エネルギーは、後で形成するウェル電極との間にオーミック接触を形成するに足る表面濃度が得られるように定める。その後、レジストＰＲ４を除去する。
次に、図７の工程７において、基板に熱処理を行い、これまでの工程でイオン注入された不純物原子を活性化する。
続いて、基板表面にプラズマＣＶＤ法によりＳｉＯ２を厚く堆積し、ＣＭＰを用いて表面を平坦化し、これにより層間絶縁膜１１を得る。
続いて、基板全面にレジスト膜（図示せず）を形成し、光学リソグラフィを行って、ソース領域５、ドレイン領域６、およびウェルコンタクト領域１０に対して設ける接続孔のパターンをレジスト膜に転写する。その後、反応性イオンエッチングを行って、各部への接続孔を形成する。
次に、工程８において、接続孔にタングステンなどの金属をスパッタリングやＣＶＤ法によって埋め込み、さらにその上部に、アルミニウムによる配線層を形成する。これにより、図２に示すように、ソース電極１２、ドレイン電極１３、および、ウェル電極１４を得る。
以上の方法によって、第１の実施形態に関わるＭＯＳトランジスタ型保護素子ＴＲｍが得られる。
なお、ここでは、Ｎチャネル型ＧＧＭＯＳとして用いることができるＭＯＳトランジスタ型保護素子ＴＲｍの製造方法を説明した。
しかしながら、Ｐチャネル型保護素子も、各工程で導入する不純物の導電型を上記説明と反対にすることにより、同様の手順によって作製できる。
また、開始基板は、高濃度Ｐ型基板である必要はなく、高抵抗Ｐ型基板やＮ型基板でもよい。
なお、第１の実施形態および他の実施形態において、半導体基板１というとき、シリコンその他の半導体材料製の基板に限らない。例えば、半導体または半導体以外の材料からなる基板を支持基板として、その基板に半導体層が形成されている場合も、本発明では“半導体基板”の範疇に属するものと定義する。したがって、基板と絶縁分離されたＳＯＩ層を有するＳＯＩ基板、その他、薄膜トランジスタを形成するための基板を半導体基板としてよい。
次に、第１の実施形態で、抵抗性降伏領域８をゲート電極４から所定距離だけ離した利点と、「抵抗性降伏領域」に関する利点を説明する。
例えば特許文献１のように、自身が接合降伏を起こすときに抵抗層として機能するＮ型不純物領域（抵抗性降伏領域）が、ゲート電極４とパターン上で重なるような場合、ドレイン耐圧に制約が多く、高耐圧化ができない。つまり、特許文献１の構造では、ドレイン耐圧が、ソースとドレイン間のパンチスルー耐圧、ドレインとウェル間の接合耐圧、ゲートとドレイン間の絶縁膜耐圧の全てから制約を受ける。このため、内部回路（図１）の耐圧に対して適切な大きさのドレイン耐圧を、ＭＯＳトランジスタ型保護素子で設定することは非常に困難である。
これに対し、第１の実施形態によれば、抵抗性降伏領域８が、ゲート電極４直下のウェル領域部分から離れているため、ドレイン間耐圧の設定の自由度が高い。よって、内部回路の耐圧が大きい場合でも、それを上回るＥＳＤ保護耐圧が設定可能である。
また、シリサイド層がないため、シリサイド形成時の加熱によって不純物濃度が低下するなどのバラツキ要因が少ない。特に、抵抗性降伏領域８は、ドレイン領域６やＰウェル２の濃度プロファイルに対して、降伏時以後の所定の抵抗値に最適範囲が存在する。そのため、抵抗性降伏領域８を形成後に、シリサイド化加熱などのプロセスで不純物が吸い出され、あるいは加熱自身で濃度プロファイルが大きく変化することは極力避ける必要がある。
特許文献１は、２つの低濃度不純物領域と、その間の高濃度不純物領域の全体で、抵抗性降伏領域を形成する。しかし、高濃度不純物領域がシリサイド化されているため、その部分で抵抗値が多少なりともばらつく。また、ドレイン領域を含め高濃度不純物領域上はシリサイド化されているため、降伏箇所にシリサイドが近い。発熱箇所がシリサイド層に近いため、この部分の破壊やシリサイドの抵抗値が変化するなどの不具合が発生する可能性が高い。
第１の実施形態のＭＯＳトランジスタ型保護素子ＴＲｍでは、そのような不具合が生じるシリサイド層が形成されていない。
また、特許文献１のように高濃度不純物領域と低濃度不純物領域とを交互に４つ形成した場合に比べると、エリアペナルティが小さい。
つぎに、一般的なＤＥ−ＭＯＳＦＥＴに対する利点を説明する。最初にＤＥ−ＭＯＳＦＥＴについて詳細に説明し、本実施形態に関わるトランジスタ構造との差異が、どのような利点をもたらすかをシミュレーションにより明らかにする。
［比較例１（ＤＥ-ＭＯＳＦＥＴ）］
図８は、ドレイン耐圧を高めるための電界緩和領域を備えたドレイン拡張型ＭＯＳトランジスタ（ＤＥ−ＭＯＳＦＥＴ）の断面構造図である。
図８に示す構造は、半導体基板１０１にＰウェル１０２が形成されている。半導体基板１０１（厳密にはＰウェル１０２）の表面に、ゲート絶縁膜１０３が熱酸化等により形成されている。Ｐウェル１０２は、図２のＰウェル２と同様、所定のしきい値電圧やウェルのシート抵抗などが得られるように不純物分布を定められている。
ゲート絶縁膜１０３上にゲート電極１０４が形成されている。ゲート電極１０４を構成するフィンガー部の幅方向の一方側がソース側であり、他方側がドレイン側である。
ゲート電極１０４の一方端と一部重なるように、Ｐウェル１０２内にソース領域１０５が形成されている。また、ゲート電極１０４の他方端から離れたＰウェル１０２内に、ドレイン領域１０６が形成されている。ソース領域１０５とドレイン領域１０６は、Ｎ型不純物が高濃度の導入されている。
ドレイン領域１０６とゲート電極１０４直下のウェル領域部分との間に、ドレイン領域１０６より低濃度なＮ型の電界緩和領域１０７が形成されている。電界緩和領域１０７は、その一方端部がゲート電極１０４の端部と重なっている。電界緩和領域１０７は、一般に、いわゆるＬＤＤ領域やエクステンション領域と同様に、動作時に深さ方向の全長が空乏化する。そのため、接合降伏が生じるドレインバイアス（例えば、ドレイン電圧）の印加時に電界緩和領域１０７に電気的中性領域が残ることはない。
Ｐウェル１０２には、高濃度なＰ型のウェルコンタクト領域１１０が形成されている。このウェルコンタクト領域１１０、ソース領域１０５、ドレイン領域１０６にそれぞれプラグ等を介して接続するウェル電極１１４、ソース電極１１２、ドレイン電極１１３が層間絶縁膜１１上の配線として形成されている。
ここで、電界緩和領域１０７は、ドレイン耐圧を増加させるために設けられている。ドレインとゲート間の電界の大部分を電界緩和領域１０７が担うことによってゲート端に生じる電界が緩和され、ゲート端の破壊を引き起こすドレイン電圧が引き上げられる。
電界緩和領域１０７で十分な電圧を担うために、電界緩和領域１０７の濃度は十分低く、長さは十分長く設計される。
その結果、ドレイン耐圧は、ほぼドレイン領域１０６とＰウェル１０２との接合耐圧で決定される。
［ＴＬＰ測定］
図８に示す構造のＤＥ−ＭＯＳＦＥＴでＧＧＭＯＳを構成し、これに対してＴＬＰ(Transmission Line Pulsing）測定を行った。
図９（Ａ）に、比較例のＤＥ−ＭＯＳＦＥＴのＴＬＰ測定の結果を示す。
図９（Ａ）に示す曲線Ｃ１は、図８のドレイン電極１１３に電圧パルスを与え、所定の時間（たとえば100[ns]）経った時点の過渡的なドレイン電圧値とドレイン電流値の関係を、入力パルスの電圧振幅を順次増やしながら測定したものである。
曲線Ｃ１において、ドレイン電圧を上げていくと、前述した最初の接合降伏により２４[Ｖ]付近から急激にドレイン電流が０.４[A]程度流れ始め、瞬時にドレイン電圧がピーク値の１／４程度に低下する。このドレイン電圧が逆戻りする現象を“スナップバック（現象）”と呼ぶ。そして、スナップバック後は、その後のパルス印加ごとにパルス波高値の増加を反映して、ドレイン電圧もドレイン電流も徐々に増加する。
図９（Ａ）に示す曲線Ｃ２は、曲線Ｃ１を求める際のドレイン電流測定と交互に行うドレインリーク電流測定の結果を示すものである。より詳細に、曲線Ｃ２の各点は、直前に測定した曲線Ｃ１の点のドレイン電流を縦軸とし、その曲線Ｃ１の点を測定した直後に測定したドレインリーク電流を横軸にして電流値をプロットしたものである。
曲線Ｃ２が示すとおり、測定した保護素子（ＤＥ−ＭＯＳＦＥＴ）のドレインリーク電流は、最初のスナップバックの後、測定回数の増加に伴って順次増加している。これは、ドレイン接合破壊が、スナップバックごとに進行していることを示唆している。
上記のリーク発生の想定原因を、図１０を用いて説明する。
図１０は、図８のＤＥ−ＭＯＳＦＥＴにスナップバックを起こさせた直後の状況を表した図である。
まず、ソース電極１１２とウェル電極１１４とゲート電極１０４を接地した状態で、ドレイン電極１１３に流し込む電流を増加させる。すると、ドレイン電圧が上昇し、電界緩和領域１０７の空乏化が進行し、ドレイン電圧がドレイン降伏電圧に達する前に、全領域で空乏化する。これにより、ゲート端に集中する電界が緩和され、ゲート端での破壊発生が回避され、電界緩和領域の役割が果たされる。
さらにドレイン印加電圧を大きくしてドレイン電流をより多く流すと、電界はドレイン領域１０６の基板深部側の曲率を持つ接合部分である凸面部分１０６Ａで最大となる。そして、ドレイン電圧がドレイン降伏電圧に達すると、ウェーハの断面では凸面部分１０６Ａ、ウェーハの平面ではドレイン領域１０６のどこか限られた箇所で雪崩降伏が始まる。雪崩降伏が始まる箇所は、通常、スポット状であるため“ホットスポット”と呼ばれる。
雪崩降伏によって発生した正孔と電子の対のうち、電子はドレイン領域１０６に流れ込み、正孔はパスＰ５を通ってウェルコンタクト領域１１０からウェル電極１１１に流れ込む。このとき、正孔電流が、Ｐウェル１０２の抵抗によってＰウェル１０２の電位を上昇させるため、ソース領域１０５とＰウェル１０２の間のＰＮ接合が順方向にバイアスされる。
さらにドレイン印加電圧を大きくしてドレイン電流をより多く流すと、ドレイン電圧が上昇し、衝突電離による正孔電流が増加する。そのため、やがて基板電位がＰＮ接合のターンオン電圧に達し、ソース領域５からＰウェル１０２に電子が注入される。
この電子電流は、拡散と正孔電流が作る電位勾配とによってパスＰ６を経由して、凸面部分１０６Ａの領域からドレイン領域１０６に流れる。ソースと基板間のＰＮ接合がターンオンすることで、ドレインとソース間のインピーダンスが下がり、ドレイン電圧は減少に転じ、スナップバックが観察される。ドレイン電圧が下がるので、上記ホットスポット以外の点では雪崩降伏が起き得ず、降伏電流は、ウェーハ平面上で上記ホットスポットに集中して流れる。
このように、スナップバック直後は、電界と電子電流密度がドレイン領域の凸面部分１０６Ａ付近に集中するため、サージの電気的エネルギーが、この領域付近で集中的に消費され、発熱する。
この発熱集中によって半導体基板１中の結晶欠陥が増殖し、図９（Ａ）に示すリーク電流の増加が起きると考えられる。このようなリーク電流は、特に、ドレイン耐圧の高いＭＯＳＦＥＴで顕著に発生することから、中高耐圧半導体集積回路において特に問題となる。
図９（Ｂ）に、本実施形態の保護素子（図２参照）に対するＴＬＰ測定結果の一例を示す。
この図のように、図９（Ａ）に示した比較例の保護素子とほぼ同じゲート幅でありながら、接合リークが発生するドレイン電流は、比較例の場合の０.４[A]から１[A]以上に伸びている。
［シミュレーション結果とその考察］
図８に示す比較例のトランジスタ構造と、図２に示す第１の実施形態に関わるトランジスタ構造とを、デバイスシミュレーションによって比較した。
図１１〜図１３に、電界Ｅ、電流密度Ｊ、それらの積である消費電力密度Ｐのシミュレーション結果を示す。各図において（Ａ）が比較例、（Ｂ）が本発明（第１の実施形態）に関わるデバイス構造に対する結果を示す２次元（２Ｄ）図面である。２Ｄ図面では、横軸Ｘが図８または図２の断面横方向のサイズを示し、縦軸Ｙが深さ方向のサイズを示す。図１１〜図１３においては、電界Ｅ、電流密度Ｊまたは消費電力密度Ｐの相対値の大きさを示すレベルの番号を、２Ｄ画面のシミュレーション結果のレベル曲線に適宜、添えている。
また、各図の（Ａ）には、ゲート電極１０４、電界緩和領域１０７、ドレイン領域１０６の範囲を図８と同一の符号により示している。各図の（Ｂ）には、ゲート電極４、電界緩和領域７、抵抗性降伏領域８、ドレイン領域６の範囲を図２と同一の符号により示している。
図１１（Ａ）に示すように、比較例では電界緩和領域１０７に接するドレイン領域１０６の端部に電界Ｅが一極集中し、その最大レベルが“１０”と大きい。
これに対し、本発明の第１の実施形態では、図１１（Ｂ）に示すように、電界緩和領域７に接する抵抗性降伏領域８の端部に最大レベルの電界Ｅの集中箇所がある。その一方で、抵抗性降伏領域８に近いドレイン領域６の端部でも電界Ｅの集中箇所（レベル“８”）が形成されている。抵抗性降伏領域８の降伏箇所における最大レベルが“９”と、比較例より１レベル低減されている。
この電界の分散に応じて、図１２（Ａ）と図１２（Ｂ）に示す電流密度Ｊも、本発明の適用によって分散されている。
図１２（Ａ）に示す比較例では電流密度の集中が点に近い狭い範囲であり、そのレベルが“１２”と高い。
これに対し、図１２（Ｂ）に示す本発明の第１実施形態では、抵抗性降伏領域８の表面側にチャネル方向に長い帯状の電流集中箇所が形成され、そのレベルが“１０”と、比較例より２レベルも低減されている。しかも、ドレイン領域６の端部からＰウェル深部を流れる電流パスＪ１が新たに発生していることが明らかである。
上記電界Ｅの分散と、電流密度Ｊの分散によって、図１３（Ａ）と図１３（Ｂ）に示す消費電力密度Ｐも、本発明の適用によってピークが１箇所から２箇所に別れている。また、最大レベルが比較例の“１３”から第１の実施形態の“１２”に低減されている。
そのため、本発明の適用によって発熱が抑制されることが明らかである。
本シミュレーションでは、スナップバック現象と、それが起こるときの４つの電流値における表面電位分布も調べた。
図１４に、スナップバックのシミュレーション結果を示す。
このシミュレーションでは、ドレイン電流ＩＤを徐々に大きくなるランプ波形として入力したときのドレイン電圧ＶＤと、そのＸ方向の表面電位分布を、構造パラメータを比較例と本実施形態で変えて予測し、比較した。
図１４に示すように、比較例ではドレイン電流ＩＤを上げてゆくと、ドレイン電圧ＶＤも単調に下がる。これに対し、本実施形態の構造では、ドレイン電流ＩＤを観察点での値の0.2倍だけ流す付近でドレイン電圧ＶＤが最小値をとる。さらにドレイン電流ＩＤを増加させると、逆に、ドレイン電圧ＶＤが下がり、その下がる割合がほぼ線形になる。
このことは、図１５（Ａ）と図１５（Ｂ）が示す表面電位分布のドレイン領域の表面電位にもよく現れている。
図１５（Ａ）の比較例では、曲線Ａ〜Ｄとドレイン電流ＩＤを増やすにしたがって、ドレイン表面電位も低下している。
これに対し、図１５（Ｂ）の本発明（第１の実施形態）では曲線Ｃから曲線Ｄへの遷移において、電位関係が今までと逆転している。しかも、観察点のドレイン電流ＩＤを流すときの曲線Ｄでは、抵抗性降伏領域８のチャネル電流方向で線形な電位上昇が見られる。これは、抵抗性降伏領域８が抵抗性降伏領域８のソース側端電位を基準に、ドレイン側の電位を持ち上げる作用があることを意味する。言い換えると、抵抗性降伏領域８が、電位をチャネル方向に徐々に変化させて電界や電流密度の一極集中を緩和する、いわゆる“バラスト(ballast)抵抗”として機能していることを、この結果は如実に表している。
以上の結果を踏まえ、本実施形態における動作を、比較例と対比して箇条書きにして述べると、以下の如くである。
(１)サージが保護素子のドレインに入力される。このとき保護素子の振る舞いは、あるモデルによれば、電流が時間にとともに単調増加する電流源が、あたかも保護素子のドレインに接続されている場合と等価とみなしてよい。
(２)ドレインに入力されたサージに起因した電流によってドレイン電位が上昇し、ある電圧で、ドレイン幅のどこか弱い１点、即ちホットスポットから雪崩降伏が起きる。
(３)その降伏点で生成した正孔は、正孔電流として基板を通って基板コンタクトに流れ、基板電位を持ち上げる。
(４)正孔電流がある程度になると、基板電位がＰＮ接合のターンオン電圧に達し、ソース領域から基板に電子が注入される。電子電流は、基板バイアスに対して指数的に増加するため、ソースとドレイン間のインピーダンスが急激に下がる。
(５)インピーダンスが下がった結果、上記降伏点近傍の電位が下がる。
（５−１）比較例の場合：
このとき、比較例では、降伏点がシリサイドと近接していてほぼ同電位であるため、降伏点の電位が下がることによってシリサイド領域全体の電位が、ドレイン全幅にわたって、ドレイン降伏電圧以下まで低下する。その結果、すでに降伏している点以外の領域では、接合降伏が起きなくなり、降伏電流は最初に降伏した１点（上記ホットスポット）に集中して流れる。そのため、ここでは局所的な電流密度が極めて高くなる。
さらに、比較例では、図１３（Ａ）に示すように、発熱（消費電力密度Ｐ）がドレイン領域の短部に集中する。その結果、この発熱集中箇所で基板のシリコンが熱的に損傷を受け、ソフトリークの原因となる結晶欠陥が発生する。
（５−２）本実施形態の場合：
一方、本実施形態の構造でも、一旦は、降伏点の電位が下降し、そこに降伏電流が集中して流れる。
しかし、本実施形態の構造では、降伏電流密度が高くなったときの発熱箇所が、図１３（Ｂ）に示すように抵抗性降伏領域８からドレイン領域６の底面までの広い領域に分布する。このため、比較例では破壊が起こる電流を入力しても、発熱集中による損傷を受けにくくなる。
さらに、降伏点（抵抗性降伏領域の先端）とドレイン領域６（シリサイド化される場合は、このドレイン領域６に限定）との間に抵抗性降伏領域８が存在する。抵抗性降伏領域８は、図１５で明らかとなったようにバラスト抵抗として機能する。そのため、降伏電流が増えると、抵抗性降伏領域８での電圧降下も増加し、図１５（Ｂ）のように、結果としてドレイン領域６の電位が上昇に転じる。
その結果、ドレイン電圧が再度、ドレイン降伏電圧以上の電圧を回復するため、別の箇所でも、接合降伏が始まり、最終的には、ゲート幅全幅にわたって接合降伏するようになる。
これにより、ゲート幅辺りの電流密度が下がり、サージ電流の１点集中が回避される。
(６)これらの結果、本実施形態では、ソフトリークの原因となる結晶欠陥が発生せず、しかも高いＩｔ２（２次降伏電流、破壊電流）が得られる。
以上を纏めると、本実施形態では、まず、１点で接合降伏が始まっても、発熱集中の分散によって、その１点での熱的損傷を免れる。そこでがんばって耐えているうちに、サージ電流が増加し、ドレイン電圧が再度持ち上がる。すると、別の点でもドレイン降伏電圧に達し、接合降伏が始まる。
さらにサージ電流が増えると、最終的にドレイン全幅にわたって接合降伏が起きる。
このような過程によって、ソフトリークの原因となるドレイン端の局所的な結晶欠陥の発生を免れ、さらにサージ電流が増加しても発熱集中が分散しているために、より高い電流（Ｉｔ２）まで素子全体の破壊を免れることが可能となる。
＜２．第２の実施の形態＞
図１６は、第２の実施形態に関わるＭＯＳトランジスタ型保護素子ＴＲｍの断面図である。
図１６に示す構造は、図２の構造から電界緩和領域７を取り除いた構造である。
図１６に示すＭＯＳトランジスタ型保護素子は、第１の実施形態と同様に、最初の接合降伏が凸面部分８Ａまたは凸面部分６Ａで発生するときに、抵抗性降伏領域８がバラスト抵抗として機能する。このためドレイン電圧が抵抗性降伏領域８の電圧降下によって逆に上昇する作用が得られる。その結果、ソフトリークの原因となるドレイン端の局所的な結晶欠陥の発生を免れ、さらにサージ電流が増加しても発熱集中が分散しているために、より高い電流（Ｉｔ２）まで素子全体の破壊を免れることが可能となる。
また、抵抗性降伏領域８がゲート電極４下方のウェル領域部分から所定距離だけ離れているので、ドレインとゲート間の耐圧の制約なしに、保護素子の耐圧を設定することができる。
＜３．第３の実施の形態＞
上記した第１の実施形態の動作から明らかなように、ＭＯＳトランジスタ型保護素子ＴＲｍは本質的にはバイポーラトランジスタ動作を行うため、ゲート電極４は不要である。
図１７に、第３の実施形態に関わるバイポーラトランジスタ型保護素子の断面図を示す。
図１７に示す構造は、図２の構造からゲート電極４とゲート絶縁膜３を取り除いた構造である。
図１７に示すバイポーラトランジスタ型保護素子ＴＲｂは、図１のＭＯＳトランジスタ型保護素子ＴＲｍに置き換えて用いることができる。
図１７においては、ソース領域５に代えて“エミッタ領域５Ｂ”の名称を用い、ドレイン領域６に代えて“コレクタ領域６Ｂ”の名称を用いている。また、Ｐウェル２が“ベース領域”として機能し、ウェルコンタクト領域１０が“ベースコンタクト領域”として機能する。
製造方法、材料その他の構造パラメータは、第１の実施形態と同様にできる。
図１７に示すバイポーラトランジスタ型保護素子ＴＲｂは、第２の実施形態で要約した第１の実施形態と同様な効果を得ることができる。ゲート電極がないので、さらに制約が緩和されて、自由に保護素子としての耐圧を決めることができる。
＜４．第４の実施の形態＞
図１８は、第４の実施形態に関わるＭＯＳトランジスタ型保護素子ＴＲｍの断面図である。
図１８に示す構造は、図２の構造のソース領域５とゲート電極４との間に、電界緩和領域７と同一工程で形成される低濃度領域７ａを追加した構造である。
追加された低濃度領域７ａのチャネル長方向の長さによって、スナップバックカーブのオン抵抗を所望の値に調整することができる。その他、第２の実施形態で要約した第１の実施形態と同様な効果が、本第４の実施形態でも得られる。
＜５．第５の実施の形態＞
図１９（Ａ）は、第５の実施形態に関わるＭＯＳトランジスタ型保護素子ＴＲｍの断面図である。
図１９（Ａ）に示す構造は、ドレイン領域６の深さが浅いために、抵抗性降伏領域８との接合深さの十分な差を設けられない場合に適した構造である。
冶金学的接合深さが、ドレイン領域６、抵抗性降伏領域８、電界緩和領域７の順に大きくなっている。また、電界緩和領域７内に抵抗性降伏領域８が一回り小さく形成され、抵抗性降伏領域８内にドレイン領域６が一回り小さく形成されている。
ただし、ソース側の抵抗性降伏領域８の端部から電界緩和領域７の端部までの距離は、電界緩和のために最適な長さとする。また、ソース側のドレイン領域６の端部から抵抗性降伏領域８の端部までの距離は、バラスト抵抗としての最適な長さとする。
これに対し、ドレイン領域６と電界緩和領域７と抵抗性降伏領域８のソース側と反対の側の端部は、もう１つの凸面部分６Ｃが形成される箇所となる。
図１９（Ｂ１）には、動作時に抵抗性降伏領域８の深さ方向の一部が空乏化した状態を添えて示している。
図１９（Ｂ１）の状態は、最初の降伏が凸面部分８Ａまたは凸面部分６Ａで生じたときを示している。例えば、１回目の降伏が凸面部分８Ａで生じると、２回目の降伏は凸面部分６Ａか、それと反対側の基板深部側コーナーに相当する凸面部分６Ｃで発生する。凸面部分６Ａと凸面部分６Ｃは、その一方が先に降伏し、他方が後で降伏することもある。
いずれにしても、図示のように表面エッジを揃えると降伏しやすくなるため、さらに発熱箇所を分散させるには有利な構造となる。
図１９（Ｂ１）に代えて、図１９（Ｂ２）のようにして抵抗性降伏領域８が一部空乏化してもよい。
図１９（Ｂ２）の状態は、降伏が凸面部分８Ａまたは凸面部分６Ｃで生じたときを示している。例えば、１回目の降伏が凸面部分８Ａで生じると、２回目の降伏は基板深部側コーナーに相当する凸面部分６Ｃで発生する。
図２０は、図１９の構造をＺ−Ｚ線を中心にミラー反転したものである。
このような構造は、例えば、マルチフィンガーゲート構成を採用し、ドレインを２つのフィンガー部のＭＯＳトランジスタ型保護素子ＴＲｍで共通化する場合などの構造に類似する。ここでマルチフィンガーゲート構造は、ゲートをマルチフィンガー状（短冊状）に形成し、ソースとドレインの少なくとも一方を、隣接する２つのゲートフィンガーで共有させるものである。
ドレインを共通化する場合、通常、図２０においてＺ−Ｚ軸の左右の、２つの電界緩和領域７を繋げ、２つの抵抗性降伏領域８を繋げ、かつ、２つのドレイン領域６を繋げるパターンが採用される。その場合、必然として、凸面部分６Ｃは形成されないことになる。
表面エッジを揃えると降伏しやすくなるため望ましいが、冶金学的接合が抵抗性降伏領域８でドレイン領域６より深い場合に、ゲートと遠い側で接合の表面エッジを揃えることは必須ではない。
図２１（Ａ）〜図２１（Ｄ）は、図１９や図２０以外の接合形状の組み合わせを示す断面図である。ここで図２１（Ａ）と図２１（Ｂ）は図１９の変形例を示し、図２１（Ｃ）と図２１（Ｄ）は図２０の変形例を示す。
これらの図から分かるように、ドレイン電極１３の下方で、電界緩和領域７でドレイン領域６と抵抗性降伏領域８を完全に囲むようにするか、電界緩和領域７を分離してドレイン領域６の一部をＰウェル２と直接接触させるかは任意である。
なお、第２の実施形態で要約した第１の実施形態と同様な効果は、本第５の実施形態でも同様に得られる。
＜６．第６の実施の形態＞
第６の実施形態は、マルチフィンガードレイン構造に関する。
図２２と図２３に、マルチフィンガードレイン構造の断面図と平面図を示す。各図の（Ｂ）が平面図であり、平面図の太い破線部分の断面を、対応する（Ａ）の図に示す。
第１の実施形態と同一の機能を有する構成は、同一符号を付している。
マルチフィンガードレイン構造は、図２２（Ｂ）と図２３（Ｂ）に示すように、ゲート電極４は１本のライン状であるが、そのゲート電極４に近接する抵抗性降伏領域８を短冊状に形成している。一方、ドレイン領域６は、抵抗性降伏領域８よりもゲート電極４から遠い側に形成している。
図２２の構造は、その断面で見る通り、ドレイン領域６と抵抗性降伏領域８がパターンとして重なっていない。これに対し、図２３の構造では、抵抗性降伏領域８の長さ方向の半分上にドレイン領域６がブランケット状に重ねられている。
このように図２２と図２３の違いはドレイン領域６と抵抗性降伏領域８のオーバーラップの有無に違いがあるが、両者で本質的な機能に大差はない。
何れにしても、抵抗性降伏領域８とドレイン領域６のゲート電極４側のエッジ位置を見ると、ドレイン領域６のエッジと抵抗性降伏領域８のエッジとが平面パターン上で段違いに配置されている。このとき、ドレイン領域６のエッジ位置が、抵抗性降伏領域８のエッジ位置より、ゲート電極４からの距離が大きくとられている。
図２２（Ｂ）にＳ−Ｓ線（一点破線）で示す断面を見ると、図１９の断面構造と大差がないことが容易に理解できる。ただし、この断面構造の比較では、凸面部分６Ｃで各領域のエッジが揃っているかどうかという点と、ドレイン領域６と抵抗性降伏領域８の深さの大小関係が異なる。
ドレイン領域６の先端（凸面部分６Ａ）で最初の雪崩降伏が生じる場合を例として、以下に動作を簡単に説明する。
図２２（Ｂ）または図２３（Ｂ）において、まず、ドレイン領域６の先端（凸面部分６Ａ）で雪崩降伏が起きる。そこで生じた正孔電流は、ドレインの凸面部分６Ａからウェル電極１４に流れ、Ｐウェル２の電位を正にバイアスする。これによって、ソース領域５とＰウェル２間のＰＮ接合が順バイアスされ、ソース領域５からＰウェル２に電子が注入され、バイポーラ動作が起こる。その結果、ドレインとソース間のインピーダンスが下がり、ドレイン電位が低下し、スナップバックが起きる。
一方、ソース領域５から注入された電子は、抵抗性降伏領域８の先端（凸面部分８Ａ）に集められ、抵抗性降伏領域８を通ってドレイン領域６に流れる。このとき、電子は抵抗性降伏領域の凸面部分８Ａ近傍の高電界で加速され、凸面部分８Ａで雪崩降伏を引き起こす。また、電子電流が抵抗性降伏領域８の中に電位勾配を生じさせ、ドレイン領域６の電位を再度、上昇させる。
ドレイン電圧が上昇するため、ドレイン領域６で再度、雪崩降伏が強まる。その結果、発熱領域は、抵抗性降伏領域８の先端（凸面部分８Ａ）から抵抗性領域６、さらに、ドレイン領域の先端（凸面部分６Ａ）からドレイン領域６の底面までの広い領域に分散される。
このように、第５の実施形態では、抵抗性降伏領域８のゲート側先端部の降伏部（凸面部分８Ａ）と、抵抗性降伏領域８間のドレイン領域６のエッジ部分である降伏部（凸面部分６Ａ）とが、パターン形状の作用によって交互に均等に形成してある。そのため、発熱箇所がパターン設計の意図通りに２次元的に分散されるという利点がある。
その他の基本的な効果は、第２の実施形態で要約した第１の実施形態と同様である。
なお、図２３の場合、図２２の場合と比べると、ドレイン領域６の抵抗を低くできるので、その分、スナップバックのオン抵抗を小さくすることが可能である。
＜７．第７の実施の形態＞
図２４は、第７の実施形態に関わるＭＯＳトランジスタ型保護素子ＴＲｍの断面図である。
雪崩降伏を抵抗性降伏領域８とドレイン領域６とで分散して起こさせる方法として、ドレイン領域に接するＰウェル２の一部に、Ｐウェル２の不純物濃度を局所的に高めた領域を設ける。この領域は、雪崩降伏を容易に発生させる機能を有するため、以下、降伏容易化領域２Ａと呼ぶ。
降伏容易化領域２Ａは、抵抗性降伏領域８に接してもよいし、近接させてもよい。降伏容易化領域２Ａが接触または近接する抵抗性降伏領域８またはドレイン領域６の部分の接合耐圧が局所的に低下する。これにより、接合降伏が抵抗性降伏領域８の先端（凸面部分８Ａ）と、降伏容易化領域２Ａに接触または近接する抵抗性降伏領域８の領域とで起こり易くなる。
なお、降伏容易化領域２Ａは、その濃度と配置によって、１回目と２回目のどちらの雪崩降伏を引き起こすものでもよい。１回目の雪崩降伏でも、その場所は抵抗性降伏領域８でもドレイン領域６でもよい。
上記第１〜第７の実施形態では、抵抗性降伏領域８が、ドレイン領域６または抵抗性降伏領域８の降伏発生時に、電気的中性領域８ｉが抵抗性降伏領域８に残存するように、抵抗性降伏領域８の冶金学的接合形状と濃度プロファイルが決められていた（共通要件）。
しかし、降伏容易化領域２Ａを付加すると、１回目の降伏が容易に発生する。その場合、１回目の降伏は降伏容易化領域２Ａの助けを借りたもので、純粋な意味で、抵抗性降伏領域８の冶金学的接合形状と濃度プロファイルで決まるわけではない。したがって、この場合の抵抗性降伏領域８は、上記共通要件を満たす必要が必ずしもないとも言える。よって、降伏容易化領域２Ａが存在する場合は、上記共通要件を必須要件としない。
よって、この場合に抵抗性降伏領域８に課せられる要件は、ゲート電極直下のウェル部分と所定の距離だけ離れ、かつ、抵抗性降伏領域８に接触または近接して、抵抗性降伏領域８と逆導電型の降伏容易化領域２Ａが少なくとも１つ設けられていることで足りる。
ここで降伏容易化領域２Ａの位置と個数に限定はない。複数の場合、発熱箇所を分散させる意味で、複数の降伏容易化領域２Ａの配置位置が離散化されていることが望ましい。
＜８．第８の実施の形態＞
図２５は、第８の実施形態に関わるＭＯＳトランジスタ型保護素子ＴＲｍの断面図である。
この実施の形態は、本発明をリサーフ型ＬＤＭＯＳトランジスタに適用したものである。図２５に示す構造は、図１９の構造とは次の２点で異なる。
第１に、リサーフ型ＬＤＭＯＳトランジスタは、高濃度のＰ型半導体からなるシンカー領域１６を有する。
第２に、リサーフ型ＬＤＭＯＳトランジスタは、ソース側から拡散によってウェル電極１４下方に延びるＰ型半導体からなるチャネル形成領域１５を有する。なお、図２５では、ソース電極１２とウェル電極１４とを１つの電極（以下、ソース兼ウェル電極１４２と呼ぶ）で構成しているが、図１９と同様に別々に設けてもよい。
図２５に示す構造では、ドレイン電極１３にＥＳＤサージが侵入しドレイン電圧が上昇すると、まずＰウェル２またはＰ＋半導体からなる半導体基板１から伸びる空乏層によって、電界緩和領域７が空乏化する。これによって、ドレイン領域６の曲率を持つ接合部分である凸面部分６Ａ、あるいは、抵抗性降伏領域８の先端の曲率を持つ接合部分である凸面部分８Ａに電界が集中して雪崩降伏が発生する。このとき抵抗性降伏領域８が所定の抵抗値を有する抵抗層（電気的中性領域８ｉ）として機能する。このため第２実施形態で要約した第１の実施形態と同様な効果が、当該第８の実施形態でも得られる。なお、図２５では揃ってないが、図１９と同様に反ゲート側の電界緩和領域７、抵抗性降伏領域８、ドレイン領域６の表面エッジを揃えるとよい。エッジを揃えると、ここでも降伏しやすくなるため、さらに発熱箇所を分散させるには有利な構造となる。
なお、ここでは、ドレイン領域６と抵抗性降伏領域８と電界緩和領域７の接合深さが、図２とは逆の順序で深くなる場合を図示している。このような場合であっても、ドレイン降伏時の電気的中性領域の残り厚さが、電界緩和領域７でゼロまたは抵抗性降伏領域の電気的中性領域８ｉより薄くなる。あるいは、抵抗性降伏領域８の電気的中性領域８ｉがドレイン領域６（厳密には、その電気的中性領域）より薄くなる。
これにより、抵抗性降伏領域８の先端部分である凸面部分８Ａとドレイン領域の凸面部分６Ａに電気的中性領域のコーナーが形成される。この部分は、電界が集中し、降伏電圧が低くなるため、図２の構造と同じ作用効果が得られる。
この点は、図１９と同様な作用効果である。
図１９の説明でも述べたが、このように、本発明における作用効果は、冶金学的接合面の輪郭形状だけで発現するかどうかが決まるものではなく、より本質的には、ドレイン降伏時のドレイン領域から電界緩和領域までの電気的中性領域の輪郭形状によって決まる。
図２６（Ａ）に、第８の実施形態における他の構造例を示す。
図２６（Ａ）に示す構造は、図２５の構造にフィールドプレート構造を導入した場合を示す。
ゲート電極４は、ＬＯＣＯＳ絶縁膜１８に片側から乗り上げてフィールドプレート構造を形成している。
電界緩和領域７は、ドレイン領域６直下からＬＯＣＯＳ絶縁膜１８の下に入り、ゲート直下でチャネル形成領域１５の近くまで広がっている。
抵抗性降伏領域８とドレイン領域６は、図２６（Ａ）に示すようにＬＯＣＯＳ絶縁膜１８のゲートと反対側に形成することができる。あるいは、凸面部分６Ａが形成されるように不純物分布を設計することにより、抵抗性降伏領域８のゲート側をＬＯＣＯＳ絶縁膜の直下まで延長することもできる。また、ドレイン領域６をＬＯＣＯＳ絶縁膜１８と自己整合にて形成し、凸面部分６ＡをＬＯＣＯＳ絶縁膜１８の端部近傍、または直下に設けることもできる。
図２６（Ｂ１）と図２６（Ｂ２）に、ドレイン領域６の端部がＬＯＣＯＳ絶縁膜１８の直下まで達している場合の断面構造を示す。
図２６（Ｂ１）のように凸面部分６Ａが形成されるように、ＬＯＣＯＳ絶縁膜１８の直下における抵抗性降伏領域８の接合深さが、ドレイン領域６の接合深さより小さくてもよい。あるいは、図２６（Ｂ２）のように凸面部分６Ａは形成されない程度に、ＬＯＣＯＳ絶縁膜１８の直下のおける抵抗性降伏領域８とドレイン領域６の接合深さが同程度であってもよい。
いずれにしても抵抗性降伏領域８が抵抗層として機能し、凸面部分８Ａから、凸面部分６Ａがある場合は凸面部分６Ａ、さらには、ドレイン領域６の底面にいたる広い領域で接合降伏の発生箇所が分散される。
図２７に、第８の実施形態における他の構造例を示す。
図２７に示す構造は、図２５の構造のＰウェル２をＮウェル２ｎに置換した構造である。この構造では、電界緩和領域７を別に設ける必要はなく、Ｎウェル２ｎが電界緩和領域７を兼ねることができる。
この構造では、ＥＳＤサージ印加時に、Ｐ＋半導体からなる半導体基板１からの空乏層によってＮウェル２ｎが空乏化する。その後の作用効果は、図２や図２５の構造の場合と同じである。
図２８に、第８の実施形態における他の構造例を示す。
図２８は、図２７の構造をダブルリサーフ構造に修正した場合のトランジスタ断面構造を示す。
この構造は、電界緩和領域７の基板表面にＰ型領域（以下、表面側Ｐ領域１９と呼ぶ）が設けられている点が図２７と異なる。
表面側Ｐ領域１９は、ドレイン電圧印加時に、上方からの垂直電界によって、電界緩和領域７（この場合、Ｎウェル２ｎ）を空乏化させる作用をもつ。この場合、抵抗性降伏領域８は、好ましくは、ドレイン領域６に接して、ドレイン領域６と表面側Ｐ領域１９との間に設けることができる。あるいは、抵抗性降伏領域８を、表面側Ｐ領域１９と一部が重なるように設けることもできる。この場合、抵抗性降伏領域８は、必ずしも基板表面からＮ型領域をなしている必要はなく、基板最表面がＰ型領域１９であり、その下に抵抗性降伏領域のＮ型領域が形成されていてもよい。
上述した第１〜第８の実施形態は任意に組み合わせることができる。
例えば、図２９に示すように、フィールドＭＯＳＦＥＴに本発明を適用することも可能である。
この実施例は、図２の構造のゲート電極部を、ＬＯＣＯＳ絶縁膜１８に置き換えた点が図２と異なる。ゲートがないので、本質的には図１７と同様なバイポーラトランジスタ型保護素子ＴＲｂとなる。作用効果は、図２や図１７の場合と同じである。
上述した第１〜第８の実施形態に関わる保護素子によれば、ＥＳＤサージが印加されることにより発生する接合降伏を、複数の箇所に分散して、あるいは、ある広がりのある領域で広く発生させる。これにより、サージ電流によって引き起こされる発熱の集中を緩和し、これによりスナップバック時の発熱集中による保護素子の破壊を免れることができる。また、高いドレイン耐圧を維持しつつ、低電圧保護素子に匹敵する高い静電破壊耐性電流を得ることができる。
最初の第１の実施形態では、保護素子の製造方法として、高いドレイン耐圧を得るためにゲート・ドレイン間に電界緩和領域を有するＤＥＭＯＳ(Drain-Extended MOSFET)を例にとって説明した。
また、第１の実施形態に関わる保護素子の製造方法では、通常のＤＥＭＯＳに２工程（リソグラフィ工程とイオン注入工程）を追加している。この２工程の追加によって、電界緩和領域とドレイン領域の間に、電界緩和領域より不純物濃度の高い抵抗性降伏領域を形成することができた。
しかしながら、上記の製造方法では、保護素子を形成するために、製造工程が２工程増える。このことは、ウェーハ製造コストを増加させ、上記保護素子を用いた製品の市場導入を阻害する。そのため、上記保護素子を、既存の製造工程だけで、即ち工程を追加することなく製造する方法が求められる。
次に、上記第１〜第８の実施形態およびそれらの変形例の何れかに示す構造を形成する際に、より工程数が少なく、コスト負担が軽い製造方法の実施の形態を説明する。以下の実施形態は、保護素子の構造が第１〜第８の実施形態のいずれであってもよい。
以下は、代表として第４の実施形態（図１８）を基本構造とするＭＯＳトランジスタ型保護素子ＴＲｍを有する集積回路（ＩＣ）を例として、工程数削減の手法を説明する。以下の実施形態は、第１〜第８の実施形態内で第４の実施形態以外にも類推適用可能とする。
そのため、以下の説明において、ＭＯＳトランジスタ型かバイポーラトランジスタ型かを問わず、保護素子の一般名称として“トランジスタ型保護素子(ＴＲｍ,ｂ)”を用いる。
＜９．第９の実施の形態＞
図３０は、第９の実施形態に関わる製造方法よって形成される集積回路の断面構造図である。
図３０は、図１８に示す第４の実施形態のトランジスタ型保護素子(ＴＲｍ,ｂ)を、同一基板に形成される高耐圧ＭＯＳＦＥＴ(ＭＨ)と低電圧ＭＯＳＦＥＴ(ＭＬ)と共に図示したものである。
ここで、高耐圧ＭＯＳＦＥＴ(ＭＨ)は、トランジスタ型保護素子(ＴＲｍ,ｂ)によってＥＳＤサージから保護すべき素子である。つまり、高耐圧ＭＯＳＦＥＴ(ＭＨ)が、図１の内部回路内に含まれる。高耐圧ＭＯＳＦＥＴ(ＭＨ)は、Ｎチャネル型とＰチャネル型の何れか、または、両方が含まれる。ただし、図３０には、図の煩雑化を避けるためＮチャネルＭＯＳＦＥＴのみを図示する。
また、低電圧ＭＯＳＦＥＴ(ＭＬ)は、内部回路内に含ませてもよいが、ここでは、図１には現れていない他の回路ブロック内のトランジスタとする。
低電圧ＭＯＳＦＥＴ(ＭＬ)は、たとえば、高耐圧ＭＯＳＦＥＴ(ＭＨ)の制御回路を構成するロジック用ＭＯＳＦＥＴとしてよい。あるいは、低電圧ＭＯＳＦＥＴ(ＭＬ)は、高耐圧ＭＯＳＦＥＴ(ＭＨ)と同一基板に形成される撮像素子の制御回路を構成するロジック用ＭＯＳＦＥＴとしてよい。
何れにしても、低電圧ＭＯＳＦＥＴ(ＭＬ)は、ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴの何れか一方、またはその両方が含まれる。ただし、図３０では、図の煩雑化を避けるため、ＮチャネルＭＯＳＦＥＴのみを図示する。なお、低電圧ＭＯＳＦＥＴ(ＭＬ)は、同一基板に形成され、動作電圧の異なる低電圧のＮチャネルＭＯＳＦＥＴ、ＰチャネルＭＯＳＦＥＴ、または、その両方を含んでもよい。
半導体基板１は、高濃度に硼素(Ｂ)などのＰ型不純物を導入されたシリコン（結晶方位面１００の）基板である。半導体基板１内の表面には、低濃度のＰ型結晶シリコンからなるエピタキシャル成長層１Ｅが形成されている。
エピタキシャル成長層１Ｅ内の表面側には、各素子に適したウェルが形成されている。各ウェル内に、トランジスタ型保護素子(ＴＲｍ,ｂ)、高耐圧ＭＯＳＦＥＴ(ＭＨ)、低電圧ＭＯＳＦＥＴ(ＭＬ)の何れかが形成されている。
各素子間には、電気的絶縁を確保するための素子分離絶縁膜１８０が形成されている。素子分離絶縁膜１８０の下面に接するエピタキシャル成長層１Ｅの部分には、Ｐ型のチャネルストッパ不純物が高濃度に導入され、チャネルストッパ領域９が形成されている。
低電圧ＭＯＳＦＥＴ(ＭＬ)は、所望のしきい値電圧や各部の耐圧が得られるように不純物を導入されたＰ型のウェル（Ｐウェル２Ｌ）に形成されている。低電圧ＭＯＳＦＥＴ(ＭＬ)は、以下の要素から構成されている。
・低電圧ＭＯＳＦＥＴのためのゲート絶縁膜３Ｌ
（たとえば、膜厚1〜10［nm］のシリコン熱酸化膜）
・ゲート電極４Ｌ（たとえば、高濃度Ｎ型ポリシリコン電極）
・Ｎ＋半導体からなる半導体からなるエクステンション領域７Ｅ
（近傍にＰ型のハロー領域（図示せず）が形成されていてもよい）
・Ｎ＋半導体からなるソース領域５Ｌ
・Ｎ＋半導体からなるドレイン領域６Ｌ
・ソース領域５Ｌとドレイン領域６Ｌをゲート電極４Ｌに対して自己整合で形
成するためのゲート側壁絶縁膜４１
高耐圧ＭＯＳＦＥＴ(ＭＨ)は、所望のしきい値電圧や各部の耐圧が得られるように不純物を導入されたＰ型のウェル（Ｐウェル２Ｈ）に形成されている。高耐圧ＭＯＳＦＥＴ(ＭＨ)は、以下の要素から構成されている。
・高耐圧ＭＯＳＦＥＴのためのゲート絶縁膜３Ｈ
（たとえば、膜厚10〜100［nm］のシリコン熱酸化膜）
・ゲート電極４Ｈ（たとえば、高濃度Ｎ型ポリシリコン電極）
・ゲートとドレイン間の電界がゲート端へ集中することを緩和し、高いドレイン耐
圧を得るためのＮ−半導体からなる電界緩和領域７Ｈ
・Ｎ＋半導体からなるソース領域５Ｈ
・Ｎ＋半導体からなるドレイン領域６Ｈ
トランジスタ型保護素子(ＴＲｍ,ｂ)は、第１の実施形態で既に説明した、ゲート絶縁膜３、ゲート電極４、ソース領域５、ドレイン領域６、電界緩和領域７、低濃度領域７ａ、抵抗性降伏領域８、ソース電極１２およびドレイン電極１３構成されている。
ここで、第２〜第４の実施形態と同様に、ゲート電極４、電界緩和領域７、低濃度領域７ａ必須の構成要素ではなく、任意に省略することができる。また、トランジスタ型保護素子(ＴＲｍ,ｂ)は、第５〜第８の実施形態に示すＭＯＳトランジスタ型保護素子ＴＲｍと同様に形成することもできる。
高耐圧ＭＯＳＦＥＴ(ＭＨ)のゲート絶縁膜３Ｈは、通常、低電圧ＭＯＳＦＥＴ(ＭＬ)のゲート絶縁膜３Ｌより厚く形成される。
トランジスタ型保護素子(ＴＲｍ,ｂ)のゲート絶縁膜３は、ゲート絶縁膜３Ｈと３Ｌの何れと同時に形成してもよい。ただし、図３０のようにゲート電極４Ｌを設ける場合は、少なくともゲート電極直下の部分をゲート絶縁膜３Ｈと同時形成するのが好ましい。
第９の実施形態では、抵抗性降伏領域８を、低電圧ＭＯＳＦＥＴ(ＭＬ)のエクステンション領域７Ｅと同一工程で形成したことが、第１の実施形態の製造方法と異なる。トランジスタ型保護素子に関する限り、その製法は第１の実施形態（図４（Ａ）〜図７）と同じである。
次に、図３０に示す構造の製造方法を、図３１（Ａ）〜図４０（Ｂ）を参照して説明する。
ここで第１の実施形態と同様な工程は、図４（Ａ）〜図７や工程１〜工程７の名称を適宜引用することで、その説明を簡略化する。追加の工程がある場合、例えば工程３と工程４の間に追加したい新たな工程、あるいは、工程３を細分化した場合の工程は工程３−１,３−２,…といった表記により表現する。第２〜第８の実施形態のトランジスタ型保護素子が集積化される場合は、以下の説明で適宜、説明を加える。
図３１（Ａ）の工程１−１において、図４の工程１と同様にして、Ｐ型の半導体基板１上にＰ型のエピタキシャル成長層１Ｅを成長させる。続いて、各トランジスタの活性領域を除いた表面に素子分離絶縁膜１８０を形成する。素子分離絶縁膜１８０は、いわゆるＬＯＣＯＳプロセスによって形成してもよいし、あるいはＳＴＩ（Shallow Trench Isolation）プロセスによって形成してもよい。
図３１（Ｂ）の工程１−２において、図４の工程１と同様にして犠牲酸化膜２１を形成する。犠牲酸化膜の厚さは、例えば10〜30［nm］程度とする。
図３２（Ａ）の工程１−３において、図４の工程１と同様にしてイオン注入を行う。
ただし、ここでは各トランジスタの活性領域に、犠牲酸化膜２１を通してＰ型不純物を順次イオン注入する。各領域への選択的なイオン注入は、たとえば、基板全面をレジスト膜（図示せず）で被覆した後、フォトリソグラフィによって目的のトランジスタの活性領域を開口し、レジストをマスクとしてイオン注入することによって行う。注入する不純物には、たとえば硼素(Ｂ)を用いることができる。注入条件は、各トランジスタで所望のしきい値電圧が得られるように定める。ここでＰウェル２ＨとＰウェル２を同時にイオン注入することができる。
図３２（Ｂ）の工程１−４において、素子間分離領域に犠牲酸化膜２１を通してチャネルストッパとなる不純物をイオン注入し、チャネルストッパ領域９を形成する。
ＮチャネルＭＯＳＦＥＴ周辺のＰ型領域には硼素(Ｂ)などのＰ型不純物を注入してＰ型のチャネルストッパ領域９を形成し、ＰチャネルＭＯＳＦＥＴ周辺のＮ型領域には燐(Ｐ)などのＮ型不純物を注入してＮ型チャネルストッパ領域（不図示）を形成する。注入する不純物の濃度は、素子分離絶縁膜１８０の厚さと電源電圧とから、素子分離絶縁膜１８０直下に反転層が形成されないように定める。
図３３（Ａ）の工程２−１において、図４（Ｂ）の工程２と同様にして犠牲酸化膜２１を除去する。
図３３（Ｂ）の工程２−２において、半導体基板１を熱酸化し、高耐圧ＭＯＳＦＥＴのためのゲート絶縁膜３Ｈを形成する。このとき、工程１−４までに半導体基板１に導入した不純物が活性化される。熱酸化は、酸素を含有する雰囲気中で基板を、例えば900〜1100[℃]に加熱することによって行うことができる。酸化膜の厚さは、高耐圧ＭＯＳＦＥＴのゲート駆動電圧に応じて定めればよく、たとえば10〜100［nm］とすることができる。
図３４（Ａ）の工程２−３において、半導体基板の表面にレジストＰＲ０を形成した後、フォトリソグラフィによって、低電圧ＭＯＳＦＥＴ(ＭＬ)とトランジスタ型保護素子(ＴＲｍ,ｂ)の活性領域を開口する。
トランジスタ型保護素子(ＴＲｍ,ｂ)にゲート電極を設ける場合は、このとき図３４（Ａ）のように、トランジスタ型保護素子(ＴＲｍ,ｂ)のゲート領域とその近傍にはレジストＰＲ０を残す。そうでない場合は、図３４（Ｂ）のように、トランジスタ型保護素子(ＴＲｍ,ｂ)のゲート領域とその近傍にはレジストＰＲ０を残さない。
続いて、レジスト開口部のゲート絶縁膜３Ｈを除去する。
その後、レジストＰＲ０を除去する。この除去は、反応ガスにシラン(ＣＦ４)を含む反応性イオンエッチング、弗酸を含有する溶液への浸漬、あるいは、これらの組み合わせによって行うことができる。
図３５（Ａ）の工程２−４において、半導体基板の表面を熱酸化し、低電圧ＭＯＳＦＥＴ(ＭＬ)のためのゲート絶縁膜３Ｌを形成する。熱酸化膜の厚さは、低電圧ＭＯＳＦＥＴ(ＭＬ)の所要特性に応じて定めればよく、例えば、1〜10［nm］とすることができる。
トランジスタ型保護素子(ＴＲｍ,ｂ)の形成領域では、ゲート形成部分に、膜厚が若干積み増されたゲート絶縁膜３Ｈが形成され、その周囲の半導体活性領域表面にゲート絶縁膜３Ｌが形成される。
図３５（Ｂ）には、ゲートを形成しない場合の断面を示し、トランジスタ型保護素子(ＴＲｍ,ｂ)の形成領域の半導体活性領域全面にゲート絶縁膜３Ｌが形成される。
図３６の工程２−５において、各トランジスタのゲート電極を、以下の手順で形成する。
ゲート電極形成のために、まず、半導体基板の表面にＣＶＤ法によってポリシリコン層を100〜200［nm］程度堆積し、その後、レジスト膜（図示せず）で被覆する。ポリシリコン層は、その堆積中か堆積後に燐(Ｐ)イオンが導入され導電率が上げられる。
続いてリソグラフィを行い、各トランジスタのゲート領域上のみにレジストを残した後、シラン(ＣＦ４)を含有する反応ガスを用いて反応性イオンエッチングを行い、レジストで被覆されていない領域のポリシリコン層を除去する。
その後、レジストを除去し、図３６（Ａ）と図３６（Ｂ）のように、ポリシリコン製のゲート電極４Ｌ,４Ｈ,４を得る。
図３７および図３８の工程３−１において、高耐圧ＭＯＳＦＥＴ(ＭＨ)とトランジスタ型保護素子(ＴＲｍ,ｂ)の活性領域以外の領域をレジストＰＲ１で被覆する。
保護素子にゲート電極を設けない場合は、図３７（Ｂ）のように、保護素子の活性領域内にレジストＰＲ１でダミーゲートを設ける。
保護素子に電界緩和領域を設けない場合は、図３８のように、高耐圧ＭＯＳＦＥＴ(ＭＨ)の活性領域以外の領域をレジストＰＲ１で被覆する。
続いて、レジストＰＲ１をマスクとして燐(Ｐ)を半導体基板１にイオン注入し、電界緩和領域の不純物を導入する。燐(Ｐ)のドーズ量と注入エネルギーは、高耐圧ＭＯＳＦＥＴ(ＭＨ)で所望のオン抵抗とドレイン耐圧が得られるように選ぶ。
これにより、図３７および図３８のように、高耐圧ＭＯＳＦＥＴ(ＭＨ)に電界緩和領域７Ｈと低濃度領域７ａＨが形成される。また、図３７の場合、さらにトランジスタ型保護素子(ＴＲｍ,ｂ)にも、電界緩和領域７と低濃度領域７ａが形成される。
その後、レジストＰＲ１を除去する。
図３９（Ａ）は、本実施形態の特徴的な工程を示す。
図３９（Ａ）の工程４−１において、低電圧ＭＯＳＦＥＴ(ＭＬ)の形成領域とトランジスタ型保護素子(ＴＲｍ,ｂ)の抵抗性降伏領域以外の領域をレジストＰＲ２で被覆する。レジストＰＲ２をマスクとして燐(Ｐ)を半導体基板１にイオン注入し、低電圧ＭＯＳＦＥＴ(ＭＬ)のエクステンション領域７Ｅと、トランジスタ型保護素子(ＴＲｍ,ｂ)の抵抗性降伏領域８の不純物を同時に導入する。このとき、エクステンション不純物に続いて、弗化硼素(ＢＦ２)をイオン注入しエクステンション領域７Ｅの近傍にハロー領域を形成してもよい。
燐(Ｐ)と弗化硼素(ＢＦ２)のドーズ量と注入エネルギーは、低電圧ＭＯＳＦＥＴ(ＭＬ)とトランジスタ型保護素子(ＴＲｍ,ｂ)の要請を同時に満たすように設定される。
低電圧ＭＯＳＦＥＴ(ＭＬ)の要請とは、ショートチャネル効果を抑制することである。
トランジスタ型保護素子(ＴＲｍ,ｂ)の第１の要請は、抵抗性降伏領域８のピンチオフ電圧が高耐圧ＭＯＳＦＥＴ(ＭＨ)のドレイン耐圧より高くなることである。また、同時に満たすべき第２の要請は、ＥＳＤサージが侵入してドレイン接合が雪崩降伏した際、２つの雪崩降伏電流が良好な配分になるようなシート抵抗が得られるようにすることである。ここで“２つの雪崩降伏電流”は、抵抗性降伏領域８のゲートに相対する端部で生じる雪崩降伏電流と、ドレイン領域近傍の空乏層で生じる雪崩降伏電流を意味する。
レジストＰＲ２を除去後に、図３９（Ｂ）の工程４−２において、低電圧ＭＯＳＦＥＴ(ＭＬ)のゲート電極４Ｌの周囲にゲート側壁絶縁膜４１を形成する。最初に、ゲート側壁絶縁膜４１となる膜として、半導体基板の表面にＴＥＯＳを原料とするＳｉＯ２膜とアモルファスＳｉ（α−Ｓｉ）膜を順次堆積する。反応性ガスにシラン(ＣＦ４)を含有する異方性の反応性イオンエッチングで、堆積したα−Ｓｉ膜をエッチバックする。これにより、ゲート側壁絶縁膜４１が形成される。
図４０（Ａ）の工程５において、各ＭＯＳＦＥＴのソースやドレインの形成領域以外の領域をレジストＰＲ３で被覆する。した後、Ｎ型不純物をイオン注入して、ソース・ドレイン領域の不純物を導入する。
このとき注入するイオン種は、砒素(Ａｓ)、燐(Ｐ)、または、その両方とすることができる。それぞれの注入エネルギーとドーズ量は、ソース・ドレイン領域のシート抵抗、ならびに、後で形成する接続孔配線とソース・ドレイン領域との接触抵抗に応じて、ドレイン耐圧としきい値電圧のロールオフが良好にバランスするように選択する。ここでバランスさせるドレイン耐圧は高耐圧ＭＯＳＦＥＴ(ＭＨ)のドレイン耐圧である。また、バランスさせるしきい値電圧は低電圧ＭＯＳＦＥＴ(ＭＬ)のしきい値電圧である。
レジストＰＲ３を除去した後、半導体基板を熱処理し、基板内に注入された不純物を活性化する。この熱処理は、アニール炉中で基板を1000[℃]前後で数秒間加熱することによって行うことができる。あるいは、ＲＴＡ法を用いて極めて短時間にアニールを行ってもよい。
図４の工程６に示すウェルコンタクト領域の形成をＰウェル２,２Ｌ,２Ｈのそれぞれで行う。
その後、図４０（Ｂ）に示す工程７では、半導体基板表面に厚い層間絶縁膜１１を堆積する。
層間絶縁膜１１において、各ＭＯＳＦＥＴのゲート電極とソース・ドレイン領域上に接続孔を形成し、接続孔を金属で埋め込む。このとき、ソース・ドレイン領域と接続孔の埋め込み金属との間の接触抵抗を下げるために、ソース・ドレイン領域の表面に予めＣｏやＮｉを蒸着した後に熱処理し、シリサイド層を形成してもよい。
層間絶縁膜１１上に金属配線層を形成し、これを光学リソグラフィとエッチングによってソース電極１２,１２Ｌ,１２Ｈと、ドレイン電極１３,１３Ｌ,１３Ｈとに分離する。
上記の製造方法においては、抵抗性降伏領域８を低電圧ＭＯＳＦＥＴのエクステンション領域７Ｅと同時に形成する。このため、抵抗性降伏領域だけのための工程を追加することなく、トランジスタ型ＥＳＤ保護素子を低コストで製造することができる。
＜１０．第１０の実施の形態＞
図４１は、第１０の実施形態に関わる製造方法よって形成される集積回路の断面構造図である。
図４１は、図３０では現れていないＰチャンネル型の低電圧ＭＯＳＦＥＴ(ＭＬ)の部分を、同一基板に形成される高耐圧ＭＯＳＦＥＴ(ＭＨ)とトランジスタ型保護素子(ＴＲｍ,ｂ)と共に図示したものである。
ここでは、低電圧ＭＯＳＦＥＴ(ＭＬ)がＮ型のハロー領域７１を有するＰチャネルＭＯＳＦＥＴである。ハロー領域７１は、Ｐ型のエクステンション領域７Ｅｐの基板深部側に形成されている。Ｎ型のウェル（Ｎウェル２Ｌｎ）との冶金学的接合がエクステンション領域７Ｅｐに形成されないように、ハロー領域７１が基板深部側にＰ型のエクステンション領域７Ｅｐより一回り大きく形成されている。ただし、ハロー領域７１は、この形状に限定されない。
本実施形態の製造方法は、抵抗性降伏領域８を形成する工程４−１（図３９（Ａ））において、Ｎ型のエクステンション領域７Ｅではなく、Ｎ型のハロー領域７１と同時に抵抗性降伏領域８を形成する。本実施形態は、この点で第９の実施形態と異なる。
なお、第９の実施形態では、Ｎ型トランジスタに断面構造に特化して説明したため特に説明しなかったが、Ｐ型トランジスタの形成工程が既に存在している。そのため、Ｎ型のハロー領域７１と同時に抵抗性降伏領域８を形成することは、何ら製造工程の追加とはならない。
なお、図４１にはゲート電極４Ｌｐ、ソース領域５Ｌｐ、ドレイン領域６Ｌｐ、ソース電極１２Ｌｐ、ドレイン電極１３Ｌｐの符号に“ｐ”を付加して、Ｐチャネル型トランジスタ専用であることを示している。
＜１１．第１１の実施の形態＞
図４２は、第１１の実施形態に関わる製造方法よって形成される集積回路の断面構造図である。
図４２において、図４１と同一構成は、同一符号を付して示している。
図４２に示す構造が図４１の構造と異なる点は、Ｎウェル２Ｌｎの素子分離絶縁膜１８０の下方部分にＮ型のチャネルストッパ領域９１が設けられていることである。このＮ型のチャネルストッパ領域９１も、図３０や図４２には現れていないだけであり、Ｎウェル２Ｌｎの素子分離絶縁膜１８０の下方部分はＮ型とするのが普通である。
本実施形態の製造方法は、Ｎ型のチャネルストッパ領域９１と同時に抵抗性降伏領域８を形成する。この点が、図３０や図４１に関する製造方法と異なる。
Ｎ型のチャネルストッパ領域９１の形成工程は、図３０の構造の製造工程（図３１（Ａ）〜図４０（Ｂ））には記載していない。例えば、工程１−３（図３２（Ａ））のＰウェルのイオン注入に続いて行う既存の、Ｎ型のチャネルストッパ領域９１の形成工程において抵抗性降伏領域８を同時形成する。この場合、工程４−１（図３９（Ａ））のレジストＰＲ２では抵抗性降伏領域８に対応する開口部を形成しない。
＜１２．第１２の実施の形態＞
図４３は、第１２の実施形態に関わる製造方法よって形成される集積回路の断面構造図である。
図４３は、図３０では現れていないＮ型の拡散層抵抗素子(３０)を、同一基板に形成される高耐圧ＭＯＳＦＥＴ(ＭＨ)とトランジスタ型保護素子(ＴＲｍ,ｂ)と共に図示したものである。
拡散層抵抗素子(３０)は、エピタキシャル成長層１Ｅに、互いに離れてＮ型の高濃度な抵抗コンタクト領域３１,３２が形成されている。所定のシート抵抗を有するＮ型の抵抗領域３３が、抵抗コンタクト領域３１,３２間をつなぐようにしてエピタキシャル成長層１Ｅ内に形成されている。
抵抗コンタクト領域３１は、層間絶縁膜１１内のプラグを介して配線３４に接続されている。同様に、抵抗コンタクト領域３２は層間絶縁膜１１内のプラグを介して配線３５に接続されている。
本実施形態の製造方法は、抵抗性降伏領域８を形成する工程４−１（図３９（Ａ））において、Ｎ型のエクステンション領域７Ｅではなく、Ｎ型の抵抗領域３３と同時に抵抗性降伏領域８を形成する。本実施形態は、この点で第９の実施形態と異なる。
なお、第９の実施形態では、Ｎ型トランジスタに断面構造に特化して説明したため特に説明しなかったが、Ｎ型の拡散層抵抗素子(３０)の形成工程が既に存在している。そのため、Ｎ型の抵抗領域３３と同時に抵抗性降伏領域８を形成することは、何ら製造工程の追加とはならない。
＜１３．第１３の実施の形態＞
図３０に示す第９の実施形態は、他の第１〜第８の実施形態との組み合わせが任意であることは既に述べた。
第１３の実施形態は、言わば第７の実施形態と第９の実施形態との組み合わせに関する。
図４４は、第１３の実施形態に関わる製造方法よって形成される集積回路の断面構造図である。
図４４に示す断面構造は、図２４に示す第７の実施形態の構造と同様に、抵抗性降伏領域８に接触または近接する降伏容易化領域２Ａが、トランジスタ型保護素子(ＴＲｍ,ｂ)に形成されている。
ここで降伏容易化領域２Ａは、低電圧ＭＯＳＦＥＴ(ＭＬ)におけるＰウェル２Ｌと同時に形成される。Ｐウェル２とＰウェル２Ｌとの濃度差によって、降伏容易化領域２Ａが形成されている部分を、周囲のＰウェル２より低濃度化するのか高濃度化するのかが定まる。降伏容易化領域２Ａによって高濃度化する場合は、この降伏容易化領域２Ａの部分で接合降伏が、抵抗性降伏領域８に接するＰウェル２の他の部分より起きやすくなる。一方、降伏容易化領域２Ａによって低濃度化する場合は、この降伏容易化領域２Ａの部分以外の部分で接合降伏が、抵抗性降伏領域８に接するＰウェル２の部分より起きやすくなる。
このように降伏容易化領域２Ａは、接合降伏を起きやすくする箇所を限定する作用がある。
また、降伏容易化領域２Ａの存在により、抵抗性降伏領域近傍のＰ型不純物濃度が調整され、ドレイン接合降伏時のシート抵抗を所望の値に近づけることができる。
＜１４．第１４の実施の形態＞
図４５（Ａ）と図４５（Ｂ）は、第１４の実施形態に関わる製造方法によって形成される集積回路（例えば固体撮像素子のチップ）の断面構造図である。図４５（Ｂ）には、同一基板に形成される高耐圧ＭＯＳＦＥＴ(ＭＨ)、低電圧ＭＯＳＦＥＴ(ＭＬ)、および、トランジスタ型保護素子(ＴＲｍ,ｂ)を示す。また、図４５（Ａ）は、図４５（Ｂ）の各素子と同一基板に形成されるＣＭＯＳイメージセンサの画素ＭＯＳＦＥＴ(Ｍpix)とフォトセンサ(ＰＤ)と共に図示したものである。
図４５（Ａ）の画素ＭＯＳＦＥＴ(Ｍpix)は、図４５（Ｂ）の低電圧ＭＯＳＦＥＴ(ＭＬ)と同様の構成を有し、低電圧ＭＯＳＦＥＴ(ＭＬ)と同様の手順により作製される。なお、多少濃度等が異なることも許容されるが、図４５（Ａ）の画素ＭＯＳＦＥＴ(Ｍpix)を構成する各部は、低電圧ＭＯＳＦＥＴ(ＭＬ)の各部と同一符号を付して、同時形成されるものであることを示す。
フォトセンサ(ＰＤ)は、光電変換領域となる低濃度Ｎ型領域（Ｎ−領域）５２と、基板と酸化膜の界面の界面準位によるノイズの発生を回避するためのＮ型領域（Ｎ領域）５１とにより形成されている。
また、画素内の素子間分離は、基板表面から上方に突出した厚い素子分離絶縁膜１８０と、基板内部で素子間の絶縁性を確保するためのＰ型拡散分離領域５３,５４とで構成されている。
これらの画素ＭＯＳＦＥＴ(Ｍpix)とフォトセンサ(ＰＤ)の作製には、既知の製造方法を用いることができる。
本実施形態においては、トランジスタ型保護素子(ＴＲｍ,ｂ)がＰチャネル型ＧＧＭＯＳＦＥＴから形成されている。そして、そのＧＧＭＯＳＦＥＴのＰ型の抵抗性降伏領域８ｐを、Ｐ型拡散分離領域５３（上部）の形成工程、Ｐ型拡散分離領域５４（下部）の形成工程、フォトセンサ(ＰＤ)のＰ−領域３６の形成工程の何れか１つの工程で形成する。あるいは、これらの工程を任意に組み合わせて抵抗性降伏領域８ｐを形成する。
画素ＭＯＳＦＥＴ(Ｍpix)とフォトセンサ(ＰＤ)の作製工程は、本発明の適用前から存在する工程であるため、本発明の適用によって工程数の増加はない。
以上述べてきた第１〜第１４の実施形態においては、排他的でない限り、つまり、１つの実施形態と他の実施形態の適用が同時に行えないことが明らかな場合を除くと、自由に組み合わせて実施できる。
また、これらの第１〜第１４の実施形態とその組み合わせによる実施形態は、以下に述べる種々の変形が可能である。なお、以下の変形例同士も任意に組み合わせることができる。
＜変形例１＞
第１〜第１４の実施形態とその組み合わせによる実施形態では、埋め込み層の適用が可能である。
例えば図２の構造を一例とする。
図４６は、この図２の構造にＰ型埋め込み層を追加した場合の変形例を示す断面構造図である。
図４６に示すように、変形例１では、図２の構造の基板をＰ−型の低濃度半導体基板１Ｐに置き換え、さらにＰ型埋め込み層１Ｂを追加した構造を有する。このようにしても、第１の実施形態と同様な効果を得ることができる。また、Ｐ型埋め込み層を埋め込み絶縁膜に置き換えた構造でも、第１の実施形態と同様な効果を得ることができる。
＜変形例２＞
第１〜第１４の実施形態では、抵抗性降伏領域８,８ｐの不純物濃度は全長に渡って均一であるように描いたが、必ずしも均一である必要はなく、部分的に濃度や接合深さが変調されていてもよい。
また、ドレイン電極１３とドレイン領域６との界面にシリサイドを形成し、接触抵抗を下げても良い。ただし、この場合は、シリサイド層は、ドレイン領域の周縁部から0.1[μm]以上内側に形成することが望ましい。
＜その他の変形例＞
上述した第１〜第１４の実施形態およびそれらの組み合わせ、ならびに、変形例１では、各部の不純物の導電型を入れ替えて作製した逆導電型のトランジスタや保護素子でも同様の効果を得ることができる。逆導電型のトランジスタや保護素子は、上記の製造方法の説明において各工程で導入する不純物の導電型を逆にすることにより、同様の手順によって作製できる。
低電圧ＭＯＳＦＥＴ(ＭＬ)の動作電圧（電源電圧）は、1.2[Ｖ],1.8[Ｖ],3.3[Ｖ],5[Ｖ]などのいずれでも良く、高耐圧ＭＯＳＦＥＴ(ＭＨ)は、その定電圧の動作電圧より高い耐圧を有する。
本発明の技術思想は、プレーナ型ＭＯＳＦＥＴだけでなく、ＬＤＭＯＳや、ＤＭＯＳ,ＶＭＯＳ,ＵＭＯＳなどの縦型ＭＯＳＦＥＴ構造などにも適用できる。
本発明の技術思想は、基板構造として低濃度Ｐ型エピタキシャル層を有する高濃度Ｐ型基板に限定されるものではなく、高抵抗Ｐ型基板やＮ型基板、ＳＯＩ基板などにも適用できる。
本発明の技術思想は、素子の材料としてＳｉに限定されるものではない。Ｓｉに代えて、ＳｉＧｅ,ＳｉＣ,Ｇｅなどの他の半導体材料、ダイヤモンドなどのIV族半導体、ＧａＡｓやＩｎＰをはじめとするIII-Ｖ族半導体、ＺｎＳｅやＺｎＳをはじめとするII-VI族半導体などでもよい。
本発明の技術思想は、半導体集積回路に限定されるものではない。当該技術思想は、ディスクリート半導体素子にも適用される。半導体集積回路は、ロジックＩＣ、メモリＩＣ、撮像デバイスなど、用途は任意である。
第１〜第１４の実施形態に関わる保護素子を用いた保護回路の適用例を示す回路ブロック図である。 第１の実施形態に関わるＭＯＳトランジスタ型保護素子の断面構造図である。 第１の実施形態に関わるＭＯＳトランジスタ型保護素子の動作説明図である。 第１の実施形態に関わるＭＯＳトランジスタ型保護素子の製造途中までの断面図である。 図４に続く工程のＭＯＳトランジスタ型保護素子の断面図である。 図５に続く工程のＭＯＳトランジスタ型保護素子の断面図である。 図６に続く工程のＭＯＳトランジスタ型保護素子の断面図である。 比較例のＭＯＳトランジスタ型保護素子の断面図である。 スナップバックを示すドレイン電圧−電流特性のグラフである。 比較例のＭＯＳトランジスタ型保護素子の動作説明図である。 比較例と本発明の電界に関する２Ｄシミュレーション結果を示す図である。 比較例と本発明の電流密度に関する２Ｄシミュレーション結果を示す図である。 比較例と本発明の消費電力密度に関する２Ｄシミュレーション結果を示す図である。 スナップバックカーブのシミュレーション結果示す図である。 比較例と本発明の表面電位分布に関する２Ｄシミュレーション結果をまとめたグラフである。 第２の実施形態に関わるＭＯＳトランジスタ型保護素子の断面構造図である。 第３の実施形態に関わるＭＯＳトランジスタ型保護素子の断面構造図である。 第４の実施形態に関わるＭＯＳトランジスタ型保護素子の断面構造図である。 第５の実施形態に関わるＭＯＳトランジスタ型保護素子の断面構造図である。 第５の実施形態に関わるＭＯＳトランジスタ型保護素子の他の断面構造図である。 第５実施形態に関わるＭＯＳトランジスタ型保護素子の、図１９と図２２対する変形例を示す断面図である。 第６の実施形態に関わるＭＯＳトランジスタ型保護素子の断面構造図と平面図である。 第６の実施形態の変形例に関わるＭＯＳトランジスタ型保護素子の断面構造図と平面図である。 第７の実施形態に関わるＭＯＳトランジスタ型保護素子の断面構造図である。 第８の実施形態に関わるＭＯＳトランジスタ型保護素子の断面構造図である。 第８の実施形態に関わるＭＯＳトランジスタ型保護素子の他の断面構造を示す図である。 第８の実施形態に関わるＭＯＳトランジスタ型保護素子の他の断面構造を示す図である。 第８の実施形態に関わるＭＯＳトランジスタ型保護素子の他の断面構造を示す図である。 第８の実施形態に関わるＭＯＳトランジスタ型保護素子の他の断面構造を示す図である。 第９の実施形態に関わるＩＣの断面構造図である。 第９の実施形態に関わるＩＣの製造途中の断面構造図である。 図３１に続く工程のＩＣ断面図である。 図３２に続く工程のＩＣ断面図である。 図３３に続く工程のＩＣ断面図である。 図３４に続く工程のＩＣ断面図である。 図３５に続く工程のＩＣ断面図である。 図３６に続く工程のＩＣ断面図である。 図３６に続く工程で他の場合のＩＣ断面図である。 図３７または図３８に続く工程のＩＣ断面図である。 図３９に続く工程のＩＣ断面図である。 第１０の実施形態に関わるＩＣの断面構造図である。 第１１の実施形態に関わるＩＣの断面構造図である。 第１２の実施形態に関わるＩＣの断面構造図である。 第１３の実施形態に関わるＩＣの断面構造図である。 第１４の実施形態に関わるＩＣの断面構造図である。 変形例１に関わるＭＯＳトランジスタ型保護素子の断面構造図である。
符号の説明
１…半導体基板、１Ｅ…エピタキシャル成長層、２…Ｐウェル、３…ゲート絶縁膜、４…ゲート電極、５…ソース領域、６…ドレイン領域、６Ａ…凸面部分、７…電界緩和領域、７ａ…低濃度領域、８…抵抗性降伏領域、８Ａ…凸面部分、９…チャネルストッパ領域、１０…ウェルコンタクト領域、ＴＲｍ…ＭＯＳトランジスタ型保護素子、ＴＲｂ…バイポーラトランジスタ型保護素子

Claims (17)

  1. 半導体基板と、
    前記半導体基板に形成された第１導電型半導体からなるウェルと、
    前記ウェルに形成された第２導電型半導体からなるソース領域と、
    前記ソース領域の一方側で、前記ウェルに対しゲート絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極の一方側に離れてウェル内に形成された第２導電型半導体からなるドレイン領域と、
    前記ドレイン領域に接し、ゲート電極直下のウェル部分と所定の距離だけ離れた第２導電型半導体領域からなる抵抗性降伏領域と、
    を有し、
    前記ドレイン領域または前記抵抗性降伏領域に接合降伏が発生するドレインバイアスの印加時に前記抵抗性降伏領域に空乏化されない領域が残るように、前記抵抗性降伏領域の冶金学的接合形状と濃度プロファイルが決められている
    トランジスタ型保護素子。
  2. 前記ドレインバイアスを強くしていったときに、前記ドレイン領域に接合降伏が生じる前または後に、前記抵抗性降伏領域に空乏化されない領域が残った状態で当該抵抗性降伏領域に接合降伏が生じるように、前記抵抗性降伏領域の冶金学的接合形状と濃度プロファイルが決められている
    請求項１に記載のトランジスタ型保護素子。
  3. 前記ドレイン領域の冶金学的接合深さは、前記抵抗性降伏領域の冶金学的接合深さより大きい
    請求項１に記載のトランジスタ型保護素子。
  4. 前記ドレイン領域の冶金学的接合深さは、前記抵抗性降伏領域の冶金学的接合深さより小さい一方で、前記ドレイン領域で接合降伏が生じるときのドレインバイアスの印加では、前記抵抗性降伏領域の前記空乏化されない領域である電気的中性領域の深さが、前記ドレイン領域の電気的中性領域の深さより小さくなるように、前記抵抗性降伏領域の冶金学的接合形状と濃度プロファイルが決められている
    請求項１に記載のトランジスタ型保護素子。
  5. 前記ドレイン領域と前記抵抗性降伏領域は、前記ゲート電極と反対側のウェル表面でエッジ位置が揃っている
    請求項４に記載のトランジスタ型保護素子。
  6. 前記抵抗性降伏領域の一部に接触または近接した第１導電型半導体からなる降伏容易化領域を１つ以上、複数の場合は互いに離散的に有している
    請求項１に記載のトランジスタ型保護素子。
  7. 前記ウェルより高濃度な第１導電型半導体からなるウェルコンタクト領域が、前記ソース領域の前記ゲート電極と反対側で前記ウェルに接触して形成されている
    請求項１に記載のトランジスタ型保護素子。
  8. 半導体基板と、
    前記半導体基板に形成された第１導電型半導体からなるウェルと、
    前記ウェルに形成された第２導電型半導体からなるソース領域と、
    前記ソース領域の一方側で、前記ウェルに対しゲート絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極の一方側に離れてウェル内に形成された第２導電型半導体からなるドレイン領域と、
    前記ドレイン領域に接し、ゲート電極直下のウェル部分と所定の距離だけ離れた第２導電型半導体領域からなる抵抗性降伏領域と、
    前記抵抗性降伏領域の一部に接触または近接した第１導電型半導体からなる降伏容易化領域と、
    を有するトランジスタ型保護素子。
  9. 半導体基板と、
    前記半導体基板に形成された第１導電型半導体からなるベース領域と、
    前記ベース領域内に形成された第２導電型半導体からなるエミッタ領域と、
    前記エミッタ領域から離れてベース領域内に形成された第２導電型半導体からなるコレクタ領域と、
    前記コレクタ領域に接し、前記エミッタ領域と所定の距離だけ離れて前記ベース領域内に形成された第２導電型半導体領域からなる抵抗性降伏領域と、
    を有し、
    前記コレクタ領域または前記抵抗性降伏領域に接合降伏が発生するコレクタ電圧の印加時に前記抵抗性降伏領域に空乏化されない領域が残るように、前記抵抗性降伏領域の冶金学的接合形状と濃度プロファイルが決められている
    トランジスタ型保護素子。
  10. 第１の配線と第２の配線とに接続された回路と、
    前記第１の配線と前記第２の配線との電位差が一定値以上となったときはオンして前記回路を保護するトランジスタ型保護素子と、
    を有し、
    前記トランジスタ型保護素子は、
    半導体基板と、
    前記半導体基板に形成された第１導電型半導体からなるウェルと、
    前記ウェルに形成された第２導電型半導体からなるソース領域と、
    前記ソース領域の一方側で、前記ウェルに対しゲート絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極の一方側に離れてウェル内に形成された第２導電型半導体からなるドレイン領域と、
    前記ドレイン領域に接し、ゲート電極直下のウェル部分と所定の距離だけ離れた第２導電型半導体領域からなる抵抗性降伏領域と、
    を有し、
    前記ドレイン領域または前記抵抗性降伏領域に接合降伏が発生するドレインバイアスの印加時に前記抵抗性降伏領域に空乏化されない領域が残るように、前記抵抗性降伏領域の冶金学的接合形状と濃度プロファイルが決められている
    半導体集積回路。
  11. 第１の配線と第２の配線とに接続された回路と、
    前記第１の配線と前記第２の配線との電位差が一定値以上となったときはオンして前記回路を保護するトランジスタ型保護素子と、
    を有し、
    前記トランジスタ型保護素子は、
    半導体基板と、
    前記半導体基板に形成された第１導電型半導体からなるウェルと、
    前記ウェルに形成された第２導電型半導体からなるソース領域と、
    前記ソース領域の一方側で、前記ウェルに対しゲート絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極の一方側に離れてウェル内に形成された第２導電型半導体からなるドレイン領域と、
    前記ドレイン領域に接し、ゲート電極直下のウェル部分と所定の距離だけ離れた第２導電型半導体領域からなる抵抗性降伏領域と、
    前記抵抗性降伏領域の一部に接触または近接した第１導電型半導体からなる降伏容易化領域と、
    を有する半導体集積回路。
  12. 第１の配線と第２の配線とに接続された回路と、
    前記第１の配線と前記第２の配線との電位差が一定値以上となったときはオンして前記回路を保護するトランジスタ型保護素子と、
    を有し、
    前記トランジスタ型保護素子は、
    半導体基板と、
    前記半導体基板に形成された第１導電型半導体からなるベース領域と、
    前記ベース領域内に形成された第２導電型半導体からなるエミッタ領域と、
    前記エミッタ領域から離れてベース領域内に形成された第２導電型半導体からなるコレクタ領域と、
    前記コレクタ領域に接し、前記エミッタ領域と所定の距離だけ離れて前記ベース領域内に形成された第２導電型半導体領域からなる抵抗性降伏領域と、
    を有し、
    前記コレクタ領域または前記抵抗性降伏領域に接合降伏が発生するコレクタ電圧の印加時に前記抵抗性降伏領域に空乏化されない領域が残るように、前記抵抗性降伏領域の冶金学的接合形状と濃度プロファイルが決められている
    半導体集積回路。
  13. 半導体基板の回路領域に第１ウェルを形成し、保護素子領域に第１導電型の第２ウェルを形成するステップと、
    前記第１ウェル内と前記第２ウェル内に各種不純物領域を形成するステップと、
    を含み、
    前記各種不純物領域を形成するステップが、
    前記第２ウェルに第２導電型半導体からなる抵抗性降伏領域を形成する第１ステップと、
    前記抵抗性降伏領域に接する第２導電型の第１の高濃度不純物領域と、前記抵抗性降伏領域の端部から所定距離だけ離れた第２導電型の第２の高濃度不純物領域とを同時に形成する第２ステップと、
    を有し、
    前記第１ステップでは、前記第１の高濃度不純物領域または前記抵抗性降伏領域に接合降伏が発生する電圧を、前記第２の高濃度不純物領域および前記第２ウェルの電位を基準として前記第１の高濃度不純物領域に印加すると、前記抵抗性降伏領域に空乏化されない領域が残る冶金学的接合形状と濃度プロファイルが得られる条件で前記第２ウェル内に前記抵抗性降伏領域を形成すると同時に、前記第１ウェル内に第２導電型半導体からなる他の不純物領域を形成する
    半導体集積回路の製造方法。
  14. 前記他の不純物領域は、前記第１ウェルに形成する絶縁ゲートトランジスタのドレイン領域からゲート電極下方の第１ウェル部分に達するエクステンション領域、または、当該エクステンション領域のウェル深部側に接するハロー領域である
    請求項１３に記載の半導体集積回路の製造方法。
  15. 前記他の不純物領域は、前記第１ウェルに形成する絶縁ゲートトランジスタを他の素子と絶縁分離する素子分離絶縁膜に対し、当該素子分離絶縁膜の直下の第１ウェル部分に形成するチャネルストッパ領域である
    請求項１３に記載の半導体集積回路の製造方法。
  16. 前記他の不純物領域は、前記第１ウェルに形成する拡散層抵抗素子の抵抗値を決める抵抗領域である
    請求項１３に記載の半導体集積回路の製造方法。
  17. 半導体基板の回路領域に第１ウェルを形成し、保護素子領域に第１導電型の第２ウェルを形成するステップと、
    前記第１ウェル内と前記第２ウェル内に各種不純物領域を形成するステップと、
    を含み、
    前記各種不純物領域を形成するステップが、
    前記第２ウェルに第２導電型半導体からなる抵抗性降伏領域を形成する第１ステップと、
    前記抵抗性降伏領域に対しウェル深部側から接触または近接する降伏容易化領域を形成する第２ステップと、
    前記抵抗性降伏領域に接する第２導電型の第１の高濃度不純物領域と、前記抵抗性降伏領域の端部から所定距離だけ離れた第２導電型の第２の高濃度不純物領域とを同時に形成する第３ステップと、
    を有し、
    前記第２ステップでは、前記第１の高濃度不純物領域または前記抵抗性降伏領域に接合降伏が発生する電圧を、前記第２の高濃度不純物領域および前記第２ウェルの電位を基準として前記第１の高濃度不純物領域に印加すると、前記抵抗性降伏領域に残される空乏化されていない領域のシート抵抗が所定値となるように前記第２ウェル内に前記抵抗性降伏領域を形成すると同時に、前記第１ウェル内に第２導電型半導体からなる他の不純物領域を形成する
    半導体集積回路の製造方法。
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