CN108336085B - 一种栅极嵌入小岛式可控硅静电防护器件 - Google Patents
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Abstract
本发明公开了一种栅极嵌入小岛式可控硅静电防护器件，包括P型衬底；P型衬底内设有P阱和N型深阱；P阱内设有第一P+注入区、第一N+注入区、第一Poly注入层、第二P+注入区，第二Poly注入层跨接在P阱和N型深阱之间，N型深阱内设有第二N+注入区、第三P+注入区、第三N+注入区，所述第一N+注入区、第一P+注入区、第一Poly注入层、第二Poly注入层连接在一起作为器件的阴极；所述第三P+注入区和第四N+注入区连接在一起作为器件的阳极。本发明的可控硅静电防护器件在其栅极嵌入悬浮P+层，可在降低器件触发电压的同时增强器件维持电压，且不改变器件面积，可使用标准工艺与被保护电路片上集成。
Description
技术领域
本发明涉及集成电路静电防护领域，特别涉及一种栅极嵌入小岛式可控硅静电防护器件。
背景技术
在集成电路(Integrated Circuit，简称IC)领域，静电放电问题(Electro-StaticDischarge，以下简称 ESD)一直被视为一个相当严重的可靠性问题，据统计，由于 ESD/EOS造成的芯片失效约占芯片总失效数的 30%-50%。对于芯片而言，ESD 现象具体表现为：外部环境或芯片内部积累的大量静电电荷瞬间通过引脚(PIN)进入或流出芯片内部，此瞬态大电流峰值可以达到数安培以上，足以造成 PN 结击穿、金属熔断、栅氧化层击穿等不可恢复性损伤。芯片在生产制造、测试、存放和运输过程中，每一个阶段每一个步骤都可能会造成ESD 损害，具有很大的偶然性和随机性，尽管 ESD 产生的途径已经被人们所了解，但采取多种措施仍无法从产生环节完全避免 ESD 的发生，因此设计相应 ESD 保护器件及电路、增强集成电路芯片的 ESD 耐受能力成为集成电路失效防护设计的研究重点。
可控硅器件（Silicon Controlled Rectifier，SCR）是芯片内ESD防护的常规器件结构，可控硅器件与二极管、栅极接地N型场效应晶体管和双极型晶体管这些常规静电防护器件结构相比，具有单位面积泄放电流大、导通电阻小、鲁棒性强、防护级别高的优点，且它可在半导体平面工艺上实现。但是，SCR 器件的引入将带来新的问题，例如维持电压低、易闩锁、触发电压高、响应速度慢缺点。
LDMOS（Lateral Double Diffused Metal Oxide Semiconductor Field EffectTransistor）横向双扩散金属－氧化物场效应晶体管晶体管已广泛应用于电源管理集成电路、LED/LCD驱动器、手持和汽车电子等高压功率集成电路。通常，它也被用做这些IC的静电防护器件，原因是它可以同时用作输出驱动器和ESD保护器件。与普通 NMOS 器件相比，LDMOS 在静电应力下表现出不同的静电防护特性。它的 ESD 电流控制能力相对较弱，原因是LDMOS通常在骤回后即刻失效。因此，如果不采取器件结构改进或者外加触发电路等特殊手段，很难达到商用芯片的静电防护标准。增加器件面积看似是提高器件静电防护等级的一种简单方法，但是对MOSFET，特别是是高压 LDMOS 器件并不是最有效的。大面积或叉指状静电箝制器件静电防护能力的提高并不与器件面积大小或器件叉指数目成正比，其根本原因是各个寄生三极管 BJT 的非均匀触发引发 LDMOS 器件中的电流聚集效应，导致了器件未能充分发挥防护潜能而过早失效。LDMOS具有高增益、高跨导、频率响应好、高线性、控制简单、开关速度快、大的安全工作区、无闭锁、热稳定性好、易与 CMOS 电路集成等优点而得到了广泛的应用，因此，在标准高压CDMOS工艺中，如何在有限的硅片面积上、不违反设计规则要求的前提下，提高高压LDMOS的ESD鲁棒性是十分值得研究的。
如图1所示，为一种典型LDMOS可控硅静电防护器件剖面图，其等效电路图如图2所示。该器件可以用于片上功率集成电路的ESD防护，因为内嵌LDNMOS耐压器件可以明显改善防护器件的耐压能力和鲁棒性，但是当运用在±45V的高压环境中时，其触发电压过高，其维持电压过低。因此，在这种典型的嵌入LDPMOS的SCR器件的基础上进行对其触发电压和维持电压的优化是十分有必要的。
静电防护器件在芯片上应用时，另一个需要考虑的是器件的版图实现形式。片上静电防护器件的常规版图形式是叉指状、跑道状、蛇形等。图3为图1所示典型LDMOS可控硅静电防护器件的版图示意图。
从上述分析可知，LDNMOS-SCR器件要在芯片上应用，要解决或缓解运用在高压情况下其维持电压过低和触发电压过高的问题；另一方面是要解决静电防护器件的均匀泄放问题，以期获得高的电流泄放效率。
发明内容
为了解决上述技术问题，本发明提供一种结构简单、静电泄放效率高的栅极嵌入小岛式可控硅静电防护器件。
本发明解决上述问题的技术方案是：一种栅极嵌入小岛式可控硅静电防护器件，包括P型衬底；P型衬底内从左至右设有P阱和N型深阱；所述P阱内从左到右依次设有第一P+注入区、第一N+注入区、第一Poly注入层、第二P+注入区，第二Poly注入层跨接在P阱和N型深阱之间，N型深阱内从左到右依次设有第二N+注入区、第三P+注入区、第三N+注入区，所述第一N+注入区、第一P+注入区、第一Poly注入层、第二Poly注入层连接在一起作为器件的阴极；所述第三P+注入区和第四N+注入区连接在一起作为器件的阳极。
上述栅极嵌入小岛式可控硅静电防护器件，所述第一P+注入区的左侧与P阱连接，第一P+注入区的右侧与第一N+注入区的左侧连接，第一N+注入区的右侧与第一Poly注入层的左侧连接，第一Poly注入层的右侧与第二P+注入区的左侧连接，第二P+注入区的右侧与第二Poly注入层的左侧连接。
上述栅极嵌入小岛式可控硅静电防护器件，所述可控硅静电防护器件采用指状型布局，指状结构的栅极嵌入三个独立的、不接电位的第二P+注入区。
上述栅极嵌入小岛式可控硅静电防护器件，所述可控硅静电防护器件的等效电路包括由第三P+注入区、N型深阱、P阱构成的PNP型晶体管；由第一N+注入区、P阱、N型深阱构成的NPN型晶体管；第三N+注入区形成的第一寄生电阻；第一P+注入区形成的第二寄生电阻。
上述栅极嵌入小岛式可控硅静电防护器件，所述等效电路中，第一寄生电阻的一端与PNP型晶体管的发射极连接在一起并作为器件阳极，第一寄生电阻的另一端、PNP型晶体管的基极、NPN型晶体管的集电极连接在一起，NPN型晶体管的发射极与第二寄生电阻的一端连接在一起并作为器件阴极，NPN型晶体管的基极、第二寄生电阻的另一端、PNP型晶体管的集电极连接在一起。
上述栅极嵌入小岛式可控硅静电防护器件，ESD脉冲加在器件阳极时，N型深阱与P阱构成反偏NP结，当脉冲电压高于反偏NP结的雪崩击穿电压，器件内产生雪崩电流，电流经第二寄生电阻流向阴极，当第二寄生电阻两端的电压高于NPN型晶体管的cb结正向导通电压时，NPN型晶体管开启，开启的NPN型晶体管为PNP型晶体管提供基极电流，NPN型晶体管和PNP型晶体管构成正反馈回路，由NPN型晶体和PNP型晶体管构成的SCR结构被导通，泄放静电。
本发明的有益效果在于：本发明的可控硅静电防护器件在其栅极嵌入悬浮P+层，可在降低器件触发电压的同时增强器件维持电压，且不改变器件面积，可使用标准工艺与被保护电路片上集成；其基本对称的ESD静电防护特性曲线，可用于传输正、负信号的集成电路输入输出引脚；具有高的单位面积静电泄放能力，静电防护能力强，可满足高压片上集成静电防护器件在尽可能小的芯片面积内达到最佳鲁棒性的要求。
附图说明
图1为现有典型LDMOS-SCR器件剖面图。
图2为现有典型LDMOS-SCR器件的等效电路图。
图3为现有典型LDMOS-SCR器件版图示意图。
图4为本发明的剖面图。
图5为本发明的等效电路图。
图6为图4中的AA’剖面等效电路图。
图7为图4中的BB’剖面等效电路图。
图8为本发明的版图示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的说明。
如图4所示，一种栅极嵌入小岛式可控硅静电防护器件，包括P型衬底100；P型衬底100内从左至右设有P阱300和N型深阱200；所述P阱300内从左到右依次设有第一P+注入区401、第一N+注入区402、第一Poly注入层701、第二P+注入区601，第二Poly注入层702跨接在P阱300和N型深阱200之间，N型深阱200内从左到右依次设有第二N+注入区602、第三P+注入区501、第三N+注入区502，所述第一P+注入区401的左侧与P阱300连接，第一P+注入区401的右侧与第一N+注入区402的左侧连接，第一N+注入区402的右侧与第一Poly注入层701的左侧连接，第一Poly注入层701的右侧与第二P+注入区601的左侧连接，第二P+注入区601的右侧与第二Poly注入层702的左侧连接。
所述可控硅静电防护器件采用指状型布局，指状结构的栅极嵌入三个第二P+注入区601，且每个第二P+注入区601都是独立的、不接电位的，称之为小岛式悬浮P+注入层。
本发明作为芯片内的静电防护器件、与被保护内核电路集成时，所述第一N+注入区402、第一P+注入区401、第一Poly注入层701、第二Poly注入层702连接在一起作为器件的阴极；所述第三P+注入区501和第四N+注入区连接在一起作为器件的阳极； 如图4所示，从电学阳极到电学阴极，SCR路径为第三P+注入区501、N型深阱200、P阱300、第一N+注入区402构成的PNPN可控硅结构。
本发明的可控硅器件可使用标准工艺与被保护电路片上集成，特别是电源域为±45V的芯片保护。其等效电路如图5中所示，等效电路包括由第三P+注入区501、N型深阱200、P阱300构成的PNP型晶体管T21；由第一N+注入区402、P阱300、N型深阱200构成的NPN型晶体管T22；第三N+注入区502形成的第一寄生电阻R21；第一P+注入区401形成的第二寄生电阻R22。
所述等效电路中，第一寄生电阻R21的一端与PNP型晶体管T21的发射极连接在一起并作为器件阳极，第一寄生电阻R21的另一端、PNP型晶体管T21的基极、NPN型晶体管T22的集电极连接在一起，NPN型晶体管T22的发射极与第二寄生电阻R22的一端连接在一起并作为器件阴极，NPN型晶体管T22的基极、第二寄生电阻R22的另一端、PNP型晶体管T21的集电极连接在一起。
当ESD脉冲加在阳极时，N型深阱200与P阱300被反偏。若脉冲电压高于该结的雪崩击穿电压，器件内产生大量雪崩电流。电流经第二寄生电阻R22流向阴极，当第二寄生电阻R22两端的电压高NPN型晶体管T22的cb结（第一N阱和P阱300构成NPN型晶体管T22的cb结）正向导通电压时，NPN型晶体管T22开启。开启的NPN型晶体管T22为PNP型晶体管T21提供基极电流。此后即使没有雪崩电流产生，NPN型晶体管T22和PNP型晶体管T21已构成了正反馈回路，由NPN型晶体和PNP型晶体管T21构成的SCR结构被导通，泄放静电。反之，当有ESD负脉冲加在阴极时，器件泄放由内部二极管进行静电泄放。
图6、图7分别为栅极嵌入小岛式悬浮P+层的LDMOS-SCR器件AA’和BB’剖面等效电路图，因为在栅极中嵌入了三个小岛式浮接的第二P+注入区601，相当于将一个poly注入层分为了两个即第一Poly注入层701和第二Poly注入层702，AA’剖面与BB’剖面的区别在于BB’剖面多了第二P+注入区601。
如图4和图5所示，当有电流从阳极流向阴极时，本发明和现有的LDMOS-SCR器件的雪崩击穿面都为由N型深阱200和P阱300构成的反偏NP结，但是由于本发明中嵌入的第二P+注入区601影响到雪崩击穿面的掺杂浓度，第二P+注入区601的掺杂浓度比P阱300的掺杂浓度高，从而本发明的触发电压会低于现有的LDMOS-SCR器件。另一方面，PN结（二极管）的电容分为势垒电容和扩散电容，当二极管反偏时，因为少数载流子数目很少可以忽略扩散电容的大小，当器件工作时，因为第二P+注入区601浓度远高于P阱300，导致本发明中的载流子浓度增加，从而导致电容增加，随着电容值的增加可以集中更多电流，从而更易触发器件。
图4所示，触发之后，由于在器件栅极嵌入了两个小岛式悬浮P+注入层，NPN型晶体管T22的基极宽度和基区注入浓度都会增加，NPN型晶体管T22的发射极注入效率随着基区宽度和浓度的增加而减小，即NPN型晶体管T22的发射极注入效率会比T12的小；又因为三极管电流放大倍数随着发射极注入效率的增加而增加，所以本发明的电流放大倍数小于LDMOS-SCR器件。因此，当泄放相同数量的电流时，本发明需要更高的电压来维持其反馈电流。另一方面，因为嵌入的悬浮第二P+注入区601增加了P阱300区域的浓度，导致其寄生电阻减小，因为维持电压随着寄生电阻的减小而增加。因此，综上所述，本发明的维持电压能得到有效提高。
如图3和8所示版图主要包括如下工艺层次：P+扩散区；N+扩散区；Poly注入层；P型阱区域；N型深阱区域；金属层1；金属层2；接触孔；通孔。
图3和8所示版图具备如下特性：器件为指状结构，方便器件为多指情况下的布局布线，阳极压焊块和阴极压焊块布局在器件上下，便于静电向四面均匀泄放，提高器件静电防护等级。
本发明采用叉指状可控硅静电防护器件版图，本发明版图设计方法同时适用于其他单向器件结构（NMOS、BJT、二极管）的版图设计，有效提高器件的单位面积静电泄放效率，具有一般性。
Claims (5)
1.一种栅极嵌入小岛式可控硅静电防护器件，其特征在于：包括P型衬底；P型衬底内从左至右设有P阱和N型深阱；所述P阱内从左到右依次设有第一P+注入区、第一N+注入区、第一Poly注入层、第二P+注入区，第二Poly注入层跨接在P阱和N型深阱之间，N型深阱内从左到右依次设有第二N+注入区、第三P+注入区、第三N+注入区，所述第一N+注入区、第一P+注入区、第一Poly注入层、第二Poly注入层连接在一起作为器件的阴极；所述第三P+注入区和第三N+注入区连接在一起作为器件的阳极；
所述第一P+注入区的左侧与P阱连接，第一P+注入区的右侧与第一N+注入区的左侧连接，第一N+注入区的右侧与第一Poly注入层的左侧连接，第一Poly注入层的右侧与第二P+注入区的左侧连接，第二P+注入区的右侧与第二Poly注入层的左侧连接。
2.根据权利要求1所述的栅极嵌入小岛式可控硅静电防护器件，其特征在于：所述可控硅静电防护器件采用指状型布局，指状结构的栅极嵌入三个独立的、不接电位的第二P+注入区。
3.根据权利要求1所述的栅极嵌入小岛式可控硅静电防护器件，其特征在于：所述可控硅静电防护器件的等效电路包括由第三P+注入区、N型深阱、P阱构成的PNP型晶体管；由第一N+注入区、P阱、N型深阱构成的NPN型晶体管；第三N+注入区形成的第一寄生电阻；第一P+注入区形成的第二寄生电阻。
4.根据权利要求3所述的栅极嵌入小岛式可控硅静电防护器件，其特征在于：所述等效电路中，第一寄生电阻的一端与PNP型晶体管的发射极连接在一起并作为器件阳极，第一寄生电阻的另一端、PNP型晶体管的基极、NPN型晶体管的集电极连接在一起，NPN型晶体管的发射极与第二寄生电阻的一端连接在一起并作为器件阴极，NPN型晶体管的基极、第二寄生电阻的另一端、PNP型晶体管的集电极连接在一起。
5.根据权利要求4所述的栅极嵌入小岛式可控硅静电防护器件，其特征在于：ESD脉冲加在器件阳极时，N型深阱与P阱构成反偏NP结，当脉冲电压高于反偏NP结的雪崩击穿电压，器件内产生雪崩电流，电流经第二寄生电阻流向阴极，当第二寄生电阻两端的电压高于NPN型晶体管的cb结正向导通电压时，NPN型晶体管开启，开启的NPN型晶体管为PNP型晶体管提供基极电流，NPN型晶体管和PNP型晶体管构成正反馈回路，由NPN型晶体和PNP型晶体管构成的SCR结构被导通，泄放静电。
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