CN110880499B - 一种衬底辅助触发与电压钳位的esd/eos防护方法 - Google Patents
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Abstract
本发明公开了一种衬底辅助触发与电压钳位的ESD/EOS防护方法，属于集成电路的静电放电防护及抗浪涌领域。本发明提供的衬底辅助触发与电压钳位的ESD/EOS防护器件，可用于提高集成电路的抗ESD/EOS能力。本发明方法的应用电路单元主要由P衬底、第一N阱、第二N阱、P阱、第一P+注入区、第二P+注入区、第三P+注入区、第四P+注入区、第四P+注入区、第五P+注入区、第六P+注入区、第一N+注入区、第二N+注入区、第三N+注入区、第四N+注入区、第五N+注入区、第六N+注入区、多晶硅栅以及其覆盖的薄栅氧化层、金属线构成。本发明可降低触发电压、提高开启速度快，增强ESD鲁棒性，避免闩锁效应并增强单位面积防护效率。
Description
技术领域
本发明属于集成电路的静电放电防护及抗浪涌领域，涉及一种ESD防护或抗浪涌电路，具体涉及一种衬底辅助触发与电压钳位的ESD/EOS防护方法。
背景技术
随着半导体工艺的发展，电路集成度不断扩大，电学性能也在不断提高。但是，集成度扩大伴随导致工艺尺寸不断缩小，导致集成电路(IC)及电子产品的可靠性问题日益突出，主要表现在工艺波动明显以及单位面积功耗增大等问题。因此，IC及电子产品的静电放电(ESD)和静电过应力(EOS)防护能力削弱，这已形成IC及电子产品系统失效或损坏的主要因素。每年由于ESD/EOS导致的产品良率降低问题，已在全世界的电子工业中造成巨大的经济损失。国内外高校、研究所和企业均已把解决ESD/EOS问题提上重要议程，研究各种芯片的ESD/EOS单元库，以此提高IC及电子产品的良率，降低生产成本。因此，研究与设计高效的ESD/EOS防护方法，具有重要的科研意义与经济价值。
当前，在IC设计过程中，常用大规模叉指结构的栅接地N型场效应管(GGNMOS)实现ESD/EOS防护。但是，该方法存在一些弊端，诸如：占用芯片面积较大；叉指结构易产生电流分布不均匀问题，受电流热集聚效应影响，单位面积上电路的ESD鲁棒性较差；在正向电学应力下，GGNMOS呈现正常的ESD/EOS防护特性，但是在反向的电学应力下，GGNMOS为开态，漏电流较大，严重影响内部核心电路的正常工作等。近年来，SCR结构以其单位面积上ESD鲁棒性极强的优势受到了业界的广泛关注，然而，SCR触发电压过高，易闩锁，漏电流较大的短板，使其难以直接应用于集成电路的ESD/EOS防护领域。
发明内容
[技术问题]
针对传统ESD/EOS防护方案中易闩锁、单位面积上ESD鲁棒性较差以及防护方向单一等问题。
[技术方案]
本发明提供了一种衬底辅助触发与电压钳位的ESD/EOS防护方法，其应用电路结构完全对称，并通过版图结构上的优化设计，将多种电路结构进行复合，可实现双向的ESD/EOS防护功能，并且可保证防护电路具有较低的触发电压、较好的抗闩锁能力和较强的ESD鲁棒性。具体地，首先，本发明通过在电路中嵌入MOS，辅助触发SCR，可降低器件的触发电压；其次，通过在SCR路径中嵌入齐纳二极管，利用齐纳二极管的电压钳位作用，可将电路的维持电压箝制在较高的电位，避免闩锁问题；接着，通过将MOS栅极与衬底电阻相连，衬底漏电流可通过衬底电阻给MOS的多晶硅栅提供弱电位，可促进器件快速开启；最后，通过设计结构对称的应用电路，可实现在正向与反向电学应力作用下的内部电学特性相同，具有双向过压、过流防护或抗浪涌功能。
本发明提供了一种衬底辅助触发与电压钳位的ESD/EOS防护器件，包括嵌入式MOS、SCR、齐纳二极管结构和金属线，所述应用电路主要由P衬底、P阱、第一N阱、第二N阱、第一N+注入区、第一P+注入区、第二N+注入区、第三N+注入区、第四N+注入区、第五N+注入区、第二P+注入区、第六N+注入区、第三P+注入区、第四P+注入区、第五P+注入区、第六P+注入区、多晶硅栅以及其覆盖的薄栅氧化层构成；
其中，在P衬底上表面区域的从左至右依次设有第一N阱、P阱、第二N阱，P阱的左侧边缘与第一N阱的右侧边缘相连，P阱的右侧边缘与第二N阱的左侧边缘相连；
沿长度方向，在第一N阱的表面区域从左至右依次设有第一N+注入区、第一P+注入区；
第二N+注入区横跨在第一N阱与P阱之间的表面区域，第二N+注入区与第一P+注入区之间设有安全间距，第五N+注入区横跨在P阱与第二N阱之间的表面区域，第五N+注入区与第二P+注入区之间设有安全间距；
在第二N+注入区与第五N+注入区之间的P阱的表面区域，设有第三P+注入区、第三N+注入区、第五P+注入区、多晶硅栅以及其覆盖的薄栅氧化层、第四P+注入区、第四N+注入区和第六P+注入区；
在第二N+注入区与多晶硅栅以及其覆盖的薄栅氧化层之间的表面区域，第五P+注入区、第三N+注入区和第三P+注入区均沿宽度方向对齐排列，第三N+注入区的左侧与第二N+注入区的右侧边缘相连，第五P+注入区和第三P+注入区均与第二N+注入区的右侧之间设有安全间距，第五P+注入区、第三N+注入区、第三P+注入区的右侧边缘均与多晶硅栅以及其覆盖的薄栅氧化层的左侧边缘相连；
在多晶硅栅以及其覆盖的薄栅氧化层和第五N+注入区之间的表面区域，第六P+注入区、第四N+注入区、第四P+注入区均沿宽度方向对齐排列，第六P+注入区、第四N+注入区、第四P+注入区的左侧边缘均与多晶硅栅以及其覆盖的薄栅氧化层的右侧边缘相连，第四N+注入区的右侧边缘与第五N+注入区的左侧边缘相连，第六P+注入区、第四P+注入区均与第五N+注入区的左侧之间设有安全间距；
在第二N阱的表面区域从左至右依次设有第二P+注入区、第六N+注入区，第五N+注入区与第二P+注入区之间设有安全间距；
所述金属线用于连接注入区与多晶硅栅，并从金属线中引出两个电极分别作为电路的正向导通和反向导通回路，第一N+注入区与第一金属1相连，第一P+注入区与第二金属1相连，第三P+注入区与第三金属1相连，第四P+注入区与第四金属1相连，第二P+注入区与第五金属1相连，第六N+注入区与第六金属1相连，第五P+注入区与第七金属1相连，第六P+注入区与第八金属1相连，多晶硅栅与第九金属1、第十金属1相连；
第一金属1、第二金属1均与第一金属2相连，第七金属1、第八金属1、第十金属1均与第二金属2相连，第三金属1、第四金属1、第九金属1均与第三金属2相连，第五金属1、第六金属1均与第四金属2相连；
从第一金属2引出第一电极，用作防护电路的第一电学应力端，从第四金属2引出第二电极，用作防护电路的第二电学应力端。
本发明的有益效果：
1.本发明提供的衬底辅助触发与电压钳位的ESD/EOS防护器件，第一N+注入区、第一P+注入区、第二N+注入区、第三N+注入区、第五P+注入区、第三P+注入区和第六N+注入区、第二P+注入区、第五N+注入区、第四N+注入区、第六P+注入区、第四P+注入区呈以多晶硅栅以及其覆盖的薄栅氧化层为中心的全对称版图与电路结构，当在电路的第一电极与第二电极之间，无论施加正向与反向的电学应力，电路内部在正向电学应力作用下的内部电学特性与反向电学应力作用下的内部电学特性相同，具有双向过压、过流防护或抗浪涌功能。
2.本发明提供的衬底辅助触发与电压钳位的ESD/EOS防护器件，当第一电极接高电位，第二电极接地时，由第三N+注入区、多晶硅栅以及其覆盖的薄栅氧化层和第四N+注入区构成正向辅助触发的MOS，可降低电路的触发电压，通过调节正向MOS辅助触发结构的宽度，可改善电路内部电流导通均匀性，削弱电流热集聚效应，增强电路的ESD鲁棒性。
3.本发明提供的衬底辅助触发与电压钳位的ESD/EOS防护器件，由第三N+注入区、多晶硅栅以及其覆盖的薄栅氧化层和第四N+注入区构成正向辅助触发的MOS，其多晶硅栅通过金属线连接到第三P+注入区、第四P+注入区、第五P+注入区、第六P+注入区，当电路受到电应力作用时，衬底漏电流可通过衬底电阻给辅助触发MOS的多晶硅栅提供弱电位，可促进电路快速开启。
4.本发明提供的衬底辅助触发与电压钳位的ESD/EOS防护器件，通过调节第五N+注入区与第二P+注入区之间的间距，和第一P+注入区与第二N+注入区之间的间距，可分别形成第一齐纳二极管和第二齐纳二极管，在电路导通时，Z1和Z2均具有电压钳位作用，可减小电压回滞幅度，增强电路的抗闩锁能力。
5.本发明提供的衬底辅助触发与电压钳位的ESD/EOS防护器件可沿宽度方向堆叠，增强电路抗ESD/EOS鲁棒性。
附图说明
图1是本发明器件的三维结构图；
图2是本发明器件的金属连线图；
图3是本发明器件结构的不同剖面位置；
图4是器件沿AA’方向的剖面结构图；
图5是器件沿BB’方向的剖面结构图。
100：P衬底，101：P阱，102：第一N阱，103：第二N阱，104：第一N+注入区，105：第一P+注入区，106：第二N+注入区，107：第三N+注入区，108：第四N+注入区，109：第五N+注入区，110：第二P+注入区，111：第六N+注入区，112：第三P+注入区，113：第四P+注入区，114：第五P+注入区，115：第六P+注入区，116：多晶硅栅，117：多晶硅栅覆盖的薄栅氧化层；
201：第一金属1，202：第二金属1，203：第三金属1，204：第四金属1，205：第五金属1，206：第六金属1，207：第七金属1，208：第八金属1，209：第九金属1，210：第十金属1，211：第一金属2，212：第二金属2，213：第三金属2，214：第四金属2；
301：第一电极，302：第二电极；
Z1：第一齐纳二极管，Z2：第二齐纳二极管。
具体实施方式
下面结合附图和实施例1对本发明作进一步详细的说明：
实施例1
本实施例提出了一种衬底辅助触发与电压钳位的ESD/EOS防护方法，是通过一种衬底辅助触发与电压钳位的ESD/EOS防护器件实现的。通过利用SCR结构的强ESD鲁棒性和MOS辅助触发路径等特征，结合SCR、MOS和齐纳二极管多重器件结构，通过复合式设计，可实现低压触发和免疫闩锁特性，并且，通过将MOS的栅极与衬底电阻相连，衬底漏电流可为MOS的多晶硅栅提供弱电位，辅助电路快速开启。此外，完全对称的器件结构可使器件实现双向ESD防护或抗浪涌功能。
防护器件的三维结构如图1所示，包括P衬底100、P阱101、第一N阱102、第二N阱103、第一N+注入区104、第一P+注入区105、第二N+注入区106、第三N+注入区107、第四N+注入区108、第五N+注入区109、第二P+注入区110、第六N+注入区111、第三P+注入区112、第四P+注入区113、第五P+注入区114、第六P+注入区115、多晶硅栅116以及其覆盖的薄栅氧化层117以及金属线；
其中，在P衬底100上表面区域的从左至右依次设有第一N阱102、P阱101、第二N阱103，P阱101的左侧边缘与第一N阱102的右侧边缘相连，P阱101的右侧边缘与第二N阱103的左侧边缘相连；
沿长度方向，在第一N阱102的表面区域从左至右依次设有第一N+注入区104、第一P+注入区105；
第二N+注入区106横跨在第一N阱102与P阱101之间的表面区域，第二N+注入区106与第一P+注入区105之间设有安全间距，第五N+注入区109横跨在P阱101与第二N阱103之间的表面区域，第五N+注入区109与第二P+注入区110之间设有安全间距；
在第二N+注入区106与第五N+注入区109之间的P阱101的表面区域，设有第三P+注入区112、第三N+注入区107、第五P+注入区114、多晶硅栅116以及其覆盖的薄栅氧化层117、第四P+注入区113、第四N+注入区108和第六P+注入区115；
在第二N+注入区106与多晶硅栅116以及其覆盖的薄栅氧化层117之间的表面区域，第五P+注入区114、第三N+注入区107和第三P+注入区112均沿宽度方向对齐排列，第三N+注入区107的左侧与第二N+注入区106的右侧边缘相连，第五P+注入区114和第三P+注入区112均与第二N+注入区106的右侧之间设有安全间距，第五P+注入区114、第三N+注入区107和第三P+注入区112的右侧边缘均与多晶硅栅116以及其覆盖的薄栅氧化层117的左侧边缘相连；
在多晶硅栅116以及其覆盖的薄栅氧化层117和第五N+注入区109之间的表面区域，第六P+注入区115、第四N+注入区108、第四P+注入区113均沿宽度方向对齐排列，第六P+注入区115、第四N+注入区108、第四P+注入区113的左侧边缘均与多晶硅栅116以及其覆盖的薄栅氧化层117的右侧边缘相连，第四N+注入区108的右侧边缘与第五N+注入区109的左侧边缘相连，第六P+注入区115、第四P+注入区113均与第五N+注入区109的左侧之间设有安全间距；
在第二N阱103的表面区域从左至右依次设有第二P+注入区110、第六N+注入区111，第五N+注入区109与第二P+注入区110之间设有安全间距；
本实施例防护器件金属连线如图2所示，所述金属线用于连接注入区与多晶硅栅，并从金属线中引出两个电极分别作为电路的正向导通和反向导通回路，第一N+注入区104与第一金属1 201相连，第一P+注入区105与第二金属1 202相连，第三P+注入区112与第三金属1 203相连，第四P+注入区113与第四金属1 204相连，第二P+注入区110与第五金属1205相连，第六N+注入区111与第六金属1 206相连，第五P+注入区114与第七金属1 207相连，第六P+注入区115与第八金属1 208相连，多晶硅栅116与第九金属1 209、第十金属1210相连；
第一金属1 201、第二金属1 202均与第一金属2 211相连，第七金属1 207、第八金属1208、第十金属1 210均与第二金属2 212相连，第三金属1 203、第四金属1 204、第九金属1 209均与第三金属2 213相连，第五金属1 205、第六金属1 206均与第四金属2 214相连；
从第一金属2 211引出第一电极301，用作防护电路的第一电学应力端，从第四金属2 214引出第二电极302，用作防护电路的第二电学应力端。
本实施例防护器件的不同剖面位置如图3所示，不同剖面位置，其内部电路结构不同，呈现出来的电路特性也不相同。当电学应力作用于本实施例防护器件的第一电极301，第二电极302接地时，本实施例防护器件电路沿AA’剖面的结构如图4所示，衬底电流在P衬底100和P阱101的阱电阻上的压降，可为多晶硅栅116以及其覆盖的薄栅氧化层117提供弱电位，使多晶硅栅116以及其覆盖的薄栅氧化层117下方形成一弱导电沟道，促进如图5所示的BB’剖面中MOS的开启，提高电路的开启速度。当阱电阻上的压降高达到0.7V时，由第三N+注入区107、P阱101和第四N+注入区108构成的寄生NPN三极管进入到电流放大状态，并进一步通过SCR的正反馈网络，促进由第一P+注入区105、第一N阱102、第二N+注入区106和P阱101构成的寄生PNP三极管也迅速进入到放大状态，形成寄生SCR放电路径，泄放大电流。其中，通过调节第五N+注入区109与第二P+注入区110之间的间距，可形成一齐纳二极管，该齐纳二极管具有电压钳位作用，可减小电压回滞幅度，增强电路的抗闩锁能力。此外，本实施例防护器件是以多晶硅栅以及其覆盖的薄栅氧化层为中心的全对称版图与电路结构，具有双向过压、过流防护或抗浪涌功能。
虽然本发明已以较佳实施例公开如上，但其并非用以限定本发明，任何熟悉此技术的人，在不脱离本发明的精神和范围内，都可做各种的改动与修饰，因此本发明的保护范围应该以权利要求书所界定的为准。
Claims (9)
1.一种ESD和/或EOS防护器件，其特征在于，是衬底辅助触发与电压钳位的，包括嵌入式MOS、SCR、齐纳二极管结构和金属线，具体主要包括P衬底(100)、P阱(101)、第一N阱(102)、第二N阱(103)、第一N+注入区(104)、第一P+注入区(105)、第二N+注入区(106)、第三N+注入区(107)、第四N+注入区(108)、第五N+注入区(109)、第二P+注入区(110)、第六N+注入区(111)、第三P+注入区(112)、第四P+注入区(113)、第五P+注入区(114)、第六P+注入区(115)、多晶硅栅(116)以及其覆盖的薄栅氧化层(117)；
其中，在P衬底(100)上表面区域的从左至右依次设有第一N阱(102)、P阱(101)、第二N阱(103)，P阱(101)的左侧边缘与第一N阱(102)的右侧边缘相连，P阱(101)的右侧边缘与第二N阱(103)的左侧边缘相连；
沿长度方向，在第一N阱(102)的表面区域从左至右依次设有第一N+注入区(104)、第一P+注入区(105)；
第二N+注入区(106)横跨在第一N阱(102)与P阱(101)之间的表面区域，第二N+注入区(106)与第一P+注入区(105)之间设有安全间距，第五N+注入区(109)横跨在P阱(101)与第二N阱(103)之间的表面区域，第五N+注入区(109)与第二P+注入区(110)之间设有安全间距；
在第二N+注入区(106)与第五N+注入区(109)之间的P阱(101)的表面区域，设有第三P+注入区(112)、第三N+注入区(107)、第五P+注入区(114)、多晶硅栅(116)以及其覆盖的薄栅氧化层(117)、第四P+注入区(113)、第四N+注入区(108)和第六P+注入区(115)；
在第二N+注入区(106)与多晶硅栅(116)以及其覆盖的薄栅氧化层(117)之间的表面区域，第五P+注入区(114)、第三N+注入区(107)和第三P+注入区(112)均沿宽度方向对齐排列，第三N+注入区(107)的左侧与第二N+注入区(106)的右侧边缘相连，第五P+注入区(114)和第三P+注入区(112)均与第二N+注入区(106)的右侧之间设有安全间距，第五P+注入区(114)、第三N+注入区(107)、第三P+注入区(112)的右侧边缘均与多晶硅栅(116)以及其覆盖的薄栅氧化层(117)的左侧边缘相连；
在多晶硅栅(116)以及其覆盖的薄栅氧化层(117)和第五N+注入区(109)之间的表面区域，第六P+注入区(115)、第四N+注入区(108)、第四P+注入区(113)均沿宽度方向对齐排列，第六P+注入区(115)、第四N+注入区(108)、第四P+注入区(113)的左侧边缘均与多晶硅栅(116)以及其覆盖的薄栅氧化层(117)的右侧边缘相连，第四N+注入区(108)的右侧边缘与第五N+注入区(109)的左侧边缘相连，第六P+注入区(115)、第四P+注入区(113)均与第五N+注入区(109)的左侧之间设有安全间距；
在第二N阱(103)的表面区域从左至右依次设有第二P+注入区(110)、第六N+注入区(111)，第五N+注入区(109)与第二P+注入区(110)之间设有安全间距；
所述金属线用于连接注入区与多晶硅栅，并从金属线中引出两个电极分别作为电路的正向导通和反向导通回路，第一N+注入区(104)与第一金属1(201)相连，第一P+注入区(105)与第二金属1(202)相连，第三P+注入区(112)与第三金属1(203)相连，第四P+注入区(113)与第四金属1(204)相连，第二P+注入区(110)与第五金属1(205)相连，第六N+注入区(111)与第六金属1(206)相连，第五P+注入区(114)与第七金属1(207)相连，第六P+注入区(115)与第八金属1(208)相连，多晶硅栅(116)与第九金属1(209)、第十金属1(210)相连；
第一金属1(201)、第二金属1(202)均与第一金属2(211)相连，第七金属1(207)、第八金属1(208)、第十金属1(210)均与第二金属2(212)相连，第三金属1(203)、第四金属1(204)、第九金属1(209)均与第三金属2(213)相连，第五金属1(205)、第六金属1(206)均与第四金属2(214)相连；
从第一金属2(211)引出第一电极(301)，用作防护电路的第一电学应力端，从第四金属2(214)引出第二电极(302)，用作防护电路的第二电学应力端。
2.根据权利要求1所述的一种ESD和/或EOS防护器件，其特征在于，第一N+注入区(104)、第一P+注入区(105)、第二N+注入区(106)、第三N+注入区(107)、第五P+注入区(114)、第三P+注入区(112)和第六N+注入区(111)、第二P+注入区(110)、第五N+注入区(109)、第四N+注入区(108)、第六P+注入区(115)、第四P+注入区(113)呈以多晶硅栅(116)以及其覆盖的薄栅氧化层(117)为中心的全对称版图与电路结构，当在电路的第一电极(301)与第二电极(302)之间，无论施加正向与反向的电学应力，电路内部在正向电学应力作用下的内部电学特性与反向电学应力作用下的内部电学特性相同，具有双向过压、过流防护或抗浪涌功能。
3.根据权利要求1所述的一种ESD和/或EOS防护器件，其特征在于，当第一电极(301)接高电位，第二电极(302)接地时，由第三N+注入区(107)、多晶硅栅(116)以及其覆盖的薄栅氧化层(117)和第四N+注入区(108)构成正向辅助触发的MOS，用于降低电路的触发电压，通过调节正向MOS辅助触发结构的宽度，改善电路内部电流导通均匀性，削弱电流热集聚效应，增强电路的ESD鲁棒性。
4.如权利要求1所述的一种ESD和/或EOS防护器件，其特征在于：由第三N+注入区(107)、多晶硅栅(116)以及其覆盖的薄栅氧化层(117)和第四N+注入区(108)构成正向辅助触发的MOS，其多晶硅栅通过金属线连接到第三P+注入区(112)、第四P+注入区(113)、第五P+注入区(114)、第六P+注入区(115)，当电路受到电应力作用时，衬底漏电流通过衬底电阻给辅助触发MOS的多晶硅栅提供弱电位，促进电路快速开启。
5.如权利要求1所述的一种ESD和/或EOS防护器件，其特征在于：通过调节第五N+注入区(109)与第二P+注入区(110)之间的间距，和第一P+注入区(105)与第二N+注入区(106)之间的间距，分别形成第一齐纳二级管(Z1)和第二齐纳二极管(Z2)，在电路导通时，所述第一齐纳二级管(Z1)和所述第二齐纳二极管(Z2)均具有电压钳位作用，减小电压回滞幅度，增强电路的抗闩锁能力。
6.如权利要求1所述的一种ESD和/或EOS防护器件，其特征在于：应用电路单元沿宽度方向堆叠，增强电路抗ESD/EOS鲁棒性。
7.一种ESD/EOS防护方法，其特征在于，是衬底辅助触发与电压钳位的，首先，通过在电路中嵌入MOS，辅助触发SCR，降低器件的触发电压；其次，通过在SCR路径中嵌入齐纳二极管，利用齐纳二极管的电压钳位作用，钳制电路的维持电压，避免闩锁问题；再次，通过将MOS栅极与衬底电阻相连，衬底漏电流通过衬底电阻给MOS的多晶硅栅提供弱电位，促进器件快速开启；最后，通过设计结构对称的应用电路，实现在正向与反向电学应力作用下的内部电学特性相同，具有双向过压、过流防护或抗浪涌功能；
所述器件包括：P衬底(100)、P阱(101)、第一N阱(102)、第二N阱(103)、第一N+注入区(104)、第一P+注入区(105)、第二N+注入区(106)、第三N+注入区(107)、第四N+注入区(108)、第五N+注入区(109)、第二P+注入区(110)、第六N+注入区(111)、第三P+注入区(112)、第四P+注入区(113)、第五P+注入区(114)、第六P+注入区(115)、多晶硅栅(116)以及其覆盖的薄栅氧化层(117)；
其中，在P衬底(100)上表面区域的从左至右依次设有第一N阱(102)、P阱(101)、第二N阱(103)，P阱(101)的左侧边缘与第一N阱(102)的右侧边缘相连，P阱(101)的右侧边缘与第二N阱(103)的左侧边缘相连；
沿长度方向，在第一N阱(102)的表面区域从左至右依次设有第一N+注入区(104)、第一P+注入区(105)；
第二N+注入区(106)横跨在第一N阱(102)与P阱(101)之间的表面区域，第二N+注入区(106)与第一P+注入区(105)之间设有安全间距，第五N+注入区(109)横跨在P阱(101)与第二N阱(103)之间的表面区域，第五N+注入区(109)与第二P+注入区(110)之间设有安全间距；
在第二N+注入区(106)与第五N+注入区(109)之间的P阱(101)的表面区域，设有第三P+注入区(112)、第三N+注入区(107)、第五P+注入区(114)、多晶硅栅(116)以及其覆盖的薄栅氧化层(117)、第四P+注入区(113)、第四N+注入区(108)和第六P+注入区(115)；
在第二N+注入区(106)与多晶硅栅(116)以及其覆盖的薄栅氧化层(117)之间的表面区域，第五P+注入区(114)、第三N+注入区(107)和第三P+注入区(112)均沿宽度方向对齐排列，第三N+注入区(107)的左侧与第二N+注入区(106)的右侧边缘相连，第五P+注入区(114)和第三P+注入区(112)均与第二N+注入区(106)的右侧之间设有安全间距，第五P+注入区(114)、第三N+注入区(107)、第三P+注入区(112)的右侧边缘均与多晶硅栅(116)以及其覆盖的薄栅氧化层(117)的左侧边缘相连；
在多晶硅栅(116)以及其覆盖的薄栅氧化层(117)和第五N+注入区(109)之间的表面区域，第六P+注入区(115)、第四N+注入区(108)、第四P+注入区(113)均沿宽度方向对齐排列，第六P+注入区(115)、第四N+注入区(108)、第四P+注入区(113)的左侧边缘均与多晶硅栅(116)以及其覆盖的薄栅氧化层(117)的右侧边缘相连，第四N+注入区(108)的右侧边缘与第五N+注入区(109)的左侧边缘相连，第六P+注入区(115)、第四P+注入区(113)均与第五N+注入区(109)的左侧之间设有安全间距；
在第二N阱(103)的表面区域从左至右依次设有第二P+注入区(110)、第六N+注入区(111)，第五N+注入区(109)与第二P+注入区(110)之间设有安全间距；
采用金属线连接注入区与多晶硅栅，并从金属线中引出两个电极分别作为电路的正向导通和反向导通回路，第一N+注入区(104)与第一金属1(201)相连，第一P+注入区(105)与第二金属1(202)相连，第三P+注入区(112)与第三金属1(203)相连，第四P+注入区(113)与第四金属1(204)相连，第二P+注入区(110)与第五金属1(205)相连，第六N+注入区(111)与第六金属1(206)相连，第五P+注入区(114)与第七金属1(207)相连，第六P+注入区(115)与第八金属1(208)相连，多晶硅栅(116)与第九金属1(209)、第十金属1(210)相连；
第一金属1(201)、第二金属1(202)均与第一金属2(211)相连，第七金属1(207)、第八金属1(208)、第十金属1(210)均与第二金属2(212)相连，第三金属1(203)、第四金属1(204)、第九金属1(209)均与第三金属2(213)相连，第五金属1(205)、第六金属1(206)均与第四金属2(214)相连；
从第一金属2(211)引出第一电极(301)，用作防护电路的第一电学应力端，从第四金属2(214)引出第二电极(302)，用作防护电路的第二电学应力端。
8.权利要求1～6任一所述的一种ESD和/或EOS防护器件在静电放电和静电过应力防护中的应用。
9.含有权利要求1～6任一所述的一种ESD和/或EOS防护器件的集成电路。
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