CN113192840A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供的一种半导体器件及其制造方法，在所述的半导体器件的制造方法中，通过在第二阱区中形成横向排列的第四掺杂区和第二掺杂区，以使所述第二掺杂区和所述第四掺杂区组成齐纳二极管的PN结。由于所述第二掺杂区和所述第四掺杂区横向排列，因此，所述第二掺杂区和所述第四掺杂区的掺杂深度可以相同，故所述第二掺杂区可以与其导电类型相同的第一掺杂区在同一步骤中形成，以及所述第四掺杂区可以与其导电类型相同的第三掺杂区在同一步骤中形成，由此，在形成所述齐纳二极管时，无需采用额外的掩膜版及相应的光刻胶层，从而降低工艺成本。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体器件及其制造方法。
背景技术
在目前的半导体器件中，如LDMOS器件(Laterally Diffused Metal OxideSemiconductor，横向扩散金属氧化物半导体)中，通常需要形成齐纳二极管(Zenerdiode)，以用于稳压。齐纳二极管利用PN结的反向击穿特性，即PV结反向击穿时，电流变化范围很大，而电压却基本不变，此时维持的电压成为击穿电压(Breakdown Voltage,也称为稳定电压)，从而可以起到稳压的作用。如图1所示，在制造LDMOS器件中的齐纳二极管时，需要在半导体衬底10中形成层叠的P型掺杂区11及N型掺杂区12，以利用层叠的P型掺杂区11和N型掺杂区12构成PN结，从而形成齐纳二极管。因此，P型掺杂区和N型掺杂区中必有一个区域的掺杂深度较大，即掺杂深度大于其他掺杂区域的掺杂深度，如此才能够形成层叠的P型掺杂区和N型掺杂区，因此为了将该掺杂深度大的区域与其它的掺杂区与区别开，需要采用额外的掩膜版(mask)及相应的光刻胶层，由此导致工艺成本增加。
发明内容
本发明的目的在于提供一种半导体器件及其制造方法，以解决现有技术中的掩膜工艺成本较高的问题。
为解决上述技术问题，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，所述半导体衬底定义有用于形成场效应晶体管的第一区域和用于形成齐纳二极管的第二区域；
在所述第一区域的所述半导体衬底中形成第一阱区，并在所述第二区域的所述半导体衬底中形成第二阱区，所述第一阱区与所述第二阱区的导电类型相同；
在所述第一阱区中形成第一导电类型的第一掺杂区，并在所述第二阱区中形成第一导电类型的第二掺杂区；以及，
在所述第一阱区中形成第二导电类型的第三掺杂区，并在所述第二阱区中形成所述第二导电类型的第四掺杂区，所述第四掺杂区和所述第二掺杂区横向排列，以使所述第二掺杂区和所述第四掺杂区组成齐纳二极管的PN结，其中，所述第二导电类型与所述第一导电类型的导电类型相反。
可选的，在所述的半导体器件的制造方法中，所述第一阱区和所述第二阱区的形成方法包括：
在所述半导体衬底上形成图形化的第一光刻胶层，所述图形化的第一光刻胶层具有第一开口和第二开口，所述第一开口暴露出所述第一区域的部分所述半导体衬底，所述第二开口暴露出所述第二区域的部分所述半导体衬底；
以所述图形化的第一光刻胶层为掩膜执行第一离子注入工艺，以在所述第一区域的所述半导体衬底中形成所述第一阱区，以及在所述第二区域的所述半导体中形成所述第二阱区；以及，
去除所述图形化的第一光刻胶层。
可选的，在所述的半导体器件的制造方法中，所述第一离子注入工艺的离子为P型，其中，所述第一离子注入工艺的掺杂浓度为2E12/cm2～4E13/cm2，以及能量为100kev～1500kev。
可选的，在所述的半导体器件的制造方法中，所述第一离子注入工艺的离子为N型，其中，所述第一离子注入工艺的掺杂浓度为2E13/cm2～4E15/cm2，以及能量为5kev～30kev。
可选的，在所述的半导体器件的制造方法中，所述第一掺杂区和所述第二掺杂区的形成方法包括：
在所述半导体衬底上形成图形化的第二光刻胶层，所述图形化的第二光刻胶层具有第三开口和第四开口，所述第三开口暴露出部分所述第一阱区，所述第四开口暴露出部分所述第二阱区；
以所述图形化的第二光刻胶层为掩膜执行第二离子注入工艺，以在所述第一阱区中形成第一掺杂区，以及在所述第二阱区中形成第二掺杂区，所述第二掺杂区和所述第一掺杂区中均具有第一导电类型的掺杂离子；
去除所述图形化的第二光刻胶层。
可选的，在所述的半导体器件的制造方法中，所述第二离子注入工艺的掺杂浓度为9E13/cm2～9E14/cm2，以及注入能量为20keV～45keV。
可选的，在所述的半导体器件的制造方法中，所述第三掺杂区和所述第四掺杂区的形成方法包括：
在所述半导体衬底上形成图形化的第三光刻胶层，所述图形化的第三光刻胶层具有第五开口和第六开口，所述第五开口暴露出部分所述第一阱区，所述第六开口暴露出部分所述第二阱区；
以所述图形化的第三光刻胶层为掩膜执行第三离子注入工艺，以在所述第一阱区中形成第三掺杂区，以及在所述第二阱区中形成所述第四掺杂区，所述第四掺杂区和所述第三掺杂区中均具有第二导电类型的掺杂离子；以及，
去除所述图形化的第三光刻胶层。
可选的，在所述的半导体器件的制造方法中，所述第三离子注入工艺的掺杂浓度为9E14/cm2～1E16/cm2，以及注入能量为20keV～45keV。
可选的，在所述的半导体器件的制造方法中，所述第三掺杂区与所述第四掺杂区的间距为0.1μm～0.3μm。
可选的，在所述的半导体器件的制造方法中，所述第一导电类型为P型，所述第二导电类型为N型。
可选的，在所述的半导体器件的制造方法中，所述半导体器件为横向扩散金属氧化物半导体器件。
基于同一发明构思，本发明还提供一种半导体器件，包括：
半导体衬底，定义有用于形成场效应晶体管的第一区域和用于形成齐纳二极管的第二区域；
形成于所述第一区域的所述半导体衬底中的第一阱区；
形成于所述第二区域的所述半导体衬底中的第二阱区；
形成于所述第一阱区内的第一导电类型的第一掺杂区；
形成于所述第二阱区内的第一导电类型的第二掺杂区；
形成于所述第二阱区内的第二导电类型的第三掺杂区；以及，
形成于所述第二阱区内的第二导电类型的第四掺杂区，所述第四掺杂区和所述第三掺杂区横向排列，以使所述第三掺杂区和所述第四掺杂区组成齐纳二极管的PN结。
在本发明提供的半导体器件及其制造方法中，通过在所述第一区域的所述半导体衬底中形成第一阱区，并在所述第二区域的所述半导体衬底中形成第二阱区，由于所述第一阱区与所述第二阱区的导电类型相同，由此，可以使得所述第一阱区与所述第二阱区在同一步骤中形成，从而可以节省额外的掩膜。进一步的，通过在第二阱区中形成横向排列的第四掺杂区和第二掺杂区，以使所述第二掺杂区和所述第四掺杂区组成齐纳二极管的PN结，由于本发明采用的第二掺杂区和所述第四掺杂区横向排列，因此，所述第二掺杂区和所述第四掺杂区的掺杂深度可以相同，故所述第二掺杂区可以与其导电类型的第一掺杂区在同一步骤中形成，以及所述第四掺杂区可以与其导电类型的第三掺杂区在同一步骤中形成，由此，在形成所述齐纳二极管时，无需采用额外的掩膜版及相应的光刻胶层，从而降低工艺成本。
附图说明
图1是现有技术的半导体器件的结构示意图；
图2是本发明实施例提供的半导体器件的制造方法的流程示意图；
图3～图12是本发明实施例提供的半导体器件的制造方法中形成的结构示意图；
其中，附图标记说明如下：
10-半导体衬底；11-N型掺杂区；12-P型掺杂区；
100-半导体衬底；
110-图形化的第一光刻胶层；111-第一开口；112-第二开口；
120-第一阱区；121-第一掺杂区；122-第三掺杂区；
130-第二阱区；131-第二掺杂区；132-第四掺杂区；
140-图形化的第二光刻胶层；141-第三开口；142-第四开口；
150-图形化的第三光刻胶层；151-第五开口；152-第六开口。
具体实施方式
以下结合附图和具体实施例对本发明提出的半导体器件及其制造方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
参考图2，其为本发明实施例提供的半导体器件的制造方法的流程示意图。如图2所示，本发明提供一种半导体器件的制造方法，包括：
步骤S1：提供半导体衬底，所述半导体衬底定义有用于形成场效应晶体管的第一区域和用于形成齐纳二极管的第二区域；
步骤S2：在所述第一区域的所述半导体衬底中形成第一阱区，并在所述第二区域的所述半导体衬底中形成第二阱区，所述第一阱区与所述第二阱区的导电类型相同；
步骤S3：在所述第一阱区中形成第一导电类型的第一掺杂区，并在所述第二阱区中形成所述第一导电类型的第二掺杂区；以及，
步骤S4：在所述第一阱区中形成第二导电类型的第三掺杂区，并在所述第二阱区中形成所述第二导电类型的第四掺杂区，所述第四掺杂区和所述第二掺杂区横向排列，以使所述第二掺杂区和所述第四掺杂区组成齐纳二极管的PN结，其中，所述第二导电类型与所述第一导电类型的导电类型相反。
下面将结合附图3～12更详细地介绍本实施例所提供的半导体器件的制造方法。图3～12是本发明实施例提供的半导体器件的制造方法中形成的结构示意图。
在步骤S1中，参考图3，提供半导体衬底100，所述半导体衬底100定义有用于形成场效应晶体管的第一区域I和用于形成齐纳二极管的第二区域II。所述半导体衬底100的材料例如可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等，本实施例中，所述半导体衬底100为硅衬底所述第二区域II位于所述第一区域I的一侧，所述第一区域I用于在后续形成场效应晶体管，例如横向双扩散金属氧化物半导体场效应管(LDMOSFET，lateral double-diffused MOSFET)。此外，所述半导体衬底100中可以具有浅沟隔离结构(STI)，以用于隔离第一区域I和第二区域II。
在步骤S2中，参考图4～6，在所述第一区域I的所述半导体衬底100中形成第一阱区120，并在所述第二区域II的所述半导体衬底100中形成第二阱区130，所述第一阱区120与所述第二阱区130的导电类型相同。具体的，所述第一阱区120与所述第二阱区130的形成方法包括：首先，如图4所示，在所述半导体衬底100上形成图形化的第一光刻胶层110，所述图形化的第一光刻胶层110具有第一开口111和第二开口112，所述第一开口111暴露出所述第一区域I的部分所述半导体衬底100，所述第二开口112暴露出所述第二区域II的部分所述半导体衬底100。其中，所述第一开口111用于定义所述第一阱区120位置，所述第二开口112用于定义第二阱区130的位置。
接着，如图5所示，以所述图形化的第一光刻胶层110为掩膜执行第一离子注入工艺，以在所述第一区域I的所述半导体衬底100中形成所述第一阱区120，以及在所述第二区域II的所述半导体中形成所述第二阱区130。所述第一离子注入工艺的离子可以为P型(即所述第一阱区的导电类型为P型)，其中，所述第一离子注入工艺的掺杂浓度可以为2E12/cm2～4E13/cm2，以及能量可以为100kev～1500kev。或者，所述第一离子注入工艺的离子可以为N型，所述第一离子注入工艺的掺杂浓度为2E13/cm2～4E15/cm2，以及能量为5kev～30kev。接着，如图6所示，采用灰化工艺或者剥离的方法去除所述图形化的第一光刻胶层110。
本实施例中，所述第一阱区120与所述第二阱区130的导电类型相同，即所述第一阱区120和所述第二阱区130的导电类型均为P型或者均为N型。由于本实施例中的齐纳二极管的击穿电压取决于后续形成的第二掺杂区131和第四掺杂区132之间的PN结，而后续形成的第二掺杂区131和所述第四掺杂区132横向排列，因此导通电路不需要经过所述第二阱区130，故对所述第二阱区130的掺杂类型没有特殊的要求，由此，所述第二阱区130可以为N型阱区(N-well)，也可以为P型阱区(P-well)。进一步的，由于所述第二阱区130的掺杂类型没有特殊的要求，故所述第二阱区130可与所述第一阱区120在同一工艺步骤中形成，从而可以节省掩膜，并简化工艺。
在步骤S3中，参考图7并结合图8所示，在所述第一阱区120中形成第一导电类型的第一掺杂区121，并在所述第二阱区130中形成第一导电类型的第二掺杂区131。具体的，所述第一掺杂区121和所述第二掺杂区131的形成方法包括：首先，如图7所示，在所述半导体衬底100上形成图形化的第二光刻胶层140，所述图形化的第二光刻胶层140具有第三开口141和第四开口142，所述第三开口141暴露出部分所述第一阱区120，以用于定义所述第一掺杂区121的形成区域。所述第四开口142暴露出部分所述第二阱区130，以用于定义所述第二掺杂区131的形成区域。
接着，如图8所示，以所述图形化的第二光刻胶层140为掩膜执行第二离子注入工艺，以在所述第一阱区120中形成第一掺杂区121，以及在所述第二阱区130中形成第二掺杂区131，所述第二掺杂区131和所述第一掺杂区121中均具有第一导电类型的掺杂离子。所述第二离子注入工艺的掺杂浓度为9E13/cm2～9E14/cm2，以及注入能量为20keV～45keV。其中，所述第一导电类型为P型，可选的，所述第一掺杂区121和所述第二掺杂区131内具有P+掺杂离子。进一步的，所述第二离子注入工艺的离子可以为硼离子。接着，如图9所示，采用灰化工艺或剥离的方法去除所述图形化的第二光刻胶层140。
在步骤S4中，参考图10～12，在所述第一阱区120中形成第二导电类型的第三掺杂区122，所述第三掺杂区122可与所述第一掺杂区121横向排列。并在所述第二阱区130中形成所述第二导电类型的第四掺杂区132，所述第四掺杂区132和所述第二掺杂区131横向排列，以使所述第二掺杂区131和所述第四掺杂区132组成齐纳二极管的PN结，其中，所述第二导电类型与所述第一导电类型的导电类型相反。
具体的，所述第三掺杂区122和所述第四掺杂区132的形成方法包括：首先，如图10所示，在所述半导体衬底100上形成图形化的第三光刻胶层150，所述图形化的第三光刻胶层150具有第五开口151和第六开口152，所述第五开口151暴露出部分所述第一阱区120，所述第六开口152暴露出部分所述第二阱区130。其中，所述第五开口151用于定义第三掺杂区122的形成区域，所述第六开口152同于定义所述第四掺杂区132的形成区域。
接着，如图11所示，以所述图形化的第三光刻胶层150为掩膜执行第三离子注入工艺，以在所述第一阱区120中形成第三掺杂区122，以及在所述第二阱区130中形成所述第四掺杂区132，所述第四掺杂区132与所述第三掺杂区122中均具有第二导电类型的掺杂离子。所述第二导电类型可以为N型。其中，所述第三离子注入工艺的掺杂浓度为9E14/cm2～1E16/cm2，以及注入能量为20keV～45keV。可选的，所述第三离子注入工艺采用的离子可以为N+离子，例如，硼离子，以使所述第三掺杂区122和所述第四掺杂区132中具有N+离子。接着，如图12所示，采用灰化工艺或者剥离的方法去除所述图形化的第三光刻胶层150。
可选的，所述第三掺杂区122可以与所述第一掺杂区121横向排列。所述第三掺杂区122与所述第一掺杂区121可用于构成场效应晶体管的源区/漏区。优选的，所述第四掺杂区132和所述第二掺杂区131横向排列，以使所述第二掺杂区131和所述第四掺杂区132组成齐纳二极管的PN结。由于本发明采用的第二掺杂区131和所述第四掺杂区132横向排列，因此，所述第二掺杂区131和所述第四掺杂区132的掺杂深度可以相同，故所述第二掺杂区131可以与其导电类型的第一掺杂区121在同一步骤中形成，以及所述第四掺杂区132可以与其导电类型的第三掺杂区122在同一步骤中形成。由此，在形成所述齐纳二极管时，无需采用额外的掩膜版及相应的光刻胶层，从而降低工艺成本。当然，第四掺杂区132不限于仅与所述第一掺杂区121在同一工艺步骤中形成，所述四掺杂区132也可与其他的P型掺杂区在同一工艺步骤中形成。
较佳的，所述第三掺杂区122与所述第四掺杂区132的间距S可以为0.1μm～0.3μm，以避免所形成的齐纳二极管的击穿电压过大或者多小。进一步的，所述第三掺杂区122与所述第四掺杂区132的间距S为0.1μm～0.3μm，则可使得所述齐纳二极管的击穿电压为5.5V～6.5V。进一步的，可通过调节所述第三掺杂区122与所述第四掺杂区132的间距S调节所述齐纳二极管的击穿电压。
本实施例中，在形成所述第一掺杂区121、所述第二掺杂区122、所述第三掺杂区122和所述第四掺杂区132以后，还可通过执行一热退火工艺，以进一步激活各个掺杂区中的掺杂离子，并使掺杂离子扩散以使得离子分布更为均匀。其中，所述热退火工艺的温度例如为900℃-1100℃。
此外，在所述第一区域I的所述半导体衬底100上还可形成多晶硅层等，以作为场效应晶体管的栅极，其为现有技术，在此不再赘述。
基于同一发明构思，本发明还提供一种半导体器件，所述半导体器件包括：半导体衬底100，定义有用于形成场效应晶体管的第一区域I和用于形成齐纳二极管的第二区域II；形成于所述第一区域I的所述半导体衬底100内的第一阱区120；形成于所述第二区域II的所述半导体衬底100内的第二阱区130；形成于所述第一阱区120内的第一导电类型的第一掺杂区121；形成于所述第二阱区130内的第一导电类型的第二掺杂区131；形成于所述第二阱区130内的第二导电类型的第三掺杂区122；以及，形成于所述第二阱区130内的第二导电类型的第四掺杂区132，所述第四掺杂区132和所述第二掺杂区131横向排列，以使所述第二掺杂区131和所述第四掺杂区132组成齐纳二极管的PN结。由于所述第四掺杂区132与所述第二掺杂区131横向排列，因此，所述第二掺杂区131和所述第四掺杂区132的掺杂深度可以相同，由此，在形成所述齐纳二极管时，无需采用额外的掩膜版及相应的光刻胶层，从而降低工艺成本。
本实施例中，可通过所述第二掺杂区131外接正极，所述第四掺杂区132外接负极，导通时电流依次通过(或反向通过)所述第二掺杂区131、所述第四掺杂区132和所述第二阱区130，从而形成导电通路，进而实现所述齐纳二极管的电极引出。
综上可见，在本发明提供的半导体器件及其制造方法中，通过在所述第一区域的所述半导体衬底中形成第一阱区，并在所述第二区域的所述半导体衬底中形成第二阱区，由于所述第一阱区与所述第二阱区的导电类型相同，由此，可以使得所述第一阱区与所述第二阱区在同一步骤中形成，从而可以节省额外的掩膜。进一步的，通过在第二阱区中形成横向排列的第四掺杂区和第二掺杂区，以使所述第二掺杂区和所述第四掺杂区组成齐纳二极管的PN结，由于本发明采用的第二掺杂区和所述第四掺杂区横向排列，因此，所述第二掺杂区和所述第四掺杂区的掺杂深度可以相同，故所述第二掺杂区可以与其导电类型的第一掺杂区在同一步骤中形成，以及所述第四掺杂区可以与其导电类型的第三掺杂区在同一步骤中形成，由此，在形成所述齐纳二极管时，无需采用额外的掩膜版及相应的光刻胶层，从而降低工艺成本。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (12)

1.一种半导体器件的制造方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底定义有用于形成场效应晶体管的第一区域和用于形成齐纳二极管的第二区域；
在所述第一区域的所述半导体衬底中形成第一阱区，并在所述第二区域的所述半导体衬底中形成第二阱区，所述第一阱区与所述第二阱区的导电类型相同；
在所述第一阱区中形成第一导电类型的第一掺杂区，并在所述第二阱区中形成第一导电类型的第二掺杂区；以及，
在所述第一阱区中形成第二导电类型的第三掺杂区，并在所述第二阱区中形成所述第二导电类型的第四掺杂区，所述第四掺杂区和所述第二掺杂区横向排列，以使所述第二掺杂区和所述第四掺杂区组成齐纳二极管的PN结，其中，所述第二导电类型与所述第一导电类型的导电类型相反。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一阱区和所述第二阱区的形成方法包括：
在所述半导体衬底上形成图形化的第一光刻胶层，所述图形化的第一光刻胶层具有第一开口和第二开口，所述第一开口暴露出所述第一区域的部分所述半导体衬底，所述第二开口暴露出所述第二区域的部分所述半导体衬底；
以所述图形化的第一光刻胶层为掩膜执行第一离子注入工艺，以在所述第一区域的所述半导体衬底中形成所述第一阱区，以及在所述第二区域的所述半导体中形成所述第二阱区；以及，
去除所述图形化的第一光刻胶层。
3.如权利要求2所述的半导体器件的制造方法，其特征在于，所述第一离子注入工艺的离子为P型，其中，所述第一离子注入工艺的掺杂浓度为2E12/cm2～4E13/cm2，以及能量为100kev～1500kev。
4.如权利要求2所述的半导体器件的制造方法，其特征在于，所述第一离子注入工艺的离子为N型，其中，所述第一离子注入工艺的掺杂浓度为2E13/cm2～4E15/cm2，以及能量为5kev～30kev。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一掺杂区和所述第二掺杂区的形成方法包括：
在所述半导体衬底上形成图形化的第二光刻胶层，所述图形化的第二光刻胶层具有第三开口和第四开口，所述第三开口暴露出部分所述第一阱区，所述第四开口暴露出部分所述第二阱区；
以所述图形化的第二光刻胶层为掩膜执行第二离子注入工艺，以在所述第一阱区中形成第一掺杂区，以及在所述第二阱区中形成第二掺杂区，所述第二掺杂区和所述第一掺杂区中均具有第一导电类型的掺杂离子；
去除所述图形化的第二光刻胶层。
6.如权利要求5所述的半导体器件的制造方法，其特征在于，所述第二离子注入工艺的掺杂浓度为9E13/cm2～9E14/cm2，以及注入能量为20keV～45keV。
7.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第三掺杂区和所述第四掺杂区的形成方法包括：
在所述半导体衬底上形成图形化的第三光刻胶层，所述图形化的第三光刻胶层具有第五开口和第六开口，所述第五开口暴露出部分所述第一阱区，所述第六开口暴露出部分所述第二阱区；
以所述图形化的第三光刻胶层为掩膜执行第三离子注入工艺，以在所述第一阱区中形成第三掺杂区，以及在所述第二阱区中形成所述第四掺杂区，所述第四掺杂区和所述第三掺杂区中均具有第二导电类型的掺杂离子；以及，
去除所述图形化的第三光刻胶层。
8.如权利要求7所述的半导体器件的制造方法，其特征在于，所述第三离子注入工艺的掺杂浓度为9E14/cm2～1E16/cm2，以及注入能量为20keV～45keV。
9.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第三掺杂区与所述第四掺杂区的间距为0.1μm～0.3μm。
10.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一导电类型为P型，所述第二导电类型为N型。
11.如权利要求1所述的半导体器件的制造方法，其特征在于，所述半导体器件为横向扩散金属氧化物半导体器件。
12.一种半导体器件，其特征在于，包括：
半导体衬底，定义有用于形成场效应晶体管的第一区域和用于形成齐纳二极管的第二区域；
形成于所述第一区域的所述半导体衬底中的第一阱区；
形成于所述第二区域的所述半导体衬底中的第二阱区；
形成于所述第一阱区内的第一导电类型的第一掺杂区；
形成于所述第二阱区内的第一导电类型的第二掺杂区；
形成于所述第二阱区内的第二导电类型的第三掺杂区；以及，
形成于所述第二阱区内的第二导电类型的第四掺杂区，所述第四掺杂区和所述第二掺杂区横向排列，以使所述第二掺杂区和所述第四掺杂区组成齐纳二极管的PN结。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010016380A1 (en) * 1999-12-03 2001-08-23 Kunio Watanabe Semiconductor device and method of fabricating the same
CN104022162A (zh) * 2013-03-01 2014-09-03 上海华虹宏力半导体制造有限公司 Bcd工艺中的隔离型横向齐纳二极管及其制造方法
CN105932022A (zh) * 2015-02-27 2016-09-07 万国半导体股份有限公司 集成齐纳二极管的场效应晶体管
CN109148563A (zh) * 2018-08-31 2019-01-04 上海华虹宏力半导体制造有限公司 齐纳二极管的制备方法及齐纳二极管
CN110880499A (zh) * 2019-11-19 2020-03-13 江南大学 一种衬底辅助触发与电压钳位的esd/eos防护方法
CN112509983A (zh) * 2019-09-13 2021-03-16 杭州士兰集昕微电子有限公司 半导体器件及其制造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010016380A1 (en) * 1999-12-03 2001-08-23 Kunio Watanabe Semiconductor device and method of fabricating the same
CN104022162A (zh) * 2013-03-01 2014-09-03 上海华虹宏力半导体制造有限公司 Bcd工艺中的隔离型横向齐纳二极管及其制造方法
CN105932022A (zh) * 2015-02-27 2016-09-07 万国半导体股份有限公司 集成齐纳二极管的场效应晶体管
CN109148563A (zh) * 2018-08-31 2019-01-04 上海华虹宏力半导体制造有限公司 齐纳二极管的制备方法及齐纳二极管
CN112509983A (zh) * 2019-09-13 2021-03-16 杭州士兰集昕微电子有限公司 半导体器件及其制造方法
CN110880499A (zh) * 2019-11-19 2020-03-13 江南大学 一种衬底辅助触发与电压钳位的esd/eos防护方法

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