CN108109997B - 一种利用阱分割技术提高低压esd防护性能的方法 - Google Patents
一种利用阱分割技术提高低压esd防护性能的方法 Download PDFInfo
- Publication number
- CN108109997B CN108109997B CN201711354718.0A CN201711354718A CN108109997B CN 108109997 B CN108109997 B CN 108109997B CN 201711354718 A CN201711354718 A CN 201711354718A CN 108109997 B CN108109997 B CN 108109997B
- Authority
- CN
- China
- Prior art keywords
- well
- injection region
- esd protection
- region
- low
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 44
- 238000005516 engineering process Methods 0.000 title claims abstract description 22
- 230000011218 segmentation Effects 0.000 title abstract description 15
- 238000002347 injection Methods 0.000 claims abstract description 137
- 239000007924 injection Substances 0.000 claims abstract description 137
- 239000002184 metal Substances 0.000 claims abstract description 54
- 238000013461 design Methods 0.000 claims abstract description 15
- 230000003071 parasitic effect Effects 0.000 claims abstract description 6
- 230000002829 reductive effect Effects 0.000 claims abstract description 5
- 230000001681 protective effect Effects 0.000 claims abstract description 3
- 238000002513 implantation Methods 0.000 claims description 39
- 239000000758 substrate Substances 0.000 claims description 21
- 230000036961 partial effect Effects 0.000 claims description 8
- 230000008569 process Effects 0.000 claims description 8
- 230000001960 triggered effect Effects 0.000 claims description 6
- 230000009471 action Effects 0.000 abstract description 2
- 230000015556 catabolic process Effects 0.000 abstract description 2
- 230000000694 effects Effects 0.000 abstract description 2
- 238000005192 partition Methods 0.000 abstract 2
- 239000007943 implant Substances 0.000 description 14
- 238000010586 diagram Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000000740 bleeding effect Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0296—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices involving a specific disposition of the protective devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
一种利用阱分割技术提高低压ESD防护性能的方法，具体包括阱分割技术和特殊的金属布线方法，可用于提高片上IC低压ESD保护的可靠性，本发明方法实例器件一主要由P衬底、第一N阱、第一P阱、第二P阱、第二N阱、第三P阱、第三N阱、第四P阱、第四N阱、第四P+注入区、第五N+注入区构成。在ESD应力作用下，利用阱分割技术，一方面，可获得二极管串触发SCR的低压ESD保护器件，避免器件内部产生雪崩击穿效应，降低器件的触发电压，另一方面，可大幅降低器件的寄生电容，满足射频IC的ESD保护需求。此外，通过调整器件内部N+注入区和P+注入区位置，改变SCR结构的ESD电流泄放路径，并结合金属布线设计，调节器件的维持电压。
Description
技术领域
本发明属于集成电路的静电放电保护领域，涉及一种低压ESD防护设计方法，具体涉及一种利用阱分割技术提高低压ESD防护器件性能的方法，可用于提高片上IC低压ESD保护的可靠性。
背景技术
静电放电(ESD)是自然界中的一种普遍现象，电子产品尤其是集成电路(IC)在生产、封装、测试、存放、运输等过程中不可避免地因ESD造成损坏。据美国NationalSemiconductor公司统计，由ESD引发IC的失效已成为电子产品失效的主要的原因之一。随着射频IC技术日渐成熟，半导体制备工艺的特征尺寸越来越小，低压IC应用日益广泛，低压IC的ESD保护设计也日益受到电子工程师和科研人员的密切关注。已有的低压ESD保护方案设计主要利用二极管或二极管辅助触发可控硅SCR，实现低压触发ESD保护器件的目的，但存在的问题主要体现在ESD保护器件占用过大的芯片面积，导通电阻较大或ESD鲁棒性较弱等问题。这与现有纳米级工艺制备的射频IC或低压IC的面积小、便携性高，功耗低等需求相冲突。因此，结合纳米级工艺特征，设计一种具有低触发电压，高效能的ESD保护方案，对国民经济的发展具有重要的经济和应用价值。
二极管在低压ESD保护应用中，具有结构简单，触发电压灵活可控的优点。但是，在低压ESD防护应用中也存在占用芯片面积较大，ESD鲁棒性较差和可能存在达林顿寄生效应等问题。SCR因其具有较强的单位面积ESD电流泄放能力的优点，在ESD保护领域备受关注，并已成为片上IC的研究热点。又由于 SCR存在触发电压高，维持电压低，易闩锁等问题，在半导体产业界尚未得到大规模的应用。为了不增加 ESD保护器件面积，又能灵活调节低压ESD保护器件的触发电压，同时还需使器件具有较强的ESD鲁棒性和抗闩锁能力，本发明提供了一种利用阱分割技术提高低压ESD保护器件性能的方法。一方面，利用阱分割技术，在不增强芯片面积的前提下，可根据被保护电路的ESD防护需求，设计一定数目串联的二极管，调节低压ESD防护器件的触发电压，提高ESD保护方案的可移植性。另一方面，利用低压ESD防护器件内部寄生SCR电流泄放路径，提高器件的单位面积ESD电流泄放效率，增强器件的ESD鲁棒性，此外，还利用一种特殊的金属布线方法，在不改变器件特征参数的前提下，调节器件内部寄生SCR的ESD电流泄放路径，调整器件的维持电压，增强器件的抗闩锁能力。
发明内容
针对ESD防护应用中二极管占用芯片面积过大或SCR触发电压过高、易闩锁等问题，本发明提供了一种利用阱分割技术提高低压ESD防护器件性能的方法，其包括阱分割技术和特殊的金属布线方法，不仅能够在不增大芯片面积的前提下，选择合适的串联二极管个数，调节ESD保护器件的触发电压；还能利用金属布线方法，改变器件内部的ESD电流泄放路径，调整器件的维持电压，增强器件的ESD鲁棒性，可应用于射频IC或不同ESD设计窗口的低压ESD保护器件设计。
本发明通过以下技术方案实现：
一种利用阱分割技术提高低压ESD防护器件性能的方法，其包括阱分割技术和特殊的金属布线方法，其特征在于：八个二极管触发SCR结构的低压ESD保护器件，在所述低压ESD保护器件的P衬底上方，从左至右分别设有第一N阱和第一P阱，利用阱分割技术，将所述第一N阱的左半部分区域沿所述低压 ESD保护器件剖面Z轴方向，依次将所述第一N阱分割为第二P阱、第二N阱、第三P阱，所述阱分割技术可根据被保护电路的需求；以由所述第一N阱与所述第二P阱构成的第一分割单元为一周期，所述第一分割单元可呈周期规律排列，也可将所述第一P阱的右半部分区域沿所述低压ESD保护器件剖面Z轴方向，依次将所述第一P阱分割为第三N阱，第四P阱，第四N阱，以由所述第一P阱与所述第三N阱构成的第二分割单元为一周期，所述第二分割单元可呈周期规律排列，所述阱分割技术可实现针对不同被保护电路，设计不同电压触发开启的所述低压ESD保护器件，同时，在所述第一N阱的右半部分区域设有一条形第四P+注入区，在所述第一P阱的左半部分区域设有一条形第五N+注入区、通过调整所述第四 P+注入区和所述第五N+注入区在所述低压ESD保护器件内部的位置，并结合金属布线设计方法，可改变所述低压ESD保护器件的维持电压，
在所述第一N阱内设有第一N+注入区和所述第四P+注入区，所述第一N阱的左侧边缘与所述P衬底的左侧边缘相连，所述第一N阱的右侧边缘与所述第一P阱的左侧边缘相连，所述第一P阱的右侧边缘与所述P衬底的右侧边缘相连，沿所述低压ESD保护器件剖面Z轴方向，所述第一N阱的所述左半部分区域的上边缘与所述第二P阱的下边缘相连，
沿所述低压ESD保护器件剖面Z轴方向，所述第二P阱的上边缘与所述第二N阱的下边缘相连，所述第二N阱的上边缘与所述第三P阱的下边缘相连，所述第三P阱的上边缘与所述P衬底的上边缘相连，在所述第二P阱内设有第一P+注入区和第二N+注入区，在所述第二N阱内设有第二P+注入区和第三N+ 注入区，在所述第三P阱内设有第三P+注入区和第四N+注入区，所述第二P阱、所述第二N阱与所述第三P阱长度相等，且所述第二P阱、所述第二N阱和所述第三P阱的左侧边缘均与所述P衬底的所述左侧边缘相连，所述第一N阱的所述左半部分区域与所述第一N阱的所述右半部分区域之间的间距可以根据被保护电路的电压钳制需求调节，
沿所述低压ESD保护器件剖面Z轴方向，所述第一P+注入区与所述第二N+注入区之间的距离、所述第二P+注入区与所述第三N+注入区之间的距离、所述第三P+注入区与所述第四N+注入区之间的距离，均可根据工艺制备特征或电路设计需求调节，
在所述第一P阱内设有所述第五N+注入区和第五P+注入区，沿所述低压ESD保护器件剖面Z轴方向，所述第一P阱的所述左半部分区域的上边缘与所述第三N阱下边缘相连，
所述第三N阱的上边缘与所述第四P阱的下边缘相连，所述第四P阱的上边缘与所述第四N阱的下边缘相连，所述第四N阱的上边缘与所述P衬底的所述上边缘相连，在所述第三N阱内设有第六N+注入区和第六P+注入区，在所述第四P阱内设有第七N+注入区和第七P+注入区，在所述第四N阱内设有第八N+注入区和第八P+注入区，所述第三N阱、第四P阱与第四N阱长度相等，且所述第三N阱、第四P 阱和所述第四N阱的右侧边缘均与所述P衬底的所述右侧边缘相连，所述第一P阱的所述左半部分区域与所述第一P阱的所述右半部分区域之间的间距，可以根据被保护电路的电压钳制需求调节，
沿所述低压ESD保护器件剖面Z轴方向，所述第六N+注入区与所述第六P+注入区之间的距离、所述第七N+注入区与所述第七P+注入区之间的距离、和所述第八N+注入区与所述第八P+注入区之间的距离，均可根据工艺制备特征或电路设计需求调节，
所述第一N+注入区和所述第一P+注入区均与第三金属1相连，所述第二N+注入区和所述第二P+注入区均与第四金属1相连，所述第三N+注入区和所述第三P+注入区均与第五金属1相连，所述第四N+ 注入区和所述第八P+注入区均通过第一金属2相连，所述第五P+注入区和所述第六N+注入区均与第七金属1相连，所述第六P+注入区和所述第七N+注入区均与第八金属1相连，所述第七P+注入区和所述第八 N+注入区均与第九金属1相连，
所述与第一金属1相连，并从所述第一金属1引出一电极，用作器件的金属阳极；
所述与第二金属1相连，并从所述第二金属1引出一电极，用作器件的金属阴极。
本发明的有益技术效果为：
1.在本发明方法中，利用阱分割技术，可在所述第一N阱的部分区域内可利用P阱嵌入的方式，将所述第一N阱的所述部分区域沿所述低压ESD保护器件剖面Z轴方向，分割成若干个所述第一分割单元，在所述第一P阱的部分区域内也可利用N阱嵌入的方式，将所述第一P阱的所述部分区域沿所述低压ESD 保护器件剖面Z轴方向，分割成所述第二分割单元，并在呈周期性排列的N阱与P阱区域内均设置一高掺杂的N+注入区和P+注入区，以形成若干个二极管，通过一定的金属布线方法，能获得不同触发电压需求的所述低压ESD保护器件，还能大幅降低所述低压ESD保护器件的寄生电容，可满足射频IC的ESD保护需求。
2.在本发明方法中，由所述第四P+注入区和所述第五N+注入区的条形版图，可以根据被保护电路的电压钳制要求，可将所述第四P+注入区的条形版图沿所述低压ESD保护器件剖面Z轴方向，向上缩短至一定比例，使所述第四P+注入区位于所述低压ESD保护器件剖面Z轴方向的上方位置，也可将所述第五N+注入区的条形版图沿所述低压ESD保护器件剖面Z轴方向，向下缩短至一定比例，使所述第五N+ 注入区位于所述低压ESD保护器件剖面Z轴方向的下方位置；或可将所述第四P+注入区设置于所述第一 N阱的所述左半部分区域，所述第二P阱，所述第二N阱和所述第三P阱均设置于所述第一N阱的所述右半部分区域；或也可将所述第五N+注入区设置于所述第一P阱的所述右半部分区域，所述第三N阱，所述第四P阱和所述第四N阱均设置于所述第一P阱的所述左半部分区域，以调节所述低压ESD保护器件的维持电压和电压回滞幅度，增强器件的抗闩锁能力和ESD鲁棒性，实现具有强电压钳制的小回滞ESD 保护方案。
附图说明
图1是本发明方法实例器件一结构剖面图；
图2是本发明方法实例器件二结构剖面图；
图3是本发明方法实例器件三结构剖面图；
图4是本发明方法实例器件一的金属布线图；
图5是本发明方法实例器件一在ESD应力作用下的等效电路图；
具体实施方式
下面结合附图和具体实施方式对本发明作进一步详细的说明；
本发明实例设计了一种利用阱分割技术提高低压ESD防护性能的方法，其包括SCR的ESD电流泄放路径和二极管正向导通的ESD电泄放路径，一方面利用阱分割技术，不仅能够针对不同被保护电路，设计不同电压触发开启低压ESD保护器件，另一方面，利用特殊的金属布线方式，调整器件内部所述第一N 阱内的所述P+注入区和所述第一P阱内的所述N+注入区的条形版图位置，改变低压ESD保护器件的维持电压。
如图1所示的本发明方法实例器件一的结构剖面图：其特征在于：八个二极管辅助触发SCR结构的所述低压ESD保护器件，在所述低压ESD保护器件的P衬底101的上方，从左至右分别设有第一N阱102 和第一P阱103，一方面，利用阱分割技术，将所述第一N阱102的左半部分区域沿所述低压ESD保护器件剖面Z轴方向，依次将所述第一N阱102分割为第二P阱105、第二N阱106、第三P阱107，所述阱分割技术可根据被保护电路的需求，以由所述第一N阱102与所述第二P阱105构成的第一分割单元为一周期，所述第一分割单元可呈周期规律排列，同理，也可将所述第一P阱103的右半部分区域沿所述低压ESD保护器件剖面Z轴方向，依次将所述第一P阱103分割为第三N阱108，第四P阱109，第四N阱110，以由所述第一P阱103与所述第三N阱108构成的第二分割单元为一周期，所述第二分割单元可呈周期规律排列，所述阱分割技术可实现针对不同被保护电路，设计不同电压触发开启的所述低压ESD保护器件，另一方面，在所述第一N阱102的右半部分区域设有一条形第四P+注入区117，在所述第一P阱103的左半部分区域设有一条形第五N+注入区118、通过调整所述第四P+注入区117和所述第五N+注入区118在所述低压ESD保护器件内部的位置，并同时结合金属布线设计，可改变所述低压ESD保护器件的维持电压，
在所述第一N阱102内设有第一N+注入区104和所述第四P+注入区117，所述第一N阱102的左侧边缘与所述P衬底101的左侧边缘相连，所述第一N阱102的右侧边缘与所述第一P阱103的左侧边缘相连，所述第一P阱103的右侧边缘与所述P衬底101的右侧边缘相连，沿所述低压ESD保护器件剖面Z轴方向，所述第一N阱102的所述左半部分区域的上边缘与所述第二P阱105的下边缘相连，
沿所述低压ESD保护器件剖面Z轴方向，所述第二P阱105的上边缘与所述第二N阱106的下边缘相连，所述第二N阱106的上边缘与所述第三P阱107的下边缘相连，所述第三P阱107的上边缘与所述P衬底101的上边缘相连，在所述第二P阱105内设有第一P+注入区111和第二N+注入区 112，在所述第二N阱106内设有第二P+注入区113和第三N+注入区114，在所述第三P阱107内设有第三P+注入区115和第四N+注入区116，所述第二P阱105、所述第二N阱106与所述第三P 阱107长度相等，且所述第二P阱105、所述第二N阱106和所述第三P阱107的左侧边缘均与所述 P衬底101的所述左侧边缘相连，所述第一N阱102的所述左半部分区域与所述第一N阱102的所述右半部分区域之间的间距可以根据被保护电路的电压钳制需求调节，
沿所述低压ESD保护器件剖面Z轴方向，所述第一P+注入区111与所述第二N+注入区112之间的距离、所述第二P+注入区113与所述第三N+注入区114之间的距离、所述第三P+注入区115与所述第四N+注入区116之间的距离，均可根据工艺制备特征或电路设计需求调节，
在所述第一P阱103内设有所述第五N+注入区118和第五P+注入区119，沿所述低压ESD保护器件剖面Z轴方向，所述第一P阱103的所述左半部分区域的上边缘与所述第三N阱108下边缘相连，
所述第三N阱108的上边缘与所述第四P阱109的下边缘相连，所述第四P阱109的上边缘与所述第四N阱110的下边缘相连，所述第四N阱110的上边缘与所述P衬底101的所述上边缘相连，在所述第三N阱108内设有第六N+注入区120和第六P+注入区121，在所述第四P阱109内设有第七 N+注入区122和第七P+注入区123，在所述第四N阱110内设有第八N+注入区124和第八P+注入区125，所述第三N阱108、第四P阱109与第四N阱110长度相等，且所述第三N阱108、第四 P阱109和所述第四N阱110的右侧边缘均与所述P衬底101的所述右侧边缘相连，所述第一P阱103 的所述左半部分区域与所述第一P阱103的所述右半部分区域之间的间距，可以根据被保护电路的电压钳制需求调节，
沿所述低压ESD保护器件剖面Z轴方向，所述第六N+注入区120与所述第六P+注入区121之间的距离、所述第七N+注入区122与所述第七P+注入区123之间的距离、和所述第八N+注入区124与所述第八P+注入区125之间的距离，均可根据工艺制备特征或电路设计需求调节，
如图2所示的本发明方法实例器件二的结构剖面图：可以根据被保护电路的电压钳制要求，将所述第四P+注入区117设置于所述第一N阱102的所述左半部分区域，所述第二P阱105、所述第二N阱 106和所述第三P阱107均设置于所述第一N阱102的所述右半部分区域，也能将所述第五N+注入区 118设置于所述第一P阱103的所述右半部分区域，所述第三N阱108、所述第四P阱109和所述第四N阱110均设置于所述第一P阱103的所述左半部分区域，以调节所述低压ESD保护器件的维持电压和电压回滞幅度，增强器件的抗闩锁能力和ESD鲁棒性，实现具有强电压钳制的小回滞ESD保护方案。
如图3所示的本发明方法实例器件三的结构剖面图：可以根据被保护电路的电压钳制要求，将所述第四P+注入区117的条形版图沿所述低压ESD保护器件剖面Z轴方向向上缩短至一定比例，所述第四P+ 注入区117位于所述低压ESD保护器件剖面Z轴方向的上方位置，所述第五N+注入区118的条形版图沿所述低压ESD保护器件剖面Z轴方向向下缩短至一定比例，所述第五N+注入区118位于所述低压ESD 保护器件剖面Z轴方向的下方位置以调节所述低压ESD保护器件的维持电压和电压回滞幅度，增强器件的抗闩锁能力和ESD鲁棒性，实现具有强电压钳制的小回滞ESD保护方案。
如图4所示的本发明方法实例器件一的金属布线图：所述第一N+注入区104和所述第一P+注入区 111均与第三金属1（ 203） 相连，所述第二N+注入区112和所述第二P+注入区113均与第四金属1（ 204） 相连，所述第三N+注入区114和所述第三P+注入区115均与第五金属1（ 205） 相连，所述第四N+注入区116 和所述第八P+注入区125均通过第一金属2（301） 相连，所述第五P+注入区119和所述第六N+注入区 120均与第七金属1（ 207） 相连，所述第六P+注入区121和所述第七N+注入区122均与第八金属1（ 208 ） 相连，所述第七P+注入区123和所述第八N+注入区124均与第九金属1（ 209） 相连，
所述第四 P+ 注入区 117与第一金属1（ 201） 相连，并从所述第一金属1201引出一电极，用作器件的金属阳极；
所述第五 N+ 注入区 118与第二金属1（ 202） 相连，并从所述第二金属1202引出一电极，用作器件的金属阴极；
如图5所示的本发明方法实例器件一的等效电路图：由所述第四P+注入区117、所述第一N阱102 和所述第一P阱103构成PNP管Q1，由所述第一N阱102、所述第一P阱103和所述第五N+注入区 118构成NPN管Q2，由所述Q1与所述Q2构成的正反馈网络，可形成构成SCR电流泄放路径，由所述第四P+注入区117、所述第一N阱102和所述第一N+注入区104构成二极管D1，由所述第一P+注入区111、所述第二P阱105和所述第二N+注入区112构成二极管D2，由所述第二P+注入区113、所述第二N阱106和所述第三N+注入区114构成二极管D3，由所述第三P+注入区115、所述第三P 阱107和所述第四N+注入区116构成二极管D4，由所述第八P+注入区125、所述第四N阱110和所述第八N+注入区124构成二极管D5，由所述第七P+注入区123、所述第四P阱109和所述第七 N+注入区122构成二极管D6，由所述第六P+注入区121、所述第三N阱108和所述第六N+注入区120 构成二极管D7，由所述第五P+注入区119、所述第一P阱103和所述第五N+注入区118构成二极管 D8，在ESD应力作用下，所述D1、D2、D3、D4、D5、D6、D7、D8可形成二极管串触发路径，当ESD 应力逐渐增大时，流过所述二极管触发路径的ESD电流不断增大，导致所述SCR电流泄放路径开启，一方面，由于所述二极管串的正向导通触发，可避免发生SCR器件内部反偏PN结的雪崩击穿，能大幅降低 ESD器件的触发电压，还能通过调节所述二极管串的个数，满足不同触发电压的ESD保护需求。另一方面，由于所述二极管串所占芯片面积并不比传统二极管触发SCR器件芯片面积大，且所述二极管串与所述 SCR电流泄放路径并联，可大幅降低所述低压ESD保护器件的寄生电容，满足射频IC的ESD保护需求。此外，通过分别调整器件内部所述第五N+注入区118在所述第一P阱103区域内的位置，和所述第四 P+注入区117在所述第一N阱102区域内的位置，可改变所述SCR电流泄放路径，并结合金属布线设计方法，调整所述低压ESD保护器件的维持电压。
最后说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的宗旨和范围，其均应涵盖在本发明的权利要求范围当中。
Claims (3)
1.一种利用阱分割技术提高低压ESD防护器件性能的方法，其包括阱分割技术和金属布线方法，其特征在于：八个二极管触发SCR结构的低压ESD保护器件，在所述低压ESD保护器件的P衬底(101)上方，从左至右分别设有第一N阱(102)和第一P阱(103)，利用阱分割技术，将所述第一N阱(102)的左半部分区域沿所述低压ESD保护器件剖面Z轴方向，依次将所述第一N阱(102)分割为第二P阱(105)、第二N阱(106)、第三P阱(107)，所述阱分割技术可根据被保护电路的需求，以由所述第一N阱(102)与所述第二P阱(105)构成的第一分割单元为一周期，所述第一分割单元可呈周期规律排列，也可将所述第一P阱(103)的右半部分区域沿所述低压ESD保护器件剖面Z轴方向，依次将所述第一P阱(103)分割为第三N阱(108)，第四P阱(109)，第四N阱(110)，以由所述第一P阱(103)与所述第三N阱(108)构成的第二分割单元为一周期，所述第二分割单元可呈周期规律排列，所述阱分割技术可实现针对不同被保护电路，设计不同电压触发开启的所述低压ESD保护器件，同时，在所述第一N阱(102)的右半部分区域设有一条形第四P+注入区(117)，在所述第一P阱(103)的左半部分区域设有一条形第五N+注入区(118)、通过调整所述第四P+注入区(117)和所述第五N+注入区(118)在所述低压ESD保护器件内部的位置，并结合金属布线方法，可改变所述低压ESD保护器件的维持电压，
在所述第一N阱(102)内设有第一N+注入区(104)和所述第四P+注入区(117)，所述第一N阱(102)的左侧边缘与所述P衬底(101)的左侧边缘相连，所述第一N阱(102)的右侧边缘与所述第一P阱(103)的左侧边缘相连，所述第一P阱(103)的右侧边缘与所述P衬底(101)的右侧边缘相连，沿所述低压ESD保护器件剖面Z轴方向，所述第一N阱(102)的所述左半部分区域的上边缘与所述第二P阱(105)的下边缘相连，
沿所述低压ESD保护器件剖面Z轴方向，所述第二P阱(105)的上边缘与所述第二N阱(106)的下边缘相连，所述第二N阱(106)的上边缘与所述第三P阱(107)的下边缘相连，所述第三P阱(107)的上边缘与所述P衬底(101)的上边缘相连，在所述第二P阱(105)内设有第一P+注入区(111)和第二N+注入区(112)，在所述第二N阱(106)内设有第二P+注入区(113)和第三N+注入区(114)，在所述第三P阱(107)内设有第三P+注入区(115)和第四N+注入区(116)，所述第二P阱(105)、所述第二N阱(106)与所述第三P阱(107)长度相等，且所述第二P阱(105)、所述第二N阱(106)和所述第三P阱(107)的左侧边缘均与所述P衬底(101)的所述左侧边缘相连，所述第一N阱(102)的所述左半部分区域与所述第一N阱(102)的所述右半部分区域之间的间距可以根据被保护电路的电压钳制需求调节，
沿所述低压ESD保护器件剖面Z轴方向，所述第一P+注入区(111)与所述第二N+注入区(112)之间的距离、所述第二P+注入区(113)与所述第三N+注入区(114)之间的距离、所述第三P+注入区(115)与所述第四N+注入区(116)之间的距离，均可根据工艺制备特征或电路设计需求调节，
在所述第一P阱(103)内设有所述第五N+注入区(118)和第五P+注入区(119)，沿所述低压ESD保护器件剖面Z轴方向，所述第一P阱(103)的所述左半部分区域的上边缘与所述第三N阱(108)下边缘相连，
所述第三N阱(108)的上边缘与所述第四P阱(109)的下边缘相连，所述第四P阱(109)的上边缘与所述第四N阱(110)的下边缘相连，所述第四N阱(110)的上边缘与所述P衬底(101)的所述上边缘相连，在所述第三N阱(108)内设有第六N+注入区(120)和第六P+注入区(121)，在所述第四P阱(109)内设有第七N+注入区(122)和第七P+注入区(123)，在所述第四N阱(110)内设有第八N+注入区(124)和第八P+注入区(125)，所述第三N阱(108)、第四P阱(109)与第四N阱(110)长度相等，且所述第三N阱(108)、第四P阱(109)和所述第四N阱(110)的右侧边缘均与所述P衬底(101)的所述右侧边缘相连，所述第一P阱(103)的所述左半部分区域与所述第一P阱(103)的所述右半部分区域之间的间距，可以根据被保护电路的电压钳制需求调节，
沿所述低压ESD保护器件剖面Z轴方向，所述第六N+注入区(120)与所述第六P+注入区(121)之间的距离、所述第七N+注入区(122)与所述第七P+注入区(123)之间的距离、和所述第八N+注入区(124)与所述第八P+注入区(125)之间的距离，均可根据工艺制备特征或电路设计需求调节，
所述第一N+注入区(104)和所述第一P+注入区(111)均与第三金属1(203)相连，所述第二N+注入区(112)和所述第二P+注入区(113)均与第四金属1(204)相连，所述第三N+注入区(114)和所述第三P+注入区(115)均与第五金属1(205)相连，所述第四N+注入区(116)和所述第八P+注入区(125)均通过第一金属2(301)相连，所述第五P+注入区(119)和所述第六N+注入区(120)均与第七金属1(207)相连，所述第六P+注入区(121)和所述第七N+注入区(122)均与第八金属1(208) 相连，所述第七P+注入区(123)和所述第八N+注入区(124)均与第九金属1(209)相连，
所述第四 P+ 注入区 (117)与第一金属1(201)相连，并从所述第一金属1(201)引出一电极，用作器件的金属阳极；
所述第五 N+ 注入区 (118)与第二金属1(202)相连，并从所述第二金属1(202)引出一电极，用作器件的金属阴极。
2.如权利要求1所述的一种利用阱分割技术提高低压ESD防护器件性能的方法，其特征在于：在所述第一N阱(102)的部分区域内可利用P阱嵌入的方式，将所述第一N阱(102)的部分区域沿所述低压ESD保护器件剖面Z轴方向，分割成若干个所述第一分割单元，在所述第一P阱(103)的部分区域内也可利用N阱嵌入的方式，将所述第一P阱(103)的部分区域沿所述低压ESD保护器件剖面Z轴方向，分割成所述第二分割单元，并通过在呈周期性排列的N阱与P阱内均设置一高掺杂的N+注入区和P+注入区，以形成若干个二极管，通过一定的金属布线方法，能获得不同触发电压需求的所述低压ESD保护器件，还能大幅降低所述低压ESD保护器件的寄生电容，可满足射频IC的ESD保护需求。
3.如权利要求1所述的一种利用阱分割技术提高低压ESD防护器件性能的方法，其特征在于：所述第四P+注入区(117)和所述第五N+注入区(118)的条形版图，可以根据被保护电路的电压钳制要求，可将所述第四P+注入区(117)的条形版图沿所述低压ESD保护器件剖面Z轴方向，向上缩短至一定比例，使所述第四P+注入区(117)位于所述低压ESD保护器件剖面Z轴方向的上方位置，也可将所述第五N+注入区(118)的条形版图沿所述低压ESD保护器件剖面Z轴方向，向下缩短至一定比例，使所述第五N+注入区(118)位于所述低压ESD保护器件剖面Z轴方向的下方位置；或可将所述第四P+注入区(117)设置于所述第一N阱(102)的所述左半部分区域，所述第二P阱(105)，所述第二N阱(106)和所述第三P阱(107)均设置于所述第一N阱(102)的所述右半部分区域，或也可将所述第五N+注入区(118) 设置于所述第一P阱(103)的所述右半部分区域，所述第三N阱(108)，所述第四P阱(109)和所述第四N阱(110)均设置于所述第一P阱(103)的所述左半部分区域，以调节所述低压ESD保护器件的维持电压和电压回滞幅度，增强器件的抗闩锁能力和ESD鲁棒性，实现具有强电压钳制的小回滞ESD保护方案。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711354718.0A CN108109997B (zh) | 2017-12-15 | 2017-12-15 | 一种利用阱分割技术提高低压esd防护性能的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711354718.0A CN108109997B (zh) | 2017-12-15 | 2017-12-15 | 一种利用阱分割技术提高低压esd防护性能的方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108109997A CN108109997A (zh) | 2018-06-01 |
| CN108109997B true CN108109997B (zh) | 2020-08-04 |
Family
ID=62217495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201711354718.0A Active CN108109997B (zh) | 2017-12-15 | 2017-12-15 | 一种利用阱分割技术提高低压esd防护性能的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108109997B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108807376B (zh) * | 2018-07-03 | 2021-05-14 | 江南大学 | 一种低压mos辅助触发scr的双向瞬态电压抑制器 |
| CN113793847B (zh) * | 2021-08-25 | 2022-11-08 | 珠海妙存科技有限公司 | Io pad金属结构版图及其设计方法 |
| CN114843262B (zh) * | 2022-05-09 | 2022-11-08 | 江南大学 | 一种面向低功耗电源管理芯片的静电浪涌防护电路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102832233A (zh) * | 2012-08-30 | 2012-12-19 | 北京大学 | Scr型ldmos esd器件 |
| US8354722B2 (en) * | 2011-05-31 | 2013-01-15 | International Business Machines Corporation | SCR/MOS clamp for ESD protection of integrated circuits |
| CN205385023U (zh) * | 2016-03-11 | 2016-07-13 | 江南大学 | 一种具有强电压钳制和esd鲁棒性的嵌入式高压ldmos-scr器件 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10079227B2 (en) * | 2016-02-26 | 2018-09-18 | Texas Instruments Incorporated | Apparatus for rectified RC trigger of back-to-back MOS-SCR ESD protection |
-
2017
- 2017-12-15 CN CN201711354718.0A patent/CN108109997B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8354722B2 (en) * | 2011-05-31 | 2013-01-15 | International Business Machines Corporation | SCR/MOS clamp for ESD protection of integrated circuits |
| CN102832233A (zh) * | 2012-08-30 | 2012-12-19 | 北京大学 | Scr型ldmos esd器件 |
| CN205385023U (zh) * | 2016-03-11 | 2016-07-13 | 江南大学 | 一种具有强电压钳制和esd鲁棒性的嵌入式高压ldmos-scr器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN108109997A (zh) | 2018-06-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN107017248B (zh) | 一种基于浮空阱触发的低触发电压scr结构 | |
| US7786504B2 (en) | Bidirectional PNPN silicon-controlled rectifier | |
| CN108109997B (zh) | 一种利用阱分割技术提高低压esd防护性能的方法 | |
| CN102254912B (zh) | 一种内嵌p型mos管辅助触发的可控硅器件 | |
| CN108899317B (zh) | 一种二极管串辅助触发scr的双向瞬态电压抑制器 | |
| CN108695316B (zh) | 一种双向二极管串触发scr结构的esd保护器件 | |
| CN103633087B (zh) | 一种具有esd保护功能的强抗闩锁可控ligbt器件 | |
| CN108807372B (zh) | 一种低压触发高维持电压可控硅整流器静电释放器件 | |
| US20110133247A1 (en) | Zener-Triggered SCR-Based Electrostatic Discharge Protection Devices For CDM And HBM Stress Conditions | |
| CN109698195B (zh) | 一种小回滞双向瞬态电压抑制器及其应用 | |
| CN102569360A (zh) | 一种基于二极管辅助触发的双向可控硅器件 | |
| CN107680965B (zh) | 一种基于scr结构的双mos辅助触发的esd保护器件 | |
| CN103165600B (zh) | 一种esd保护电路 | |
| CN113871382B (zh) | 一种优化esd防护性能的dcscr器件 | |
| CN111048508B (zh) | 一种双向lvtscr的esd或浪涌防护方法 | |
| CN104269402A (zh) | 一种堆叠scr-ldmos的高压esd保护电路 | |
| CN108878417B (zh) | 一种高维持mos辅助触发scr结构的瞬态电压抑制器 | |
| CN112563261B (zh) | 一种cmos辅助触发scr结构的高压保护集成电路 | |
| CN106876389B (zh) | 一种具有阻容二极管辅助触发scr结构的esd防护器件 | |
| US11069675B2 (en) | ESD protection device with bidirectional diode string-triggering SCR structure | |
| CN110880499B (zh) | 一种衬底辅助触发与电压钳位的esd/eos防护方法 | |
| CN103280458A (zh) | 一种集成电路芯片esd防护用mos器件 | |
| CN105428353B (zh) | 一种具有类鳍式ldmos结构的高压esd保护器件 | |
| CN109119416B (zh) | 高维持电流esd防护器件 | |
| CN205248270U (zh) | 一种具有类鳍式ldmos结构的高压esd保护器件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |