CN108054166B - 一种多开态mos辅助触发scr的高压esd保护器件 - Google Patents
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Abstract
一种多开态MOS辅助触发SCR的高压ESD保护方案，可用于片上高压IC的ESD防护。以一种三开态PMOS和NMOS辅助触发SCR的高压ESD保护器件为实施例：主要由P衬底、第一N阱、第一P阱、第一N+注入区、第一P+注入区、第二N+注入区、第二P+注入区、第三N+注入区、第四N+注入区、第三P+注入区、第四P+注入区、第五N+注入区、第六N+注入区、第五P+注入区、第六P+注入区、第七N+注入区、第八N+注入区、第七P+注入区、第八P+注入区、多个嵌入的N阱、P阱和多晶硅栅构成。因嵌入SCR结构中的开态PMOS和NMOS管数目可调，一方面可形成多开态MOS辅助触发SCR的ESD电流泄放路径，另一方面还可实现高压ESD保护器件的触发电压可调性，强电压钳制能力和ESD鲁棒性。
Description
技术领域
本发明属于集成电路的静电放电保护领域，涉及一种ESD保护方案，具体涉及一种多开态MOS辅助触发SCR的高压ESD保护器件，可用于提高片上高压IC的ESD保护可靠性。
背景技术
随着集成电路(IC)的广泛应用及集成制造工艺特征尺寸的日益减小，IC产品的工作电压逐渐降低，IC对静电放电(ESD)的敏感度也在逐渐增加。因ESD导致IC产品失效的比例在持续上升，已造成巨大的国民经济损失。在当前集成技术快速发展的趋势下，研究与设计可满足不断发展变化的片上IC ESD保护需求的ESD保护方案十分重要。目前，针对片上IC的各种ESD防护需求，基于可控硅(SCR)的ESD保护方案已引起了科研人员的密切关注。这是由于SCR具有优越的ESD电流泄放能力，占用的芯片面积较小，且SCR的热击穿风险较小，器件的ESD鲁棒性较强。但是，SCR的突出缺点是器件的维持电压较小，抗闩锁能力较弱。已有的采用扩大寄生三极管的基区宽度、延长ESD电流泄放路径或器件堆栈等方法在提高SCR类保护器件维持电压的同时，通常需要消耗较大的芯片面积。尤其针对高压应用环境IC，现有的ESD保护方法因存在巨大的闩锁风险，难以适用于片上高压IC的ESD防护。
传统ESD保护设计中采用的栅接地NMOS或栅接高电位PMOS结构，易因雪崩击穿产生的强电场汇集于器件的漏极与栅交界处，导致发生热击穿，器件的ESD鲁棒性较差。若采用栅接高电位NMOS或栅接地PMOS结构，在ESD应力的作用下，MOS则可在多晶硅栅下方形成低阻导通沟道，器件处于开态。通过在ESD保护方案中利用开态MOS级联的方法，辅助触发SCR结构，将不仅有助于降低ESD保护器件的触发电压和电压钳制能力，还有助于提高ESD保护器件的ESD鲁棒性。本发明提出了一种多开态MOS辅助触发SCR的高压ESD保护器件，将多个开态PMOS和NMOS串接并嵌入SCR结构中，一方面，可通过改变嵌入的开态MOS管数目，调整高压ESD保护器件的触发电压，以满足不同被保护电路的ESD设计窗口的需求，另一方面，可避免SCR电流泄放路径发生雪崩击穿效应，使高压ESD保护器件不发生电压回滞，提高器件的抗闩锁能力和ESD鲁棒性。
发明内容
针对传统SCR结构在高压ESD保护中抗闩锁能力差，关态MOS器件在ESD保护中ESD鲁棒性弱的问题，本发明设计了一种多开态MOS辅助触发SCR的高压ESD保护器件，既充分利用了SCR单位面积强ESD鲁棒性的特点，又通过在SCR结构中嵌入级联开态NMOS与PMOS，可获得一种片上IC的高压ESD保护器件。此外，可根据被保护电路的ESD防护需求以及提供的ESD设计窗口，适当调整嵌入级联开态MOS管数目，调节ESD保护器件的触发电压。根据本发明制备的ESD保护器件，在ESD脉冲作用下，可形成多开态MOS辅助触发路径和SCR电流泄放路径，实现一种触发电压可调且无电压回滞、强ESD鲁棒性的片上IC高压ESD保护设计方案。
本发明通过以下技术方案实现：
一种多开态MOS辅助触发SCR的高压ESD保护器件，其包括多开态MOS辅助触发路径和SCR电流泄放路径，以灵活调整高压ESD保护器件的触发电压，增强器件的ESD鲁棒性，其特征在于：将多个开态PMOS和NMOS串接并嵌入SCR结构中，形成一种触发电压可调且无电压回滞的高压ESD保护设计方案，该高压ESD保护器件为三开态PMOS和NMOS辅助触发SCR的高压ESD保护器件，其由P衬底、第一N阱、第一P阱、第二P阱、第二N阱、第三P阱、第三N阱、第四P阱、第四N阱、第一N+注入区、第一P+注入区、第二N+注入区、第二P+注入区、第三N+注入区、第四N+注入区、第三P+注入区、第四P+注入区、第五N+注入区、第六N+注入区、第五P+注入区、第六P+注入区、第七N+注入区、第八N+注入区、第七P+注入区、第八P+注入区、第一多晶硅栅、第二多晶硅栅、第三多晶硅栅、第四多晶硅栅、第五多晶硅栅和第六多晶硅栅构成；
在所述P衬底的表面区域从左至右依次设有所述第一N阱和所述第一P阱，所述P衬底的左侧边缘与所述第一N阱的左侧边缘相连，所述第一N阱的右侧边缘与所述第一P阱的左侧边缘相连，所述第一P阱的右侧边缘与所述P衬底的右侧边缘相连；
在所述第一N阱的左半部分区域内，嵌入所述第二P阱和所述第三P阱，沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第一N+注入区、所述第二P阱、所述第二N阱和所述第三P阱，且所述第二P阱、所述第二N阱和所述第三P阱的左侧边缘均与所述P衬底的左侧边缘相连，所述第二P阱、所述第二N阱和所述第三P阱的右侧边缘均与所述第一N阱的右半部分区域相连，所述第一N阱的下侧边缘与所述第一N+注入区的下侧边缘相连，所述第二P阱的上侧边缘与所述第二N阱的下侧边缘相连，所述第二N阱的上侧边缘与所述第三P阱的下侧边缘相连，所述第三P阱的上侧边缘与所述第一N阱的上侧边缘相连，在所述第一N阱的所述右半部分区域设有一条形版图的所述第一P+注入区；
在所述第一P阱的右半部分区域内，嵌入所述第三N阱和所述第四N阱，沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第二P+注入区、所述第四N阱、所述第四P阱和所述第三N阱，所述第四N阱、所述第四P阱和所述第三N阱的左侧边缘均与所述第一P阱的左半部分区域相连，所述第四N阱、所述第四P阱和所述第三N阱的右侧边缘均与所述P衬底的右侧边缘相连，所述第一P阱的下侧边缘与所述第二P+注入区的下侧边缘相连，所述第四N阱的上侧边缘与所述第四P阱的下侧边缘相连，所述第四P阱的上侧边缘与所述第三N阱的下侧边缘相连，所述第三N阱的上侧边缘与所述第一P阱的上侧边缘相连，在所述第一P阱的所述左半部分区域设有一条形版图的所述第二N+注入区；
在所述第二P阱的表面区域，沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第三N+注入区、所述第一多晶硅栅和所述第四N+注入区，所述第三N+注入区的上侧边缘与所述第一多晶硅栅的下侧边缘相连，所述第一多晶硅栅的上侧边缘与所述第四N+注入区的下侧边缘相连；
在所述第二N阱的表面区域，沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第三P+注入区、所述第二多晶硅栅和所述第四P+注入区，所述第三P+注入区的上侧边缘与所述第二多晶硅栅的下侧边缘相连，所述第二多晶硅栅的上侧边缘与所述第四P+注入区的下侧边缘相连；
在所述第三P阱的表面区域，沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第五N+注入区、所述第三多晶硅栅和所述第六N+注入区，所述第五N+注入区的上侧边缘与所述第三多晶硅栅的下侧边缘相连，所述第三多晶硅栅上侧边缘与所述第六N+注入区的下侧边缘相连；
在所述第三N阱的表面区域，沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第六P+注入区、所述第四多晶硅栅和所述第五P+注入区，所述第六P+注入区的上侧边缘与所述第四多晶硅栅的下侧边缘相连，所述第四多晶硅栅上侧边缘与所述第五P+注入区的下侧边缘相连；
在所述第四P阱的表面区域，沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第八N+注入区、所述第五多晶硅栅和所述第七N+注入区，所述第八N+注入区的上侧边缘与所述第五多晶硅栅的下侧边缘相连，所述第五多晶硅栅上侧边缘与所述第七N+注入区的下侧边缘相连；
在所述第四N阱的表面区域，沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第八P+注入区、所述第六多晶硅栅和所述第七P+注入区，所述第八P+注入区的上侧边缘与所述第六多晶硅栅的下侧边缘相连，所述第六多晶硅栅上侧边缘与所述第七P+注入区的下侧边缘相连；
所述第一N+注入区、所述第三N+注入区和所述第一多晶硅栅均与第一金属1相连，所述第四N+注入区和所述第三P+注入区均与第二金属1相连，所述第四P+注入区、所述第五N+注入区和所述第三多晶硅栅均与第三金属1相连，所述第六N+注入区和所述第五P+注入区均与第四金属1相连，所述第六P+注入区、所述第七N+注入区和所述第五多晶硅栅均与第五金属1相连，所述第八N+注入区和所述第七P+注入区均与第六金属1相连，所述第八P+注入区和所述第二P+注入区均与第七金属1相连，所述第一P+注入区与第八金属1相连，所述第二N+注入区、所述第二多晶硅栅、所述第四多晶硅栅和所述第六多晶硅栅均与第九金属1相连；
所述第八金属1与第一金属2相连，从所述第一金属2引出一电极，用作器件的金属阳极；
所述第九金属1与第二金属2相连，从所述第二金属2引出一电极，用作器件的金属阴极。
本发明的有益技术效果为：
(1)如权利要求1所述的一种多开态MOS辅助触发SCR的高压ESD保护器件，其特征在于：在所述第一N阱的所述左半部分区域，沿所述高压ESD保护器件剖面Z轴方向，通过将P阱间隔嵌入的方式，以P阱和N阱相互交替的规律呈周期性排列，同理，在所述第一P阱的所述右半部分区域，沿所述高压ESD保护器件剖面Z轴方向，通过将N阱间隔嵌入的方式，以N阱和P阱相互交替的规律呈周期性排列，且在呈周期性排列的N阱与P阱内分别设有一开态PMOS和一开态NMOS，将所述开态PMOS和所述开态NMOS依次串联，构成单开态、双开态、三开态及多开态MOS串联路径，能调节所述高压ESD保护器件的触发电压，从而满足被保护电路不同ESD设计窗口的需求。
(2)如权利要求1所述的一种多开态MOS辅助触发SCR的高压ESD保护器件，其特征在于：由所述第三N+注入区、所述第一多晶硅栅和所述第四N+注入区构成第一开态NMOS，由所述第三P+注入区、所述第二多晶硅栅和所述第四P+注入区构成第一开态PMOS，由所述第五N+注入区、所述第三多晶硅栅和所述第六N+注入区构成第二开态NMOS，由所述第六P+注入区、所述第四多晶硅栅和所述第五P+注入区构成第二开态PMOS，由所述第八N+注入区、所述第五多晶硅栅和所述第七N+注入区构成第三开态NMOS，由所述第八P+注入区、所述第六多晶硅栅和所述第七P+注入区构成第三开态PMOS在ESD应力作用下，由所述第一开态NMOS、所述第二开态PMOS、所述第二开态NMOS、所述第二开态PMOS、所述第三开态NMOS和所述第三开态PMOS构成的所述多开态MOS辅助触发路径的电压，不能超过由所述第一N阱的所述右半部分区域与所述第一P阱的所述左半部分区域构成的反偏PN结电压，且当所述多开态MOS辅助触发路径导通后，所述SCR电流泄放路径开启，可避免所述SCR电流泄放路径产生电流雪崩效应，可提高所述高压ESD保护器件的ESD鲁棒性。
附图说明
图1是本发明实例器件结构的三维示意图；
图2是本发明实例器件的金属连接示意图；
图3是本发明实例器件在ESD应力作用下的等效电路图。
具体实施方式
下面结合附图和具体实施方式对本发明作进一步详细的说明：
本发明提出了一种多开态MOS辅助触发SCR的高压ESD保护器件，该器件通过在SCR结构中嵌入级联的开态PMOS和NMOS，降低器件的触发电压，可通过调整嵌入的开态MOS个数，实现不同被保护电路对ESD器件的触发开启需求；而且多个级联开态MOS的触发路径的开启有助于避免器件发生雪崩击穿效应。根据本发明方案实施的实例器件，在ESD应力作用下，不仅可形成多开态MOS的辅助触发路径，减小高压ESD保护器件的触发电压，避免器件在触发开启后发生电压回滞；还可形成SCR电流泄放路径，以增强器件的ESD鲁棒性。
如图1所示，以本发明实施的一种实例器件结构三维示意图为例，三开态PMOS和NMOS辅助触发SCR的高压ESD保护器件具体实施过程如下：主要由P衬底101、第一N阱102、第一P阱103、第二P阱104、第二N阱105、第三P阱106、第三N阱107、第四P阱108、第四N阱109、第一N+注入区110、第一P+注入区111、第二N+注入区112、第二P+注入区113、第三N+注入区114、第四N+注入区115、第三P+注入区116、第四P+注入区117、第五N+注入区118、第六N+注入区119、第五P+注入区120、第六P+注入区121、第七N+注入区122、第八N+注入区123、第七P+注入区124、第八P+注入区125、第一多晶硅栅126、第二多晶硅栅127、第三多晶硅栅128、第四多晶硅栅129、第五多晶硅栅130和第六多晶硅栅131构成；
在所述P衬底101的表面区域从左至右依次设有所述第一N阱102和所述第一P阱103，所述P衬底101的左侧边缘与所述第一N阱102的左侧边缘相连，所述第一N阱102的右侧边缘与所述第一P阱103的左侧边缘相连，所述第一P阱103的右侧边缘与所述P衬底101的右侧边缘相连；
在所述第一N阱102的左半部分区域内，嵌入所述第二P阱104和所述第三P阱106，沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第一N+注入区110、所述第二P阱104、所述第二N阱105和所述第三P阱106，且所述第二P阱104、所述第二N阱105和所述第三P阱106的左侧边缘均与所述P衬底101的左侧边缘相连，所述第二P阱104、所述第二N阱105和所述第三P阱106的右侧边缘均与所述第一N阱102的右半部分区域相连，所述第一N阱102的下侧边缘与所述第一N+注入区110的下侧边缘相连，所述第二P阱104的上侧边缘与所述第二N阱105的下侧边缘相连，所述第二N阱105的上侧边缘与所述第三P阱106的下侧边缘相连，所述第三P阱106的上侧边缘与所述第一N阱102的上侧边缘相连，在所述第一N阱102的所述右半部分区域设有一条形版图的所述第一P+注入区111；
在所述第一P阱103的右半部分区域内，嵌入所述第三N阱107和所述第四N阱109，沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第二P+注入区113、所述第四N阱109、所述第四P阱108和所述第三N阱107，所述第四N阱109、所述第四P阱108和所述第三N阱107的左侧边缘均与所述第一P阱103的左半部分区域相连，所述第四N阱109、所述第四P阱108和所述第三N阱107的右侧边缘均与所述P衬底101的右侧边缘相连，所述第一P阱103的下侧边缘与所述第二P+注入区113的下侧边缘相连，所述第四N阱109的上侧边缘与所述第四P阱108的下侧边缘相连，所述第四P阱108的上侧边缘与所述第三N阱107的下侧边缘相连，所述第三N阱107的上侧边缘与所述第一P阱103的上侧边缘相连，在所述第一P阱103的所述左半部分区域设有一条形版图的所述第二N+注入区112；
在所述第二P阱104的表面区域，沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第三N+注入区114、所述第一多晶硅栅126和所述第四N+注入区115，所述第三N+注入区114的上侧边缘与所述第一多晶硅栅126的下侧边缘相连，所述第一多晶硅栅126的上侧边缘与所述第四N+注入区115的下侧边缘相连；
在所述第二N阱105的表面区域，沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第三P+注入区116、所述第二多晶硅栅127和所述第四P+注入区117，所述第三P+注入区116的上侧边缘与所述第二多晶硅栅127的下侧边缘相连，所述第二多晶硅栅127的上侧边缘与所述第四P+注入区117的下侧边缘相连；
在所述第三P阱106的表面区域，沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第五N+注入区118、所述第三多晶硅栅128和所述第六N+注入区119，所述第五N+注入区118的上侧边缘与所述第三多晶硅栅128的下侧边缘相连，所述第三多晶硅栅128上侧边缘与所述第六N+注入区119的下侧边缘相连；
在所述第三N阱107的表面区域，沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第六P+注入区121、所述第四多晶硅栅129和所述第五P+注入区120，所述第六P+注入区121的上侧边缘与所述第四多晶硅栅129的下侧边缘相连，所述第四多晶硅栅129上侧边缘与所述第五P+注入区120的下侧边缘相连；
在所述第四P阱108的表面区域，沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第八N+注入区123、所述第五多晶硅栅130和所述第七N+注入区122，所述第八N+注入区123的上侧边缘与所述第五多晶硅栅130的下侧边缘相连，所述第五多晶硅栅130上侧边缘与所述第七N+注入区122的下侧边缘相连；
在所述第四N阱109的表面区域，沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第八P+注入区125、所述第六多晶硅栅131和所述第七P+注入区124，所述第八P+注入区125的上侧边缘与所述第六多晶硅栅131的下侧边缘相连，所述第六多晶硅栅131上侧边缘与所述第七P+注入区124的下侧边缘相连。
如图2所示，所述第一N+注入区110、所述第三N+注入区114和所述第一多晶硅栅126均与第一金属1 201相连，所述第四N+注入区115和所述第三P+注入区116均与第二金属1 202相连，所述第四P+注入区117、所述第五N+注入区118和所述第三多晶硅栅128均与第三金属1 203相连，所述第六N+注入区119和所述第五P+注入区120均与第四金属1 204相连，所述第六P+注入区121、所述第七N+注入区122和所述第五多晶硅栅130均与第五金属1205相连，所述第八N+注入区123和所述第七P+注入区124均与第六金属1 206相连，所述第八P+注入区125和所述第二P+注入区113均与第七金属1 207相连，所述第一P+注入区111与第八金属1 208相连，所述第二N+注入区112、所述第二多晶硅栅127、所述第四多晶硅栅129和所述第六多晶硅栅131均与第九金属1 209相连；
所述第八金属1 208与第一金属2 210相连，从所述第一金属2 210引出一电极，用作器件的金属阳极；
所述第九金属1 209与第二金属2 211相连，从所述第二金属2 211引出一电极，用作器件的金属阴极。
如图3所示，由所述第三N+注入区114、所述第一多晶硅栅126和所述第四N+注入区115构成第一开态NMOS，由所述第三P+注入区116、所述第二多晶硅栅127和所述第四P+注入区117构成第一开态PMOS，由所述第五N+注入区118、所述第三多晶硅栅128和所述第六N+注入区119构成第二开态NMOS，由所述第六P+注入区121、所述第四多晶硅栅129和所述第五P+注入区120构成第二开态PMOS，由所述第八N+注入区123、所述第五多晶硅栅130和所述第七N+注入区122构成第三开态NMOS，由所述第八P+注入区125、所述第六多晶硅栅131和所述第七P+注入区124构成第三开态PMOS，开态NMOS的栅端与漏端相连，开态PMOS的栅端与阴极相连，在ESD应力作用下，所述开态NMOS和所述开态PMOS均可形成导电沟道，由所述第一开态NMOS、所述第二开态PMOS、所述第二开态NMOS、所述第二开态PMOS、所述第三开态NMOS和所述第三开态PMOS构成的所述多开态MOS辅助触发路径先开启，有利于辅助触发SCR结构，既可降低高压ESD保护器件的触发电压，又可增强器件的电压钳制能力和ESD鲁棒性；
通过调整所述多开态MOS辅助触发路径中开态MOS管数目，可实现高压ESD保护器件的触发电压可调性，关键需注意：所述多开态MOS辅助触发路径的电压，不能超过由所述第一N阱102的所述右半部分区域与所述第一P阱103的所述左半部分区域构成的反偏PN结电压；
由所述第一P+注入区111、所述第一N阱102、所述第一N+注入区110和所述第一P阱103构成寄生PNP管，由所述第一N阱102、所述第一P阱103、所述第二P+注入区113和所述第二N+注入区112构成寄生NPN管，随着ESD应力的逐渐增加，当所述多开态MOS辅助触发路径开启时，由所述寄生PNP管和所述寄生NPN管构成的所述SCR电流泄放路径开启，且无电流雪崩效应发生，可降低ESD保护器件产生闩锁风险，提高所述高压ESD保护器件的ESD的鲁棒性。
最后说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的宗旨和范围，其均应涵盖在本发明的权利要求范围当中。
Claims (3)
1.一种多开态MOS辅助触发SCR的高压ESD保护器件，其包括多开态MOS辅助触发路径和SCR电流泄放路径，以灵活调整高压ESD保护器件的触发电压，增强器件的ESD鲁棒性，其特征在于：将多个开态PMOS和NMOS串接并嵌入SCR结构中，形成一种触发电压可调且无电压回滞的高压ESD保护设计方案，该高压ESD保护器件为三开态PMOS和NMOS辅助触发SCR的高压ESD保护器件，其由P衬底（101）、第一N阱（102）、第一P阱（103）、第二P阱（104）、第二N阱（105）、第三P阱（106）、第三N阱（107）、第四P阱（108）、第四N阱（109）、第一N+注入区（110）、第一P+注入区（111）、第二N+注入区（112）、第二P+注入区（113）、第三N+注入区（114）、第四N+注入区（115）、第三P+注入区（116）、第四P+注入区（117）、第五N+注入区（118）、第六N+注入区（119）、第五P+注入区（120）、第六P+注入区（121）、第七N+注入区（122）、第八N+注入区（123）、第七P+注入区（124）、第八P+注入区（125）、第一多晶硅栅（126）、第二多晶硅栅（127）、第三多晶硅栅（128）、第四多晶硅栅（129）、第五多晶硅栅（130）和第六多晶硅栅（131）构成；
在所述P衬底（101）的表面区域从左至右依次设有所述第一N阱（102）和所述第一P阱（103），所述P衬底（101）的左侧边缘与所述第一N阱（102）的左侧边缘相连，所述第一N阱（102）的右侧边缘与所述第一P阱（103）的左侧边缘相连，所述第一P阱（103）的右侧边缘与所述P衬底（101）的右侧边缘相连；
在所述第一N阱（102）的左半部分区域内，嵌入所述第二P阱（104）和所述第三P阱（106），沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第一N+注入区（110）、所述第二P阱（104）、所述第二N阱（105）和所述第三P阱（106），且所述第二P阱（104）、所述第二N阱（105）和所述第三P阱（106）的左侧边缘均与所述P衬底（101）的左侧边缘相连，所述第二P阱（104）、所述第二N阱（105）和所述第三P阱（106）的右侧边缘均与所述第一N阱（102）的右半部分区域相连，所述第一N阱（102）的下侧边缘与所述第一N+注入区（110）的下侧边缘相连，所述第二P阱（104）的上侧边缘与所述第二N阱（105）的下侧边缘相连，所述第二N阱（105）的上侧边缘与所述第三P阱（106）的下侧边缘相连，所述第三P阱（106）的上侧边缘与所述第一N阱（102）的上侧边缘相连，在所述第一N阱（102）的所述右半部分区域设有一条形版图的所述第一P+注入区（111）；
在所述第一P阱（103）的右半部分区域内，嵌入所述第三N阱（107）和所述第四N阱（109），沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第二P+注入区（113）、所述第四N阱（109）、所述第四P阱（108）和所述第三N阱（107），所述第四N阱（109）、所述第四P阱（108）和所述第三N阱（107）的左侧边缘均与所述第一P阱（103）的左半部分区域相连，所述第四N阱（109）、所述第四P阱（108）和所述第三N阱（107）的右侧边缘均与所述P衬底（101）的右侧边缘相连，所述第一P阱（103）的下侧边缘与所述第二P+注入区（113）的下侧边缘相连，所述第四N阱（109）的上侧边缘与所述第四P阱（108）的下侧边缘相连，所述第四P阱（108）的上侧边缘与所述第三N阱（107）的下侧边缘相连，所述第三N阱（107）的上侧边缘与所述第一P阱（103）的上侧边缘相连，在所述第一P阱（103）的所述左半部分区域设有一条形版图的所述第二N+注入区（112）；
在所述第二P阱（104）的表面区域，沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第三N+注入区（114）、所述第一多晶硅栅（126）和所述第四N+注入区（115），所述第三N+注入区（114）的上侧边缘与所述第一多晶硅栅（126）的下侧边缘相连，所述第一多晶硅栅（126）的上侧边缘与所述第四N+注入区（115）的下侧边缘相连；
在所述第二N阱（105）的表面区域，沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第三P+注入区（116）、所述第二多晶硅栅（127）和所述第四P+注入区（117），所述第三P+注入区（116）的上侧边缘与所述第二多晶硅栅（127）的下侧边缘相连，所述第二多晶硅栅（127）的上侧边缘与所述第四P+注入区（117）的下侧边缘相连；
在所述第三P阱（106）的表面区域，沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第五N+注入区（118）、所述第三多晶硅栅（128）和所述第六N+注入区（119），所述第五N+注入区（118）的上侧边缘与所述第三多晶硅栅（128）的下侧边缘相连，所述第三多晶硅栅（128）上侧边缘与所述第六N+注入区（119）的下侧边缘相连；
在所述第三N阱（107）的表面区域，沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第六P+注入区（121）、所述第四多晶硅栅（129）和所述第五P+注入区（120），所述第六P+注入区（121）的上侧边缘与所述第四多晶硅栅（129）的下侧边缘相连，所述第四多晶硅栅（129）上侧边缘与所述第五P+注入区（120）的下侧边缘相连；
在所述第四P阱（108）的表面区域，沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第八N+注入区（123）、所述第五多晶硅栅（130）和所述第七N+注入区（122），所述第八N+注入区（123）的上侧边缘与所述第五多晶硅栅（130）的下侧边缘相连，所述第五多晶硅栅（130）上侧边缘与所述第七N+注入区（122）的下侧边缘相连；
在所述第四N阱（109）的表面区域，沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第八P+注入区（125）、所述第六多晶硅栅（131）和所述第七P+注入区（124），所述第八P+注入区（125）的上侧边缘与所述第六多晶硅栅（131）的下侧边缘相连，所述第六多晶硅栅（131）上侧边缘与所述第七P+注入区（124）的下侧边缘相连；
所述第一N+注入区（110）、所述第三N+注入区（114）和所述第一多晶硅栅（126）均与第一金属1（201）相连，所述第四N+注入区（115）和所述第三P+注入区（116）均与第二金属1（202）相连，所述第四P+注入区（117）、所述第五N+注入区（118）和所述第三多晶硅栅（128）均与第三金属1（203）相连，所述第六N+注入区（119）和所述第五P+注入区（120）均与第四金属1（204）相连，所述第六P+注入区（121）、所述第七N+注入区（122）和所述第五多晶硅栅（130）均与第五金属1（205）相连，所述第八N+注入区（123）和所述第七P+注入区（124）均与第六金属1（206）相连，所述第八P+注入区（125）和所述第二P+注入区（113）均与第七金属1（207）相连，所述第一P+注入区（111）与第八金属1（208）相连，所述第二N+注入区（112）、所述第二多晶硅栅（127）、所述第四多晶硅栅（129）和所述第六多晶硅栅（131）均与第九金属1（209）相连；
所述第八金属1（208）与第一金属2（210）相连，从所述第一金属2（210）引出一电极，用作器件的金属阳极；
所述第九金属1（209）与第二金属2（211）相连，从所述第二金属2（211）引出一电极，用作器件的金属阴极。
2.如权利要求1所述的一种多开态MOS辅助触发SCR的高压ESD保护器件，其特征在于：在所述第一N阱（102）的所述左半部分区域，沿所述高压ESD保护器件剖面Z轴方向，通过将P阱间隔嵌入的方式，以P阱和N阱相互交替的规律呈周期性排列，同理，在所述第一P阱（103）的所述右半部分区域，沿所述高压ESD保护器件剖面Z轴方向，通过将N阱间隔嵌入的方式，以N阱和P阱相互交替的规律呈周期性排列，且在呈周期性排列的N阱与P阱内分别设有一开态PMOS和一开态NMOS，将所述开态PMOS和所述开态NMOS依次串联，构成单开态、双开态、三开态及多开态MOS串联路径，能调节所述高压ESD保护器件的触发电压，从而满足被保护电路不同ESD设计窗口的需求。
3.如权利要求1所述的一种多开态MOS辅助触发SCR的高压ESD保护器件，其特征在于：由所述第三N+注入区（114）、所述第一多晶硅栅（126）和所述第四N+注入区（115）构成第一开态NMOS，由所述第三P+注入区（116）、所述第二多晶硅栅（127）和所述第四P+注入区（117）构成第一开态PMOS，由所述第五N+注入区（118）、所述第三多晶硅栅（128）和所述第六N+注入区（119）构成第二开态NMOS，由所述第六P+注入区（121）、所述第四多晶硅栅（129）和所述第五P+注入区（120）构成第二开态PMOS，由所述第八N+注入区（123）、所述第五多晶硅栅（130）和所述第七N+注入区（122）构成第三开态NMOS，由所述第八P+注入区（125）、所述第六多晶硅栅（131）和所述第七P+注入区（124）构成第三开态PMOS在ESD应力作用下，由所述第一开态NMOS、所述第二开态PMOS、所述第二开态NMOS、所述第二开态PMOS、所述第三开态NMOS和所述第三开态PMOS构成的所述多开态MOS辅助触发路径的电压，不能超过由所述第一N阱（102）的所述右半部分区域与所述第一P阱（103）的所述左半部分区域构成的反偏PN结电压，且当所述多开态MOS辅助触发路径导通后，所述SCR电流泄放路径开启，可避免所述SCR电流泄放路径产生电流雪崩效应，可提高所述高压ESD保护器件的ESD鲁棒性。
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