CN108122904B - 一种esd保护结构 - Google Patents

一种esd保护结构 Download PDF

Info

Publication number
CN108122904B
CN108122904B CN201711223054.4A CN201711223054A CN108122904B CN 108122904 B CN108122904 B CN 108122904B CN 201711223054 A CN201711223054 A CN 201711223054A CN 108122904 B CN108122904 B CN 108122904B
Authority
CN
China
Prior art keywords
region
nmos
voltage
nmos tube
esd protection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201711223054.4A
Other languages
English (en)
Other versions
CN108122904A (zh
Inventor
单毅
董业民
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Institute of Microsystem and Information Technology of CAS
Original Assignee
Shanghai Institute of Microsystem and Information Technology of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Institute of Microsystem and Information Technology of CAS filed Critical Shanghai Institute of Microsystem and Information Technology of CAS
Priority to CN201711223054.4A priority Critical patent/CN108122904B/zh
Publication of CN108122904A publication Critical patent/CN108122904A/zh
Application granted granted Critical
Publication of CN108122904B publication Critical patent/CN108122904B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种ESD保护结构，包括：第一NMOS管，其栅极接一低压电源端；第二NMOS管，其栅极和源极接地，漏极接所述第一NMOS管的源极；以及至少一个二极管，串联在一高压输入端与所述第一NMOS管的漏极之间。本发明通过将现有单个NMOS改成串联NMOS，同时集成二极管，从而对于高压PAD可以得到和普通低压NMOS相近的ESD保护性能，大大提高了其ESD保护能力，同时低压NMOS的栅极又不会因为一直工作在高压下而发生失效。

Description

一种ESD保护结构
技术领域
本发明涉及集成电路领域，尤其涉及一种ESD保护结构。
背景技术
静电保护(ESD)是集成电路(IC)设计中的重要环节，随着工艺越来越先进，尤其是在新型的SOI(Silicon-On-Insulator，绝缘体硅片)工艺中，由于埋氧层(BOX)的存在，顶层硅(Si)厚度相比传统CMOS工艺要薄很多，而ESD电流通常又非常大，这就使得ESD电流更加难以泄放，同时电流趋于集中使得散热问题更为严重，因此器件更容易被烧毁，导致其ESD保护能力成为一大瓶颈。
如图1所示，为常用Gate-Ground NMOS(简称GGNMOS)的静电保护电路，通常GGNMOS由于需要较大尺寸，常采用多指并联结构(图中以两指并联为例)。其中，图2为PD-SOI(部分耗尽SOI)工艺下的GGNMOS剖示图，其包括埋氧层1'、P阱区2'、源极3'、漏极'4和栅极5'，且栅极5'和源极3'短接到地GND，漏极4'接到焊盘PAD(即输入端)上。当有正的ESD脉冲加到PAD时，漏极(N+)-P阱-源级(N+)形成的寄生三极管NPN导通放电。
众所周知，在同一工艺中通常存在两种器件，分别是低压器件(LV device)和高压器件(HV device)。其中，低压NMOS和高压NMOS的漏/源级都是N型重掺杂区，两者通常采用完全相同工艺条件(离子注入浓度相同、深度相同)，换句话说，低压NMOS与高压NMOS的漏/源极通常是一样的，不同的是，低压NMOS的栅、P阱、NLDD、PHALO都是低压的，而高压NMOS的栅、P阱、NLDD、PHALO都是高压的。以0.13umSOI工艺为例，有低压1.2V器件(LV)和高压3.3V器件(HV)两种，通常会用低压器件作为ESD保护结构去保护对应的低压电路，而用高压器件作为ESD保护结构去保护对应的高压电路。例如，对于一个正常工作在3.3V的PAD，则采用3.3V的NMOS做ESD保护。
图3为低压NMOS和高压NMOS的ESD性能对比图，其中虚线对应低压NMOS(低压例如是范围为1V～1.8V的电压)，实线对应高压NMOS(，高压例如是范围为2.5V～5V的电压)。A(A’)、B(B’)、C(C’)分别是触发点、保持点、二次击穿点。可见，高压NMOS的触发电压(A点电压)比较高(因为触发电压主要有两方面的贡献，一方面由漏极-P阱的反向击穿电压决定，而低压NMOS与高压NMOS的漏极通常是一样的，但是P阱不一样，低压P阱掺杂更浓。反向击穿电压越低，相同ESD电压下的漏极-P阱的漏电流越大，则ESDNMOS越容易被触发。另一方面，ESD现象发生时，由于栅极与漏极之间存在耦合电容，栅极会被耦合到一定的电压使得NMOS沟道弱导通，从而加大漏极-P阱的漏电流，使得ESD NMOS更容易被触发)。高压NMOS的二次击穿电流(C点电流)小、二次击穿电压(C点电压)也低于触发电压(A点电压)。因而，在使用多指并联结构(multi-finger)的高压NMOS实现ESD保护时，很容易发生部分NMOS的寄生BJT先行导通泄放ESD电流，而一旦发生部分导通，电压就会迅速降低(如图A点到B点所示)，然后随着电流增加，电压重新增大，不过直到C点发生二次击穿，电压也不足以让其余未导通的寄生BJT导通放电，所以高压NMOS的ESD保护能力比低压NMOS差很多。因此，对于图1所示的ESD保护电路，当NMOS为低压NMOS用于低压电路时能实现较好的ESD保护，当NMOS为高压NMOS用于高压电路时则ESD保护能力较差。
发明内容
针对上述现有技术的不足，本发明提供一种ESD保护结构，以使其在用于高压电路时也能实现较好的ESD保护功能。
为了实现上述目的，本发明采用如下技术方案：
一种ESD保护结构，包括：第一NMOS管，其栅极接一低压电源端；第二NMOS管，其栅极和源极接地，漏极接所述第一NMOS管的源极；以及至少一个二极管，串联在一高压输入端与所述第一NMOS管的漏极之间。
进一步地，所述第一NMOS管、第二NMOS管和至少一个二极管设置在一埋氧层上。
进一步地，各所述二极管分别包括一第一P阱区，所述第一P阱区内注有相互隔开的第一P+区和第一N+区，所述第一P+区与第一N+区之间的P阱上方设有伪栅极。
进一步地，所述第一NMOS管和第二NMOS共同包括一第二P阱区，所述第二P阱区的中间注有第二N+区，两端注有第四N+区，所述第二N+区与第四N+区之间注有第三N+区，其中，所述第二N+区构成所述第一NMOS管的漏极，所述第三N+区同时构成所述第一NMOS管的源极和第二NMOS管的漏极，所述第四N+区构成所述第二NMOS的源极，所述第二N+区与第三N+区之间的P阱上方设有所述第一NMOS的栅极，所述第三N+区与第四N+区之间的P阱上方设有所述第二NMOS的栅极。
进一步地，所述二极管的数量为两个。
通过采用上述技术方案，本发明具有如下有益效果：
本发明通过将现有单个NMOS改成串联NMOS，同时集成二极管，从而对于高压PAD可以得到和普通低压NMOS相近的ESD保护性能，大大提高了其ESD保护能力，同时低压NMOS的栅极又不会因为一直工作在高压下而发生失效。
附图说明
图1为常用的GGNMOS静电保护电路的原理图；
图2为传统基于PD-SOI工艺的静电保护器件的结构剖示图；
图3为低压NMOS器件和高压NMOS器件的ESD性能对比图；
图4为本发明ESD保护结构的原理图；
图5为本发明ESD保护结构的一个实施例的剖示图。
具体实施方式
为使本发明更加明显易懂，兹以优选实施例，并配合附图作详细说明如下。
本发明的ESD保护结构如图4所示，包括第一、第二NMOS管M1、M2和第一、第二二极管D1、D2，其中，第一NMOS管M1的栅极接一低压电源端LV，第二NMOS管M2的栅极和源极接地(GND)，漏极接第一NMOS管M1的源极，第一、第二二极管D1、D2串联在一高压输入端(PAD)与第一NMOS管M1的漏极之间。
在本发明中，前述ESD保护结构可以集在一个基于SOI工艺制成的半导体器件中，例如，图5示出了采用PD-SOI工艺制成的保护结构。在图5中，第一NMOS管M1、第二NMOS管M2和二极管D1、D2设置在一埋氧层1上。各二极管D1、D2分别包括一第一P阱区21，第一P阱区21内注有相互隔开的第一P+区22和第一N+区23，第一P+区22与第一N+区23之间的P阱上方设有伪栅极24。第一NMOS管M1和第二NMOS共同包括一第二P阱区31，第二P阱区31的中间注有第二N+区32，两端注有第四N+区33，第二N+区32与第四N+区33之间注有第三N+区34，其中，第二N+区32构成第一NMOS管M1的漏极，第三N+区34同时构成第一NMOS管M1的源极和第二NMOS管M2的漏极(即第一NMOS管M1的源极和第二NMOS管M2的漏极共用一个N+区)，第四N+区33构成第二NMOS的源极，第二N+区32与第三N+区34之间的P阱上方设有第一NMOS的栅极35，第三N+区34与第四N+区33之间的P阱上方设有第二NMOS的栅极36。
其中，第一二极管D1的P+区接高压输入端PAD，第一二极管D1的N+区接第二二极管D2的P+区，第一二极管D1的N+区接第一NMOS管M1的漏极，第一NMOS管M1的栅极接一低压电源端(如1.2V)，第二NMOS管M2的栅极和源极接地(GND)，漏极接第一NMOS管M1的源极。此外，第一二极管D1与第二二极管D2之间、第二二极管D2与第二NMOS管M2之间、以及整个半导体器件的两端均设有浅槽隔离区4。
通过采用上述技术方案，本发明可以采用两个低压NMOS(如1.2V)管实现高压ESD保护。具体工作原理如下：当PAD输入高压(如3.3V)时，经过两级串联二极管降压(单级压降0.7V，两级为1.4V)后，加到第一NMOS管M1漏极的电压为3.3V-1.4V＝1.9V，而第一NMOS管M1的栅极电压为1.2V，则其漏极-栅极之间的压差为0.7V(小于第一NMOS管M1的正常工作电压1.2V)，因此第一NMOS的栅极没有被高压击穿的风险；同时第一NMOS管M1的源级电压低于其栅极电压(即低于1.2V)，由于第一NMOS管M1的源极即为第二NMOS管M2的漏极，因此，第二NMOS管M2的漏极-栅极之间的压差也小于1.2V，确保第二NMOS管M2的栅极也没有被高压击穿的风险。
当PAD上有正向ESD脉冲时，二极管会迅速正向导通，第一NMOS管M1的漏极电压迅速升高，进而引发第一NMOS管M1的漏极-P阱-第二NMOS管M2的源极所形成的寄生NPN管开启放电。
采用这一新型结构后，对于高压PAD可以得到和普通低压NMOS相近的ESD保护性能，大大提高了其ESD保护能力，同时低压NMOS的栅极又不会因为一直工作在高压下而发生失效。
需要说明的是串联二极管的数目是可以根据所用工艺和PAD上的电压值进行更改的，并不限定为2个。具体来说，二极管的数目由高压输入端的电压和NMOS管的工作电压值决定，目的是确保第一NMOS管M1的漏极和栅极之间的压差小于其栅极耐压值。例如，前面举例的，输入高压3.3V，NMOS管栅极工作电压1.2V，则要确保第一NMOS管M1的漏极和栅极之间的压差小于1.2V，从而需确保其漏极电压小于1.2+1.2＝2.4V，所以二极管需降压3.3V-2.4V＝0.9V，由于一级二极管只有0.7V的压差，所以要产生0.9V以上的压差，就需要两级二极管。应该理解，在其它应用下，二极管的数量也可以为一个或多个。
以上仅是本发明的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，例如，本发明也可采用FD-SOI工艺制造保护结构，这些改进和润饰也应视为本发明的保护范围。

Claims (3)

1.一种ESD保护结构，其特征在于，包括：
第一NMOS管，其栅极接一低压电源端；
第二NMOS管，其栅极和源极接地，漏极接所述第一NMOS管的源极；以及
至少一个二极管，串联在一高压输入端与所述第一NMOS管的漏极之间；
所述第一NMOS管、第二NMOS管和至少一个二极管设置在一埋氧层上；
所述第一NMOS管和第二NMOS共同包括一设置在所述埋氧层上的第二P阱区，所述第二P阱区的中间注有第二N+区，两端注有第四N+区，所述第二N+区与第四N+区之间注有第三N+区，其中，所述第二N+区构成所述第一NMOS管的漏极，所述第三N+区同时构成所述第一NMOS管的源极和第二NMOS管的漏极，所述第四N+区构成所述第二NMOS的源极，所述第二N+区与第三N+区之间的P阱上方设有所述第一NMOS的栅极，所述第三N+区与第四N+区之间的P阱上方设有所述第二NMOS的栅极。
2.根据权利要求1所述的ESD保护结构，其特征在于，各所述二极管分别包括一设置在所述埋氧层上的第一P阱区，所述第一P阱区内注有相互隔开的第一P+区和第一N+区，所述第一P+区与第一N+区之间的P阱上方设有伪栅极。
3.根据权利要求1所述的ESD保护结构，其特征在于，所述二极管的数量为两个。
CN201711223054.4A 2017-11-29 2017-11-29 一种esd保护结构 Active CN108122904B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201711223054.4A CN108122904B (zh) 2017-11-29 2017-11-29 一种esd保护结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201711223054.4A CN108122904B (zh) 2017-11-29 2017-11-29 一种esd保护结构

Publications (2)

Publication Number Publication Date
CN108122904A CN108122904A (zh) 2018-06-05
CN108122904B true CN108122904B (zh) 2020-07-10

Family

ID=62227942

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711223054.4A Active CN108122904B (zh) 2017-11-29 2017-11-29 一种esd保护结构

Country Status (1)

Country Link
CN (1) CN108122904B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109037208B (zh) * 2018-08-02 2019-11-15 湖南师范大学 提高失效电压的双向假栅深阱静电保护器件及其制作方法
CN111403381A (zh) * 2019-08-21 2020-07-10 中国科学院上海微系统与信息技术研究所 一种静电保护结构及静电保护电路
CN111403380B (zh) * 2019-08-21 2023-07-25 中国科学院上海微系统与信息技术研究所 一种静电保护结构及静电保护电路
CN111933639A (zh) * 2020-07-03 2020-11-13 中国科学院上海微系统与信息技术研究所 一种用于高压容限电路的静电保护结构
CN113257906B (zh) * 2021-06-10 2021-11-02 微龛(广州)半导体有限公司 基于隧穿晶体管的esd保护器件结构及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090038605A (ko) * 2007-10-16 2009-04-21 주식회사 에임즈 정전기 보호회로
CN103151350A (zh) * 2013-03-15 2013-06-12 电子科技大学 集成电路电源轨抗静电保护的触发电路结构

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101091126B1 (ko) * 2009-07-20 2011-12-09 주식회사 바우압텍 고전압용 정전기 방전 보호 소자
KR101130767B1 (ko) * 2010-10-20 2012-03-28 주식회사 바우압텍 정전기 방전 보호소자

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090038605A (ko) * 2007-10-16 2009-04-21 주식회사 에임즈 정전기 보호회로
CN103151350A (zh) * 2013-03-15 2013-06-12 电子科技大学 集成电路电源轨抗静电保护的触发电路结构

Also Published As

Publication number Publication date
CN108122904A (zh) 2018-06-05

Similar Documents

Publication Publication Date Title
CN108122904B (zh) 一种esd保护结构
US7786504B2 (en) Bidirectional PNPN silicon-controlled rectifier
US7915638B2 (en) Symmetric bidirectional silicon-controlled rectifier
US8253165B2 (en) Structures for lowering trigger voltage in an electrostatic discharge protection device
US8803280B2 (en) High-voltage ESD protection device
US7709896B2 (en) ESD protection device and method
JP2010525575A (ja) 低下したトリガ電圧を有するｅｓｄ保護回路
CN103258814A (zh) 一种集成电路芯片esd防护用ldmos scr器件
US8703547B2 (en) Thyristor comprising a special doped region characterized by an LDD region and a halo implant
US10600775B2 (en) Electrostatic discharge protection device
US20060231897A1 (en) Guardwall structures for esd protection
CN107452735B (zh) 一种嵌入无沟道型ldpmos的双向可控硅静电防护器件
US9048101B2 (en) ESD protection circuit
CN111933639A (zh) 一种用于高压容限电路的静电保护结构
CN108063134B (zh) 一种基于soi工艺的nmos器件及其构成的静电保护电路
US10163888B2 (en) Self-biased bidirectional ESD protection circuit
US9953970B2 (en) Semiconductor device having ESD protection structure
US8698247B2 (en) Semiconductor device
US9991253B2 (en) Protection element, protection circuit, and semiconductor integrated circuit
US20180130788A1 (en) Electronic device, in particular for protection against overvoltages
US7465994B2 (en) Layout structure for ESD protection circuits
US7098522B2 (en) High voltage device with ESD protection
CN108346654B (zh) 半导体装置
CN108461488B (zh) 静电放电钳位器件、电路及静电放电保护电路
TW201944571A (zh) 靜電防護裝置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant