JP2010525575A - 低下したトリガ電圧を有するesd保護回路 - Google Patents
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- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
Abstract
Description
Claims (20)
- 第1の電圧供給ノードと、
ドレイン、ゲート、ソースおよび本体を有する第1のNチャネル電界効果トランジスタ(NFET)であって、当該本体が当該ソースに結合され、当該第1のNFETのドレインが前記第1の供給ノードに結合される第1のNチャネル電界効果トランジスタ(NFET)と、
第1のリード線および第2のリード線を有する第1の抵抗器であって、当該第1の抵抗器の第1のリード線が前記第1のNFETのゲートに結合され、当該第1の抵抗器の第2のリード線が前記第1のNFETのソースに結合される第1の抵抗器と、
ドレイン、ゲート、ソースおよび本体を有する第2のNFETであって、当該本体が当該ソースに結合される第2のNFETと、
第1のリード線および第2のリード線を有する第2の抵抗器であって、当該第2の抵抗器の第1のリード線が前記第2のNFETのゲートに結合され、当該第2の抵抗器の第2のリード線が前記第2のNFETのソースに結合される第2の抵抗器と、
第1のリード線および第2のリード線を有する第1のキャパシタンス構造体であって、当該第1のキャパシタンス構造体が、ダイオード、金属−絶縁体−金属キャパシタ(MIMCAP)、電界絶縁体キャパシタ、ゲート−絶縁体−半導体キャパシタからなる一群の中から選ばれ、当該第1のキャパシタンス構造体の第1のリード線が前記第1の電圧供給ノードに結合され、当該第1のキャパシタンス構造体が、ESDの事象の間に前記第2の抵抗器を通って流れる電流を供給するように結合される、第1のキャパシタンス構造体と
を具備する回路。 - 請求項1に記載の回路において、前記第1のキャパシタンス構造体の第2のリード線が前記第2の抵抗器の第1のリード線に結合される回路。
- 請求項1に記載の回路において、
ESDの事象の間に、電流が、電流経路において、前記第1の電圧供給ノードから、前記第1のNFETを通り、前記第2のNFETを通り、前記第2の電圧供給ノードへ流れる、第2の電圧供給ノード
をさらに具備する回路。 - 請求項3の回路において、
ドレイン、ゲート、ソースおよび本体を有する第3のNFETであって、当該本体が当該ソースに結合される第3のNFETと、
第1のリード線および第2のリード線を有する第3の抵抗器であって、当該第3の抵抗器の第1のリード線が前記第3のNFETのゲートに結合され、当該第3の抵抗器の第2のリード線が前記第3のNFETのソースに結合される第3の抵抗器と、
第1のリード線および第2のリード線を有する第2のキャパシタンス構造体であって、当該第2のキャパシタンス構造体が、ダイオード、金属−絶縁体−金属キャパシタ(MIMCAP)、電界絶縁体キャパシタ、ゲート−絶縁体−半導体キャパシタからなる一群の中から選ばれ、当該第2のキャパシタンス構造体の第1のリード線が前記第1の電圧供給ノードに結合され、当該第2のキャパシタンス構造体の第2のリード線が前記第3の抵抗器の第1のリード線に結合される、第2のキャパシタンス構造体と
を具備する回路。 - 請求項1に記載の回路において、
第1のNウェルと、
前記第1のNウェルの中に広を有する第1のPウェルであって、前記第1のNFETの本体が当該第1のPウェルの一部である、第1のPウェルと、
第2のNウェルと、
前記第2のNウェルの中に広を有する第2のPウェルであって、前記第2のNFETの本体が当該第2のPウェルの一部である、第2のPウェルと
をさらに具備する回路。 - 請求項5に記載の回路において、前記第1のNウェルが前記第1のNFETのソースに結合され、前記第2のNウェルが前記第2のNFETのソースに結合される回路。
- 請求項5に記載の回路において、前記第1のNウェルが前記第1のNFETのドレインに結合され、前記第2のNウェルが前記第2のNFETのドレインに結合される回路。
- 請求項1に記載の回路において、前記第1のNウェルが前記第1の電圧供給ノードに結合され、前記第2のNウェルが前記第1のNウェルに結合される回路。
- 請求項1に記載の回路において、
共通のNウェルと、
前記共通のNウェルの中に広を有する第1のPウェルであって、前記第1のNFETの本体が当該第1のPウェルの一部である、第1のPウェルと、
前記共通のNウェルの中に広を有する第2のPウェルであって、前記第2のNFETの本体が当該第2のPウェルの一部である、第2のPウェルと、
をさらに具備する回路。 - 請求項1に記載の回路において、当該回路がトリガ電圧を有し、当該回路が保持電圧を有し、前記保持電圧が15ボルトを超え、前記トリガ電圧が前記保持電圧よりも20パーセント高い電圧に満たない回路。
- ドレイン、ゲート、ソースおよび本体を有する第1のNチャネル電界効果トランジスタ(NFET)であって、当該本体が当該ソースに結合され、第1の抵抗器が当該ゲートに結合される第1のリード線を有し、前記第1の抵抗器が当該ソースに結合される第2のリード線を有する第1のNチャネル電界効果トランジスタ(NFET)を設けることと、
ドレイン、ゲート、ソースおよび本体を有する第2のNFETであって、当該第2のNFETの本体が当該第2のNFETのソースに結合される第2のNFETであって、第2の抵抗器が前記第2のNFETのソースに結合される第2のリード線を有し、当該第2のNFETのドレインが前記第1のNFETのソースに結合される第2のNFETを設けることと、
前記第1の抵抗器を通る第1の電流経路であって、ESDの事象の間に第1の電流が前記第1の電流経路の中で前記第1の抵抗器を横切って流れるような第1の電流経路を設けることと
を含む方法。 - 請求項11に記載の方法であって、第1の電流経路が、電圧供給ノードから、ドレイン−トゥ−ゲートキャパシタンスを通り、前記第1の抵抗器を通り、前記第2のNFETのドレインへ延び、第2の電流経路が、前記電圧供給ノードから、キャパシタンス構造体を通り、前記第2の抵抗器を通って延びる方法。
- 請求項12に記載の方法であって、前記キャパシタンス構造体が、ダイオード、金属−絶縁体−金属キャパシタ(MIMCAP)、電界絶縁キャパシタ、ゲート−絶縁体−半導体キャパシタからなる一群から選ばれる方法。
- 積層ゲート結合Nチャネル電界効果トランジスタ(GCNFET)静電放電(ESD)保護回路であって、当該積層GCNFET ESD保護回路がトリガ電圧および保持電圧を有し、前記トリガ電圧が前記保持電圧よりも20パーセント高い電圧に満たず、前記保持電圧が15ボルトを超える積層ゲート結合Nチャネル電界効果トランジスタ(GCNFET)静電放電(ESD)保護回路を設けること
を含む方法。 - 請求項14に記載の方法において、
前記第1の抵抗器を通る第1の電流経路であって、ESDの事象の間に第1の電流が前記第1の電流経路を通って流れ、第1のNチャネル電界効果トランジスタ(NFET)のゲート−トゥ−ソース電圧を上げるような第1の電流経路を設けることと、
前記第2の抵抗器を通る第2の電流経路であって、ESDの事象の間に第2の電流が前記第2の電流経路を通って流れ、第2のNFETのゲート−トゥ−ソース電圧を上げるような第2の電流経路を設けることと
により、前記保持電圧よりも20パーセント高い電圧に満たない前記トリガ電圧が少なくとも一部分において達成される方法。 - 第1の供給電圧ノードと、
第2の供給電圧ノードと、
ESDの事象の間の静電放電(ESD)電流を前記第1の供給電圧ノードから前記第2の供給電圧ノードへ短絡させる手段であって、当該手段が、15ボルトを超える保持電圧を有し、当該手段が、前記保持電圧よりも20パーセント高い電圧に満たないトリガ電圧を有する手段と
を具備する集積回路。 - 請求項16に記載の集積回路において、
前記手段によりESDの事象から保護される機能回路であって、当該機能回路が第1の供給電圧ノードから電力を供給され、15ボルトを超えるの供給電圧が、当該機能回路の通常動作の間に、前記第1の供給電圧ノードと前記第2の供給電圧ノードの間に存在する機能回路
をさらに具備する集積回路。 - 請求項16に記載の集積回路において、前記第1の供給電圧ノードが当該集積回路の第1の端子に結合され、前記第2の供給電圧ノードが当該集積回路の第2の端子に結合される回路。
- 請求項16に記載の集積回路において、前記手段が、積層ゲート結合Nチャネル電界効果トランジスタ(GCNFET)静電放電(ESD)保護回路である集積回路。
- 請求項19に記載の集積回路において、前記短絡させる手段は、
前記第1の供給電圧ノードから、第1のNチャネル電界効果トランジスタ(NFET)のゲート−トゥ−ソース電圧がESDの事象の間に上がって第1のステージのスナップバックを開始するように、第1の抵抗器を通って、第1の電流を導通させる手段と、
前記第1の供給電圧ノードから、第2のNFETのゲート−トゥ−ソース電圧がESDの事象の間に上がって第2のステージのスナップバックを開始するように、第2の抵抗器を通って、第2の電流を導通させる手段であって、前記第1のステージおよび前記第2のステージが、積層ゲート結合Nチャネル電界効果トランジスタ(GCNFET)静電放電(ESD)保護回路のステージである手段と
具備する集積回路。
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