KR20230143662A - 표시 패널 및 그것을 포함하는 표시 장치 - Google Patents

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이민구
이승희
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Abstract

표시 장치의 표시 패널은 제1 신호 라인과 제2 신호 라인 전기적으로 연결된 제1 보호 회로를 포함하는 정전기 보호 회로를 포함한다. 상기 제1 보호 회로는 상기 제1 신호 라인과 상기 제2 신호 라인 사이에 연결되고, 게이트 전극 및 하부 게이트 전극을 포함하는 제1 트랜지스터, 상기 제1 트랜지스터의 상기 게이트 전극과 상기 제2 신호 라인 사이에 연결된 제1 저항, 상기 제1 트랜지스터의 상기 게이트 전극과 상기 제2 신호 라인 사이에 연결된 제1 커패시터, 상기 제1 트랜지스터의 상기 하부 게이트 전극과 상기 제2 신호 라인 사이에 연결된 제2 커패시터를 포함하고, 상기 제1 트랜지스터의 상기 하부 게이트 전극은 기준 전압을 수신한다.

Description

표시 패널 및 그것을 포함하는 표시 장치{DISPLAY PANEL AND DISPLAY DEVICE INCLUDING SAME}
본 발명은 표시 장치에 관한 것이다.
일반적으로 표시 장치는 영상을 표시하기 위한 표시 패널과 표시 패널을 구동하는 구동 회로를 포함한다. 표시 패널은 복수의 스캔 라인, 복수의 데이터 라인 및 복수의 화소들을 포함한다. 구동 회로는 데이터 라인들에 데이터 구동 신호를 출력하는 데이터 구동 회로, 스캔 라인들을 구동하기 위한 스캔 신호를 출력하는 스캔 구동 회로 및 데이터 구동 회로와 스캔 구동 회로를 제어하기 위한 구동 컨트롤러를 포함한다.
이러한 표시 장치는 표시하고자 하는 화소와 연결된 스캔 라인으로 스캔 신호를 출력하고, 화소와 연결된 데이터 라인에 표시 영상에 대응하는 데이터 전압을 제공함으로써 영상을 표시할 수 있다.
본 발명의 목적은 표시 패널로 신호를 제공하기 위한 신호 라인들로 정전기가 유입될 때 표시 패널을 보호할 수 있는 정전기 보호 회로를 포함하는 표시 패널을 제공하는 것이다.
본 발명의 목적은 정전기 보호 회로를 구비한 표시 패널을 포함하는 표시 장치를 제공하는 것이다.
이와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 표시 패널은 제1 신호 라인, 제2 신호 라인 및 상기 제1 신호 라인과 상기 제2 신호 라인 사이에 전기적으로 연결된 제1 보호 회로를 포함하는 정전기 보호 회로를 포함한다. 상기 제1 보호 회로는 상기 제1 신호 라인과 상기 제2 신호 라인 사이에 연결되고, 게이트 전극 및 하부 게이트 전극을 포함하는 제1 트랜지스터, 상기 제1 트랜지스터의 상기 게이트 전극과 상기 제2 신호 라인 사이에 연결된 제1 저항, 상기 제1 트랜지스터의 상기 게이트 전극과 상기 제2 신호 라인 사이에 연결된 제1 커패시터, 상기 제1 트랜지스터의 상기 하부 게이트 전극과 상기 제2 신호 라인 사이에 연결된 제2 커패시터를 포함한다. 상기 제1 트랜지스터의 상기 하부 게이트 전극은 기준 전압을 수신한다.
일 실시예에서, 상기 표시 패널은 상기 제1 트랜지스터의 상기 하부 게이트 전극과 상기 기준 전압을 수신하는 기준 전압 라인 사이에 연결된 제2 저항을 더 포함할 수 있다.
일 실시예에서, 노말 동작 상태에서 상기 기준 전압에 의해 상기 제1 트랜지스터는 턴 오프 상태를 유지할 수 있다.
일 실시예에서, 상기 제1 트랜지스터는 N-타입 트랜지스터일 수 있다.
일 실시예에서, 상기 제1 트랜지스터의 문턱 전압은 상기 제1 신호 라인을 통해 전달되는 제1 신호 및 상기 제2 신호 라인을 통해 전달되는 제2 신호의 최대 전압 차보다 높은 전압 레벨을 가질 수 있다.
일 실시예에서, 상기 정전기 보호 회로는 상기 제1 신호 라인과 상기 제2 신호 라인 사이에 전기적으로 연결된 제2 보호 회로를 더 포함하고, 상기 제2 보호 회로는 상기 제1 신호 라인과 상기 제2 신호 라인 사이에 연결되고, 게이트 전극 및 하부 게이트 전극을 포함하는 제2 트랜지스터, 상기 제2 트랜지스터의 상기 게이트 전극과 상기 제1 신호 라인 사이에 연결된 제3 저항, 상기 제2 트랜지스터의 상기 게이트 전극과 상기 제1 신호 라인 사이에 연결된 제3 커패시터, 상기 제1 트랜지스터의 상기 하부 게이트 전극과 상기 제1 신호 라인 사이에 연결된 제4 커패시터를 포함하고, 상기 제2 트랜지스터의 상기 하부 게이트 전극은 기준 전압을 수신할 수 있다.
일 실시예에서, 상기 제2 트랜지스터의 상기 하부 게이트 전극과 상기 기준 전압을 수신하는 기준 전압 라인 사이에 연결된 제4 저항을 더 포함할 수 있다.
일 실시예에서, 상기 제2 트랜지스터는 N-타입 트랜지스터일 수 있다.
일 실시예에서, 상기 제2 트랜지스터의 문턱 전압은 상기 제1 신호 라인을 통해 전달되는 제1 신호 및 상기 제2 신호 라인을 통해 전달되는 제2 신호의 최대 전압 차보다 높은 전압 레벨을 가질 수 있다.
일 실시예에서, 각각이 상기 제1 신호 라인 및 상기 제2 신호 라인 중 대응하는 신호 라인과 연결된 복수의 화소들을 더 포함할 수 있다.
본 발명의 일 특징에 따른 표시 패널은 제1 신호 라인, 제2 신호 라인, 상기 제1 신호 라인과 제1 노드 사이에 연결된 제1 보호 회로 및 상기 제1 노드와 상기 제2 신호 라인 사이에 전기적으로 연결된 제2 보호 회로를 포함한다. 상기 제1 보호 회로는 상기 제1 신호 라인과 상기 제1 노드 사이에 연결되고, 게이트 전극 및 하부 게이트 전극을 포함하는 제1 트랜지스터, 상기 제1 트랜지스터의 상기 게이트 전극과 상기 제1 노드 사이에 연결된 제1 저항, 상기 제1 트랜지스터의 상기 게이트 전극과 상기 제1 노드 사이에 연결된 제1 커패시터, 상기 제1 트랜지스터의 상기 하부 게이트 전극과 상기 제1 노드 사이에 연결된 제2 커패시터를 포함할 수 있다. 상기 제1 트랜지스터의 상기 하부 게이트 전극은 기준 전압을 수신할 수 있다.
일 실시예에서, 상기 표시 패널은 상기 제1 신호 라인과 제2 노드 사이에 연결된 제3 보호 회로 및 상기 제2 노드와 상기 제2 신호 라인 사이에 전기적으로 연결된 제4 보호 회로를 더 포함할 수 있다.
본 발명의 일 특징에 따른 표시 장치는 구동 신호를 제공하는 구동 회로 및 패드들을 통해 상기 구동 회로와 전기적으로 연결되는 표시 패널을 포함한다. 상기 표시 패널은 상기 패드들 중 제1 패드와 연결된 제1 데이터 라인, 상기 패드들 중 제2 패드와 연결된 제2 데이터 라인 및 상기 제1 데이터 라인과 상기 제2 데이터 라인 사이에 전기적으로 연결된 제1 보호 회로를 포함하는 정전기 보호 회로를 포함한다. 상기 제1 보호 회로는, 상기 제1 데이터 라인과 상기 제2 데이터 라인 사이에 연결되고, 게이트 전극 및 하부 게이트 전극을 포함하는 제1 트랜지스터, 상기 제1 트랜지스터의 상기 게이트 전극과 상기 제2 데이터 라인 사이에 연결된 제1 저항, 상기 제1 트랜지스터의 상기 게이트 전극과 상기 제2 데이터 라인 사이에 연결된 제1 커패시터, 상기 제1 트랜지스터의 상기 하부 게이트 전극과 상기 제2 데이터 라인 사이에 연결된 제2 커패시터를 포함하고, 상기 제1 트랜지스터의 상기 하부 게이트 전극은 기준 전압을 수신한다.
일 실시예에서, 상기 표시 패널은 화소를 포함하고, 상기 화소는 발광 소자, 상기 발광 소자와 전기적으로 연결된 제1 화소 트랜지스터 및 상기 제1 데이터 라인 및 상기 제1 화소 트랜지스터 사이에 전기적으로 연결된 제2 화소 트랜지스터를 포함한다.
일 실시예에서, 상기 제1 화소 트랜지스터 및 상기 제2 화소 트랜지스터 중 적어도 하나 및 상기 제1 트랜지스터는 각각 N-타입 트랜지스터일 수 있다.
일 실시예에서, 상기 제1 트랜지스터의 문턱 전압은 상기 제1 데이터 라인을 통해 전달되는 제1 신호 및 상기 제2 데이터 라인을 통해 전달되는 제2 신호의 최대 전압 차보다 높은 전압 레벨을 가질 수 있다.
일 실시예에서, 상기 제1 트랜지스터의 상기 하부 게이트 전극과 상기 기준 전압을 수신하는 기준 전압 라인 사이에 연결된 제2 저항을 더 포함할 수 있다.
일 실시예에서, 상기 기준 전압은 노말 동작 상태에서 상기 제1 트랜지스터가 턴 오프 상태를 유지할 수 있는 전압 레벨로 설정될 수 있다.
일 실시예에서, 상기 정전기 보호 회로는 상기 제1 데이터 라인과 상기 제2 데이터 라인 사이에 전기적으로 연결된 제2 보호 회로를 더 포함하고, 상기 제2 보호 회로는 상기 제1 데이터 라인과 상기 제2 데이터 라인 사이에 연결되고, 게이트 전극 및 하부 게이트 전극을 포함하는 제2 트랜지스터, 상기 제2 트랜지스터의 상기 게이트 전극과 상기 제1 데이터 라인 사이에 연결된 제3 저항, 상기 제2 트랜지스터의 상기 게이트 전극과 상기 제1 데이터 라인 사이에 연결된 제3 커패시터, 상기 제1 트랜지스터의 상기 하부 게이트 전극과 상기 제1 데이터 라인 사이에 연결된 제4 커패시터를 포함할 수 있다. 상기 제2 트랜지스터의 상기 하부 게이트 전극은 기준 전압을 수신할 수 있다.
일 실시예에서, 상기 제2 트랜지스터의 상기 하부 게이트 전극과 상기 기준 전압을 수신하는 기준 전압 라인 사이에 연결된 제4 저항을 더 포함할 수 있다.
이와 같은 구성을 갖는 표시 패널은 신호 라인들 사이에 연결된 정전기 보호 회로를 포함한다. 정전기 보호 회로는 신호 라인들로 정전기가 유입될 때 표시 패널을 보호할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 분해 사시도이다.
도 3은 본 발명의 일 실시예에 따른 표시 패널의 블록도이다.
도 4는 본 발명의 일 실시예에 따른 화소의 회로도이다.
도 5는 표시 패널의 도 4에 도시된 화소 중 일부 구성에 대응하는 부분의 단면을 도시하였다.
도 6은 본 발명의 일 실시예에 따른 정전기 보호 회로의 회로도이다.
도 7 및 도 8은 제2 데이터 라인으로 정전기가 유입될 때 정전기 보호 회로의 동작을 설명하기 위한 도면이다.
도 9는 제1 내지 제3 데이터 라인들 사이에 배치되는 제1 및 제2 정전기 보호 회로들을 예시적으로 보여준다.
도 10은 본 발명의 일 실시예에 따른 정전기 보호 회로를 예시적으로 보여준다.
도 11은 본 발명의 일 특징에 따른 표시 패널의 평면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 사시도이고, 도 2는 본 발명의 일 실시예에 따른 표시 장치의 분해 사시도이다.
도 1 및 도 2를 참조하면, 표시 장치(DD)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 본 발명에 따른 표시 장치(DD)는 텔레비전, 모니터 등과 같은 대형 표시 장치를 비롯하여, 휴대 전화, 태블릿, 노트북, 자동차 내비게이션, 게임기 등과 같은 중소형 표시 장치일 수 있다. 이것들은 단지 예시로 제시된 것들이며, 본 발명의 개념에서 벗어나지 않은 이상 다른 형태의 표시 장치를 포함할 수 있음은 물론이다. 표시 장치(DD)는 제1 방향(DR1)으로 장변을 갖고, 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 단변을 갖는 직사각형 형상을 갖는다. 그러나, 표시 장치(DD)의 형상은 이에 한정되지 않고, 다양한 형상의 표시 장치(DD)가 제공될 수 있다. 표시 장치(DD)는 제1 방향(DR1) 및 제2 방향(DR2) 각각에 평행한 표시면(IS)에 제3 방향(DR3)을 향해 영상(IM)을 표시할 수 있다. 영상(IM)이 표시되는 표시면(IS)은 표시 장치(DD)의 전면(front surface)과 대응될 수 있다.
본 실시예에서는 영상(IM)이 표시되는 방향을 기준으로 각 부재들의 전면(또는 상면)과 배면(또는 하면)이 정의된다. 전면과 배면은 제3 방향(DR3)에서 서로 대향(opposing)되고, 전면과 배면 각각의 법선 방향은 제3 방향(DR3)과 평행할 수 있다.
제3 방향(DR3)에서의 전면과 배면 사이의 이격 거리는 표시 장치(DD)의 제3 방향(DR3)에서의 두께와 대응될 수 있다. 한편, 제1 내지 제3 방향들(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다.
표시 장치(DD)는 외부에서 인가되는 외부 입력을 감지할 수 있다. 외부 입력은 표시 장치(DD)의 외부에서 제공되는 다양한 형태의 입력들을 포함할 수 있다. 본 발명의 일 실시예에 따른 표시 장치(DD)는 외부에서 인가되는 사용자의 외부 입력을 감지할 수 있다. 사용자의 외부 입력은 사용자 신체의 일부, 광, 열, 시선, 또는 압력 등 다양한 형태의 외부 입력들 중 어느 하나 또는 그들의 조합일 수 있다. 또한, 표시 장치(DD)는 표시 장치(DD)의 구조에 따라 표시 장치(DD)의 측면이나 배면에 인가되는 사용자의 외부 입력을 감지할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다. 본 발명의 일 예로, 외부 입력은 입력 장치(예를 들어, 스타일러스 펜, 액티브 펜, 터치 펜, 전자 펜, e-펜 등)에 의한 입력 등을 포함할 수도 있다.
표시 장치(DD)의 표시면(IS)은 표시 영역(DA) 및 비표시 영역(NDA)으로 구분될 수 있다. 표시 영역(DA)은 영상(IM)이 표시되는 영역일 수 있다. 사용자는 표시 영역(DA)을 통해 영상(IM)을 시인한다. 본 실시예에서, 표시 영역(DA)은 꼭지점들이 둥근 사각 형상으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 표시 영역(DA)은 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
비표시 영역(NDA)은 표시 영역(DA)에 인접한다. 비표시 영역(NDA)은 소정의 컬러를 가질 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 에워쌀 수 있다. 이에 따라, 표시 영역(DA)의 형상은 실질적으로 비표시 영역(NDA)에 의해 정의될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 비표시 영역(NDA)은 표시 영역(DA)의 일 측에만 인접하여 배치될 수도 있고, 생략될 수도 있다. 본 발명의 일 실시예에 따른 표시 장치(DD)는 다양한 실시예들을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 2에 도시된 바와 같이, 표시 장치(DD)는 표시 모듈(DM) 및 표시 모듈(DM) 상에 배치된 윈도우(WM)를 포함할 수 있다. 표시 모듈(DM)은 표시 패널(DP) 및 입력 감지층(ISP)을 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 패널(DP)은 발광형 표시 패널일 수 있다. 그 일 예로 표시 패널(DP)은 유기 발광 표시 패널, 무기 발광 표시 패널 또는 퀀텀닷(quantum dot) 발광 표시 패널일 수 있다. 유기 발광 표시 패널의 발광층은 유기 발광 물질을 포함할 수 있다. 무기 발광 표시 패널의 발광층은 무기 발광 물질을 포함할 수 있다. 퀀텀닷 발광 표시 패널의 발광층은 퀀텀닷, 및 퀀텀로드 등을 포함할 수 있다. 이하, 본 실시예에서 표시 패널(DP)은 유기 발광 표시 패널로 설명된다.
표시 패널(DP)은 영상(IM)을 출력하고, 출력된 영상(IM)은 표시면(IS)을 통해 표시될 수 있다.
입력 감지층(ISP)은 표시 패널(DP) 상에 배치되어 외부 입력을 감지할 수 있다. 입력 감지층(ISP)은 표시 패널(DP) 상에 직접 배치될 수 있다. 본 발명의 일 실시예에 따르면, 입력 감지층(ISP)은 연속공정에 의해 표시 패널(DP) 상에 형성될 수 있다. 즉, 입력 감지층(ISP)이 표시 패널(DP) 상에 직접 배치되는 경우, 내부 접착 필름(미도시)이 입력 감지층(ISP)과 표시 패널(DP) 사이에 배치되지 않는다. 다른 실시예에서, 입력 감지층(ISP)과 표시 패널(DP) 사이에 내부 접착 필름이 배치될 수 있다. 이 경우, 입력 감지층(ISP)은 표시 패널(DP)과 연속 공정에 의해 제조되지 않으며, 표시 패널(DP)과 별도의 공정을 통해 제조된 후, 내부 접착 필름에 의해 표시 패널(DP)의 상면에 고정될 수 있다.
윈도우(WM)는 영상(IM)을 출사할 수 있는 투명한 물질로 이루어질 수 있다. 예를 들어, 윈도우(WM)는 유리, 사파이어, 플라스틱 등으로 구성될 수 있다. 윈도우(WM)는 단일층으로 도시되었으나, 이에 한정하는 것은 아니며 복수 개의 층들을 포함할 수 있다.
일 실시예에서, 윈도우(WM)는 비표시 영역(NDA)을 정의하기 위한 차광 패턴을 포함할 수 있다. 차광 패턴은 유색의 유기막일 수 있으며, 예컨대, 코팅 방식으로 형성될 수 있다.
윈도우(WM)는 접착 필름을 통해 표시 모듈(DM)에 결합될 수 있다. 본 발명의 일 예로, 접착 필름은 광학투명접착필름(OCA, Optically Clear Adhesive film)을 포함할 수 있다. 그러나, 접착 필름은 이에 한정되지 않으며, 통상의 접착제 또는 점착제를 포함할 수 있다. 예를 들어, 접착 필름은 광학투명접착수지(OCR, Optically Clear Resin) 또는 감압접착필름(PSA, Pressure Sensitive Adhesive film)을 포함할 수 있다.
윈도우(WM)와 표시 모듈(DM) 사이에는 반사방지층이 더 배치될 수 있다. 반사방지층은 윈도우(WM)의 상측으로부터 입사되는 외부광의 반사율을 감소시킨다. 본 발명의 일 실시예에 따른 반사방지층은 위상지연자(retarder) 및 편광자(polarizer)를 포함할 수 있다. 위상지연자는 필름타입 또는 액정 코팅타입일 수 있다. 편광자 역시 필름타입 또는 액정 코팅타입일 수 있다. 필름타입은 연신형 합성수지 필름을 포함하고, 액정 코팅타입은 소정의 배열로 배열된 액정들을 포함할 수 있다. 위상지연자 및 편광자는 하나의 편광필름으로 구현될 수 있다.
본 발명의 일 예로, 반사방지층은 컬러 필터들을 포함할 수도 있다. 표시 패널(DP)에 포함된 복수의 화소들(PX, 도 3 참조)이 생성하는 광의 컬러들을 고려하여 컬러 필터들의 배열이 결정될 수 있다. 반사방지층은 차광 패턴을 더 포함할 수도 있다.
표시 모듈(DM)은 전기적 신호에 따라 영상(IM)을 표시하고, 외부 입력에 대한 정보를 송/수신할 수 있다. 표시 모듈(DM)은 유효 영역(AA) 및 비유효 영역(NAA)으로 정의될 수 있다. 유효 영역(AA)은 표시 모듈(DM)에서 제공되는 영상(IM)을 출사하는 영역으로 정의될 수 있다. 또한 유효 영역(AA)은 입력 감지층(ISP)이 외부에서 인가되는 외부 입력을 감지하는 영역으로 정의될 수도 있다.
비유효 영역(NAA)은 유효 영역(AA)에 인접한다. 예를 들어, 비유효 영역(NAA)은 유효 영역(AA)을 에워쌀 수 있다. 다만, 이는 예시적으로 도시한 것이고, 비유효 영역(NAA)은 다양한 형상으로 정의될 수 있으며, 어느 하나의 실시예로 한정되지 않는다. 일 실시예에 따르면, 표시 모듈(DM)의 유효 영역(AA)은 표시 영역(DA)의 적어도 일부와 대응될 수 있다.
표시 모듈(DM)은 메인 회로 기판(MCB), 연성 회로 필름들(D-FCB) 및 구동 칩들(DIC)을 더 포함할 수 있다. 메인 회로 기판(MCB)은 연성 회로 필름들(D-FCB)과 접속되어 표시 패널(DP)과 전기적으로 연결될 수 있다. 연성 회로 필름들(D-FCB)은 표시 패널(DP)에 접속되어 표시 패널(DP)과 메인 회로 기판(MCB)을 전기적으로 연결한다. 메인 회로 기판(MCB)은 복수의 구동 소자를 포함할 수 있다. 복수의 구동 소자는 표시 패널(DP)을 구동하기 위한 회로들을 포함할 수 있다. 연성 회로 필름들(D-FCB) 상에는 구동 칩들(DIC)이 실장될 수 있다. 일 실시예에서, 메인 회로 기판(MCB)은 구동 칩들(DIC)을 구동하기 위한 구동 컨트롤러, 표시 패널(DP)의 동작에 필요한 전압들을 발생하는 전압 발생기를 포함할 수 있다.
본 발명의 일 예로, 연성 회로 필름들(D-FCB)은 제1 연성 회로 필름(D-FCB1), 제2 연성 회로 필름(D-FCB2) 및 제3 연성 회로 필름(D-FCB3)을 포함할 수 있다. 구동 칩들(DIC)은 제1 구동 칩(DIC1), 제2 구동 칩(DIC2) 및 제3 구동 칩(DIC3)을 포함할 수 있다. 제1 내지 제3 연성 회로 필름들(D-FCB1, D-FCB2, D-FCB3)은 제1 방향(DR1)으로 이격되어 배치되고, 표시 패널(DP)에 접속되어 표시 패널(DP)과 메인 회로 기판(MCB)을 전기적으로 연결할 수 있다. 제1 연성 회로 필름(D-FCB1) 상에는 제1 구동 칩(DIC1)이 실장될 수 있다. 제2 연성 회로 필름(D-FCB2) 상에는 제2 구동 칩(DIC2)이 실장될 수 있다. 제3 연성 회로 필름(D-FCB3)에는 제3 구동 칩(DIC3)이 실장될 수 있다. 그러나, 본 발명의 실시예는 이에 한정되지 않는다. 예를 들어, 표시 패널(DP)은 하나의 연성 회로 필름을 통하여 메인 회로 기판(MCB)에 전기적으로 연결되고, 하나의 연성 회로 필름 상에는 하나의 구동 칩만이 실장될 수도 있다. 또한, 표시 패널(DP)은 네 개 이상의 연성 회로 필름들을 통하여 메인 회로 기판(MCB)에 전기적으로 연결되고, 연성 회로 필름들 상에 구동 칩들이 각각 실장될 수도 있다.
도 2에서는 제1 내지 제3 구동 칩들(DIC1, DIC2, DIC3)이 제1 내지 제3 연성 회로 필름들(D-FCB1, D-FCB2, D-FCB3) 상에 각각 실장된 구조를 도시하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 제1 내지 제3 구동 칩들(DIC1, DIC2, DIC3)은 표시 패널(DP) 상에 직접 실장될 수 있다. 이 경우, 표시 패널(DP)의 제1 내지 제3 구동 칩(DIC1, DIC2, DIC3)이 실장된 부분은 밴딩되어 표시 모듈(DM)의 후면에 배치될 수 있다. 또한, 제1 내지 제3 구동 칩들(DIC1, DIC2, DIC3)은 메인 회로 기판(MCB) 상에 직접 실장될 수도 있다.
입력 감지층(ISP)은 연성 회로 필름들(D-FCB)을 통해 메인 회로 기판(MCB)과 전기적으로 연결될 수 있다. 그러나, 본 발명의 실시예는 이에 한정되지 않는다. 즉, 표시 모듈(DM)은 입력 감지층(ISP)을 메인 회로 기판(MCB)과 전기적으로 연결하기 위한 별도의 연성 회로 필름을 추가적으로 포함할 수 있다.
표시 장치(DD)는 표시 모듈(DM)을 수용하는 외부케이스(EDC)를 더 포함한다. 외부케이스(EDC)는 윈도우(WM)와 결합되어 표시 장치(DD)의 외관을 정의할 수 있다. 외부케이스(EDC)는 외부로부터 가해지는 충격을 흡수하며 표시 모듈(DM)로 침투되는 이물질/수분 등을 방지하여 외부케이스(EDC)에 수용된 구성들을 보호한다. 한편, 본 발명의 일 예로, 외부케이스(EDC)는 복수의 수납 부재들이 결합된 형태로 제공될 수 있다.
일 실시예에 따른 표시 장치(DD)는 표시 모듈(DM)을 동작시키기 위한 다양한 기능성 모듈을 포함하는 전자 모듈, 표시 장치(DD)의 전반적인 동작에 필요한 전원을 공급하는 전원 공급 모듈(예를 들면, 배터리), 표시 모듈(DM) 및/또는 외부케이스(EDC)와 결합되어 표시 장치(DD)의 내부 공간을 분할하는 브라켓 등을 더 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 패널의 블록도이다.
도 3을 참조하면, 표시 패널(DP)은 제1 스캔 라인들(SCL1-SCLn), 제2 스캔 라인들(SSL1-SSLn), 데이터 라인들(DL1-DLm), 화소들(PX) 및 정전기 보호 회로들(EPC)을 포함한다. 표시 패널(DP)은 스캔 구동 회로(SD)를 더 포함할 수 있다. 일 실시예에서, 스캔 구동 회로(SD)는 표시 패널(DP)의 제1 측에 배열된다. 제1 스캔 라인들(SCL1-SCLn) 및 제2 스캔 라인들(SSL1-SSLn)은 스캔 구동 회로(SD)로부터 제1 방향(DR1)으로 연장된다.
스캔 구동 회로(SD)는 표시 패널(DP)의 제1 스캔 라인들(SCL1-SCLn) 및 제2 스캔 라인들(SSL1-SSLn)로 제1 스캔 신호들 및 제2 스캔 신호들을 제공할 수 있다.
표시 패널(DP)은 유효 영역(AA) 및 비유효 영역(NAA)으로 구분될 수 있다. 화소들(PX)은 유효 영역(AA)에 배치되고, 스캔 구동 회로(SD) 및 정전기 보호 회로들(EPC)는 비유효 영역(NAA)에 배치될 수 있다.
제1 스캔 라인들(SCL1-SCLn) 및 제2 스캔 라인들(SSL1-SSLn)은 제2 방향(DR2)으로 서로 이격되어 배열된다. 데이터 라인들(DL1-DLm)은 제2 방향(DR2)으로 연장되며, 제1 방향(DR1)으로 서로 이격되어 배열된다.
복수의 화소들(PX)은 제1 스캔 라인들(SCL1-SCLn), 제2 스캔 라인들(SSL2-SSLn) 그리고 데이터 라인들(DL1-DLm)에 각각 전기적으로 연결된다. 예를 들어, 1 번째 행의 화소들(PX)은 제1 스캔 라인(SCL1) 및 제2 스캔 라인(SSL1)에 연결될 수 있다. 또한 2 번째 행의 화소들(PX)은 제1 스캔 라인(SCL2) 및 제2 스캔 라인(SSL2)에 연결될 수 있다.
복수의 화소들(PX) 각각은 발광 소자(ED, 도 4 참조) 및 발광 소자(ED)의 발광을 제어하는 화소 회로(PXC, 도 4 참조)를 포함한다. 화소 회로(PXC)는 복수의 트랜지스터들 및 적어도 하나의 커패시터를 포함할 수 있다. 스캔 구동 회로(SD)는 화소 회로(PXC)와 동일한 공정을 통해 형성된 트랜지스터들을 포함할 수 있다. 일 실시예에서, 발광 소자(ED)는 유기 발광 다이오드일 수 있다. 그러나 본 발명은 이에 한정되지 않는다.
복수의 화소들(PX) 각각은 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS) 및 초기화 전압(VINT)을 전달하는 전압 라인들(VL)에 전기적으로 연결될 수 있다.
일 실시예에서, 스캔 구동 회로(SD)는 표시 영역(DA)의 제1 측에 배치되나, 본 발명은 이에 한정되지 않는다. 다른 실시예에서, 스캔 구동 회로(SD)는 유효 영역(AA)의 제1 측뿐만 아니라 제1 측과 마주하는 제2 측에 각각 배치될 수 있다.
표시 패널(DP)은 데이터 패드들(PD1-PDm), 구동 전압 패드(PDV) 및 기준 전압 패드(PD_VR)를 더 포함할 수 있다. 데이터 패드들(PD1-PDm)은 데이터 라인들(DL1-DLm)에 각각 전기적으로 연결된다. 구동 전압 패드(PDV)는 전압 라인들(VL)에 전기적으로 연결될 수 있다. 도 3에는 구동 전압 패드(PDV)가 1개만 도시되어 있으나, 구동 전압 패드(PDV)는 복수 개일 수 있다. 기준 전압 패드(PD_VR)는 기준 전압 라인(VL_R)에 전기적으로 연결된다.
데이터 패드들(PD1-PDm)는 도 2에 도시된 연성 회로 필름들(D-FCB)과 전기적으로 연결될 수 있다. 구동 전압 패드(PDV) 및 기준 전압 패드(PD_VR)는 도 2에 도시된 메인 회로 기판(MCB)과 전기적으로 연결될 수 있다. 일 실시예에서, 구동 전압 패드(PDV) 및 기준 전압 패드(PD_VR)는 연성 회로 필름들(D-FCB) 중 적어도 하나를 통해 메인 회로 기판(MCB)과 전기적으로 연결될 수 있다.
정전기 보호 회로들(EPC) 각각은 데이터 라인들(DL1-DLm) 중 대응하는 2개의 데이터 라인들 사이에 배치될 수 있다. 정전기 보호 회로들(EPC) 각각은 데이터 라인들(DL1-DLm) 중 대응하는 2개의 데이터 라인들과 전기적으로 연결될 수 있다. 정전기 보호 회로들(EPC)의 구체적인 회로 구성 및 동작은 추후 상세히 설명된다.
도 4는 본 발명의 일 실시예에 따른 화소의 회로도이다.
도 4에는 도 1에 도시된 데이터 라인들(DL1-DLm) 중 i번째 데이터 라인(DLi), 제1 스캔 라인들(SCL1-SCLn) 중 j번째 제1 스캔 라인(SCLj), 제2 스캔 라인들(SSL2-SSLn) 중 j번째 제2 스캔 라인(SSLj)에 접속된 화소(PXij)의 등가 회로도를 예시적으로 도시하였다.
도 3에 도시된 복수의 화소들(PX) 각각은 도 4에 도시된 화소(PXij)와 동일한 회로 구성을 가질 수 있다. 이 실시예에서 화소(PXij)는 적어도 하나의 발광 소자(ED) 및 화소 회로(PXC)를 포함한다.
화소 회로(PXC)는 발광 소자(ED)와 전기적으로 연결되고, 데이터 라인(DLi)으로부터 전달된 데이터 신호(Di)에 대응하는 전류를 발광 소자(ED)로 제공하기 위한 적어도 하나의 트랜지스터를 포함할 수 있다. 이 실시예에서 화소(PXij)의 화소 회로(PXC)는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3) 및 커패시터(Cst)를 포함한다. 제1 내지 제3 트랜지스터들(TR1-TR3) 각각은 화소 트랜지스터로 불릴 수 있다. 제1 내지 제3 트랜지스터들(TR1-TR3) 각각은 산화물 반도체를 반도체층으로 하는 N-타입 트랜지스터이다. 그러나, 본 발명은 이에 한정되는 것은 아니고, 제1 내지 제3 트랜지스터들(TR1-TR3) 각각은 LTPS(low-temperature polycrystalline silicon) 반도체층을 갖는 P-타입 트랜지스터일 수 있다. 일 실시예에서, 제1 내지 제3 트랜지스터들(TR1-TR3) 중 적어도 하나가 N-타입 트랜지스터이고, 나머지는 P-타입 트랜지스터일 수 있다. 또한 본 발명에 따른 화소의 회로 구성은 도 4에 제한되지 않는다. 도 4에 도시된 화소 회로(PXC)는 하나의 예시에 불과하고 화소 회로(PXC)의 구성은 변형되어 실시될 수 있다.
도 4를 참조하면, 제1 스캔 라인(SCLj)은 제1 스캔 신호(SCj)를 전달하고, 제2 스캔 라인(SSLj)은 제2 스캔 신호(SSj)를 전달할 수 있다. 데이터 라인(DLi)은 데이터 신호(Di)를 전달한다.
전압 라인들(VL) 중 제1 전압 라인(VL1) 및 제3 전압 라인(VL3)은 제1 구동 전압(ELVDD) 및 초기화 전압(VINT)을 화소 회로(PXC)로 전달하고, 제2 전압 라인(VL2)은 제2 구동 전압(ELVSS)을 발광 소자(ED)의 캐소드(또는 제2 단자)로 전달할 수 있다.
제1 트랜지스터(TR1)는 제1 전압 라인(VL1)과 연결된 제1 전극(또는 드레인 전극), 발광 소자(ED)의 애노드(anode)(또는 제1 단자)와 전기적으로 연결된 제2 전극(또는 소스 전극), 커패시터(Cst)의 일단과 연결된 게이트 전극을 포함한다. 제1 트랜지스터(TR1)는 제2 트랜지스터(TR2)가 턴 온 상태일 때 데이터 라인(DLi)이 전달하는 데이터 신호(Di)에 응답해서 발광 소자(ED)에 구동 전류를 공급할 수 있다.
제2 트랜지스터(TR2)는 데이터 라인(DLi)과 연결된 제1 전극, 제1 트랜지스터(TR1)의 게이트 전극과 연결된 제2 전극 및 제1 스캔 라인(SCLj)과 연결된 게이트 전극을 포함한다. 제2 트랜지스터(TR2)는 제1 스캔 라인(SCLj)을 통해 전달받은 제1 스캔 신호(SCj)에 따라 턴 온되어 데이터 라인(DLi)으로부터 전달된 데이터 신호(Di)를 제1 트랜지스터(TR1)의 게이트 전극으로 전달할 수 있다.
제3 트랜지스터(TR3)는 제3 전압 라인(VL3)과 연결된 제1 전극, 발광 소자(ED)의 애노드와 연결된 제2 전극, 제2 스캔 라인(SSLj)과 연결된 게이트 전극을 포함한다. 제3 트랜지스터(TR3)는 제2 스캔 라인(SSLj)을 통해 전달받은 제2 스캔 신호(SSj)에 따라 턴 온되어 초기화 전압(VINT)을 발광 소자(ED)의 애노드로 전달할 수 있다.
커패시터(Cst)의 일단은 앞에서 설명한 바와 같이 제1 트랜지스터(TR1)의 게이트 전극과 연결되어 있고, 타단은 제1 트랜지스터(TR1)의 제2 전극과 연결된다. 일 실시예에 따른 화소(PXij)의 구조는 도 4에 도시한 구조에 한정되는 것은 아니다. 화소(PXij) 내 화소 회로(PXC)가 포함하는 트랜지스터의 수와 커패시터의 수 및 연결 관계는 다양하게 변형 가능하다.
도 5는 표시 패널의 도 4에 도시된 화소(PXij) 중 일부 구성에 대응하는 부분의 단면을 도시하였다.
도 4 및 도 5를 참조하면, 표시 패널(DP)은 베이스층(BS), 베이스층(BS), 상에 배치된 회로 소자층, 표시 소자층(DP-ED) 및 박막 봉지층(TFE)을 포함할 수 있다. 표시패널(DP)은 반사방지층 또는 굴절률 조절층 등과 같은 기능성층들을 더 포함할 수 있다. 회로 소자층은 적어도 복수 개의 절연층들과 회로 소자를 포함한다. 이하에서 설명되는 절연층들은 유기층 및/또는 무기층을 포함할 수 있다.
코팅, 증착 등의 공정을 통해 절연층, 반도체층 및 도전층을 형성한다. 이후, 포토리소그래피 및 식각 공정을 통해 절연층, 반도체층 및 도전층을 선택적으로 패턴닝할 수 있다. 이러한 공정을 통해 반도체 패턴, 도전 패턴, 신호 라인 등을 형성한다. 동일한 층상에 배치된 패턴은 동일한 공정을 통해서 형성된다.
베이스층(BS)은 합성수지 필름을 포함할 수 있다. 합성수지층은 열 경화성 수지를 포함할 수 있다. 특히, 합성수지층은 폴리이미드계 수지층일 수 있고, 그 재료는 특별히 제한되지 않는다. 합성수지층은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다. 그밖에 베이스층은 유리 기판, 금속 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.
베이스층(BS)의 상면에 적어도 하나의 무기층을 형성한다. 무기층은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 무기층은 다층으로 형성될 수 있다. 다층의 무기층들은 후술하는 배리어층(BRL) 및/또는 버퍼층(BFL)을 구성할 수 있다. 배리어층(BRL)과 버퍼층(BFL)은 선택적으로 배치될 수 있다.
배리어층(BRL)은 외부로부터 이물질이 유입되는 것을 방지한다. 배리어층(BRL)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 이들 각각은 복수 개 제공될 수 있고, 실리콘옥사이드층들과 실리콘나이트라이드층들은 교번하게 적층될 수 있다.
배리어층(BRL) 상에 버퍼층(BFL)이 배치된다. 버퍼층(BFL)은 베이스층(BS)과 반도체 패턴 및/또는 도전 패턴 사이의 결합력을 향상시킨다. 버퍼층(BFL)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 실리콘옥사이드층과 실리콘나이트라이드층은 교번하게 적층될 수 있다.
버퍼층(BFL) 상에 제1 절연층(10)이 배치된다.
제1 절연층(10) 상에 도전층(이하, 제1 도전층)이 배치된다. 도 4에는 하부 게이트 전극(BGE1)이 제1 도전층의 도전 패턴의 일 예로 도시되었다. 제1 절연층(10) 상에 하부 게이트 전극(BGE1)을 커버하는 제2 절연층(20)이 배치된다. 제2 절연층(20) 상에 제3 내지 제7 절연층들(30-70)이 순차적으로 배치된다. 제1 내지 제7 절연층들(10-70) 각각은 무기층 및/또는 유기층일 수 있다.
제3 절연층(30) 상에 반도체층이 배치된다. 반도체층은 복수 개의 반도체 패턴을 포함할 수 있다. 반도체 패턴은 금속 산화물을 포함할 수 있다. 금속 산화물 반도체는 결정질 또는 비정질 산화물 반도체를 포함할 수 있다. 예를 들어, 산화물 반도체는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 혼합물을 포함할 수 있다. 산화물 반도체는 인듐-주석 산화물(ITO), 인듐-갈륨-아연 산화물(IGZO), 아연 산화물(ZnO), 인듐-아연 산화물(IZnO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-아연-주석 산화물(IZTO), 아연-주석 산화물(ZTO) 등을 포함할 수 있다.
반도체 패턴은 금속 산화물이 환원되었는지의 여부에 따라 구분되는 복수 개의 영역들을 포함할 수 있다. 금속 산화물이 환원된 영역(이하, 환원 영역)은 그렇지 않은 영역(이하, 비환원 영역) 대비 큰 전도성을 갖는다. 환원 영역은 실질적으로 트랜지스터의 제1 전극(또는 소스)/제2 전극(또는 드레인) 또는 신호라인의 역할을 갖는다. 비환원 영역이 실질적으로 트랜지스터의 반도체 영역(또는 채널)에 해당한다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 반도체 영역일 수 있고, 다른 일부분은 트랜지스터의 제1 전극/제2 전극일 수 있으며, 또 다른 일부분은 신호 전달영역일 수 있다.
도 5에 도시된 것과 같이, 제1 트랜지스터(TR1)의 제1 전극(DE1), 반도체 영역(A1), 제2 전극(SE1)이 반도체 패턴으로부터 형성된다. 제1 트랜지스터(TR1)의 제1 전극(DE1) 및 제2 전극(SE1)은 반도체 영역(A1)로부터 서로 반대 방향으로 연장된다.
하부 게이트 전극(BGE1)은 차광 패턴의 기능을 갖는다. 하부 게이트 전극(BGE1)은 제1 트랜지스터(TR1)의 반도체 영역(A1)의 하측에 배치되어 외부로부터 입사되는 광을 블록킹한다. 차광 패턴은 외부의 광이 제1 트랜지스터(TR1)의 전압-전류 특성을 변화시키는 것을 방지한다.
제3 절연층(30) 상에 반도체 패턴을 커버하는 제4 절연층(40)이 배치된다.
제4 절연층(40) 상에 도전층(이하, 제2 도전층)이 배치된다. 제2 도전층은 복수 개의 도전 패턴들을 포함할 수 있다. 일 실시예에서, 제2 도전층은 제1 트랜지스터(TR1)의 게이트 전극(GE1)을 포함할 수 있다.
제4 절연층(40) 상에 제1 트랜지스터(TR1)의 게이트 전극(GE1)을 커버하는 제5 절연층(50)이 배치된다.
제5 절연층(50) 상에 도전층(이하, 제3 도전층)이 배치된다. 제3 도전층은 제1 및 제2 연결 전극들(CNE1, CNE2)을 포함할 수 있다.
제1 연결 전극(CNE1)은 제4 및 제5 절연층들(40, 50)을 관통하는 컨택홀(CH1)을 통해서 제1 트랜지스터(TR1)의 제1 전극(DE1)에 연결된다. 제2 연결 전극(CNE2)은 제4 및 제5 절연층들(40, 50)을 관통하는 컨택홀(CH1)을 통해서 제1 트랜지스터(TR1)의 제2 전극(DE2)에 연결된다.
제5 절연층(50) 상에 제1 및 제2 연결 전극들(CNE1, CNE2)을 커버하는 제6 절연층(60)이 배치된다.
제6 절연층(60) 상에 도전층(이하, 제4 도전층)이 배치된다. 제4 도전층은 제3 연결 전극(CNE3)을 포함할 수 있다. 제3 연결 전극(CNE3)은 제6 절연층(60)을 관통하는 컨택홀(CH3)을 통해서 제2 연결 전극(CNE2)에 연결된다.
제6 절연층(60) 상에 제3 연결 전극(CNE3)을 커버하는 제7 절연층(70)이 배치된다.
발광 소자(ED)의 제1 전극(AE)이 제7 절연층(70) 상에 배치된다. 제1 전극(AE)은 애노드일 수 있다 제1 전극(AE)은 제7 절연층(70)을 관통하는 컨택홀(CH4)을 통해 제3 연결 전극(CNE3)에 연결된다.
제7 절연층(70) 상에 화소 정의막(PDL)이 배치된다. 화소 정의막(PDL)의 개구부(OP)는 제1 전극(AE)의 적어도 일부분을 노출시킨다. 화소 정의막(PDL)의 개구부(OP)는 발광 영역(PXA)을 정의할 수 있다. 예컨대, 복수 개의 화소들(PX, 도 3 참조)은 표시 패널(DP, 도 3 참조)의 평면 상에서 일정한 규칙으로 배치될 수 있다. 복수 개의 화소들(PX)이 배치된 영역은 화소 영역으로 정의될 수 있고, 하나의 화소 영역은 발광 영역(PXA)과 발광 영역(PXA)에 인접한 비발광 영역(NPXA)을 포함할 수 있다. 비발광 영역(NPXA)은 발광 영역(PXA)을 에워쌀 수 있다.
정공 제어층(HCL)은 발광 영역(PXA)과 비발광 영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층(HCL)과 같은 공통층은 복수 개의 화소들(PX)에 공통으로 형성될 수 있다. 정공 제어층(HCL)은 정공 수송층 및 정공 주입층을 포함할 수 있다.
정공 제어층(HCL) 상에 발광층(EML)이 배치된다. 발광층(EML)은 개구부(OP)에 대응하는 영역에만 배치될 수 있다. 발광층(EML)은 복수 개의 화소들(PX) 각각에 분리되어 형성될 수 있다.
본 실시예에서 패터닝된 발광층(EML)을 예시적으로 도시하였으나, 발광층(EML)은 복수 개의 화소들(PX)에 공통적으로 배치될 수 있다. 공통적으로 배치된 발광층(EML)은 백색 광 또는 청색 광을 생성할 수 있다. 또한, 발광층(EML)은 다층구조를 가질 수 있다.
발광층(EML) 상에 전자 제어층(ECL)이 배치된다. 전자 제어층(ECL)은 전자 수송층 및 전자 주입층을 포함할 수 있다. 전자 제어층(ECL) 상에 제2 전극(CE)이 배치된다. 전자 제어층(ECL) 및 제2 전극(CE)는 복수 개의 화소들(PX)에 공통적으로 배치된다.
제2 전극(CE) 상에 박막 봉지층(TFE)이 배치된다. 박막 봉지층(TFE)은 복수 개의 화소들(PX)에 공통적으로 배치된다. 본 실시예에서 박막 봉지층(TFE)은 제2 전극(CE)를 직접 커버한다. 본 발명의 일 실시예에서, 제2 전극(CE)를 직접 커버하는 캡핑층이 더 배치될 수 있다. 본 발명의 일 실시예에서 발광 소자(ED)의 적층 구조는 도 4에 도시된 구조에서 상하반전된 구조를 가질 수도 있다.
박막 봉지층(TFE)은 적어도 무기층 또는 유기층을 포함한다. 본 발명의 일 실시예에서 박막 봉지층(TFE)은 2개의 무기층과 그 사이에 배치된 유기층을 포함할 수 있다. 본 발명의 일 실시예에서 박막 봉지층(TFE)은 교번하게 적층된 복수 개의 무기층들과 복수 개의 유기층들을 포함할 수 있다.
도 6은 본 발명의 일 실시예에 따른 정전기 보호 회로(EPC)의 회로도이다.
도 6을 참조하면, 정전기 보호 회로(EPC)는 제1 보호 회로(100) 및 제2 보호 회로(200)를 포함한다. 제1 보호 회로(100)는 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2) 사이에 전기적으로 연결된다.
제1 보호 회로(100)는 제1 트랜지스터(T1), 제1 저항(R1), 제2 저항(R2), 제1 커패시터(C1) 및 제2 커패시터(C2)을 포함한다. 제1 트랜지스터(T1)는 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2) 사이에 연결되고, 게이트 전극(G1) 및 하부 게이트 전극(BG1)을 포함한다. 일 실시예에서, 제1 트랜지스터(T1)는 산화물 반도체를 반도체층으로 하는 N-타입 트랜지스터이다. 일 실시예에서, 제1 트랜지스터(T1)는 도 3에 도시된 화소(PXij) 내 제1 내지 제3 트랜지스터들(TR1-TR3)과 동일한 공정으로 형성될 수 있다.
제1 저항(R1)은 제1 트랜지스터(T1)의 게이트 전극(G1)과 제2 데이터 라인(DL2) 사이에 연결된다. 제2 저항(R2)은 제1 트랜지스터(T1)의 하부 게이트 전극(BG1)과 기준 전압 라인(VL_R) 사이에 연결된다.
제1 커패시터(C1)는 제1 트랜지스터(T1)의 게이트 전극(G1)과 제2 데이터 라인(DL2) 사이에 연결된다. 제2 커패시터(C2)는 제1 트랜지스터(T1)의 하부 게이트 전극(BG1)과 제2 데이터 라인(DL2) 사이에 연결된다.
제2 보호 회로(200)는 제2 트랜지스터(T2), 제3 저항(R3), 제4 저항(R4), 제3 커패시터(C3) 및 제4 커패시터(C4)을 포함한다. 제2 트랜지스터(T2)는 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2) 사이에 연결되고, 게이트 전극(G2) 및 하부 게이트 전극(BG2)을 포함한다. 일 실시예에서, 제2 트랜지스터(T2)는 산화물 반도체를 반도체층으로 하는 N-타입 트랜지스터이다. 일 실시예에서, 제2 트랜지스터(T2)는 도 3에 도시된 화소(PXij) 내 제1 내지 제3 트랜지스터들(TR1-TR3)과 동일한 공정으로 형성될 수 있다.
제3 저항(R3)은 제2 트랜지스터(T2)의 게이트 전극(G2)과 제1 데이터 라인(DL1) 사이에 연결된다. 제4 저항(R4)은 제2 트랜지스터(T2)의 하부 게이트 전극(BG2)과 기준 전압 라인(VL_R) 사이에 연결된다.
제3 커패시터(C3)는 제2 트랜지스터(T2)의 게이트 전극(G2)과 제1 데이터 라인(DL1) 사이에 연결된다. 제4 커패시터(C4)는 제2 트랜지스터(T2)의 하부 게이트 전극(BG2)과 제1 데이터 라인(DL1) 사이에 연결된다.
노말 동작 상태 즉, 정전기가 데이터 패드들(PD1, PD2)을 통해 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2)으로 유입되지 않은 상태에서 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 모두가 턴 오프 상태로 유지되어야 한다.
제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 각각은 N-타입 트랜지스터이므로, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 각각의 문턱 전압(Vth라 칭함)은 0V보다 낮은 전압일 수 있다. 이 경우, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 각각의 게이트-소스 전압이 0V인 경우, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 통해 누설 전류가 흐를 수 있다.
노말 동작 상태에서 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)가 턴 오프 상태로 유지되도록 하기 위해서는 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)의 문턱 전압(Vth)을 0V보다 높은 전압으로 포지티브 쉬프트(positive shift)해야 한다.
제1 트랜지스터(T1) 및 제2 트랜지스터(T2)의 문턱 전압(Vth)을 포지티브 쉬프트하기 위한 방법 가운데 하나는 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 각각의 채널 길이를 증가시키는 것이다. 그러나, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 각각의 채널 길이를 증가시키는 것은 정전기 보호 회로(EPC)의 회로 면적을 증가시키므로, 채널 길이를 증가시키는 것에 제한이 있다.
제1 트랜지스터(T1) 및 제2 트랜지스터(T2)의 문턱 전압(Vth)을 포지티브 쉬프트하기 위한 다른 방법은 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 각각의 하부 게이트 전극들(BG1, BG2)로 제공되는 전압의 전압 레벨을 낮추는 것이다.
일 실시예에서, 기준 전압 라인(VL_R)으로 제공되는 기준 전압(VREF)은 제1 데이터 라인(DL1)으로 전달되는 제1 데이터 신호(DS1) 및 제2 데이터 라인(DL2)으로 전달되는 제2 데이터 신호(DS2)의 가장 낮은 전압 레벨보다 낮은 레벨로 설정될 수 있다.
또한 노말 동작 상태에서 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)가 턴 오프 상태로 유지되도록 하기 위해서는 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 각각의 문턱 전압(Vth)의 전압 레벨이 제1 데이터 신호(DS1) 및 제2 데이터 신호(DS2)의 최고 전압(VH라 칭함)과 최저 전압(VL이라 칭함)의 차보다 높아야 한다(Vth>(VH-VL)). 예를 들어, 제1 데이터 신호(DS1) 및 제2 데이터 신호(DS2)의 최고 전압이 5V이고, 최저 전압이 0V이면, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 각각의 문턱 전압(Vth)이 5V보다 높도록 기준 전압(VREF)의 전압 레벨을 설정해야 한다.
도 7 및 도 8은 제2 데이터 라인(DL2)으로 정전기가 유입될 때 정전기 보호 회로의 동작을 설명하기 위한 도면이다.
먼저 도 6 및 도 7을 참조하면, 제2 데이터 라인(DL2)으로 정전기가 유입될 때 제2 데이터 라인(DL2)을 통해 전달되는 제2 데이터 신호(DS2)의 전압 레벨이 과도하게 낮아질 수 있다. 제2 데이터 신호(DS2)의 전압 레벨이 낮아지면, 제2 트랜지스터(T2)의 게이트-소스 전압이 증가하여 제2 트랜지스터(T2)가 턴 온 된다. 제2 트랜지스터(T2)가 턴 온 됨에 따라 제1 데이터 라인(DL1)의 전류가 제2 트랜지스터(T2)를 통해 제2 데이터 라인(DL2)으로 흐르고, 제2 데이터 라인(DL2)의 전압 레벨이 상승하게 된다. 그러므로 제2 데이터 라인(DL2)의 급격한 전압/전류 변화가 표시 패널(DP, 도 3 참조)에 영향을 주는 것을 최소화할 수 있다.
반대로, 제1 데이터 라인(DL1)으로 정전기가 유입될 때 제1 데이터 라인(DL1)을 통해 전달되는 제1 데이터 신호(DS1)의 전압 레벨이 과도하게 낮아질 수 있다. 제12 데이터 신호(DS1)의 전압 레벨이 낮아지면, 제1 트랜지스터(T1)의 게이트-소스 전압이 증가하여 제1 트랜지스터(T1)가 턴 온 된다. 제1 트랜지스터(T1)가 턴 온 됨에 따라 제2 데이터 라인(DL2)의 전류가 제1 트랜지스터(T1)를 통해 제1 데이터 라인(DL1)으로 흐르고, 제1 데이터 라인(DL1)의 전압 레벨이 상승하게 된다. 그러므로 제1 데이터 라인(DL1)의 급격한 전압/전류 변화가 표시 패널(DP, 도 3 참조)에 영향을 주는 것을 최소화할 수 있다.
도 6 및 도 8을 참조하면, 제2 데이터 라인(DL2)으로 정전기가 유입될 때 제2 데이터 라인(DL2)을 통해 전달되는 제2 데이터 신호(DS2)의 전압 레벨이 과도하게 상승할 수 있다. 제2 데이터 신호(DS2)의 전압 레벨이 높아지면, 제1 트랜지스터(T1)의 게이트-소스 전압이 증가하여 제1 트랜지스터(T1)가 턴 온 된다. 제1 트랜지스터(T1)가 턴 온 됨에 따라 제2 데이터 라인(DL2)의 전류가 제1 트랜지스터(T1)를 통해 제1 데이터 라인(DL1)으로 흐르게 된다. 그러므로 제2 데이터 라인(DL2)의 과전압/과전류가 표시 패널(DP, 도 3 참조)로 유입되지 않거나, 유입되는 양을 최소화할 수 있다.
반대로, 제1 데이터 라인(DL1)으로 정전기가 유입될 때 제1 데이터 라인(DL1)을 통해 전달되는 제1 데이터 신호(DS1)의 전압 레벨이 과도하게 상승할 수 있다. 제1 데이터 신호(DS1)의 전압 레벨이 높아지면, 제2 트랜지스터(T2)의 게이트-소스 전압이 증가하여 제2 트랜지스터(T2)가 턴 온 된다. 제2 트랜지스터(T2)가 턴 온 됨에 따라 제1 데이터 라인(DL1)의 전류가 제2 트랜지스터(T2)를 통해 제2 데이터 라인(DL2)으로 흐르게 된다. 그러므로 제1 데이터 라인(DL1)의 과전압/과전류가 표시 패널(DP, 도 3 참조)로 유입되지 않거나, 유입되는 양을 최소화할 수 있다.
한편, 제1 데이터 라인(DL1)으로 정전기가 유입될 때 제1 데이터 신호(DS1)의 전압 레벨이 과도하게 상승하면, 제3 저항(R3)을 통해 흐르는 전류는 열 에너지로 변환되어서 제3 저항(R3)이 손상될 수 있다. 즉, 제3 저항(R3)이 퓨즈로 동작할 수 있다. 비록 제3 저항(R3)은 손상되더라도 정전기에 의해 표시 패널(DP, 도 3 참조)이 손상되는 것을 방지할 수 있다.
만일 정전기에 의해 제3 저항(R3)이 손상된 상태에서 다시 정전기에 의해 제1 데이터 신호(DS1)의 전압 레벨이 과도하게 상승하면, 제3 커패시터(C3)에 의해 제2 트랜지스터(T2)의 게이트 전극(G2)의 전압이 부스팅된다. 그 결과, 제2 트랜지스터(T2)가 턴 온되어서 제1 데이터 라인(DL1)으로부터 제2 데이터 라인(DL2)으로 전류가 흐르고, 제1 데이터 신호(DS1)의 전압 레벨이 낮아질 수 있다.
제2 데이터 라인(DL2)으로 정전기가 유입될 때 제2 데이터 신호(DS2)의 전압 레벨이 과도하게 상승하면, 제1 저항(R1)을 통해 흐르는 전류는 열 에너지로 변환되어서 제1 저항(R1)이 손상될 수 있다. 즉, 제1 저항(R1)이 퓨즈로 동작할 수 있다. 비록 제1 저항(R1)은 손상되더라도 정전기에 의해 표시 패널(DP, 도 3 참조)이 손상되는 것을 방지할 수 있다.
만일 정전기에 의해 제1 저항(R1)이 손상된 상태에서 다시 정전기에 의해 제2 데이터 신호(DS2)의 전압 레벨이 과도하게 상승하면, 제1 커패시터(C1)에 의해 제1 트랜지스터(T1)의 게이트 전극(G1)의 전압이 부스팅된다. 그 결과, 제1 트랜지스터(T1)가 턴 온되어서 제2 데이터 라인(DL2)으로부터 제1 데이터 라인(DL1)으로 전류가 흐르고, 제2 데이터 신호(DS2)의 전압 레벨이 낮아질 수 있다.
즉, 제1 저항(R1) 및/또는 제3 저항(R3)이 손상된 상태에서 다시 정전기가 유입되더라도 제3 커패시터(C3) 및/또는 제1 커패시터(C1)에 의해 표시 패널(DP, 도 3 참조)로 정전기가 유입되는 것을 방지할 수 있다.
제2 저항(R2) 및 제4 저항(R4) 각각은 기준 전압 라인(VL_R)을 통해 정전기가 유입될 때 퓨즈로 동작할 수 있다. 즉, 기준 전압 라인(VL_R)을 통해 전달되는 기준 전압(VREF)의 전압 레벨이 과도하게 상승할 때 제2 저항(R2) 및 제4 저항(R4)을 통해 흐르는 전류는 열 에너지로 변환되어서 제2 저항(R2) 및 제4 저항(R4)이 손상될 수 있다. 제2 저항(R2) 및 제4 저항(R4)이 손상되더라도 정전기에 의해 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)가 손상되는 것을 방지할 수 있다.
도 9는 제1 내지 제3 데이터 라인들 사이에 배치되는 제1 및 제2 정전기 보호 회로들을 예시적으로 보여준다.
도 9를 참조하면, 제1 정전기 보호 회로(EPC1)는 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2) 사이에 전기적으로 연결된다. 제1 정전기 보호 회로(EPC1)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 저항들(R1, R2, R3, R4) 및 커패시터들(C1, C2, C3, C4)을 포함한다. 제1 정전기 보호 회로(EPC1)의 회로 구성 및 동작은 도 6에 도시된 정전기 보호 회로(EPC)와 유사하므로 중복되는 설명을 생략한다.
제2 정전기 보호 회로(EPC2)는 제2 데이터 라인(DL2)과 제3 데이터 라인(DL3) 사이에 전기적으로 연결된다. 제2 정전기 보호 회로(EPC2)는 제5 트랜지스터(T5), 제6 트랜지스터(T6), 저항들(R5, R6, R7, R8) 및 커패시터들(C5, C6, C7, C8)을 포함한다. 제1 정전기 보호 회로(EPC2)의 회로 구성 및 동작은 도 6에 도시된 정전기 보호 회로(EPC)와 유사하므로 중복되는 설명을 생략한다.
제1 데이터 라인(DL1)으로 정전기가 유입될 때 제1 데이터 라인(DL1)을 통해 전달되는 제1 데이터 신호(DS1)의 전압 레벨이 과도하게 상승할 수 있다. 제1 데이터 신호(DS1)의 전압 레벨이 높아지면, 제1 정전기 보호 회로(EPC1) 내 제2 트랜지스터(T2)의 게이트-소스 전압이 증가하여 제2 트랜지스터(T2)가 턴 온 된다. 제2 트랜지스터(T2)가 턴 온 됨에 따라 제1 데이터 라인(DL1)의 전류가 제2 트랜지스터(T2)를 통해 제2 데이터 라인(DL2)으로 흐르게 된다. 제2 데이터 라인(DL2)의 전압 레벨이 상승하면, 제2 정전기 보호 회로(EPC2) 내 제4 트랜지스터(T4)가 턴 온 된다. 제4 트랜지스터(T4)가 턴 온 됨에 따라 제2 데이터 라인(DL2)의 전류가 제4 트랜지스터(T4)를 통해 제3 데이터 라인(DL3)으로 흐르게 된다. 그러므로 제1 데이터 라인(DL1)의 과전압/과전류가 제2 데이터 라인(DL2) 및 제3 데이터 라인(DL3)으로 분산될 수 있다. 그 결과, 표시 패널(DP, 도 3 참조)로 과전압/과전류가 유입되는 것을 더 효율적으로 방지할 수 있다.
도 10은 본 발명의 일 실시예에 따른 정전기 보호 회로를 예시적으로 보여준다.
도 10을 참조하면, 정전기 보호 회로(EPCa)는 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2) 사이에 전기적으로 연결된다. 정전기 보호 회로(EPCa)는 제1 보호 회로(110), 제2 보호 회로(120), 제3 보호 회로(130) 및 제4 보호 회로(140)를 포함한다.
제1 보호 회로(110)는 제1 트랜지스터(T11), 제1 저항(R11), 제2 저항(R12), 제1 커패시터(C11) 및 제2 커패시터(C12)을 포함한다. 제2 보호 회로(120)는 제2 트랜지스터(T12), 제3 저항(R13), 제4 저항(R14), 제3 커패시터(C13) 및 제4 커패시터(C14)을 포함한다. 제3 보호 회로(130)는 제3 트랜지스터(T13), 제5 저항(R15), 제6 저항(R16), 제5 커패시터(C15) 및 제6 커패시터(C16)을 포함한다. 제4 보호 회로(140)는 제4 트랜지스터(T14), 제7 저항(R17), 제8 저항(R18), 제7 커패시터(C17) 및 제18 커패시터(C18)을 포함한다.
제1 보호 회로(110)는 제1 데이터 라인(DL1)과 제1 노드(N1) 사이에 연결된다. 제2 보호 회로(120)는 제1 데이터 라인(DL1)과 제2 노드(N2) 사이에 연결된다. 제3 보호 회로(130)는 제1 노드(N1)와 제2 데이터 라인(DL2) 사이에 연결된다. 제4 보호 회로(140)는 제2 노드(N2)와 제2 데이터 라인(DL2) 사이에 연결된다.
즉, 제1 보호 회로(110) 및 제3 보호 회로(130)는 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2) 사이에 순차적으로 연결될 수 있다. 제2 보호 회로(120) 및 제4 보호 회로(140)는 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2) 사이에 순차적으로 연결될 수 있다.
제1 트랜지스터(T11)의 문턱 전압(Vth1이라 칭함)과 제3 트랜지스터(T13)의 문턱 전압(Vth3라 칭함)의 합(Vth1+Vth2)의 전압 레벨은 제1 데이터 신호(DS1)와 제2 데이터 신호(DS2)의 최고 전압(VH라 칭함)과 최저 전압(VL이라 칭함)의 차보다 높아야 한다(조건1: (Vth1+Vth3)>(VH-VL)).
마찬가지로, 제2 트랜지스터(T12)의 문턱 전압(Vth2이라 칭함)과 제4 트랜지스터(T14)의 문턱 전압(Vth4라 칭함)의 합(Vth2+Vth4)의 전압 레벨은 제1 데이터 신호(DS1)와 제2 데이터 신호(DS2)의 최고 전압(VH)과 최저 전압(VL)의 차보다 높아야 한다(조건2: (Vth2+Vth3)>(VH-VL)).
기준 전압(VREF)은 조건1 및 조건2를 모두 만족하는 전압 레벨로 설정되는 것이 바람직하다.
도 10에는 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2) 사이에 제1 내지 제4 보호 회로들(110, 120, 130, 140)이 배치된 것을 일 예로 도시하였으나, 본 발명은 이에 한정되지 않는다. 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2) 사이에는 복수 개의 보호 회로들이 배치될 수 있다.
또한 본 명세서에서는 2개의 데이터 라인들 사이에 정전기 보호 회로들(EPC, EPC1, EPC2, EPCa)이 배치되는 것을 도시하고 설명하나, 본 발명은 이에 한정되지 않는다. 즉, 본 발명의 정전기 보호 회로들(EPC, EPC1, EPC2, EPCa)은 서로 인접하게 배치된 2개의 신호 라인들(예를 들면, 스캔 라인들 또는 제어 신호 라인들) 사이에 배치될 수 있다.
도 11은 본 발명의 일 특징에 따른 표시 패널의 평면도이다.
도 11에는 도 3에 도시된 표시 패널(DP) 중 비유효 영역(NAA)의 정전기 보호 회로(EPC)와 관련된 부분의 평면도가 도시되어 있다.
도 5 및 도 11을 참조하면, 정전기 보호 회로(EPC) 내 제1 트랜지스터(T1)의 제1 전극(D1)은 컨택(CT1)을 통해 제1 데이터 라인(DL1)과 연결되고, 제2 전극(S1)은 컨택(CT2)을 통해 제2 데이터 라인(DL2)과 연결된다. 제1 트랜지스터(T1)의 게이트 전극(G1)은 연결 전극(CNE11)를 통해 제1 커패시터(C1) 및 제1 저항(R1)과 연결되고, 하부 게이트 전극(BG1)은 연결 전극(CNE13)을 통해 제2 커패시터(C2) 및 제2 저항(R2)과 연결될 수 있다.
제2 트랜지스터(T2)의 제1 전극(D2)은 컨택(CT4)을 통해 제2 데이터 라인(DL2)과 연결되고, 제2 전극(S2)은 컨택(CT4)을 통해 제1 데이터 라인(DL1)과 연결된다. 제2 트랜지스터(T2)의 게이트 전극(G2)은 연결 전극(CNE12)를 통해 제3 커패시터(C3) 및 제3 저항(R3)과 연결되고, 하부 게이트 전극(BG2)은 연결 전극(CNE14)을 통해 제4 커패시터(C4) 및 제4 저항(R4)과 연결될 수 있다.
정전기 보호 회로(EPC) 내 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 도 3에 도시된 표시 패널(DP)의 화소들(PX) 내 제1 내지 제3 트랜지스터들(TR1, TR2, TR3)과 동일한 공정으로 형성될 수 있다.
예를 들어, 제1 및 제2 트랜지스터들(T1, T2)의 하부 게이트 전극들(BG1, BG2)은 도 5에 도시된 제1 트랜지스터(TR1)의 하부 게이트 전극(BGE1)과 동일층으로 형성될 수 있다. 제1 및 제2 트랜지스터들(T1, T2)의 제1 및 제2 전극들(D1, D2, S1, S2)은 도 5에 도시된 제1 트랜지스터(TR1)의 제1 및 제2 전극들(DE1, SE1)과 동일층으로 형성될 수 있다. 제1 및 제2 트랜지스터들(T1, T2)의 게이트 전극들(G1, G2)은 도 5에 도시된 제1 트랜지스터(TR1)의 게이트 전극(GE1)과 동일층으로 형성될 수 있다.
제1 커패시터(C1)는 제1 전극(C1a) 및 제2 전극(C1b)을 포함한다. 제2 커패시터(C2)는 제1 전극(C2a) 및 제2 전극(C2b)을 포함한다. 제3 커패시터(C3)는 제1 전극(C3a) 및 제2 전극(C3b)을 포함한다. 제4 커패시터(C4)는 제1 전극(C4a) 및 제2 전극(C4b)을 포함한다.
제1 내지 제4 커패시터들(C1-C4)의 제1 전극들(C1a, C2a, C3a, C4a)은 각각 제1 트랜지스터(T1)의 하부 게이트 전극(BG1) 및 제2 트랜지스터(T2)의 하부 게이트 전극(BG2)과 동일한 층으로 형성될 수 있다.
제1 내지 제4 커패시터들(C1-C4)의 제2 전극들(C1b, C2b, C3b, C4b)은 각각 제1 트랜지스터(T1)의 반도체 층 즉, 제1 및 제2 전극들(D1, S1) 그리고 제2 트랜지스터(T2)의 반도체 층 즉, 제1 및 제2 전극들(D2, S2)과 동일한 층으로 형성될 수 있다.
제1 내지 제4 저항들(R1, R2, R3, R4) 각각은 제1 및 제2 트랜지스터들(T1, T2)의 반도체 층과 동일한 층으로 형성될 수 있다.
제1 및 제2 커패시터들(C1, C2)의 제1 전극들(C1a, C3a)은 컨택들(CT5, CT6)을 통해 제2 데이터 라인(DL2)과 연결된다. 제3 및 제4 커패시터들(C3, C4)의 제1 전극들(C3a, C4a)은 컨택들(CT7, CT8)을 통해 제1 데이터 라인(DL1)과 연결된다.
제2 및 제4 저항들(R2, R4)은 연결 전극(CNE14)을 통해 기준 전압 라인(VL_R)과 연결될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.
DD: 표시 장치
DP: 표시 패널
DIC: 구동 칩들
D-FCB: 연성 회로 필름들
MCB: 메인 회로 기판
SD: 스캔 구동 회로
PD1-DPm: 데이터 패드들
PDV: 구동 전압 패드
PD_VR 기준 전압 패드
PX: 화소
PXC: 화소 회로
EPC, EPC1, ECP2, EPCa: 정전기 보호 회로
100: 제1 보호 회로
200: 제2 보호 회로
110-140: 제1 내지 제4 보호 회로들

Claims (20)

  1. 제1 신호 라인;
    제2 신호 라인; 및
    상기 제1 신호 라인과 상기 제2 신호 라인 사이에 전기적으로 연결된 제1 보호 회로를 포함하는 정전기 보호 회로를 포함하되,
    상기 제1 보호 회로는,
    상기 제1 신호 라인과 상기 제2 신호 라인 사이에 연결되고, 게이트 전극 및 하부 게이트 전극을 포함하는 제1 트랜지스터;
    상기 제1 트랜지스터의 상기 게이트 전극과 상기 제2 신호 라인 사이에 연결된 제1 저항,
    상기 제1 트랜지스터의 상기 게이트 전극과 상기 제2 신호 라인 사이에 연결된 제1 커패시터;
    상기 제1 트랜지스터의 상기 하부 게이트 전극과 상기 제2 신호 라인 사이에 연결된 제2 커패시터를 포함하고,
    상기 제1 트랜지스터의 상기 하부 게이트 전극은 기준 전압을 수신하는 표시 패널.
  2. 제 1 항에 있어서,
    상기 제1 트랜지스터의 상기 하부 게이트 전극과 상기 기준 전압을 수신하는 기준 전압 라인 사이에 연결된 제2 저항을 더 포함하는 표시 패널.
  3. 제 1 항에 있어서,
    노말 동작 상태에서 상기 기준 전압에 의해 상기 제1 트랜지스터는 턴 오프 상태를 유지하는 표시 패널.
  4. 제 1 항에 있어서,
    상기 제1 트랜지스터는 N-타입 트랜지스터인 표시 패널.
  5. 제 4 항에 있어서,
    상기 제1 트랜지스터의 문턱 전압은 상기 제1 신호 라인을 통해 전달되는 제1 신호 및 상기 제2 신호 라인을 통해 전달되는 제2 신호의 최대 전압 차보다 높은 전압 레벨을 갖는 표시 패널.
  6. 제 1 항에 있어서,
    상기 정전기 보호 회로는 상기 제1 신호 라인과 상기 제2 신호 라인 사이에 전기적으로 연결된 제2 보호 회로를 더 포함하고,
    상기 제2 보호 회로는,
    상기 제1 신호 라인과 상기 제2 신호 라인 사이에 연결되고, 게이트 전극 및 하부 게이트 전극을 포함하는 제2 트랜지스터;
    상기 제2 트랜지스터의 상기 게이트 전극과 상기 제1 신호 라인 사이에 연결된 제3 저항,
    상기 제2 트랜지스터의 상기 게이트 전극과 상기 제1 신호 라인 사이에 연결된 제3 커패시터;
    상기 제1 트랜지스터의 상기 하부 게이트 전극과 상기 제1 신호 라인 사이에 연결된 제4 커패시터를 포함하고,
    상기 제2 트랜지스터의 상기 하부 게이트 전극은 기준 전압을 수신하는 표시 패널.
  7. 제 6 항에 있어서,
    상기 제2 트랜지스터의 상기 하부 게이트 전극과 상기 기준 전압을 수신하는 기준 전압 라인 사이에 연결된 제4 저항을 더 포함하는 표시 패널.
  8. 제 6 항에 있어서,
    상기 제2 트랜지스터는 N-타입 트랜지스터인 표시 패널.
  9. 제 8 항에 있어서,
    상기 제2 트랜지스터의 문턱 전압은 상기 제1 신호 라인을 통해 전달되는 제1 신호 및 상기 제2 신호 라인을 통해 전달되는 제2 신호의 최대 전압 차보다 높은 전압 레벨을 갖는 표시 패널.
  10. 제 1 항에 있어서,
    각각이 상기 제1 신호 라인 및 상기 제2 신호 라인 중 대응하는 신호 라인과 연결된 복수의 화소들을 더 포함하는 표시 패널.
  11. 제1 신호 라인;
    제2 신호 라인;
    상기 제1 신호 라인과 제1 노드 사이에 연결된 제1 보호 회로; 및
    상기 제1 노드와 상기 제2 신호 라인 사이에 전기적으로 연결된 제2 보호 회로를 포함하되,
    상기 제1 보호 회로는,
    상기 제1 신호 라인과 상기 제1 노드 사이에 연결되고, 게이트 전극 및 하부 게이트 전극을 포함하는 제1 트랜지스터;
    상기 제1 트랜지스터의 상기 게이트 전극과 상기 제1 노드 사이에 연결된 제1 저항,
    상기 제1 트랜지스터의 상기 게이트 전극과 제1 노드 사이에 연결된 제1 커패시터;
    상기 제1 트랜지스터의 상기 하부 게이트 전극과 상기 제1 노드 사이에 연결된 제2 커패시터를 포함하고,
    상기 제1 트랜지스터의 상기 하부 게이트 전극은 기준 전압을 수신하는 표시 패널.
  12. 제 11 항에 있어서,
    상기 제1 신호 라인과 제2 노드 사이에 연결된 제3 보호 회로; 및
    상기 제2 노드와 상기 제2 신호 라인 사이에 전기적으로 연결된 제4 보호 회로를 더 포함하는 표시 패널.
  13. 구동 신호를 제공하는 구동 회로; 및
    패드들을 통해 상기 구동 회로와 전기적으로 연결되는 표시 패널을 포함하되;
    상기 표시 패널은
    상기 패드들 중 제1 패드와 연결된 제1 데이터 라인;
    상기 패드들 중 제2 패드와 연결된 제2 데이터 라인; 및
    상기 제1 데이터 라인과 상기 제2 데이터 라인 사이에 전기적으로 연결된 제1 보호 회로를 포함하는 정전기 보호 회로를 포함하되,
    상기 제1 보호 회로는,
    상기 제1 데이터 라인과 상기 제2 데이터 라인 사이에 연결되고, 게이트 전극 및 하부 게이트 전극을 포함하는 제1 트랜지스터;
    상기 제1 트랜지스터의 상기 게이트 전극과 상기 제2 데이터 라인 사이에 연결된 제1 저항,
    상기 제1 트랜지스터의 상기 게이트 전극과 상기 제2 데이터 라인 사이에 연결된 제1 커패시터;
    상기 제1 트랜지스터의 상기 하부 게이트 전극과 상기 제2 데이터 라인 사이에 연결된 제2 커패시터를 포함하고,
    상기 제1 트랜지스터의 상기 하부 게이트 전극은 기준 전압을 수신하는 표시 장치.
  14. 제 13 항에 있어서,
    상기 표시 패널은 화소를 포함하고,
    상기 화소는
    발광 소자;
    상기 발광 소자와 전기적으로 연결된 제1 화소 트랜지스터; 및
    상기 제1 데이터 라인 및 상기 제1 화소 트랜지스터 사이에 전기적으로 연결된 제2 화소 트랜지스터를 포함하는 표시 장치.
  15. 제 14 항에 있어서,
    상기 제1 화소 트랜지스터 및 상기 제2 화소 트랜지스터 중 적어도 하나 및 상기 제1 트랜지스터는 각각 N-타입 트랜지스터인 표시 장치.
  16. 제 15 항에 있어서,
    상기 제1 트랜지스터의 문턱 전압은 상기 제1 데이터 라인을 통해 전달되는 제1 신호 및 상기 제2 데이터 라인을 통해 전달되는 제2 신호의 최대 전압 차보다 높은 전압 레벨을 갖는 표시 장치.
  17. 제 13 항에 있어서,
    상기 제1 트랜지스터의 상기 하부 게이트 전극과 상기 기준 전압을 수신하는 기준 전압 라인 사이에 연결된 제2 저항을 더 포함하는 표시 장치.
  18. 제 13 항에 있어서,
    노말 동작 상태에서 상기 기준 전압에 의해 상기 제1 트랜지스터는 턴 오프 상태를 유지하는 표시 장치.
  19. 제 13 항에 있어서,
    상기 정전기 보호 회로는 상기 제1 데이터 라인과 상기 제2 데이터 라인 사이에 전기적으로 연결된 제2 보호 회로를 더 포함하고,
    상기 제2 보호 회로는,
    상기 제1 데이터 라인과 상기 제2 데이터 라인 사이에 연결되고, 게이트 전극 및 하부 게이트 전극을 포함하는 제2 트랜지스터;
    상기 제2 트랜지스터의 상기 게이트 전극과 상기 제1 데이터 라인 사이에 연결된 제3 저항;
    상기 제2 트랜지스터의 상기 게이트 전극과 상기 제1 데이터 라인 사이에 연결된 제3 커패시터; 및
    상기 제1 트랜지스터의 상기 하부 게이트 전극과 상기 제1 데이터 라인 사이에 연결된 제4 커패시터를 포함하고,
    상기 제2 트랜지스터의 상기 하부 게이트 전극은 기준 전압을 수신하는 표시 장치.
  20. 제 19 항에 있어서,
    상기 제2 트랜지스터의 상기 하부 게이트 전극과 상기 기준 전압을 수신하는 기준 전압 라인 사이에 연결된 제4 저항을 더 포함하는 표시 장치.
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