KR20230036579A - 표시 장치 - Google Patents

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김성호
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안진성
이승현
이왕우
이지선
조윤종
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Abstract

일 실시예에 따른 표시 장치는 전자 모듈 및 상기 전자 모듈과 중첩하는 제1 표시 영역 및 상기 전자 모듈과 비중첩하는 제2 표시 영역이 정의되고, 베이스층, 상기 베이스층 상에 배치되는 발광 소자층, 및 상기 베이스층과 상기 발광 소자층 사이에 배치되는 차광층을 포함하는 표시 패널을 포함하고, 상기 발광 소자층은 상기 제1 표시 영역에 배치되는 복수의 제1 발광 소자들, 상기 제2 표시 영역에 배치되는 복수의 제2 발광 소자들을 포함하고, 상기 차광층은 상기 제1 표시 영역에 배치되고 상기 복수의 제1 발광 소자들과 각각 중첩하는 복수의 제1 차광 패턴들을 포함한다.

Description

표시 장치 {DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 표시 영역 일부의 투과율이 향상된 표시 장치에 관한 것이다.
영상 정보를 제공하기 위하여 다양한 형태의 표시 장치가 사용되고 있으며, 표시 장치는 외부 신호를 수신하거나, 외부에 출력 신호를 제공하는 전자 모듈을 포함할 수 있다. 예를 들어, 전자 모듈은 카메라 모듈, 센서, 음향 모듈 등을 포함할 수 있으며, 표시 장치에서 영상이 표시되는 영역을 증가시키기 위해 전자 모듈 등을 영상이 표시되는 영역에 배치하는 것을 고려하고 있다.
이에 따라 전자 모듈이 배치된 영역에서의 표시 품질을 유지하며 전자 모듈의 감도를 개선하는 것을 필요로 하고 있다.
본 발명의 목적은 전자 모듈에 중첩하는 표시 영역에서의 투과도가 개선된 표시 장치를 제공하는 것이다.
본 발명의 목적은 전자 모듈의 빛 번짐을 방지하기 위해 전자 모듈에 중첩하는 표시 영역에서 발광 소자와 중첩하는 차광 패턴이 불규칙적으로 배열된 표시 장치를 제공하는 것이다.
일 실시예에 따른 표시 장치는 전자 모듈 및 상기 전자 모듈과 중첩하는 제1 표시 영역 및 상기 전자 모듈과 비중첩하는 제2 표시 영역이 정의되고, 베이스층, 상기 베이스층 상에 배치되는 발광 소자층, 및 상기 베이스층과 상기 발광 소자층 사이에 배치되는 차광층을 포함하는 표시 패널을 포함하고, 상기 발광 소자층은 상기 제1 표시 영역에 배치되는 복수의 제1 발광 소자들, 상기 제2 표시 영역에 배치되는 복수의 제2 발광 소자들을 포함하고, 상기 차광층은 상기 제1 표시 영역에 배치되고 상기 복수의 제1 발광 소자들과 각각 중첩하는 복수의 제1 차광 패턴들을 포함한다.
상기 차광층은 상기 제2 표시 영역에 배치되고 상기 제2 발광 소자들과 각각 중첩하는 복수의 제2 차광 패턴들을 더 포함하고, 상기 복수의 제1 차광 패턴들은 평면상에서 불규칙적으로 배열되고, 상기 복수의 제2 차광 패턴들은 평면상에서 규칙적으로 배열될 수 있다.
상기 복수의 제1 차광 패턴들 각각은 중첩하는 상기 복수의 제1 발광 소자들 각각과 평면상에서 비정렬되고, 상기 복수의 제2 차광 패턴들 각각은 중첩하는 상기 복수의 제2 발광 소자들 각각과 평면상에서 정렬될 수 있다.
상기 복수의 제1 차광 패턴들 중 어느 하나의 제1 차광 패턴의 중심은 중첩하는 제1 발광 소자의 중심으로부터 제1 방향으로 제1 거리만큼 쉬프트되고, 상기 복수의 제1 차광 패턴들 중 상기 어느 하나의 제1 차광 패턴과 인접한 다른 하나의 제1 차광 패턴의 중심은 중첩하는 제1 발광 소자의 중심으로부터 제2 방향으로 제2 거리만큼 쉬프트될 수 있다.
상기 제1 방향과 상기 제2 방향이 동일한 경우, 상기 제1 거리와 상기 제2 거리는 서로 다르고, 상기 제1 방향과 상기 제2 방향이 다른 경우, 상기 제1 거리와 상기 제2 거리는 서로 동일하거나 다를 수 있다.
상기 제1 방향과 상기 제2 방향이 동일하고 동시에 상기 제1 거리와 상기 제2 거리가 동일한 경우, 상기 어느 하나의 제1 차광 패턴의 평면상 면적은 상기 다른 하나의 제1 차광 패턴의 평면상 면적과 다를 수 있다.
상기 제1 방향과 상기 제2 방향이 동일하고 동시에 상기 제1 거리와 상기 제2 거리가 동일한 경우, 상기 어느 하나의 제1 차광 패턴의 형상은 상기 다른 하나의 제1 차광 패턴의 형상과 다를 수 있다.
상기 표시 패널은 상기 제2 표시 영역에서 상기 베이스층과 상기 발광 소자층 사이에 배치되고, 상기 복수의 제2 발광 소자들을 구동하는 화소 회로를 포함하는 회로층을 더 포함하고, 상기 회로층은 제1 절연층 및 상기 제1 절연층 상에 배치된 제2 절연층을 포함하는 복수의 절연층들을 포함하고, 상기 화소 회로는 상기 제2 표시 영역에서 상기 제1 절연층 상에 배치된 제1 게이트 및 상기 제2 절연층 상에 배치된 제2 게이트를 포함할 수 있다.
상기 복수의 제1 차광 패턴들은 상기 제1 게이트와 동일한 층 상에 배치되고, 상기 복수의 제1 차광 패턴들은 상기 제1 게이트와 동일한 물질을 포함할 수 있다.
상기 복수의 제1 차광 패턴들은 상기 제2 게이트와 동일한 층 상에 배치되고 상기 복수의 제1 차광 패턴들은 상기 제2 게이트와 동일한 물질을 포함할 수 있다.
상기 표시 패널에는 상기 제1 표시 영역과 인접한 제3 표시 영역이 정의되고, 상기 표시 패널은 상기 제3 표시 영역에 배치되는 제3 발광 소자, 상기 제3 표시 영역에 배치되고, 상기 제1 발광 소자를 구동하는 제1 화소 회로 및 상기 제3 표시 영역에 배치되고, 상기 제3 발광 소자를 구동하는 제3 화소 회로를 더 포함할 수 있다.
상기 표시 패널은 상기 제2 표시 영역에 배치되고 상기 제2 발광 소자를 구동하는 제2 화소 회로를 더 포함하고, 상기 제1 표시 영역의 투과율은 상기 제2 표시 영역의 투과율 및 상기 제3 표시 영역의 투과율 각각보다 클 수 있다.
상기 복수의 제1 발광 소자들 각각은 발광 영역이 정의된 제1 하부 전극, 상기 제1 하부 전극 상에 배치되는 제1 발광층 및 상기 제1 발광층 상에 배치되는 제1 상부 전극을 포함하고, 상기 복수의 제1 차광 패턴들 각각은 상기 제1 하부 전극과 중첩하고 상기 복수의 제1 차광 패턴들 각각의 면적은 상기 제1 하부 전극의 면적보다 클 수 있다.
상기 복수의 제1 발광 소자들에 포함된 복수의 제1 하부 전극들 각각에는 상기 발광 영역이 정의되고, 상기 제1 하부 전극들 각각에 정의된 상기 발광 영역의 평면상 위치는 모두 동일할 수 있다.
상기 차광층은 상기 베이스층 상에 배치되고, 상기 표시 패널은 상기 차광층과 상기 발광 소자층 사이에 회로층을 더 포함하며, 상기 복수의 제2 차광 패턴들은 상기 회로층에 배치된 화소 회로들을 보호하는 배면 금속층일 수 있다.
일 실시예에 따른 표시 장치는 전자 모듈 및 상기 전자 모듈과 중첩하는 제1 표시 영역 및 상기 전자 모듈과 비중첩하고 상기 제1 표시 영역의 투과율보다 투과율이 큰 제2 표시 영역이 정의되고, 베이스층 및 상기 베이스층 상에 배치되고, 상기 제1 표시 영역에 배치되고, 제1 하부 전극, 제1 발광층 및 제1 상부 전극을 각각 포함하는 복수의 제1 발광 소자들, 및 상기 제2 표시 영역에 배치되고, 제2 하부 전극, 제2 발광층 및 제2 상부 전극을 각각 포함하는 복수의 제2 발광 소자들을 포함하는 발광 소자층을 포함하는 표시 패널을 포함하고, 상기 표시 패널은 상기 제1 표시 영역에 배치되고 상기 제1 하부 전극과 각각 중첩하는 복수의 제1 차광 패턴들 및 상기 제2 표시 영역에 배치되고 상기 제2 하부 전극과 각각 중첩하는 복수의 제2 차광 패턴들을 더 포함하고, 상기 제1 차광 패턴들 각각은 상기 제1 하부 전극과 비정렬되고, 상기 제2 차광 패턴들 각각은 상기 제2 하부 전극과 정렬된다.
상기 표시 패널은 상기 베이스층과 상기 발광 소자층의 사이에 배치되는 회로층을 포함하고, 상기 회로층은 복수의 절연층들을 포함하고, 상기 제1 차광 패턴들 및 상기 제2 차광 패턴들은 동일층 상에 배치되고, 상기 제1 차광 패턴들 및 상기 제2 차광 패턴들은 상기 베이스층, 또는 상기 복수의 절연층들 중 어느 하나의 층 상에 배치될 수 있다.
상기 제1 하부 전극 상에는 상기 제1 하부 전극의 일부분을 커버하는 화소 정의 패턴에 의해 발광 영역이 정의되고, 상기 제1 하부 전극에 정의된 상기 발광 영역의 위치는 상기 복수의 제1 발광 소자들에서 모두 동일할 수 있다.
상기 복수의 제1 차광 패턴들 중 어느 하나의 제1 차광 패턴은 중첩하는 제1 하부 전극으로부터 평면상에서 제1 방향으로 제1 거리만큼 쉬프트되고, 상기 복수의 제1 차광 패턴들 중 다른 하나의 제1 차광 패턴은 중첩하는 제1 하부 전극으로부터 제2 방향으로 제2 거리만큼 쉬프트될 수 있다.
상기 제1 방향과 상기 제2 방향은 서로 다르고, 상기 제1 거리와 상기 제2 거리는 서로 동일하거나 다를 수 있다.
상기 제1 차광 패턴들과 상기 제2 차광 패턴들은 서로 동일한 금속을 포함할 수 있다.
표시 패널에는 상기 제1 표시 영역과 인접한 제3 표시 영역이 정의되고, 상기 표시 패널은 상기 제3 표시 영역에 배치되는 제3 발광 소자, 상기 제3 표시 영역에 배치되고, 상기 제1 발광 소자를 구동하는 제1 화소 회로 및 상기 제3 표시 영역에 배치되고, 상기 제3 발광 소자를 구동하는 제3 화소 회로를 더 포함할 수 있다.
상기 표시 패널은 상기 제3 표시 영역에서 상기 베이스층과 상기 발광 소자층 사이에 배치되고, 상기 제1 화소 회로 및 상기 제3 화소 회로를 포함하는 회로층을 더 포함하고, 상기 회로층은 제1 절연층 및 상기 제1 절연층 상에 배치된 제2 절연층을 포함하는 복수의 절연층들을 포함하고, 상기 제1 화소 회로 및 상기 제3 화소 회로 각각은 상기 제1 절연층 상에 배치된 제1 게이트 및 상기 제2 절연층 상에 배치된 제2 게이트를 포함할 수 있다.
상기 복수의 제1 차광 패턴들은 상기 제1 게이트 또는 상기 제2 게이트와 동일한 층 상에 배치되고, 상기 제1 차광 패턴은 상기 제1 게이트 또는 상기 제2 게이트와 동일한 물질을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 표시 장치 일부 영역의 투과율이 높아져 표시 장치에 포함된 전자 모듈에서 획득되는 신호 또는 전자 모듈에서 출력되는 신호의 품질이 향상되어, 표시 장치의 신뢰성이 개선될 수 있다.
본 발명의 일 실시예에 따르면, 발광 소자에 배치된 전극 및 화소 정의막의 배치 변경 없이, 차광 패턴의 배치 변경만으로 표시 장치 내의 전자 모듈의 빛 번짐을 유발하는 플레어(flare) 현상을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 일부 구성들을 도시한 분해 사시도이다.
도 3은 본 발명의 일 실시예에 따른 표시 모듈의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 패널 중 일부 영역을 확대한 평면도이다.
도 6은 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 7은 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 8은 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 9a 및 도 9b는 도 7의 실시예에 따른 표시 패널의 주 표시 영역을 보여주는 도면들이다.
도 10a 및 도 10b는 도 8의 실시예에 따른 표시 패널의 제1 표시 영역을 보여주는 도면들이다.
도 11은 본 발명의 다른 일 실시예에 따른 표시 패널의 단면도이다.
도 12a 및 도 12b는 도 11의 실시예에 따른 표시 패널의 제1 표시 영역을 보여주는 도면들이다.
도 13는 본 발명의 다른 일 실시예에 따른 표시 패널의 단면도이다.
도 14a 및 도 14b는 도 13의 실시예에 따른 표시 패널의 제1 표시 영역을 보여주는 도면들이다.
도 15 내지 도 17은 본 발명의 일 실시예에 따른 표시 패널의 제1 표시 영역의 평면도들이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 1을 참조하면, 표시 장치(1000)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 예를 들어, 표시 장치(1000)는 휴대폰, 태블릿, 모니터, 텔레비전, 자동차 내비게이션, 게임기, 또는 웨어러블 장치일 수 있으나, 이에 제한되는 것은 아니다. 도 1에서는 표시 장치(1000)가 휴대폰인 것을 예시적으로 도시하였다.
표시 장치(1000)는 표시 영역(1000A)을 통해 영상을 표시할 수 있다. 표시 영역(1000A)은 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면을 포함할 수 있다. 표시 영역(1000A)은 상기 평면의 적어도 2 개의 측으로부터 각각 벤딩된 곡면들을 더 포함할 수 있다. 하지만, 표시 영역(1000A)의 형상이 이에 제한되는 것은 아니다. 예를 들어, 표시 영역(1000A)은 상기 평면만을 포함할 수도 있고, 표시 영역(1000A)은 상기 평면의 적어도 2개 이상, 예를 들어 4 개의 측으로부터 각각 벤딩된 4개의 곡면들을 더 포함할 수도 있다.
표시 장치(1000)의 표시 영역(1000A) 내에는 센싱 영역(1000SA)이 정의될 수 있다. 도 1 에서는 하나의 센싱 영역(1000SA)을 예시적으로 도시하였으나, 센싱 영역(1000SA)의 개수가 이에 제한되는 것은 아니다. 센싱 영역(1000SA)은 표시 영역(1000A)의 일부분일 수 있다. 따라서, 표시 장치(1000)는 센싱 영역(1000SA)을 통해 영상을 표시할 수 있다.
센싱 영역(1000SA)과 중첩하는 영역에는 전자 모듈이 배치될 수 있다. 전자 모듈은 센싱 영역(1000SA)을 통해 전달되는 외부 입력을 수신하거나, 센싱 영역(1000SA)을 통해 출력을 제공할 수 있다. 예를 들어, 전자 모듈은 카메라 모듈, 근접 센서와 같이 거리를 측정하는 센서, 사용자의 신체의 일부(예, 지문, 홍채, 또는 얼굴)을 인식하는 센서, 또는 광을 출력하는 소형 램프일 수 있으며, 특별히 이에 제한되는 것은 아니다.
표시 장치(1000)의 두께 방향은 제1 방향(DR1) 및 제2 방향(DR2)과 교차하는 제3 방향(DR3)과 나란할 수 있다. 따라서, 표시 장치(1000)를 구성하는 부재들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향(DR3)을 기준으로 정의될 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 일부 구성들을 도시한 분해 사시도이다.
도 2를 참조하면, 표시 장치(1000)는 표시 모듈(DM) 및 전자 모듈(CM)을 포함할 수 있다. 표시 모듈(DM)은 영상을 생성하고, 외부에서 인가되는 입력을 감지하는 구성일 수 있다. 전자 모듈(CM)은 표시 모듈(DM) 아래에 배치될 수 있다. 예를 들어, 전자 모듈(CM)은 카메라 모듈, 또는 적외선 센서 모듈일 수 있다. 표시 모듈(DM)은 제1 전자 모듈, 전자 모듈(CM)은 제2 전자 모듈로 지칭될 수도 있다.
표시 모듈(DM)에는 표시 영역(100A) 및 주변 영역(100N)이 정의될 수 있다. 표시 영역(100A)은 도 1에 도시된 표시 영역(1000A)에 대응될 수 있다. 표시 모듈(DM)의 일부 영역은 다른 일부 영역보다 높은 투과율을 가질 수 있으며, 이는 센싱 영역(100SA)으로 정의될 수 있다. 센싱 영역(100SA)은 표시 영역(100A)의 일부분일 수 있다. 표시 모듈(DM)의 센싱 영역(100SA)은 도 1에 도시된 표시 장치(1000)의 센싱 영역(1000SA)에 대응될 수 있다. 센싱 영역(100SA)은 영상을 표시하며, 전자 모듈(CM)로 제공되는 외부 입력, 및/또는 전자 모듈(CM)로부터의 출력을 투과시킬 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 모듈의 단면도이다.
도 3을 참조하면, 표시 모듈(DM)은 표시 패널(100), 센서층(200) 및 반사 방지층(300)을 포함할 수 있다.
표시 패널(100)은 영상을 실질적으로 생성하는 구성일 수 있다. 표시 패널(100)은 발광형 표시 패널일 수 있으며, 예를 들어, 표시 패널(100)은 유기발광 표시 패널, 무기발광 표시 패널, 퀀텀닷 표시 패널, 마이크로 엘이디 표시 패널, 또는 나노 엘이디 표시 패널일 수 있다. 표시 패널(100)은 표시층으로 지칭될 수 있다.
표시 패널(100)은 베이스층(110), 회로층(120), 발광 소자층(130), 및 봉지층(140)을 포함할 수 있다.
베이스층(110)은 회로층(120)이 배치되는 베이스 면을 제공하는 부재일 수 있다. 베이스층(110)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다. 베이스층(110)은 유리 기판, 금속 기판, 또는 고분자 기판 등일 수 있다. 하지만, 실시예가 이에 한정되는 것은 아니며, 베이스층(110)은 무기층, 유기층 또는 복합재료층일 수 있다.
베이스층(110)은 다층 구조를 가질 수 있다. 예를 들어, 베이스층(110)은 제1 합성 수지층, 상기 제1 합성 수지층 위에 배치된 실리콘 옥사이드(SiOx)층, 상기 실리콘 옥사이드층 위에 배치된 아몰퍼스 실리콘(a-Si)층, 및 상기 아몰퍼스 실리콘층 위에 배치된 제2 합성 수지층을 포함할 수 있다. 상기 실리콘 옥사이드층 및 상기 아몰퍼스 실리콘층은 베이스 배리어층이라 지칭될 수 있다.
상기 제1 및 제2 합성 수지층들 각각은 폴리이미드(polyimide)계 수지를 포함하는 것일 수 있다. 또한, 상기 제1 및 제2 합성 수지층들 각각은 아크릴(acrylate)계 수지, 메타크릴(methacrylate)계 수지, 폴리아이소프렌(polyisoprene)계 수지, 비닐(vinyl)계 수지, 에폭시(epoxy)계 수지, 우레탄(urethane)계 수지, 셀룰로오스(cellulose)계 수지, 실록산(siloxane)계 수지, 폴리아미드(polyamide)계 수지 및 페릴렌(perylene)계 수지 중 적어도 하나를 포함하는 것일 수 있다. 한편, 본 명세서에서 “~~” 계 수지는 “~~” 의 작용기를 포함하는 것을 의미한다.
회로층(120)은 베이스층(110) 위에 배치될 수 있다. 회로층(120)은 절연층, 반도체 패턴, 도전 패턴, 및 신호 라인 등을 포함할 수 있다. 코팅, 증착 등의 방식으로 절연층, 반도체층, 및 도전층이 베이스층(110) 위에 형성되고, 이후, 복수 회의 포토리소그래피 공정을 통해 절연층, 반도체층, 및 도전층이 선택적으로 패터닝될 수 있다. 이 후, 회로층(120)에 포함된 반도체 패턴, 도전 패턴, 및 신호 라인이 형성될 수 있다.
발광 소자층(130)은 회로층(120) 위에 배치될 수 있다. 발광 소자층(130)은 발광 소자를 포함할 수 있다. 예를 들어, 발광 소자층(130)은 유기 발광 물질, 무기 발광 물질, 유기-무기 발광 물질, 퀀텀닷, 퀀텀 로드, 마이크로 엘이디, 또는 나노 엘이디를 포함할 수 있다.
봉지층(140)은 발광 소자층(130) 위에 배치될 수 있다. 봉지층(140)은 수분, 산소, 및 먼지 입자와 같은 이물질로부터 발광 소자층(130)을 보호할 수 있다.
센서층(200)은 표시 패널(100) 위에 배치될 수 있다. 센서층(200)은 외부에서 인가되는 외부 입력을 감지할 수 있다. 외부 입력은 사용자의 입력일 수 있다. 사용자의 입력은 사용자 신체의 일부, 광, 열, 펜, 또는 압력 등 다양한 형태의 외부 입력들을 포함할 수 있다.
센서층(200)은 연속된 공정을 통해 표시 패널(100) 위에 형성될 수 있다. 이 경우, 센서층(200)은 표시 패널(100) 위에 직접 배치된다고 표현될 수 있다. 직접 배치된다는 것은 센서층(200)과 표시 패널(100) 사이에 제3 의 구성요소가 배치되지 않는 것을 의미할 수 있다. 즉, 센서층(200)과 표시 패널(100) 사이에는 별도의 접착 부재가 배치되지 않을 수 있다. 또는, 센서층(200)은 표시 패널(100)과 접착 부재를 통해 서로 결합될 수 있다. 접착 부재는 통상의 접착제 또는 점착제를 포함할 수 있다.
반사 방지층(300)은 센서층(200) 위에 배치될 수 있다. 반사 방지층(300)은 표시 모듈(DM)의 외부로부터 입사되는 외부광의 반사율을 감소시킬 수 있다. 반사 방지층(300)은 연속된 공정을 통해 센서층(200) 위에 형성될 수 있다. 반사 방지층(300)은 컬러 필터들을 포함할 수 있다. 상기 컬러 필터들은 소정의 배열을 가질 수 있다. 예를 들어, 상기 컬러 필터들은 표시 패널(100)에 포함된 화소들의 발광 컬러들을 고려하여 배열될 수 있다. 또한, 반사 방지층(300)은 상기 컬러 필터들에 인접한 블랙 매트릭스를 더 포함할 수 있다.
또는, 본 발명의 일 실시예에 따른 반사 방지층(300)은 위상지연자(retarder) 및 편광자(polarizer)를 포함할 수 있다. 위상지연자는 필름타입 또는 액정 코팅타입일 수 있고, λ/2 위상지연자 및/또는 λ/4 위상지연자를 포함할 수 있다. 편광자 역시 필름타입 또는 액정 코팅타입일 수 있다. 필름타입은 연신형 합성수지 필름을 포함하고, 액정 코팅타입은 소정의 배열로 배열된 액정들을 포함할 수 있다. 위상지연자 및 편광자는 하나의 편광필름으로 구현될 수 있다. 반사 방지층(300)은 편광필름의 상부 또는 하부에 배치된 보호필름을 더 포함할 수 있다.
본 발명의 일 실시예에서, 센서층(200)은 생략될 수도 있다. 이 경우, 반사 방지층(300)은 표시 패널(100) 위에 배치될 수 있다. 예를 들어, 반사 방지층(300)은 연속된 공정을 통해 표시 패널(100) 위에 직접 형성될 수도 있다.
본 발명의 일 실시예에서, 센서층(200)과 반사 방지층(300)의 위치는 서로 달라질 수 있다. 예를 들어, 반사 방지층(300)은 표시 패널(100)과 센서층(200) 사이에 배치될 수 있다.
도시되지 않았으나, 본 발명의 일 실시예에서, 표시 모듈(DM)은 반사 방지층(300) 위에 배치된 광학층을 더 포함할 수 있다. 예를 들어, 광학층은 연속된 공정을 통해 반사 방지층(300) 위에 형성될 수 있다. 광학층은 표시 패널(100)으로부터 입사된 광의 방향을 제어하여 표시 모듈(DM)의 정면 휘도를 향상시킬 수 있다. 예를 들어, 광학층은 표시 패널(100)에 포함된 화소들의 발광 영역들에 각각 대응하여 개구부들이 정의된 유기 절연층, 및 유기 절연층을 커버하며 상기 개구부들에 충진된 고굴절층을 포함할 수 있다. 고굴절층은 유기 절연층보다 높은 굴절률을 가질 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시 패널의 평면도이다. 도 5는 본 발명의 일 실시예에 따른 표시 패널 중 일부 영역을 확대한 평면도이다. 도 5는 도 4의 AA’ 영역을 확대하여 도시한 평면도이다.
도 4 및 도 5를 참조하면, 표시 패널(100, 도 3 참조)은 표시 영역(DP-A) 및 주변 영역(DP-NA)을 포함할 수 있다. 주변 영역(DP-NA)은 표시 영역(DP-A)과 인접하며 표시 영역(DP-A)의 적어도 일부를 에워쌀 수 있다.
표시 영역(DP-A)은 제1 표시 영역(DP-A1), 제2 표시 영역(DP-A2), 및 주 표시 영역(DP-A3)을 포함할 수 있다. 제1 표시 영역(DP-A1)은 컴포넌트 영역, 제2 표시 영역(DP-A2)은 중간 영역 또는 과도 영역(transition area), 주 표시 영역(DP-A3)은 일반 표시 영역 또는 제3 표시 영역(DP-A3)으로 지칭될 수 있다. 제1 표시 영역(DP-A1)과 제2 표시 영역(DP-A2)은 보조 표시 영역으로 지칭될 수도 있다.
표시 패널(100)은 복수의 화소들(PX)을 포함할 수 있다. 복수의 화소들(PX)을 제1 표시 영역(DP-A1)에서 광을 방출하는 제1 화소(PX1), 제2 표시 영역(DP-A2)에서 광을 방출하는 제2 화소(PX2), 및 주 표시 영역(DP-A3)에서 광을 방출하는 제3 화소(PX3)를 포함할 수 있다.
제1 화소(PX1), 제2 화소(PX2), 및 제3 화소(PX3) 각각은 복수로 제공될 수 있다. 이 경우, 제1 내지 제3 화소들(PX1, PX2, PX3) 각각은 적색 화소, 녹색 화소, 및 청색 화소를 포함할 수 있으며, 실시예에 따라, 백색 화소를 더 포함할 수도 있다.
제1 화소(PX1)는 제1 발광 소자(LD1) 및 제1 발광 소자(LD1)를 구동하는 제1 화소 회로(PC1)를 포함하고, 제2 화소(PX2)는 제2 발광 소자(LD2) 및 제2 발광 소자(LD2)를 구동하는 제2 화소 회로(PC2)를 포함하고, 제3 화소(PX3)는 제3 발광 소자(LD3) 및 제3 발광 소자(LD3)를 구동하는 제3 화소 회로(PC3)를 포함할 수 있다. 도 4에서 도시된 제1 화소(PX1), 제2 화소(PX2), 및 제3 화소(PX3)의 위치는 제1, 제2, 및 제3 발광 소자(LD1, LD2, LD3)의 위치에 대응하여 도시된 것이다.
제1 표시 영역(DP-A1)은 도 1에 도시된 센싱 영역(1000SA)과 중첩 또는 대응될 수 있다. 즉, 제1 표시 영역(DP-A1)은 전자 모듈(CM, 도 2 참조)과 평면상에서 중첩하는 영역에 제공될 수 있다. 예를 들어, 외부 입력(예를 들어, 광)은 제1 표시 영역(DP-A1)을 통해 전자 모듈(CM)로 제공될 수 있고, 전자 모듈(CM)로부터의 출력은 제1 표시 영역(DP-A1)을 통해 외부로 방출될 수 있다. 본 실시예에서, 제1 표시 영역(DP-A1)은 원 형상으로 도시되었으나, 다각형, 타원, 적어도 하나의 곡선 변을 가진 도형, 또는 비정형의 형상 등 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
투과 영역의 면적을 확보하기 위해, 제1 표시 영역(DP-A1)에는 주 표시 영역(DP-A3)보다 더 적은 수의 화소가 제공될 수 있다. 제1 표시 영역(DP-A1)에서 제1 발광 소자(LD1)가 배치되지 않은 영역은 투과 영역(TA, 도 8 참조)으로 정의될 수 있다. 예를 들어, 제1 표시 영역(DP-A1)에서 제1 발광 소자(LD1)의 제1 전극 및 제1 전극을 에워싸는 화소 정의 패턴이 배치되지 않은 영역은 투과 영역(TA, 도 8 참조)으로 정의될 수 있다.
단위 면적 또는 동일한 면적 내에서 제1 표시 영역(DP-A1)에 배치된 제1 화소(PX1)의 개수는 주 표시 영역(DP-A3)에 배치된 제3 화소(PX3)의 개수보다 적을 수 있다. 예를 들어, 제1 표시 영역(DP-A1)의 해상도는 주 표시 영역(DP-A3)의 해상도의 약 1/2, 3/8, 1/3, 1/4, 2/9, 1/8, 1/9, 1/16 등일 수 있다. 예를 들어, 주 표시 영역(DP-A3)의 해상도는 약 400ppi 이상이고, 제1 표시 영역(DP-A1)의 해상도는 약 200ppi 또는 100ppi일 수 있다. 다만, 이는 일 예일뿐 이에 특별히 제한되는 것은 아니다.
제1 화소(PX1)의 제1 화소 회로(PC1)는 제1 표시 영역(DP-A1)에 배치되지 않을 수 있다. 예를 들어, 제1 화소 회로(PC1)는 제2 표시 영역(DP-A2) 또는 주변 영역(DP-NA)에 배치될 수 있다. 이 경우, 제1 표시 영역(DP-A1)의 광 투과율은 제1 화소 회로(PC1)가 제1 표시 영역(DP-A1)에 배치된 경우보다 증가될 수 있다.
제1 발광 소자(LD1)와 제1 화소 회로(PC1)는 연결 배선(TWL)을 통해 서로 전기적으로 연결될 수 있다. 연결 배선(TWL)은 제1 표시 영역(DP-A1)의 투과 영역과 중첩할 수 있다. 연결 배선(TWL)은 투명 도전 배선을 포함할 수 있다. 투명 도전 배선은 투명 도전 물질 또는 광 투과성 물질을 포함할 수 있다. 예를 들어, 연결 배선(TWL)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐갈륨아연산화물(IGZO), 아연 산화물(ZnO) 또는 인듐 산화물(In2O3)등의 투명 전도성 산화물(transparent conductive oxide, TCO)막으로 형성될 수 있다.
제2 표시 영역(DP-A2)은 제1 표시 영역(DP-A1)과 인접한다. 제2 표시 영역(DP-A2)은 제1 표시 영역(DP-A1)의 적어도 일부를 에워쌀 수 있다. 제2 표시 영역(DP-A2)은 제1 표시 영역(DP-A1)보다 낮은 투과율을 갖는 영역일 수 있다. 본 실시예에서, 제2 표시 영역(DP-A2)은 주변 영역(DP-NA)으로부터 이격될 수 있다. 다만, 이에 제한되지 않고, 제2 표시 영역(DP-A2)은 주변 영역(DP-NA)과 접할 수도 있다.
제2 표시 영역(DP-A2)에는 제1 화소(PX1)의 제1 화소 회로(PC1), 제2 발광 소자(LD2), 및 제2 화소 회로(PC2)가 배치될 수 있다. 따라서, 제2 표시 영역(DP-A2)의 광 투과율은 제1 표시 영역(DP-A1)의 광 투과율보다 낮을 수 있다. 또한, 제2 표시 영역(DP-A2)에 제1 화소(PX1)의 제1 화소 회로(PC1)가 배치됨에 따라, 단위 면적 또는 동일한 면적 내에서 제2 표시 영역(DP-A2)에 배치된 제2 화소(PX2)의 개수는 주 표시 영역(DP-A3)에 배치된 제3 화소(PX3)의 개수보다 적을 수 있다. 제2 표시 영역(DP-A2)에 표시되는 이미지의 해상도는 주 표시 영역(DP-A3)에 표시되는 이미지의 해상도보다 낮을 수 있다.
주 표시 영역(DP-A3)은 제2 표시 영역(DP-A2)과 인접한다. 주 표시 영역(DP-A3)은 제1 표시 영역(DP-A1)과 인접할 수 있다. 주 표시 영역(DP-A3)은 제1 표시 영역(DP-A1)보다 낮은 투과율을 갖는 영역으로 정의될 수 있다. 제3 표시 영역(DP-A3)에는 제3 발광 소자(LD3) 및 제3 화소 회로(PC3)가 배치될 수 있다.
도 5에서는 구체적으로 도시하지 않았으나, 주 표시 영역(DP-A3)에 배치된 제3 발광 소자(LD3)와의 간격 확보를 위해 주 표시 영역(DP-A3)과 가장 인접하게 배치된 제1 표시 영역(DP-A1)에 배치된 제1 발광 소자(LD1)는 특정 방향의 폭이 더 큰 원 형상을 가질 수 있다. 예를 들어, 제1 표시 영역(DP-A1)이 주 표시 영역(DP-A3)과 제2 방향(DR2)으로 인접한 경우, 제1 발광 소자(LD1)의 제1 방향(DR1)의 폭은 제2 방향(DR2)의 폭보다 클 수 있다.
제1 발광 소자(LD1), 제2 발광 소자(LD2), 및 제3 발광 소자(LD3) 각각은 모두 복수로 제공될 수 있다. 제1 발광 소자들(LD1) 중 서로 가장 인접한 2 개의 제1 발광 소자들 사이의 간격은 제3 발광 소자들(LD3) 중 서로 가장 인접한 2 개의 제3 발광 소자들 사이의 간격보다 클 수 있다. 또한, 제2 발광 소자들(LD2) 중 서로 가장 인접한 2 개의 제2 발광 소자들 사이의 간격은 제3 발광 소자들(LD3) 중 서로 가장 인접한 2 개의 발광 소자들 사이의 간격보다 클 수 있다.
도 5에 도시된 제1, 제2, 및 제3 발광 소자(LD1, LD2, LD3)는 제1 발광 소자(LD1)의 제1 하부 전극(AE1, 도 8 참조), 제2 발광 소자(LD2)의 제2 하부 전극(AE2, 도 8 참조), 및 제3 발광 소자(LD3)의 제3 하부 전극(AE3, 도 7 참조)의 평면 상의 형상에 대응될 수 있다. 제1 하부 전극(AE1, 도 8 참조)의 면적은 제3 하부 전극(AE3, 도 7 참조)의 면적보다 클 수 있다.
도 6은 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 6을 참조하면, 복수의 화소들(PX) 중 하나의 화소(PX)의 등가 회로도를 도시하였다. 도 6에 도시된 화소(PX)는 제1 화소(PX1, 도 4 참조), 제2 화소(PX2, 도 4 참조), 또는 제3 화소(PX3, 도 4 참조)일 수 있다. 화소(PX)는 발광 소자(LD) 및 화소 회로(PC)를 포함할 수 있다. 발광 소자(LD)는 도 3의 발광 소자층(130)에 포함되는 구성일 수 있고, 화소 회로(PC)는 도 3의 회로층(120)에 포함되는 구성일 수 있다.
화소 회로(PC)는 복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 및 스토리지 커패시터(Cst)는 신호선들(SL1, SL2, SL3, SLn, EL, DL), 제1 초기화전압선(VL1), 제2 초기화전압선(VL2)(또는, 애노드 초기화전압선) 및 구동 전압선(PL)에 전기적으로 연결될 수 있다. 일 실시예로, 상술한 배선들 중 적어도 어느 하나, 예컨대, 구동 전압선(PL)은 이웃하는 화소(PX)들에서 공유될 수 있다.
복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7)은 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)를 포함할 수 있다.
발광 소자(LD)는 하부 전극(예를 들어, 애노드 전극 또는 화소 전극) 및 상부 전극(예를 들어, 캐소드 전극 또는 공통 전극)을 포함할 수 있으며, 발광 소자(LD)의 상기 하부 전극은 발광제어 박막트랜지스터(T6)를 매개로 구동 박막트랜지스터(T1)에 연결되어 구동 전류(ILD)를 제공받고, 상기 상부 전극은 저전원 전압(ELVSS)을 제공받을 수 있다. 발광 소자(LD)는 구동 전류(ILD)에 상응하는 휘도의 광을 생성할 수 있다.
복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 일부는 NMOS(n-channel MOSFET)로 구비되고, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다. 예를 들어, 복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 보상 박막트랜지스터(T3) 및 제1 초기화 박막트랜지스터(T4)는 NMOS(n-channel MOSFET)로 구비되며, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다.
다른 실시예로, 복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4) 및 제2 초기화 박막트랜지스터(T7)는 NMOS로 구비되며, 나머지는 PMOS으로 구비될 수 있다. 또는, 복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 하나만 NMOS로 구비되고 나머지는 PMOS로 구비될 수 있다. 또는, 복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 모두 NMOS로 구비되거나, 모두 PMOS로 구비될 수 있다.
신호선은 제1 스캔신호(Sn)를 전달하는 제1 스캔선(SL1), 제2 스캔신호(Sn’)을 전달하는 제2 스캔선(SL2), 제1 초기화 박막트랜지스터(T4)에 제3 스캔신호(Si)를 전달하는 제3 스캔선(SL3), 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광제어선(EL), 제2 초기화 박막트랜지스터(T7)에 이후 스캔신호(Sn+1)를 전달하는 이후 스캔선(SLn, next scan line), 및 제1 스캔선(SL1)과 교차하며 데이터신호(Dm)를 전달하는 데이터선(DL)을 포함할 수 있다. 제1 스캔신호(Sn)는 현재 스캔신호일 수 있고, 이후 스캔신호(Sn+1)는 제1 스캔신호(Sn)의 다음 스캔신호일 수 있다.
구동 전압선(PL)은 구동 박막트랜지스터(T1)에 구동 전압(ELVDD)을 전달하며, 제1 초기화전압선(VL1)은 구동 박막트랜지스터(T1) 및 화소전극을 초기화하는 초기화전압(Vint)을 전달할 수 있다.
구동 박막트랜지스터(T1)의 구동 게이트 전극은 스토리지 커패시터(Cst)와 연결되어 있고, 구동 박막트랜지스터(T1)의 구동 소스 영역은 동작제어 박막트랜지스터(T5)를 경유하여 구동 전압선(PL)에 연결되어 있으며, 구동 박막트랜지스터(T1)의 구동 드레인 영역은 발광제어 박막트랜지스터(T6)를 경유하여 발광 소자(LD)의 상기 제1 전극과 전기적으로 연결될 수 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 발광 소자(LD)에 구동 전류(ILD)를 공급할 수 있다.
스위칭 박막트랜지스터(T2)의 스위칭 게이트 전극은 제1 스캔신호(Sn)를 전달하는 제1 스캔선(SL1)에 연결되어 있고, 스위칭 박막트랜지스터(T2)의 스위칭 소스 영역은 데이터선(DL)에 연결되어 있으며, 스위칭 박막트랜지스터(T2)의 스위칭 드레인 영역은 구동 박막트랜지스터(T1)의 구동 소스 영역에 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 구동 전압선(PL)에 연결될 수 있다. 스위칭 박막트랜지스터(T2)는 제1 스캔선(SL1)을 통해 전달받은 제1 스캔신호(Sn)에 따라 턴-온되어 데이터선(DL)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)의 구동 소스 영역으로 전달하는 스위칭 동작을 수행할 수 있다.
보상 박막트랜지스터(T3)의 보상 게이트 전극은 제2 스캔선(SL2)에 연결되어 있다. 보상 박막트랜지스터(T3)의 보상 드레인 영역은 구동 박막트랜지스터(T1)의 구동 드레인 영역에 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 발광 소자(LD)의 화소전극과 연결될 수 있다. 보상 박막트랜지스터(T3)의 보상 소스 영역은 스토리지 커패시터(Cst)의 제1 전극(Cst1) 및 구동 박막트랜지스터(T1)의 구동 게이트 전극에 연결될 수 있다. 또한, 보상 소스 영역은 제1 초기화 박막트랜지스터(T4)의 제1 초기화 드레인 영역에 연결될 수 있다.
보상 박막트랜지스터(T3)는 제2 스캔선(SL2)을 통해 전달받은 제2 스캔신호(Sn’)에 따라 턴-온되어 구동 박막트랜지스터(T1)의 구동 게이트 전극과 구동 드레인 영역을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킬 수 있다.
제1 초기화 박막트랜지스터(T4)의 제1 초기화 게이트 전극은 제3 스캔선(SL3)에 연결될 수 있다. 제1 초기화 박막트랜지스터(T4)의 제1 초기화 소스 영역은 제2 초기화 박막트랜지스터(T7)의 제2 초기화 소스 영역과 제1 초기화전압선(VL1)에 연결될 수 있다. 제1 초기화 박막트랜지스터(T4)의 제1 초기화 드레인 영역은 스토리지 커패시터(Cst)의 제1 전극(Cst1), 보상 박막트랜지스터(T3)의 보상 소스 영역 및 구동 박막트랜지스터(T1)의 구동 게이트 전극에 연결될 수 있다. 제1 초기화 박막트랜지스터(T4)는 제3 스캔선(SL3)을 통해 전달받은 제3 스캔신호(Si)에 따라 턴-온되어 초기화전압(Vint)을 구동 박막트랜지스터(T1)의 구동 게이트 전극에 전달하여 구동 박막트랜지스터(T1)의 구동 게이트 전극의 전압을 초기화시키는 초기화 동작을 수행할 수 있다.
동작제어 박막트랜지스터(T5)의 동작제어 게이트 전극은 발광제어선(EL)에 연결되어 있으며, 동작제어 박막트랜지스터(T5)의 동작제어 소스 영역은 구동 전압선(PL)과 연결되어 있고, 동작제어 박막트랜지스터(T5)의 동작제어 드레인 영역은 구동 박막트랜지스터(T1)의 구동 소스 영역 및 스위칭 박막트랜지스터(T2)의 스위칭 드레인 영역과 연결될 수 있다.
발광제어 박막트랜지스터(T6)의 발광제어 게이트 전극은 발광제어선(EL)에 연결되어 있고, 발광제어 박막트랜지스터(T6)의 발광제어 소스 영역은 구동 박막트랜지스터(T1)의 구동 드레인 영역 및 보상 박막트랜지스터(T3)의 보상 드레인 영역에 연결되어 있으며, 발광제어 박막트랜지스터(T6)의 발광제어 드레인 영역은 제2 초기화 박막트랜지스터(T7)의 제2 초기화 드레인 영역 및 발광 소자(LD)의 화소전극에 전기적으로 연결될 수 있다.
동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광제어선(EL)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 구동 전압(ELVDD)이 발광 소자(LD)에 전달되어 발광 소자(LD)에 구동 전류(ILD)가 흐르도록 한다.
제2 초기화 박막트랜지스터(T7)의 제2 초기화 게이트 전극은 이후 스캔선(SLn)에 연결되어 있고, 제2 초기화 박막트랜지스터(T7)의 제2 초기화 드레인 영역은 발광제어 박막트랜지스터(T6)의 발광제어 드레인 영역 및 발광 소자(LD)의 화소전극에 연결되어 있으며, 제2 초기화 박막트랜지스터(T7)의 제2 초기화 소스 영역은 제2 초기화전압선(VL2)에 연결되어, 애노드 초기화전압(Aint)을 제공받을 수 있다. 제2 초기화 박막트랜지스터(T7)는 이후 스캔선(SLn)을 통해 전달받은 이후 스캔신호(Sn+1)에 따라 턴-온되어 발광 소자(LD)의 화소전극을 초기화시킨다.
다른 실시예로, 제2 초기화 박막트랜지스터(T7)는 발광제어선(EL)에 연결되어 발광제어신호(En)에 따라 구동될 수 있다. 한편, 소스 영역들 및 드레인 영역들은 트랜지스터의 종류(p-type or n-type)에 따라 그 위치가 서로 바뀔 수 있다.
스토리지 커패시터(Cst)는 제1 전극(Cst1)과 제2 전극(Cst2)을 포함할 수 있다. 스토리지 커패시터(Cst)의 제1 전극(Cst1)은 구동 박막트랜지스터(T1)의 구동 게이트 전극과 연결되며, 스토리지 커패시터(Cst)의 제2 전극(Cst2)은 구동 전압선(PL)과 연결된다. 스토리지 커패시터(Cst)는 구동 박막트랜지스터(T1)의 구동 게이트 전극 전압과 구동 전압(ELVDD) 차에 대응하는 전하가 저장될 수 있다.
부스팅 커패시터(Cbs)는 제1 전극(CE1’) 및 제2 전극(CE2’)을 포함할 수 있다. 부스팅 커패시터(Cbs)의 제1 전극(CE1’)은 스토리지 커패시터(Cst)의 제1 전극(Cst1)에 연결되고, 부스팅 커패시터(Cbs)의 제2 전극(CE2')은 제1 스캔신호(Sn)를 제공받을 수 있다. 부스팅 커패시터(Cbs)는 제1 스캔신호(Sn)의 제공이 중단되는 시점에서 구동 박막트랜지스터(T1)의 게이트 단자의 전압을 상승시킴으로써, 상기 게이트 단자의 전압강하를 보상할 수 있다.
일 실시예에 따른 각 화소(PX)의 구체적 동작은 다음과 같다.
초기화 기간 동안, 제3 스캔선(SL3)을 통해 제3 스캔신호(Si)가 공급되면, 제3 스캔신호(Si)에 대응하여 제1 초기화 박막트랜지스터(T4)가 턴-온(Turn on)되며, 제1 초기화전압선(VL1)으로부터 공급되는 초기화전압(Vint)에 의해 구동 박막트랜지스터(T1)가 초기화된다.
데이터 프로그래밍 기간 동안, 제1 스캔선(SL1) 및 제2 스캔선(SL2)을 통해 제1 스캔신호(Sn) 및 제2 스캔신호(Sn’)가 공급되면, 제1 스캔신호(Sn) 및 제2 스캔신호(Sn’)에 대응하여 스위칭 박막트랜지스터(T2) 및 보상 박막트랜지스터(T3)가 턴-온된다. 이 때, 구동 박막트랜지스터(T1)는 턴-온된 보상 박막트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 된다.
그러면, 데이터선(DL)으로부터 공급된 데이터신호(Dm)에서 구동 박막트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 보상 전압(Dm+Vth, Vth는 (-)의 값)이 구동 박막트랜지스터(T1)의 구동 게이트 전극에 인가된다.
스토리지 커패시터(Cst)의 양단에는 구동 전압(ELVDD)과 보상 전압(Dm+Vth)이 인가되고, 스토리지 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장된다.
발광 기간 동안, 발광제어선(EL)으로부터 공급되는 발광제어신호(En)에 의해 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)가 턴-온된다. 구동 박막트랜지스터(T1)의 구동 게이트 전극의 전압과 구동 전압(ELVDD) 간의 전압차에 따르는 구동 전류(ILD)가 발생하고, 발광제어 박막트랜지스터(T6)를 통해 구동 전류(ILD)가 발광 소자(LD)에 공급된다.
본 실시예에서는 복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 적어도 하나는 산화물을 포함하는 반도체층을 포함하며, 나머지는 실리콘을 포함하는 반도체층을 포함하고 있다.
구체적으로, 디스플레이 장치의 밝기에 직접적으로 영향을 미치는 구동 박막트랜지스터(T1)의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 반도체층을 포함하도록 구성하며, 이를 통해 고해상도의 디스플레이 장치를 구현할 수 있다.
한편, 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다.
이와 같이 산화물 반도체의 경우 누설전류가 적은 이점을 갖기에, 구동 박막트랜지스터(T1)의 구동 게이트 전극과 연결되는 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4) 및 제2 초기화 박막트랜지스터(T7) 중 적어도 하나를 산화물 반도체로 채용하여 구동 게이트 전극으로 흘러갈 수 있는 누설전류를 방지하는 동시에 소비전력을 줄일 수 있다.
도 7은 본 발명의 일 실시예에 따른 표시 패널의 단면도이다. 도 8은 본 발명의 일 실시예에 따른 표시 패널의 단면도이다. 도 7은 주 표시 영역(DP-A3)을 포함하는 부분의 단면도이고, 도 8은 제1 표시 영역(DP-A1) 및 제2 표시 영역(DP-A2)을 포함하는 부분의 단면도이다.
도 7 및 도 8을 참조하면, 표시 패널(100)은 복수 개의 절연층들 및 반도체 패턴, 도전 패턴, 및 신호 라인 등을 포함할 수 있다. 코팅, 증착 등의 방식으로 의해 절연층, 반도체층 및 도전층이 형성된다. 이후, 포토리소그래피의 방식으로 절연층, 반도체층, 및 도전층이 선택적으로 패터닝될 수 있다. 이러한 방식으로 회로층(120) 및 발광 소자층(130)에 포함된 반도체 패턴, 도전 패턴, 신호 라인 등이 형성된다. 이 후, 발광 소자층(130)을 커버하는 봉지층(140)이 형성될 수 있다.
도 7에는 제3 발광 소자(LD3) 및 제3 화소 회로(PC3, 도 5 참조)의 실리콘 박막트랜지스터(S-TFT) 및 산화물 박막트랜지스터(O-TFT)가 도시되었다. 도 8에는 제1 발광 소자(LD1) 및 제1 화소 회로(PC1), 제2 발광 소자(LD2) 및 제2 화소 회로(PC2)가 도시되었다.
버퍼층(120br)은 베이스층(110) 위에 배치될 수 있다. 버퍼층(120br)은 베이스층(110)으로부터 금속 원자들이나 불순물들이 제1 반도체 패턴으로 확산되는 현상을 방지할 수 있다. 또한, 버퍼층(120br)은 제1 반도체 패턴을 형성하기 위한 결정화 공정 동안 열의 제공 속도를 조절하여, 제1 반도체 패턴이 균일하게 형성되도록 할 수 있다.
베이스층(110)과 버퍼층(120br) 사이에는 차광층이 배치될 수 있다. 차광층은 복수의 제1 차광 패턴들(LBL-1) 및 복수의 제2 차광 패턴들(BML)을 포함할 수 있다. 복수의 제1 차광 패턴들(LBL-1)은 제1 표시 영역(DP-A1)에 배치될 수 있다. 복수의 제2 차광 패턴들(BML)은 제2 및 제3 표시 영역들(DP-A2, DP-A3)에 배치될 수 있다. 일 실시예에서, 복수의 제2 차광 패턴들(BML)은 베이스층(110)상에 배치되고, 제1 내지 제3 화소 회로들(PC1, PC2, PC3)을 보호하기 위해 제1 내지 제3 화소 회로들(PC1, PC2, PC3)과 중첩하여 배치되는 배면 금속층(BML)에 해당할 수 있다. 배면 금속층(BML)은 외부 광이 제1 내지 제3 화소 회로들(PC1, PC2, PC3)에 도달하는 것을 차단할 수 있다. 구체적으로, 배면 금속층(BML)은 베이스층(BS)의 분극 현상으로 인한 전기 퍼텐셜(Electric potential)이 제1 내지 제3 화소 회로들(PC1, PC2, PC3)에 영향을 미치는 것을 차단할 수 있다. 배면 금속층(BML)은 예를 들어, 몰리브덴(Mo), 티타늄(Ti), 알루미늄(AL), 은(Ag), 구리(Gu) 등을 포함할 수 있다.
차광층에 포함된 복수의 제1 차광 패턴들(LBL-1)과 복수의 제2 차광 패턴들(BML)은 동일한 공정을 통해 형성될 수 있다. 즉, 제1 표시 영역(DP-A1)에 배치되는 복수의 제1 차광 패턴들(LBL-1)은 제2 및 제3 표시 영역들(DP-A2, DP-A3)에 배치되는 배면 금속층(BML)과 같이 베이스층(110) 상에 패터닝될 수 있다. 복수의 제1 차광 패턴들(LBL-1)은 배면 금속층(BML)과 동일한 물질들 또는 금속들을 포함할 수 있다.
제1 반도체 패턴은 버퍼층(120br) 위에 배치될 수 있다. 제1 반도체 패턴은 실리콘 반도체를 포함할 수 있다. 예를 들어, 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다. 예를 들어, 제1 반도체 패턴은 저온 폴리 실리콘을 포함할 수 있다.
도 7은 버퍼층(120br) 위에 배치된 제1 반도체 패턴의 일부분을 도시한 것일 뿐이고, 다른 영역에 제1 반도체 패턴이 더 배치될 수 있다. 제1 반도체 패턴은 화소들에 걸쳐 특정한 규칙으로 배열될 수 있다. 제1 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 제1 반도체 패턴은 전도율이 높은 제1 영역과 전도율이 낮은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함하고, N타입의 트랜지스터는 N형 도판트로 도핑된 도핑영역을 포함할 수 있다. 제2 영역은 비-도핑 영역이거나, 제1 영역 대비 낮은 농도로 도핑된 영역일 수 있다.
제1 영역의 전도성은 제2 영역의 전도성보다 크고, 제1 영역은 실질적으로 전극 또는 신호 라인의 역할을 할 수 있다. 제2 영역은 실질적으로 트랜지스터의 액티브 영역(또는 채널)에 해당할 수 있다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 액티브 영역일수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결 전극 또는 연결 신호라인일 수 있다.
실리콘 박막트랜지스터(S-TFT)의 소스 영역(SE1), 액티브 영역(AC1), 및 드레인 영역(DE1)은 제1 반도체 패턴으로부터 형성될 수 있다. 소스 영역(SE1) 및 드레인 영역(DE1)은 단면 상에서 액티브 영역(AC1)로부터 서로 반대 방향으로 연장될 수 있다.
제1 절연층(10)은 버퍼층(120br) 위에 배치될 수 있다. 제1 절연층(10)은 복수 개의 화소들에 공통으로 중첩하며, 제1 반도체 패턴을 커버할 수 있다. 제1 절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10)은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(10)은 단층의 실리콘옥사이드층일 수 있다. 제1 절연층(10)뿐만 아니라 후술하는 회로층(120)의 절연층은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
실리콘 박막트랜지스터(S-TFT)의 게이트(GT1)는 제1 절연층(10) 위에 배치된다. 게이트(GT1)는 금속 패턴의 일부분일 수 있다. 게이트(GT1)는 액티브 영역(AC1)에 중첩한다. 제1 반도체 패턴을 도핑하는 공정에서 게이트(GT1)는 마스크로 기능할 수 있다. 게이트(GT1)는 티타늄(Ti), 은(Ag), 은을 함유하는 합금, 몰리브덴(Mo), 몰리브덴을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등을 포함할 수 있다.
제2 절연층(20)은 제1 절연층(10) 위에 배치되며, 게이트(GT1)를 커버할 수 있다. 제2 절연층(20)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제2 절연층(20)은 실리콘옥사이드, 실리콘나이트라이드, 및 실리콘옥시나이트라이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서, 제2 절연층(20)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함하는 다층 구조를 가질 수 있다.
제3 절연층(30)은 제2 절연층(20) 위에 배치될 수 있다. 제3 절연층(30)은 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 제3 절연층(30)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함하는 다층 구조를 가질 수 있다. 제2 절연층(20)과 제3 절연층(30) 사이에는 스토리지 커패시터(Cst, 도 6 참조)의 제2 전극(CE2, 도 6 참조)이 배치될 수 있다. 또한, 스토리지 커패시터(Cst, 도 6 참조)의 제1 전극(CE1, 도 6 참조)은 제1 절연층(10)과 제2 절연층(20) 사이에 배치될 수 있다.
제2 반도체 패턴은 제3 절연층(30) 위에 배치될 수 있다. 제2 반도체 패턴은 산화물 반도체를 포함할 수 있다. 산화물 박막트랜지스터(O-TFT)의 소스 영역(SE2), 액티브 영역(AC2), 및 드레인 영역(DE2)은 제2 반도체 패턴으로부터 형성될 수 있다. 소스 영역(SE2) 및 드레인 영역(DE2)은 단면 상에서 액티브 영역(AC2)로부터 서로 반대 방향으로 연장될 수 있다.
제4 절연층(40)은 제3 절연층(30) 위에 배치될 수 있다. 제4 절연층(40)은 복수 개의 화소들에 공통으로 중첩하며, 제2 반도체 패턴을 커버할 수 있다. 제4 절연층(40)은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다.
산화물 박막트랜지스터(O-TFT)의 제2 게이트(GT2)는 제4 절연층(40) 위에 배치된다. 제2 게이트(GT2)는 금속 패턴의 일부분일 수 있다. 제2 게이트(GT2)는 액티브 영역(AC2)에 중첩한다. 제2 반도체 패턴을 도핑하는 공정에서 제2 게이트(GT2)는 마스크로 기능할 수 있다.
제5 절연층(50)은 제4 절연층(40) 위에 배치되며, 제2 게이트(GT2)를 커버할 수 있다. 제5 절연층(50)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다.
제1 연결 전극(CNE1)은 제5 절연층(50) 위에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 내지 제5 절연층들(10, 20, 30, 40, 50)을 관통하는 컨택홀을 통해 실리콘 박막트랜지스터(S-TFT)의 드레인 영역(DE1)에 접속될 수 있다.
제6 절연층(60)은 제5 절연층(50) 위에 배치될 수 있다. 제2 연결 전극(CNE2)은 제6 절연층(60) 위에 배치될 수 있다. 제2 연결 전극(CNE2)은 제6 절연층(60)을 관통하는 컨택홀을 통해 제1 연결 전극(CNE1)에 접속될 수 있다. 제7 절연층(70)은 제6 절연층(60) 위에 배치되며, 제2 연결 전극(CNE2)을 커버할 수 있다. 제8 절연층(80)은 제7 절연층(70) 위에 배치될 수 있다.
제6 절연층(60), 제7 절연층(70), 및 제8 절연층(80) 각각은 유기층일 수 있다. 예를 들어, 제6 절연층(60), 제7 절연층(70), 및 제8 절연층(80) 각각은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
제1 내지 제3 발광 소자들(LD1, LD2, LD3)을 포함하는 발광 소자층(130)은 회로층(120) 위에 배치될 수 있다. 제1 발광 소자(LD1)는 제1 하부 전극(AE1), 제1 발광층(EL1), 및 제1 상부 전극(CE1)을 포함하고, 제2 발광 소자(LD2)는 제2 하부 전극(AE2), 제2 발광층(EL2), 및 제2 상부 전극(CE2)을 포함하고, 제3 발광 소자(LD3)는 제3 하부 전극(AE3), 제3 발광층(EL3), 및 제3 상부 전극(CE3)을 포함할 수 있다.
제1 하부 전극(AE1), 제2 하부 전극(AE2), 및 제3 하부 전극(AE3)은 제8 절연층(80) 위에 배치될 수 있다. 제1 하부 전극(AE1), 제2 하부 전극(AE2), 및 제3 하부 전극(AE3) 각각은 반투과성 전극 또는 반사 전극일 수 있다. 일 실시예로, 제1 하부 전극(AE1), 제2 하부 전극(AE2), 및 제3 하부 전극(AE3) 각각은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 또는 이들의 화합물 등으로 형성된 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐갈륨아연산화물(IGZO), 아연 산화물(ZnO) 또는 인듐 산화물(In2O3), 및 알루미늄 도핑된 아연 산화물(AZO)을 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 예컨대, 제1 하부 전극(AE1), 제2 하부 전극(AE2), 및 제3 하부 전극(AE3) 각각은 ITO/Ag/ITO 3중층 구조로 구비될 수 있다. 제1 하부 전극(AE1), 제2 하부 전극(AE2), 및 제3 하부 전극(AE3) 각각은 제1 전극 영역(ANA1) 제2 전극 영역(ANA2), 및 제3 전극 영역(ANA3)을 정의할 수 있다. 제1 전극 영역(ANA1) 제2 전극 영역(ANA2), 및 제3 전극 영역(ANA3)은 제3 방향(DR3)에서 보았을 때 제1 전극 영역(ANA1) 제2 전극 영역(ANA2), 및 제3 전극 영역(ANA3)이 각각 차지하는 영역에 해당할 수 있다. 제1 전극 영역(ANA1) 제2 전극 영역(ANA2), 및 제3 전극 영역(ANA3) 각각은 이하 설명하는 제1 발광 영역(LA1), 제2 발광 영역(LA2) 및 제3 발광 영역(LA3) 각각보다 평면상에서 면적이 크다. 평면은 제3 방향(DR3)에서 바라본 면일 수 있다.
화소 정의막(PDL) 및 화소 정의 패턴(PDP)은 제8 절연층(80) 위에 배치될 수 있다. 화소 정의막(PDL) 및 화소 정의 패턴(PDP)은 동일한 물질을 포함하며, 동일한 공정을 통해 형성될 수 있다. 화소 정의막(PDL) 및 화소 정의 패턴(PDP) 각각은 광을 흡수하는 성질을 가질 수 있으며, 예를 들어, 화소 정의막(PDL) 및 화소 정의 패턴(PDP) 각각은 블랙의 색상을 가질 수 있다. 화소 정의막(PDL) 및 화소 정의 패턴(PDP) 각각은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다.
화소 정의 패턴(PDP)은 제1 표시 영역(DP-A1)에 배치될 수 있다. 화소 정의 패턴(PDP)은 제1 하부 전극(AE1)의 일부분을 커버할 수 있다. 예를 들어, 화소 정의 패턴(PDP)은 제1 하부 전극(AE1)의 가장자리를 커버할 수 있다.
화소 정의 패턴(PDP)에는 제1 하부 전극(AE1)의 일부분을 노출시키는 개구부(PDP-OP)가 정의될 수 있다. 개구부(PDP-OP)를 통해 제1 하부 전극(AE1)이 노출되는 영역은 제1 발광 영역(LA1)으로 정의될 수 있다. 제1 발광 영역(LA1)은 복수 개의 제1 발광 소자들(LD1)의 개수에 대응하여 복수 개로 제공될 수 있다.
일 실시예에서, 복수의 제1 발광 영역들(LA1)은 제1 하부 전극들(AE1) 상에서 모두 동일한 위치에 정의될 수 있다. 예를 들어, 화소 정의 패턴(PDP)이 커버하는 제1 하부 전극(AE1)의 일부분은 복수의 제1 발광 소자들(LD1)에 있어서 모두 동일한 일부분일 수 있다. 본 실시예에서, 화소 정의 패턴(PDP)은 복수의 제1 하부 전극들(AE1) 각각의 양쪽 가장자리를 동일한 면적만큼 커버할 수 있다.
화소 정의 패턴(PDP)은 표시 패널(100)의 두께 방향, 예를 들어, 제3 방향(DR3)에서 보았을 때, 고리 형상을 가질 수 있다. 다만, 이에 제한되지 않고 화소 정의 패턴(PDP)은 예를 들어, 제3 방향(DR3)에서 보았을 때 마름모 형상, 또는 직사각형 형상을 가질 수도 있다.
화소 정의막(PDL)은 제2 표시 영역(DP-A2) 및 주 표시 영역(DP-A3)에 배치될 수 있다. 화소 정의막(PDL)은 제2 하부 전극(AE2) 및 제3 하부 전극(AE3) 각각의 일부분을 커버할 수 있다. 예를 들어, 화소 정의막(PDL)에는 제2 하부 전극(AE2)의 일부분을 노출시키는 제1 개구(PDL-OP1) 및 제3 하부 전극(AE3)의 일부분을 노출시키는 제2 개구(PDL-OP2)가 정의될 수 있다.
화소 정의 패턴(PDP)은 제1 하부 전극(AE1)의 가장 자리와 제1 상부 전극(CE1) 사이의 거리를 증가시킬 수 있고, 화소 정의막(PDL)은 제2 및 제3 하부 전극들(AE2, AE3) 각각의 가장 자리와 제2 및 제3 상부 전극들(CE2, CE3) 사이의 거리를 증가시킬 수 있다. 따라서, 화소 정의 패턴(PDP) 및 화소 정의막(PDL)에 의해 제1, 제2, 제3 하부 전극들(AE1, AE2, AE3) 각각의 가장 자리에서 아크(arc) 등이 발생하는 것을 방지하는 역할을 할 수 있다.
제1 표시 영역(DP-A1)에서 제1 하부 전극(AE1) 및 화소 정의 패턴(PDP)이 배치된 부분과 중첩하는 영역은 소자 영역(DA)으로 정의되고, 나머지 영역은 투과 영역(TA)으로 정의될 수 있다.
제1 하부 전극(AE1)은 제2 표시 영역(DP-A2)에 배치된 제1 화소 회로(PC1)와 전기적으로 연결될 수 있다. 예를 들어, 제1 하부 전극(AE1)은 연결 전극(CNE1’), 연결 배선(TWL) 및 연결 브릿지(CPN)를 통해 제1 화소 회로(PC1)와 전기적으로 연결될 수 있다. 이 경우, 연결 배선(TWL)은 투과 영역(TA)과 중첩할 수 있다. 따라서, 연결 배선(TWL)은 광 투과성 물질을 포함할 수 있다.
연결 배선(TWL)은 제5 절연층(50)과 제6 절연층(60) 사이에 배치될 수 있으나, 특별히 이에 제한되는 것은 아니다. 연결 브릿지(CPN)는 제6 절연층(60)과 제7 절연층(70) 사이에 배치될 수 있다. 연결 브릿지(CPN)는 연결 배선(TWL) 및 제1 화소 회로(PC1)에 접속될 수 있다. 연결 전극(CNE1’)은 제1 하부 전극(AE1)과 연결 배선(TWL)에 접속될 수 있다.
제1 발광층(EL1)은 제1 하부 전극(AE1) 위에 배치되고, 제2 발광층(EL2)은 제2 하부 전극(AE2) 위에 배치되고, 제3 발광층(EL3)은 제3 하부 전극(AE3) 위에 배치될 수 있다. 본 실시예에서, 제1 내지 제3 발광층들(EL1, EL2, EL3) 각각은 청색, 적색, 및 녹색 중 적어도 하나의 색의 광을 발광할 수 있다.
제1 상부 전극(CE1), 제2 상부 전극(CE2), 및 제3 상부 전극(CE3)은 제1 내지 제3 발광층들(EL1, EL2, EL3) 각각의 상부에 배치될 수 있다. 제2 상부 전극(CE2), 및 제3 상부 전극(CE3)은 복수 개의 화소들(PX, 도 4 참조)에 공통적으로 배치될 수 있다. 제2 상부 전극(CE2)은 복수의 제2 화소들(PX2) 상에 공통적으로 배치되고, 제3 상부 전극(CE3)은 복수의 제3 화소들(PX3) 상에 공통적으로 배치될 수 있다. 제2 상부 전극(CE2) 및 제3 상부 전극(CE3)은 오픈 마스크를 이용하여 복수의 제2 화소들(PX2) 및 제3 화소들(PX3) 각각 상에 공통으로 형성될 수 있다.
제1 상부 전극(CE1)의 일부분에는 복수의 전극 개구들(CE1-OP)이 정의될 수 있다. 복수의 전극 개구들(CE1-OP) 각각은 투과 영역(TA)과 중첩하는 부분에 제공될 수 있다. 투과 영역(TA)과 중첩하는 일부분에서 제1 상부 전극(CE1)의 일부분이 제거됨에 따라, 투과 영역(TA)의 광 투과율이 보다 향상될 수 있다. 일 실시예에서, 오픈 마스크를 이용하여 복수의 제1 화소들(PX1) 상에 제1 상부 전극(CE1)이 공통으로 형성된 후, 투과 영역(TA)과 중첩하는 부분의 제1 상부 전극(CE1)이 제거되어 복수의 전극 개구들(CE1-OP)이 형성될 수 있다.
제1 상부 전극(CE1), 제2 상부 전극(CE2), 및 제3 상부 전극(CE3)은 투광성 전극일 수 있다. 일 실시예에서, 제1 상부 전극(CE1), 제2 상부 전극(CE2), 및 제3 상부 전극(CE3)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다.
도시하지는 않았으나, 제1 내지 제3 상부 전극들(CE1, CE2, CE3) 상에는 유기물질을 포함하는 캡핑층이 형성될 수 있다. 제1 내지 제3 상부 전극들(CE1, CE2, CE3)을 보호하는 동시에 광추출 효율을 높이기 위해서 마련된 층일 수 있다. 캡핑층은 제1 내지 제3 상부 전극들(CE1, CE2, CE3) 보다 굴절률이 높은 유기물질을 포함할 수 있다. 또는, 캡핑층은 굴절률이 서로 다른층들이 적층되어 구비될 수 있다. 예컨대, 캡핑층은 고굴절률층/저굴절률층/고굴절률층이 적층되어 구비될 수 있다. 이 때, 고굴절률층의 굴절률은 1.7이상 일 수 있으며, 저굴절률층의 굴절률은 1.3이하 일 수 있다. 캡핑층은 추가적으로 LiF를 포함할 수 있다. 또는, 캡핑층은 추가적으로 실리콘산화물(SiO2), 실리콘질화물(SiNX)과 같은 무기 절연물을 포함할 수 있다.
도시되지 않았으나, 제1 내지 제3 화소 전극들(AE1, AE2, AE3)과 제1 내지 제3 발광층들(EL1, EL2, EL3) 사이에는 정공 제어층이 배치될 수 있다. 정공 제어층은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 제1 내지 제3 발광층들(EL1, EL2, EL3)과 제1 내지 제3 상부 전극들(CE1, CE2, CE3) 사이에는 전자 제어층이 배치될 수 있다. 전자 제어층은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층과 전자 제어층은 오픈 마스크를 이용하여 복수 개의 화소들(PX, 도 4 참조)에 공통으로 형성될 수 있다.
봉지층(140)은 발광 소자층(130) 위에 배치될 수 있다. 봉지층(140)은 순차적으로 적층된 무기층(141), 유기층(142), 및 무기층(143)을 포함할 수 있으나, 봉지층(140)을 구성하는 층들이 이에 제한되는 것은 아니다.
무기층들(141, 143)은 수분 및 산소로부터 발광 소자층(130)을 보호하고, 유기층(142)은 먼지 입자와 같은 이물질로부터 발광 소자층(130)을 보호할 수 있다. 무기층들(141, 143)은 실리콘나이트라이드층, 실리콘옥시나이트라이드층, 실리콘옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다. 유기층(142)은 아크릴 계열 유기층을 포함할 수 있고, 이에 제한되지 않는다.
일 실시예에서, 제1 표시 영역(DP-A1)에서 제1 차광 패턴(LBL-1)은 제1 발광 소자(LD1)와 중첩하게 배치될 수 있다. 제1 차광 패턴(LBL-1)은 제1 하부 전극(AE1)인 애노드(anode)와 중첩할 수 있다. 복수의 제1 차광 패턴들(LBL-1)은 복수의 애노드들의 아래에 각각 배치될 수 있다. 복수의 제1 차광 패턴들(LBL-1)은 평면상에서 불규칙적으로 배치될 수 있다. 여기에서, 불규칙적으로 배치됨은 복수의 제1 차광 패턴들(LBL-1)이 서로 다른 간격을 가지고 이격되어 배치된 것을 의미할 수 있다. 예를 들어, 복수의 제1 차광 패턴들(LBL-1) 중 어느 하나의 제1 차광 패턴(LBL-1)의 중심은 제1 방향(DR1) 또는 제2 방향(DR2)에서 이격된 인접한 복수 개의 제1 차광 패턴들(LBL-1)의 중심과 각각 다른 간격을 가지고 이격될 수 있다.
복수의 제2 차광 패턴들(BML)은 제3 표시 영역(DP-A3)에서 제3 화소 회로(PC3) 및 제3 발광 소자(LD3)와 중첩하도록 배치될 수 있다. 제2 차광 패턴들(BML)은 제3 하부 전극(AE3)과 중첩할 수 있다. 복수의 제2 차광 패턴들(BML)은 평면상에서 규칙적으로 배치될 수 있다. 여기에서, 규칙적으로 배치됨은 복수의 제2 차광 패턴들(BML)이 서로 일정한 간격을 가지고 배치된 것을 의미할 수 있다. 예를 들어, 복수의 제2 차광 패턴들(BML) 중 어느 하나의 제2 차광 패턴(BML)의 중심은 제1 방향(DR1) 또는 제2 방향(DR2)에서 이격된 인접한 다른 복수 개의 제2 차광 패턴들(BML)의 중심과 일정한 간격을 가지고 배치될 수 있다. 복수의 제1 차광 패턴들(LBL-1) 및 복수의 제2 차광 패턴들(BML)과 관련하여 자세한 설명은 아래 도 9a 내지 도 10b를 참조한다.
도 9a 및 도 9b는 도 7 및 도 8의 실시예에 따른 표시 패널의 주 표시 영역을 보여주는 도면들이다. 도 10a 및 도 10b는 도 8의 실시예에 따른 표시 패널의 제1 표시 영역을 보여주는 도면들이다.
도 9a는 주 표시 영역의 평면도이고, 도 9b는 주 표시 영역의 단면도이다. 도 9a는 표시 패널의 주 표시 영역의 일부를 보여준다. 도 9b는 도 9a의 X 내지 X'를 자른 절단면을 보여준다.
도 9a 및 도 9b에서, 주 표시 영역(DP-A3)에서 제3 하부 전극(AE3) 상에는 제3 발광 영역(LA3)이 정의된다. 제3 발광 영역(LA3)은 제3 하부 전극(AE3) 상에서 일정한 위치에 정의될 수 있다. 즉, 복수의 제3 하부 전극들(AE3) 상에서 복수의 제3 발광 영역들(LA3)이 정의된 위치는 모두 동일할 수 있다. 따라서, 제3 발광 영역들(LA3) 각각의 가장자리와 제3 하부 전극들(AE3) 각각의 가장자리 사이의 평면상 최단 거리(LT1)는 모든 제3 발광 영역들(LA3) 및 제3 하부 전극들(AE3)에서 동일할 수 있다.
제2 차광 패턴들(BML) 각각의 평면상 면적은 제3 하부 전극들(AE3, 이하, 애노드) 각각의 평면상 면적보다 크다. 즉, 애노드들(AE3)은 모두 제3 방향(DR3)에서 바라봤을 때 제2 차광 패턴들(BML)의 안쪽에 배치될 수 있다.
일 실시예에서, 제2 차광 패턴들(BML) 각각은 애노드들(AE3)의 각각과 평면상에서 정렬될 수 있다. 즉, 제2 차광 패턴들(BML) 각각의 중심(CP)은 애노드들(AE3) 각각의 중심(CP)과 겹쳐질 수 있다. 제2 차광 패턴들(BML)은 대응하는 애노드들(AE3)을 기준으로 어느쪽 방향으로도 쉬프트(shift)되지 않고 정렬되게 배치될 수 있다. 즉, 복수의 제2 차광 패턴들(BML) 사이의 이격된 거리는 모두 동일할 수 있다.
도 9a에서, 주 표시 영역(DP-A3)에 배치된 인접한 4개의 애노드들(AE3) 및 대응하는 제2 차광 패턴들(BML)이 대표적으로 도시되었다. 도 9a는 일 예로서 도시된 것이고, 주 표시 영역(DP-A3) 내에 배치된 모든 애노드들(AE3) 및 대응하는 제2 차광 패턴들(BML)은 인접한 다른 애노드들(AE3) 및 대응하는 제2 차광 패턴들(BML)과 동일한 거리로 이격되어 배치될 수 있다. 또한, 모든 애노드들(AE3)의 중심(CP)은 대응하는 제2 차광 패턴들(BML)의 중심과 평면상에서 겹칠 수 있다.
도 9b에서, 제2 차광 패턴들(BML)은 제3 발광 소자들(LD3) 아래에 배치된 제3 화소 회로들(PC3)의 아래에 배치될 수 있다. 일 실시예에서, 인접한 제2 차광 패턴들(BML)간 이격 거리는 모두 동일할 수 있다.
도 10a는 제1 표시 영역의 평면도이고, 도 10b는 제1 표시 영역의 단면도이다. 도 10a는 표시 패널의 제1 표시 영역의 일부를 보여준다. 도 10b는 도 10a의 Y 내지 Y'를 자른 절단면을 보여준다.
도 10a 및 도 10b에서, 제1 표시 영역(DP-A1)에서 제1 하부 전극(AE1) 상에는 제1 발광 영역(LA1)이 정의된다. 제1 발광 영역(LA1)은 제1 하부 전극(AE1) 상에서 일정한 위치에 정의될 수 있다. 즉, 복수의 제1 하부 전극들(AE1) 상에서 복수의 제1 발광 영역들(LA1)이 정의된 위치는 모두 동일할 수 있다. 따라서, 제1 발광 영역들(LA1) 각각의 가장자리와 제1 하부 전극들(AE1) 각각의 가장자리 사이의 평면상 최단 거리(LT1)는 모든 제1 발광 영역들(LA1) 및 제1 하부 전극들(AE1)에서 동일할 수 있다.
제1 하부 전극들(AE1, 이하 애노드)과 평면상에서 제1 차광 패턴들(LBL-1)은 비정렬될 수 있다. 일 실시예에서, 애노드들(AE1)은 평면상에서 서로 일정한 간격을 가지고 규칙적으로 배열될 수 있다. 그러나, 제1 차광 패턴들(LBL-1)은 평면상에서 서로 일정하지 않은 간격을 가지고 불규칙적으로 배열될 수 있다. 제1 차광 패턴들(LBL-1) 각각의 평면상 면적은 애노드들(AE1) 각각의 평면상 면적보다 크다. 애노드들(AE1) 각각은 평면상에서 제1 차광 패턴들(LBL-1) 각각의 내측에 배치될 수 있다.
일 실시예에서, 제1 차광 패턴들(LBL-1)의 중심(LBL-1CP)은 애노드들(AE1)의 중심(AE1CP)과 비정렬될 수 있다. 즉, 제1 차광 패턴들(LBL-1)의 중심(LBL-1CP)은 애노드들(AE1)의 중심(AE1CP)으로부터 일정 거리(DT1)만큼 이격될 수 있다. 제1 차광 패턴들(LBL-1)의 중심(LBL-1CP)이 대응하는 애노드들(AE1)의 중심(AE1CP)에서 일정 거리(DT1) 이격된 것은 제1 차광 패턴들(LBL-1)이 대응하는 애노드들(AE1)로부터 평면상에서 일정 거리(DT1)만큼 일 방향으로 쉬프트된 것을 의미할 수 있다. 즉, 제1 차광 패턴들(LBL-1)과 대응하는 애노드들(AE1)은 평면상에서 비정렬될 수 있다.
도 10a는 서로 인접한 4개의 애노드들(AE1) 및 애노드들(AE1)에 각각 중첩하는 4개의 인접한 제1 차광 패턴들(LBL-1)을 도시한다. 도 10a에서는 4개의 인접한 애노드들(AE1) 및 제1 차광 패턴들(LBL-1)이 도시되었으나 4개 이상의 인접한 애노드들(AE1) 및 제1 차광 패턴들(LBL-1)의 경우에도 도시된 4개의 애노드들(AE1) 및 제1 차광 패턴들(LBL-1) 사이의 관계가 적용될 수 있다.
제1 표시 영역(DP-A1)에서 4개의 인접한 애노드들(AE1)은 주 표시 영역(DP-A3, 도 9a 참조)에서 4개의 인접한 애노드들(AE3, 도 9a 참조)과 같이 서로 동일한 간격을 가지고 이격되게 배치될 수 있다.
도 10a에서, 첫 번째 제1 차광 패턴(LBL-1)은 대응한 애노드(AE1)로부터 제1 방향(DR1)에서 제1 거리(DT1)만큼 일 측으로 쉬프트되고, 두 번째 제1 차광 패턴(LBL-1)은 대응한 애노드(AE1)로부터 제1 방향(DR1)에서 제1 거리(DT1)만큼 타 측으로 쉬프트된다. 첫 번째 제1 차광 패턴(LBL-1)과 두 번째 제1 차광 패턴(LBL-1)은 쉬프트 거리는 동일하지만 쉬프트 방향이 다르다.
세 번째 제1 차광 패턴(LBL-1)은 대응한 애노드(AE1)로부터 제2 방향(DR2)에서 일 측으로 제1 거리(DT1)만큼 쉬프트 된다. 네 번째 제1 차광 패턴(LBL-1)은 대응한 애노드(AE1)로부터 제2 방향(DR2)에서 동일한 일 측으로 제2 거리(DT1-1)만큼 쉬프트된다. 즉, 세 번째 제1 차광 패턴(LBL-1)과 네 번째 제1 차광 패턴(LBL-1)은 쉬프트 방향이 동일하지만 쉬프트 거리가 다르다.
본 실시예에서, 제1 표시 영역(DP-A1)에 배치된 모든 제1 차광 패턴들(LBL-A1)은 각각 대응하는 애노드들(AE1)로부터 서로 다른 방향 또는 서로 다른 거리만큼 쉬프트될 수 있다. 도시되지 않았지만, 인접한 제1 차광 패턴들(LBL-A1)은 쉬프트 방향 및 쉬프트 거리가 동시에 다를 수도 있다. 도 10a에서 4개의 제1 차광 패턴들(LBL-1)의 평면상 면적 및 형상은 모두 동일하다. 면적과 형상 관련하여 도 15 내지 17을 참조하여 후술한다.
도 10b에서, 제1 표시 영역(DP-A1)에서 인접한 제1 차광 패턴들(LBL-1)의 사이에는 투과 영역(TA)이 정의될 수 있다. 투과 영역(TA)에는 애노드들(AE1)이 배치되지 않고, 제1 차광 패턴들(LBL-1)도 배치되지 않는다.
도 11은 본 발명의 다른 일 실시예에 따른 표시 패널의 단면도이다. 도 12a 및 도 12b는 도 11의 실시예에 따른 표시 패널의 제1 표시 영역을 보여주는 도면들이다.
도 11을 참조하면, 제1 표시 영역(DP-A1)에서 제1 차광 패턴(LBL-2)은 회로층(120)의 제1 절연층(10) 상에 배치될 수 있다. 본 실시예에서, 제2 차광 패턴(BML)은 생략될 수도 있다.
제1 차광 패턴(LBL-2)은 주 표시 영역(DP-A3, 도 7 참조) 및 제2 표시 영역(DP-A2, 도 8 참조) 내의 제1 게이트들(GT1)과 동일한 층 상에 배치될 수 있다. 제1 차광 패턴(LBL-2)은 제1 게이트들(GT1)과 동일한 금속 또는 물질을 포함할 수 있다. 제1 차광 패턴(LBL-2)은 티타늄(Ti), 은(Ag), 은을 함유하는 합금, 몰리브덴(Mo), 몰리브덴을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 즉, 제1 차광 패턴(LBL-2)은 제1 게이트들(GT1)과 동일한 공정을 통해 형성될 수 있다.
도 12a는 표시 패널의 제1 표시 영역의 일부를 보여주는 평면도이고, 도 12b는 도 12a의 Z 내지 Z'를 자른 절단면을 보여주는 단면도이다.
도 12a 및 도 12b에서 제1 하부 전극(AE1, 이하, 애노드)과 중첩하는 제1 차광 패턴(LBL-2)은 제1 게이트들(GT1)과 동일하게 제1 절연층(10) 상에 배치될 수 있다. 그 외에, 도 10a 및 도 10b와 중첩되는 설명은 생략한다.
도 13은 본 발명의 다른 일 실시예에 따른 표시 패널의 단면도이다. 도 14a 및 도 14b는 도 13의 실시예에 따른 표시 패널의 제1 표시 영역을 보여주는 도면들이다.
도 13을 참조하면, 제1 표시 영역(DP-A1)에서 제1 차광 패턴(LBL-3)은 회로층(120)의 제2 절연층(20) 상에 배치될 수 있다. 본 실시예에서, 제2 차광 패턴(BML)은 생략될 수도 있다.
제1 차광 패턴(LBL-3)은 주 표시 영역(DP-A3, 도 7 참조) 및 제2 표시 영역(DP-A2) 내의 제2 게이트들(GT2)과 동일한 층 상에 배치될 수 있다. 도 13에서 제1 차광 패턴(LBL-3)은 제2 표시 영역(DP-A2) 내의 제2 게이트들(GT2)과 동일한 제2 절연층(20) 상에 배치된 것으로 도시되었다. 도시되지 않았으나, 제1 차광 패턴(LBL-3)은 주 표시 영역(DP-A3)에 배치된 제2 게이트들(GT2)과 동일한 층인 제4 절연층(40) 상에 배치될 수도 있다.
제1 차광 패턴(LBL-3)은 제2 게이트들(GT2)과 동일한 금속 또는 물질을 포함할 수 있다. 제1 차광 패턴(LBL-3)은 티타늄(Ti), 은(Ag), 은을 함유하는 합금, 몰리브덴(Mo), 몰리브덴을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 즉, 제1 차광 패턴(LBL-3)은 제2 게이트들(GT2)과 동일한 공정을 통해 형성될 수 있다.
도 14a는 일 실시예에 따른 표시 패널의 제1 표시 영역의 일부를 보여주는 평면도이고, 도 14b는 도 14a의 W 내지 W'를 자른 절단면을 보여주는 단면도이다.
도 14a 및 도 14b에서 제1 하부 전극(AE1, 이하, 애노드)과 중첩하는 제1 차광 패턴(LBL-3)은 제2 게이트들(GT2)과 동일하게 제2 절연층(20) 또는 제4 절연층(40) 상에 배치될 수 있다. 그 외에, 도 10a 및 도 10b와 중첩되는 설명은 생략한다.
도 15 내지 도 17은 본 발명의 일 실시예에 따른 표시 패널의 제1 표시 영역의 평면도들이다.
도 15는 서로 다른 면적 또는 크기를 가지는 인접한 복수의 제1 차광 패턴들(LBL)을 도시한다. 도 16은 원형이 아닌 다른 형상을 가지는 복수의 제1 차광 패턴들(LBL)을 도시한다. 도 17은 크기와 형상이 서로 다른 인접한 복수의 제1 차광 패턴들(LBL)을 도시한다.
도 15 내지 도 17에서, 제1 차광 패턴들(LBL)은 본 발명의 다양한 실시예들에 따른, 도 8의 제1 차광 패턴들(LBL-1), 도 11의 제1 차광 패턴들(LBL-2) 및 도 13의 제1 차광 패턴들(LBL-3)을 모두 포함할 수 있다. 즉, 제1 차광 패턴들(LBL)은 베이스층(110), 제1 절연층(10), 제2 절연층(20) 또는 제4 절연층(40) 상에 배치될 수 있다.
도 15에서, 대응하는 제1 하부 전극들(AE1, 이하, 애노드)로부터 평면상에서 쉬프트 방향 및 쉬프트 거리가 동일한 인접한 복수의 제1 차광 패턴들(LBL)은 서로 면적이 다를 수 있다.
예를 들어, 첫 번째 제1 차광 패턴(LBL)과 제1 방향(DR1)에서 인접한 두 번째 제1 차광 패턴(LBL)은 서로 쉬프트 방향이 제1 방향(DR1)의 일 측으로 동일하고 쉬프트 거리가 제1 거리(DT1)로 동일하다. 그러나, 첫 번째 제1 차광 패턴(LBL)의 면적은 두 번째 제1 차광 패턴(LBL)의 면적보다 작다.
즉, 첫 번째 제1 차광 패턴(LBL)의 반지름(DT2)보다 두 번째 제1 차광 패턴(LBL)의 반지름(DT3)의 길이가 더 클 수 있다.
세 번째 제1 차광 패턴(LBL)과 제1 방향(DR1)으로 인접한 네 번째 제1 차광 패턴(LBL)은 서로 면적이 다르다. 세 번째 제1 차광 패턴(LBL)의 반지름(DT2)보다 네 번째 제1 차광 패턴(LBL)의 반지름(DT4)이 더 작을 수 있다.
또한, 첫 번째 제1 차광 패턴(LBL)과 제2 방향(DR2)에서 인접한 세 번째 제1 차광 패턴(LBL)은 서로 면적이 동일하지만 서로 쉬프트 방향이 반대이다. 두 번째 제1 차광 패턴(LBL)과 네 번째 제1 차광 패턴(LBL)은 서로 쉬프트 방향이 반대이고 면적도 다르다.
첫 번째 제1 차광 패턴(LBL)과 네 번째 제1 차광 패턴(LBL)은 쉬프트 거리는 제1 거리(DT1)로 동일하지만 쉬프트 방향이 반대이고 면적도 다르다. 두 번째 제1 차광 패턴(LBL)과 세 번째 차광 패턴(LBL)은 쉬프트 거리는 제1 거리(DT1)로 동일하지만 쉬프트 방향이 반대이고 면적도 다르다.
즉, 본 실시예에서, 제1 표시 영역(DP-A1)에서 복수의 제1 차광 패턴들(LBL)은 면적이 다르거나, 면적이 동일한 경우라면, 대응하는 애노드(AE1)를 기준으로 쉬프트 방향 및/또는 쉬프트 거리가 서로 다를 수 있다.
도 16에서, 제1 차광 패턴들(LBL)은 제1 방향(DR1), 제2 방향(DR2) 또는 제1 방향과 제2 방향의 대각선 방향으로 길죽한 타원 유사 형상 또는 타원 형상을 가질 수 있다. 즉, 제1 차광 패턴들(LBL)은 원형에 제한되지 않고, 서로 다른 다양한 형상을 가질 수 있다. 마찬가지로, 도 16에서, 인접한 제1 차광 패턴들(LBL)은 형상은 동일하나, 대응하는 애노드(AE1)를 기준으로 쉬프트 방향 및/또는 쉬프트 거리가 다르다.
도 17에는 제1 표시 영역(DP-A1)에서 인접한 4 개의 제1 발광 소자들(LD1, 도 8 참조)에 포함된 제1 하부 전극들(AE1) 및 중첩하는 복수의 제1 차광 패턴들(LBL)이 도시된다.
도 17에서, 첫 번째 제1 차광 패턴(LBL)과 두 번째 차광 패턴(LBL)은 쉬프트 방향이 제1 방향(DR1)에서 일 측으로 동일하고 쉬프트 거리가 제1 거리(DT1)로 동일하다. 첫 번째 제1 차광 패턴(LBL)과 두 번째 차광 패턴(LBL)은 평면상에서 면적도 실질적으로 동일하다고 가정한다. 이 경우, 첫 번째 제1 차광 패턴(LBL)과 두 번째 차광 패턴(LBL)은 형상이 다를 수 있다. 즉, 첫 번째 제1 차광 패턴(LBL)은 원형을 가지고 두 번째 차광 패턴(LBL)은 제1 방향(DR1)으로 길다란 형상을 가질 수 있다.
일 실시예에서, 제1 차광 패턴(LBL)은 제1 방향(DR1)과 제2 방향(DR2)의 사이의 대각선 방향으로 쉬프트될 수 있다. 세 번째 제1 차광 패턴(LBL)과 네 번째 제1 차광 패턴(LBL)은 대각선 방향으로 동일한 쉬프트 거리로 쉬프트 될 수 있다. 세 번째 제1 차광 패턴(LBL)과 네 번째 제1 차광 패턴(LBL)은 서로 크기가 다를 수 있다. 도 17에서, 인접한 4개의 제1 차광 패턴들(LBL)은 쉬프트 방향, 쉬프트 거리, 크기 및 형상 중 적어도 하나가 다를 수 있다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
1000: 표시 장치
100: 표시 패널
CM: 전자 모듈
DP-A1: 제1 표시 영역
DP-A2: 제2 표시 영역
DP-A3: 주 표시 영역
110: 베이스층
120: 회로층
130: 발광 소자층
LD1: 제1 발광 소자
AE1: 제1 하부 전극
LD2: 제2 발광 소자
AE2: 제2 하부 전극
LD3: 제3 발광 소자
AE3: 제3 하부 전극
LBL, LBL-1, LBL-2, LBL-3: 제1 차광 패턴
BML: 제2 차광 패턴

Claims (24)

  1. 전자 모듈; 및
    상기 전자 모듈과 중첩하는 제1 표시 영역 및 상기 전자 모듈과 비중첩하는 제2 표시 영역이 정의되고, 베이스층, 상기 베이스층 상에 배치되는 발광 소자층, 및 상기 베이스층과 상기 발광 소자층 사이에 배치되는 차광층을 포함하는 표시 패널을 포함하고,
    상기 발광 소자층은 상기 제1 표시 영역에 배치되는 복수의 제1 발광 소자들, 상기 제2 표시 영역에 배치되는 복수의 제2 발광 소자들을 포함하고,
    상기 차광층은 상기 제1 표시 영역에 배치되고 상기 복수의 제1 발광 소자들과 각각 중첩하는 복수의 제1 차광 패턴들을 포함하는 표시 장치.
  2. 제1항에 있어서, 상기 차광층은 상기 제2 표시 영역에 배치되고 상기 제2 발광 소자들과 각각 중첩하는 복수의 제2 차광 패턴들을 더 포함하고,
    상기 복수의 제1 차광 패턴들은 평면상에서 불규칙적으로 배열되고, 상기 복수의 제2 차광 패턴들은 평면상에서 규칙적으로 배열되는 것을 특징으로 하는 표시 장치.
  3. 제2항에 있어서, 상기 복수의 제1 차광 패턴들 각각은 중첩하는 상기 복수의 제1 발광 소자들 각각과 평면상에서 비정렬되고,
    상기 복수의 제2 차광 패턴들 각각은 중첩하는 상기 복수의 제2 발광 소자들 각각과 평면상에서 정렬되는 표시 장치.
  4. 제1항에 있어서, 상기 복수의 제1 차광 패턴들 중 어느 하나의 제1 차광 패턴의 중심은 중첩하는 제1 발광 소자의 중심으로부터 제1 방향으로 제1 거리만큼 쉬프트되고,
    상기 복수의 제1 차광 패턴들 중 상기 어느 하나의 제1 차광 패턴과 인접한 다른 하나의 제1 차광 패턴의 중심은 중첩하는 제1 발광 소자의 중심으로부터 제2 방향으로 제2 거리만큼 쉬프트된 표시 장치.
  5. 제4항에 있어서, 상기 제1 방향과 상기 제2 방향이 동일한 경우, 상기 제1 거리와 상기 제2 거리는 서로 다르고,
    상기 제1 방향과 상기 제2 방향이 다른 경우, 상기 제1 거리와 상기 제2 거리는 서로 동일하거나 다른 표시 장치.
  6. 제4항에 있어서, 상기 제1 방향과 상기 제2 방향이 동일하고 동시에 상기 제1 거리와 상기 제2 거리가 동일한 경우, 상기 어느 하나의 제1 차광 패턴의 평면상 면적은 상기 다른 하나의 제1 차광 패턴의 평면상 면적과 다른 표시 장치.
  7. 제4항에 있어서, 상기 제1 방향과 상기 제2 방향이 동일하고 동시에 상기 제1 거리와 상기 제2 거리가 동일한 경우, 상기 어느 하나의 제1 차광 패턴의 형상은 상기 다른 하나의 제1 차광 패턴의 형상과 다른 표시 장치.
  8. 제1항에 있어서, 상기 표시 패널은 상기 제2 표시 영역에서 상기 베이스층과 상기 발광 소자층 사이에 배치되고, 상기 복수의 제2 발광 소자들을 구동하는 화소 회로를 포함하는 회로층을 더 포함하고,
    상기 회로층은 제1 절연층 및 상기 제1 절연층 상에 배치된 제2 절연층을 포함하는 복수의 절연층들을 포함하고,
    상기 화소 회로는 상기 제2 표시 영역에서 상기 제1 절연층 상에 배치된 제1 게이트 및 상기 제2 절연층 상에 배치된 제2 게이트를 포함하는 표시 장치.
  9. 제8항에 있어서, 상기 복수의 제1 차광 패턴들은 상기 제1 게이트와 동일한 층 상에 배치되고, 상기 복수의 제1 차광 패턴들은 상기 제1 게이트와 동일한 물질을 포함하는 표시 장치.
  10. 제8항에 있어서, 상기 복수의 제1 차광 패턴들은 상기 제2 게이트와 동일한 층 상에 배치되고 상기 복수의 제1 차광 패턴들은 상기 제2 게이트와 동일한 물질을 포함하는 표시 장치.
  11. 제1항에 있어서, 상기 표시 패널에는 상기 제1 표시 영역과 인접한 제3 표시 영역이 정의되고, 상기 표시 패널은
    상기 제3 표시 영역에 배치되는 제3 발광 소자;
    상기 제3 표시 영역에 배치되고, 상기 제1 발광 소자를 구동하는 제1 화소 회로; 및
    상기 제3 표시 영역에 배치되고, 상기 제3 발광 소자를 구동하는 제3 화소 회로를 더 포함하는 표시 장치.
  12. 제11항에 있어서, 상기 표시 패널은 상기 제2 표시 영역에 배치되고 상기 제2 발광 소자를 구동하는 제2 화소 회로를 더 포함하고,
    상기 제1 표시 영역의 투과율은 상기 제2 표시 영역의 투과율 및 상기 제3 표시 영역의 투과율 각각보다 큰 표시 장치.
  13. 제2항에 있어서, 상기 복수의 제1 발광 소자들 각각은 발광 영역이 정의된 제1 하부 전극, 상기 제1 하부 전극 상에 배치되는 제1 발광층 및 상기 제1 발광층 상에 배치되는 제1 상부 전극을 포함하고,
    상기 복수의 제1 차광 패턴들 각각은 상기 제1 하부 전극과 중첩하고 상기 복수의 제1 차광 패턴들 각각의 면적은 상기 제1 하부 전극의 면적보다 큰 표시 장치.
  14. 제13항에 있어서, 상기 복수의 제1 발광 소자들에 포함된 복수의 제1 하부 전극들 각각에는 상기 발광 영역이 정의되고,
    상기 제1 하부 전극들 각각에 정의된 상기 발광 영역의 평면상 위치는 모두 동일한 표시 장치.
  15. 제2항에 있어서, 상기 차광층은 상기 베이스층 상에 배치되고,
    상기 표시 패널은 상기 차광층과 상기 발광 소자층 사이에 회로층을 더 포함하며,
    상기 복수의 제2 차광 패턴들은 상기 회로층에 배치된 화소 회로들을 보호하는 배면 금속층인 표시 장치.
  16. 전자 모듈; 및
    상기 전자 모듈과 중첩하는 제1 표시 영역 및 상기 전자 모듈과 비중첩하고 상기 제1 표시 영역의 투과율보다 투과율이 큰 제2 표시 영역이 정의되고,
    베이스층; 및
    상기 베이스층 상에 배치되고, 상기 제1 표시 영역에 배치되고,
    제1 하부 전극, 제1 발광층 및 제1 상부 전극을 각각 포함하는 복수의 제1 발광 소자들, 및 상기 제2 표시 영역에 배치되고, 제2 하부 전극, 제2 발광층 및 제2 상부 전극을 각각 포함하는 복수의 제2 발광 소자들을 포함하는 발광 소자층을 포함하는 표시 패널을 포함하고,
    상기 표시 패널은 상기 제1 표시 영역에 배치되고 상기 제1 하부 전극과 각각 중첩하는 복수의 제1 차광 패턴들 및 상기 제2 표시 영역에 배치되고 상기 제2 하부 전극과 각각 중첩하는 복수의 제2 차광 패턴들을 더 포함하고,
    상기 제1 차광 패턴들 각각은 상기 제1 하부 전극과 비정렬되고, 상기 제2 차광 패턴들 각각은 상기 제2 하부 전극과 정렬된 표시 장치.
  17. 제16항에 있어서, 상기 표시 패널은 상기 베이스층과 상기 발광 소자층의 사이에 배치되는 회로층을 포함하고,
    상기 회로층은 복수의 절연층들을 포함하고,
    상기 제1 차광 패턴들 및 상기 제2 차광 패턴들은 동일층 상에 배치되고, 상기 제1 차광 패턴들 및 상기 제2 차광 패턴들은 상기 베이스층, 또는 상기 복수의 절연층들 중 어느 하나의 층 상에 배치되는 표시 장치.
  18. 제16항에 있어서, 상기 제1 하부 전극 상에는 상기 제1 하부 전극의 일부분을 커버하는 화소 정의 패턴에 의해 발광 영역이 정의되고,
    상기 제1 하부 전극에 정의된 상기 발광 영역의 위치는 상기 복수의 제1 발광 소자들에서 모두 동일한 표시 장치.
  19. 제16항에 있어서, 상기 복수의 제1 차광 패턴들 중 어느 하나의 제1 차광 패턴은 중첩하는 제1 하부 전극으로부터 평면상에서 제1 방향으로 제1 거리만큼 쉬프트되고,
    상기 복수의 제1 차광 패턴들 중 다른 하나의 제1 차광 패턴은 중첩하는 제1 하부 전극으로부터 제2 방향으로 제2 거리만큼 쉬프트된 표시 장치.
  20. 제19항에 있어서, 상기 제1 방향과 상기 제2 방향은 서로 다르고, 상기 제1 거리와 상기 제2 거리는 서로 동일하거나 다른 표시 장치.
  21. 제16항에 있어서, 상기 제1 차광 패턴들과 상기 제2 차광 패턴들은 서로 동일한 금속을 포함하는 표시 장치.
  22. 제16항에 있어서, 표시 패널에는 상기 제1 표시 영역과 인접한 제3 표시 영역이 정의되고, 상기 표시 패널은
    상기 제3 표시 영역에 배치되는 제3 발광 소자;
    상기 제3 표시 영역에 배치되고, 상기 제1 발광 소자를 구동하는 제1 화소 회로; 및
    상기 제3 표시 영역에 배치되고, 상기 제3 발광 소자를 구동하는 제3 화소 회로를 더 포함하는 표시 장치.
  23. 제22항에 있어서, 상기 표시 패널은 상기 제3 표시 영역에서 상기 베이스층과 상기 발광 소자층 사이에 배치되고, 상기 제1 화소 회로 및 상기 제3 화소 회로를 포함하는 회로층을 더 포함하고,
    상기 회로층은 제1 절연층 및 상기 제1 절연층 상에 배치된 제2 절연층을 포함하는 복수의 절연층들을 포함하고,
    상기 제1 화소 회로 및 상기 제3 화소 회로 각각은 상기 제1 절연층 상에 배치된 제1 게이트 및 상기 제2 절연층 상에 배치된 제2 게이트를 포함하는 표시 장치.
  24. 제23항에 있어서, 상기 복수의 제1 차광 패턴들은 상기 제1 게이트 또는 상기 제2 게이트와 동일한 층 상에 배치되고, 상기 제1 차광 패턴은 상기 제1 게이트 또는 상기 제2 게이트와 동일한 물질을 포함하는 표시 장치.
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