CN117953799A

CN117953799A - 显示面板和包括该显示面板的显示装置

Info

Publication number: CN117953799A
Application number: CN202311391215.6A
Authority: CN
Inventors: 金南贤; 金荣国; 崔昶溶; 金德会; 黄旻夏
Original assignee: Samsung Display Co Ltd
Current assignee: Samsung Display Co Ltd
Priority date: 2022-10-27
Filing date: 2023-10-25
Publication date: 2024-04-30
Also published as: KR20240062179A

Abstract

本申请公开了一种显示面板和包括该显示面板的显示装置。该显示面板包括：有效区域以及与有效区域相邻的外围区域；像素电路，设置在有效区域中、基底层上，像素电路包括多个像素晶体管和至少一个电容器；发光器件，设置在有效区域中、基底层上，发光器件与像素电路电连接；以及栅驱动电路，设置在外围区域中、基底层上，栅驱动电路包括多个晶体管。多个像素晶体管中的每一个包括氧化物半导体，并且多个晶体管中的至少一个包括硅半导体。

Description

显示面板和包括该显示面板的显示装置

技术领域

在本文中描述的本公开的实施例涉及能够减小外围区域的面积的显示面板和包括该显示面板的显示装置。

背景技术

在显示面板中，多个像素设置在显示区域中。在显示面板中，驱动像素的栅驱动电路可以设置在非显示区域中。栅驱动电路可以包括发射驱动电路和扫描驱动电路。栅驱动电路可以通过制造像素的驱动电路的工艺来形成。

发明内容

本公开的实施例提供包括其面积被减小的栅驱动电路的显示面板和包括该显示面板的显示装置。

根据实施例，显示面板可以包括：有效区域以及与有效区域相邻的外围区域；像素电路，设置在有效区域中、基底层上，像素电路包括多个像素晶体管和至少一个电容器；发光器件，设置在有效区域中、基底层上，发光器件与像素电路电连接；以及栅驱动电路，设置在外围区域中、基底层上，栅驱动电路包括多个晶体管。多个像素晶体管中的每一个可以包括氧化物半导体，并且多个晶体管中的至少一个可以包括硅半导体。

多个像素晶体管中的每一个可以是第一类型的晶体管。多个晶体管中的每一个可以是不同于第一类型的第二类型的晶体管。

多个像素晶体管中的每一个可以是N型晶体管。多个晶体管中的每一个可以是P型晶体管。

多个像素晶体管中的每一个可以是第一类型的晶体管。多个晶体管当中的第一缓冲晶体管可以是不同于第一类型的第二类型的晶体管。多个晶体管当中的第二缓冲晶体管可以是第一类型的晶体管。

第一缓冲晶体管可以包括低温多晶硅半导体。第二缓冲晶体管可以包括氧化物半导体。

多个像素晶体管和第二缓冲晶体管中的每一个可以是N型晶体管。第一缓冲晶体管可以是P型晶体管。

多个像素晶体管可以包括：第一像素晶体管，在第一节点处与发光器件电连接；以及第二像素晶体管，在第二节点处与第一像素晶体管电连接。至少一个电容器中的第一电容器可以电连接在第一节点与第二节点之间。

第一像素晶体管可以包括：第一顶栅；以及第一底栅，设置在基底层上并且在平面图中与第一顶栅重叠。第二像素晶体管可以包括：第二顶栅；以及第二底栅，设置在基底层上并且在平面图中与第二顶栅重叠。

第一底栅可以与第一像素晶体管的源极电连接。第二底栅可以与第二像素晶体管的第二顶栅电连接。

显示面板可以进一步包括：第一电极，设置在基底层与第一底栅之间并且与第一像素晶体管的第一顶栅电连接。第一电容器可以由第一底栅和第一电极形成。

显示面板可以进一步包括设置在基底层上的缓冲层。第一像素晶体管可以包括：第一氧化物半导体图案，设置在缓冲层上并且包括氧化物半导体；以及第一顶栅，设置在第一氧化物半导体图案的第一沟道部分上。第二像素晶体管可以包括：第二氧化物半导体图案，设置在缓冲层上并且包括氧化物半导体；以及第二顶栅，设置在第二氧化物半导体图案的第二沟道部分上。

显示面板可以进一步包括：第一栅绝缘图案，设置在第一沟道部分与第一顶栅之间；以及第二栅绝缘图案，设置在第二沟道部分与第二顶栅之间。

显示面板可以进一步包括：第一栅绝缘层，公共地设置在第一沟道部分与第一顶栅之间以及第二沟道部分与第二顶栅之间。

显示面板可以进一步包括覆盖第一顶栅和第二顶栅的第一绝缘层。多个晶体管当中的第一缓冲晶体管可以包括：硅半导体图案，设置在第一绝缘层上并且包括硅半导体；以及顶栅，设置在硅半导体图案上。第二栅绝缘层可以设置在硅半导体图案与第一缓冲晶体管的顶栅之间。多个像素晶体管中的每一个可以是第一类型的晶体管。第一缓冲晶体管可以是不同于第一类型的第二类型的晶体管。

多个晶体管当中的第二缓冲晶体管可以包括：第三氧化物半导体图案，设置在缓冲层上并且包括氧化物半导体；顶栅，设置在第三氧化物半导体图案上；以及底栅，设置在基底层上并且在平面图中与第二缓冲晶体管的顶栅重叠。

第一缓冲晶体管可以进一步包括：底栅，设置在硅半导体图案与基底层之间，并且在平面图中与第一缓冲晶体管的顶栅重叠。第一缓冲晶体管的底栅可以设置在缓冲层上。

多个晶体管当中的第二缓冲晶体管可以包括：第三氧化物半导体图案，设置在缓冲层上并且包括氧化物半导体；顶栅，设置在第三氧化物半导体图案上；以及底栅，设置在基底层上，并且在平面图中与第二缓冲晶体管的顶栅重叠。

显示面板可以进一步包括：第二绝缘层，设置在第一缓冲晶体管的顶栅上；第一连接电极，设置在第二绝缘层上并且与第一氧化物半导体图案的第一源极电连接；第二连接电极，设置在第二绝缘层上并且与第一氧化物半导体图案的第一漏极电连接；第三连接电极，设置在第二绝缘层上并且与第二氧化物半导体图案的第二源极电连接；第四连接电极，设置在第二绝缘层上并且与第二氧化物半导体图案的第二漏极电连接；第五连接电极，设置在第二绝缘层上并且与硅半导体图案的源极电连接；以及第六连接电极，设置在第二绝缘层上并且与硅半导体图案的漏极电连接。

显示面板可以进一步包括：第三绝缘层，设置在第一连接电极至第六连接电极上；以及第七连接电极，设置在第三绝缘层上并且通过接触孔将第一连接电极和发光器件电连接。

显示面板可以进一步包括设置在基底层上的基底绝缘层。多个晶体管当中的第一缓冲晶体管可以包括：硅半导体图案，设置在基底绝缘层上并且包括硅半导体；以及顶栅，设置在硅半导体图案上。第一栅绝缘层可以设置在硅半导体图案与第一缓冲晶体管的顶栅之间。多个像素晶体管中的每一个可以是第一类型的晶体管。第一缓冲晶体管可以是不同于第一类型的第二类型的晶体管。

第一缓冲晶体管可以进一步包括：底栅，设置在基底层上，设置在硅半导体图案与基底层之间，并且在平面图中与第一缓冲晶体管的顶栅重叠。

显示面板可以进一步包括：第一绝缘层，设置在第一缓冲晶体管的顶栅上；以及缓冲层，设置在第一绝缘层上。第一像素晶体管可以包括：第一氧化物半导体图案，设置在缓冲层上并且包括氧化物半导体；以及第一顶栅，设置在第一氧化物半导体图案的第一沟道部分上。第二像素晶体管可以包括：第二氧化物半导体图案，设置在缓冲层上并且包括氧化物半导体；以及第二顶栅，设置在第二氧化物半导体图案的第二沟道部分上。

多个晶体管当中的第二缓冲晶体管可以包括：第三氧化物半导体图案，设置在缓冲层上并且包括氧化物半导体；顶栅，设置在第三氧化物半导体图案上；以及底栅，设置在第一绝缘层上并且在平面图中与第二缓冲晶体管的顶栅重叠。

第一像素晶体管可以进一步包括设置在基底层上并且在平面图中与第一顶栅重叠的第一底栅。第二像素晶体管可以进一步包括设置在基底层上并且在平面图中与第二顶栅重叠的第二底栅。

第一底栅可以与第一像素晶体管的第一源极电连接。第二底栅可以与第二像素晶体管的第二顶栅电连接。

显示面板可以进一步包括：第二绝缘层，设置在第一顶栅和第二顶栅上；第一连接电极，设置在第二绝缘层上并且与第一氧化物半导体图案的第一源极电连接；第二连接电极，设置在第二绝缘层上并且与第一氧化物半导体图案的第一漏极电连接；第三连接电极，设置在第二绝缘层上并且与第二氧化物半导体图案的第二源极电连接；第四连接电极，设置在第二绝缘层上并且与第二氧化物半导体图案的第二漏极电连接；第五连接电极，设置在第二绝缘层上并且与硅半导体图案的源极电连接；以及第六连接电极，设置在第二绝缘层上并且与硅半导体图案的漏极电连接。

根据实施例，显示装置可以包括：显示面板；以及电光模块，设置在显示面板下方。显示面板可以包括：有效区域以及与有效区域相邻的外围区域；像素电路，设置在有效区域中、基底层上，像素电路包括多个像素晶体管和至少一个电容器；发光器件，设置在有效区域中、基底层上，发光器件与像素电路电连接；以及栅驱动电路，设置在外围区域中、基底层上，栅驱动电路包括多个晶体管。多个像素晶体管中的每一个可以包括氧化物半导体，并且多个晶体管中的至少一个可以包括硅半导体。

有效区域可以包括：第一区域；以及第二区域，与第一区域相比具有低的分辨率。电光模块可以被设置为与第二区域相对应。

附图说明

通过参考附图详细描述本公开的实施例，本公开的上述和其它方面以及特征将变得明显。

图1是根据本公开的实施例的显示装置的示意性透视图。

图2是根据本公开的实施例的显示面板的示意性截面图。

图3A是根据本公开的实施例的显示面板的示意性平面图。

图3B是根据本公开的实施例的显示装置的示意性框图。

图4A是根据本公开的实施例的像素的等效电路的示意图。

图4B是用于驱动图4A中图示的像素的驱动信号的示意性波形图。

图5A和图5B是根据本公开的实施例的像素的等效电路的示意图。

图6A是根据本公开的实施例的第一栅驱动电路和第二栅驱动电路的示意性框图。

图6B是根据本公开的实施例的第一写入扫描驱动电路的等效电路的示意图。

图6C是图6B中图示的第一级的等效电路的示意图。

图7A是根据本公开的实施例的显示面板的示意性截面图。

图7B是图7A的第一部分的放大示意性截面图。

图8A是根据本公开的实施例的显示面板的示意性截面图。

图8B是图8A的第二部分的放大示意性截面图。

图9A和图9B是根据本公开的实施例的显示面板的示意性截面图。

图10A和图10B是根据本公开的实施例的显示面板的示意性截面图。

图11是根据本公开的实施例的显示面板的示意性截面图。

图12A至图12G是图示制造图11中图示的显示面板的工艺的示意性工艺图。

图13A至图13C是根据本公开的实施例的显示面板的示意性截面图。

具体实施方式

下面将参考其中示出实施例的附图来更充分地描述本公开。然而，本公开可以以不同的形式实现，并且不应被解释为限于本文中阐述的实施例。相反，这些实施例被提供使得本公开将是彻底和完全的，并且将向本领域技术人员充分传达本公开的范围。

在说明书中，表述第一部件(或区域、层、局部、部分等)“在”第二部件“上”、“与”第二部件“连接”或“耦接到”第二部件意味着第一部件直接在第二部件上、与第二部件直接连接或直接耦接到第二部件，或者意味着第三部件介于其间。

将理解，术语“连接到”或“耦接到”可以包括物理和/或电的连接或耦接。

相同的附图标记指代相同的部件。另外，在附图中，可能夸大部件的厚度、比例和尺寸以有效地描述技术特征。

在说明书和权利要求书中，为了其含义和解释的目的，术语“和/或”旨在包括术语“和”及“或”的任何组合。例如，“A和/或B”可以理解为是指包括“A、B或A和B的任何组合”。术语“和”及“或”可以在结合或分离的意义下使用，并且可以理解为等同于“和/或”。

为了本公开的目的，短语“A和B中的至少一个”可以被解释为仅A、仅B或者A和B的任何组合。此外，“X、Y和Z中的至少一个”和“选自由X、Y和Z组成的组中的至少一个”可以被解释为仅X、仅Y、仅Z或者X、Y和Z中的两个或更多个的任何组合。

尽管可以使用术语“第一”、“第二”等来描述各种部件，但是这些部件不应被解释为受这些术语限制。这些术语仅用于区分一个部件与另一部件。例如，在不脱离本公开的范围和精神的情况下，第一部件可以被称为“第二部件”，并且类似地，第二部件可以被称为“第一部件”。

如在本文中使用的，除非上下文另有明确指示，否则单数形式“一”和“该/所述”旨在也包括复数形式。

术语“下”、“下方”、“上”、“上方”等用于描述附图中图示的部件的相关性。这些术语是相对的，并且参照附图中所示的方向进行描述。

将进一步理解，术语“包括”、“包含”、“具有”等指定所述特征、数量、步骤、操作、元件、部件或其组合的存在，但不排除一个或多个其它特征、数量、步骤、操作、元件、部件或其组合的存在或添加。

术语“与……重叠”或“重叠的”是指第一物体可以在第二物体的上方或下方或侧面，并且反之亦然。另外，术语“重叠”可以包括层叠、堆叠、面对或面向、在其上延伸、覆盖或部分覆盖或者本领域普通技术人员将认识和理解的任何其它合适的术语。

考虑到所讨论的测量以及与特定量的测量相关联的误差(即，测量系统的限制)，本文中所用的“大约”或“近似”或“基本上”包括陈述的值并且意味着在由本领域普通技术人员确定的该特定值的可接受的偏差范围内。例如，“大约”可以意味着在一个或多个标准偏差内，或者在陈述的值的±30％、±20％、±10％、±5％内。

除非在本文中另有定义或暗示，否则本文中使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域的普通技术人员通常理解的含义相同的含义。将进一步理解，术语(诸如在通常使用的字典中定义的术语)应被解释为具有与其在相关领域的上下文中的含义一致的含义，并且，除非在本文中如此明确地定义，否则不将在理想化或过度正式的意义上来解释。

图1是根据本公开的实施例的显示装置DD的示意性透视图。图2是根据本公开的实施例的显示面板DP的示意性截面图。

参考图1，显示装置DD可以是取决于电信号被激活的装置。显示装置DD可以在诸如监视器、笔记本、移动电话的小型和中型电子装置以及诸如电视的大型电子装置中使用。图示了其中显示装置DD是智能电话的实施例作为示例，但是本公开不限于此。

显示装置DD可以包括显示面板DP和驱动电路单元DC。尽管未图示，显示装置DD可以进一步包括设置在显示面板DP上的输入传感器。

显示面板DP可以通过平行于由彼此交叉的第一方向DR1和第二方向DR2限定的平面的显示表面IS显示图像。在实施例中，每个构件的前表面(或上表面)和后表面(或下表面)相对于为显示表面IS的法线方向的第三方向DR3来定义。稍后将描述的每个构件的上表面(或前表面)和下表面(或后表面)可以通过第三方向DR3来区分。然而，第一方向DR1、第二方向DR2和第三方向DR3指示的方向可以被改变为与图1中定义的方向不同的方向。

显示表面IS可以包括有效区域AA以及与有效区域AA相邻的外围区域NAA。有效区域AA可以包括其中显示图像的显示区域，并且外围区域NAA可以包括其中不显示图像的非显示区域。像素可以设置在有效区域AA中，并且栅驱动电路可以设置在外围区域NAA中。

有效区域AA可以包括第一区域A1和第二区域A2。第一区域A1可以被定义为非感测区域或正常区域。第二区域A2可以被定义为感测区域，并且可以比第一区域A1具有高的透光率。作为本公开的实施例，第一区域A1可以具有第一分辨率，并且第二区域A2可以具有低于第一分辨率的第二分辨率。显示装置DD可以通过第一区域A1和第二区域A2显示图像。显示装置DD可以通过第二区域A2接收或发送光学信号。

显示装置DD可以进一步包括在与第二区域A2重叠的区域中的电光模块CM。电光模块CM可以通过第二区域A2接收从外部提供的光学信号，或者可以通过第二区域A2输出光学信号。例如，电光模块CM可以指测量物体与智能电话之间的距离的传感器(例如，相机模块或接近传感器)、识别使用者的身体的一部分(例如，指纹、虹膜或面部)的传感器或者输出光的小型灯，但是本公开不限于此。

参考图2，显示面板DP可以包括基底层BL、电路层DP-CL、显示元件层DP-ED和封装层TFE。

基底层BL可以包括合成树脂层。合成树脂层可以是聚酰亚胺类树脂层，但是其材料不受特别限制。基底层BL可以包括堆叠在彼此上的第一合成树脂层、无机层和第二合成树脂层。

电路层DP-CL可以设置在基底层BL上。电路层DP-CL可以包括至少一个绝缘层和电路元件。电路元件可以包括信号线、像素中包括的电路元件(例如，像素晶体管)、栅驱动电路中包括的电路元件(例如，晶体管)等。电路层DP-CL可以经由通过使用涂覆和沉积工艺来形成绝缘层、半导体层和导电层的工艺以及通过使用光刻工艺来图案化绝缘层、半导体层和导电层的工艺来形成。

显示元件层DP-ED可以包括发光器件和像素限定膜。封装层TFE可以密封显示元件层DP-ED。封装层TFE可以包括至少一个有机膜和至少一个无机膜。无机膜可以保护显示元件层DP-ED免受湿气/氧气的影响。无机膜可以包括氮化硅层、氮氧化硅层、氧化硅层、氧化钛层、氧化铝层等，但是不特别限于此。

回到图1，驱动电路单元DC可以与显示面板DP电连接。驱动电路单元DC可以包括主电路板MB、柔性电路板FCB和驱动器芯片DIC。

主电路板MB可以包括用于驱动显示面板DP的各种驱动电路、用于供电的连接器等。柔性电路板FCB可以将主电路板MB和显示面板DP电连接。驱动器芯片DIC可以包括数据驱动电路。在实施例中，驱动器芯片DIC可以安装在柔性电路板FCB中，但是本公开不限于此。例如，驱动器芯片DIC可以安装在显示面板DP中。

图3A是根据本公开的实施例的显示面板DP的示意性平面图。图3B是根据本公开的实施例的显示装置DD的示意性框图。

参考图3A和图3B，显示面板DP可以包括有效区域AA和设置在有效区域AA外面的外围区域NAA。多个像素PX可以设置在有效区域AA中。用于驱动像素PX的栅驱动电路GDC可以设置在外围区域NAA中。作为本公开的实施例，栅驱动电路GDC可以包括设置在与有效区域AA的第一侧相邻的外围区域NAA中的第一栅驱动电路GDC1和设置在与有效区域AA的第二侧相邻的外围区域NAA中的第二栅驱动电路GDC2。

栅驱动电路GDC可以通过光刻工艺直接形成在基底层BL(参考图2)上。栅驱动电路GDC可以通过形成像素PX的像素电路的工艺来形成。设置在显示面板DP的外围区域NAA中的多个焊盘PD可以与柔性电路板FCB连接。

参考图3B，显示装置DD可以包括显示面板DP、第一栅驱动电路GDC1和第二栅驱动电路GDC2、数据驱动电路DDC以及控制电路TC。

控制电路TC可以控制第一栅驱动电路GDC1和第二栅驱动电路GDC2以及数据驱动电路DDC的驱动。控制电路TC可以通过转换输入图像信号的数据格式以便适合于与数据驱动电路DDC的接口的规范来生成图像数据RGB。控制电路TC可以输出图像数据RGB以及各种控制信号DCS、GCS1和GCS2。

第一栅驱动电路GDC1可以从控制电路TC接收第一栅控制信号GCS1，并且第二栅驱动电路GDC2可以从控制电路TC接收第二栅控制信号GCS2。第一栅控制信号GCS1可以包括启动第一栅驱动电路GDC1的操作的启动信号、确定用于输出信号的时序的时钟信号等，并且第二栅控制信号GCS2可以包括启动第二栅驱动电路GDC2的操作的启动信号、确定用于输出信号的时序的时钟信号等。第一栅驱动电路GDC1和第二栅驱动电路GDC2可以将多个扫描信号输出到稍后将描述的多条扫描线GWL1至GWLn、GRL1至GRLn和GIL1至GILn。属于扫描线GWL1至GWLn、GRL1至GRLn和GIL1至GILn当中的第一组的扫描线GWL1至GWLn可以被称为“写入扫描线”。属于扫描线GWL1至GWLn、GRL1至GRLn和GIL1至GILn当中的第二组的扫描线GRL1至GRLn可以被称为“参考扫描线”。属于扫描线GWL1至GWLn、GRL1至GRLn和GIL1至GILn当中的第三组的扫描线GIL1至GILn可以被称为“初始化扫描线”。这里，n是大于1的整数。

第一栅驱动电路GDC1和第二栅驱动电路GDC2中的至少一个可以生成多个发射控制信号，以便输出到多条发射信号线EL1至ELn。

数据驱动电路DDC可以从控制电路TC接收数据控制信号DCS和图像数据RGB。数据驱动电路DDC可以将图像数据RGB转换成数据信号，并且将数据信号输出到稍后将描述的多条数据线DL1至DLm。这里，m是大于1的整数。数据信号是指与图像数据RGB的灰度值相对应的模拟电压。数据驱动电路DDC可以是图1中图示的驱动器芯片DIC中包括的部件。

显示面板DP可以包括扫描线GWL1至GWLn、GRL1至GRLn和GIL1至GILn、发射信号线EL1至ELn、数据线DL1至DLm以及像素PX。扫描线GWL1至GWLn、GRL1至GRLn和GIL1至GILn可以在第一方向DR1上延伸，并且可以在垂直于第一方向DR1的第二方向DR2上布置。发射信号线EL1至ELn中的每一条可以与扫描线GWL1至GWLn、GRL1至GRLn和GIL1至GILn中的对应的扫描线平行布置。数据线DL1至DLm可以与扫描线GWL1至GWLn、GRL1至GRLn和GIL1至GILn绝缘并交叉。

像素PX中的每一个可以与扫描线GWL1至GWLn、GRL1至GRLn和GIL1至GILn当中的对应的扫描线、发射信号线EL1至ELn当中的对应的发射信号线以及数据线DL1至DLm当中的对应的数据线连接。

显示面板DP可以接收第一电源电压ELVDD和第二电源电压ELVSS。第一电源电压ELVDD可以通过形成在显示面板DP中的第一电源线PL1被提供给像素PX。第二电源电压ELVSS可以通过形成在显示面板DP中的第二电源线PL2(参考图4A)被提供给像素PX。

显示面板DP可以进一步接收初始化电压Vint和参考电压Vref。初始化电压Vint和参考电压Vref可以通过电压线VL被提供给像素PX。

图4A是根据本公开的实施例的像素PXij的等效电路的示意图。图4B是用于驱动图4A中图示的像素PXij的驱动信号的示意性波形图。这里，i和j是大于0的整数。

在图4A中代表性地图示了与写入扫描线GWL1至GWLn(参考图3B)当中的第i写入扫描线GWLi连接并且与数据线DL1至DLm(参考图3B)当中的第j数据线DLj连接的像素PXij。像素PXij可以与参考扫描线GRL1至GRLn(参考图3B)当中的第i参考扫描线GRLi连接，并且可以与初始化扫描线GIL1至GILn(参考图3B)当中的第i初始化扫描线GILi连接。

像素PXij可以包括像素电路(或像素驱动电路)PXC以及与像素电路PXC电连接的发光器件ED。在实施例中，像素电路PXC可以包括五个晶体管(在下文中，称为“第一像素晶体管T1至第五像素晶体管T5”)和两个电容器(在下文中，称为“第一电容器C1”和“第二电容器C2”)。在实施例中，第一像素晶体管T1至第五像素晶体管T5可以用第一类型(例如，N型)晶体管来实现。在本公开的实施例中，像素PXij可以不包括第一像素晶体管T1至第五像素晶体管T5中的至少一个，或者可以进一步包括至少一个附加像素晶体管。

图4A图示了其中第一像素晶体管T1和第二像素晶体管T2中的每一个可以包括两个栅极(例如，顶栅和底栅)的实施例，但是第一像素晶体管T1和第二像素晶体管T2中的至少一个可以只包括一个栅极。图4A图示了其中第二像素晶体管T2的顶栅G2-1和底栅G2-2彼此电连接的结构，但是本公开不限于此。第二像素晶体管T2的底栅G2-2可以是浮置状态的电极。第一像素晶体管T1的底栅G1-2可以与第一像素晶体管T1的源极S1电连接。

在实施例中，第一像素晶体管T1可以被称为“驱动晶体管”，并且第二像素晶体管T2可以被称为“开关晶体管”。第一像素晶体管T1和发光器件ED的连接节点可以被称为“第一节点ND1”，并且第一像素晶体管T1和第二像素晶体管T2的连接节点可以被称为“第二节点ND2”。

发光器件ED可以包括与第一节点ND1电连接的第一电极、与接收第二电源电压ELVSS的第二电源线PL2连接的第二电极以及设置在第一电极与第二电极之间的发射层。稍后将详细描述发光器件ED。

第一像素晶体管T1可以电连接在接收第一电源电压ELVDD的第一电源线PL1与第一节点ND1之间。第一像素晶体管T1可以包括与第一节点ND1连接的源极(在下文中，称为“第一源极”)S1、漏极(在下文中，称为“第一漏极”)D1、半导体区以及与第二节点ND2电连接的顶栅(在下文中，称为“第一顶栅”)G1-1。第一像素晶体管T1可以进一步包括与第一节点ND1连接的底栅(在下文中，称为“第一底栅”)G1-2。

第二像素晶体管T2可以电连接在第j数据线DLj与第二节点ND2之间。第二像素晶体管T2可以包括与第二节点ND2连接的源极(在下文中，称为“第二源极”)S2、与第j数据线DLj连接的漏极(在下文中，称为“第二漏极”)D2、半导体区以及与第i写入扫描线GWLi连接的顶栅(在下文中，称为“第二顶栅”)G2-1。第二像素晶体管T2可以进一步包括与第二顶栅G2-1电连接的底栅(在下文中，称为“第二底栅”)G2-2。

第三像素晶体管T3可以电连接在第二节点ND2与接收参考电压Vref的第一电压线VL1之间。第三像素晶体管T3可以包括与第二节点ND2连接的漏极(在下文中，称为“第三漏极”)D3、与第一电压线VL1连接的源极(在下文中，称为“第三源极”)S3、半导体区以及与第i参考扫描线GRLi连接的顶栅(在下文中，称为“第三顶栅”)G3。第三像素晶体管T3可以进一步包括与第三顶栅G3电连接的底栅(或第三底栅)。

第四像素晶体管T4可以电连接在接收初始化电压Vint的第二电压线VL2与第一节点ND1之间。第四像素晶体管T4可以包括与第一节点ND1连接的漏极(在下文中，称为“第四漏极”)D4、与第二电压线VL2连接的源极(在下文中，称为“第四源极”)S4、半导体区以及与第i初始化扫描线GILi连接的顶栅(在下文中，称为“第四顶栅”)G4。第四像素晶体管T4可以进一步包括与第四顶栅G4电连接的底栅(或第四底栅)。

第五像素晶体管T5可以电连接在第一电源线PL1与第一漏极D1之间。在实施例中，第五像素晶体管T5可以包括与第一电源线PL1连接的漏极(在下文中，称为“第五漏极”)D5、与第一漏极D1连接的源极(在下文中，称为“第五源极”)S5、半导体区以及与第i发射信号线ELi连接的顶栅(在下文中，称为“第五顶栅”)G5。第五像素晶体管T5可以进一步包括与第五顶栅G5电连接的底栅(或第五底栅)。

第一电容器C1可以电连接在第一节点ND1与第二节点ND2之间。第一电容器C1可以包括与第一节点ND1连接的第一电极E1-1以及与第二节点ND2连接的第二电极E1-2。

第二电容器C2可以电连接在第一电源线PL1与第一节点ND1之间。第二电容器C2可以包括与第一节点ND1连接的第一电极E2-1以及与第一电源线PL1连接的第二电极E2-2。

将参考图4A和图4B详细描述像素PXij的操作。显示装置DD(参考图3A和图3B)可以在每一帧时段显示图像。写入扫描线GWL1至GWLn、参考扫描线GRL1至GRLn和初始化扫描线GIL1至GILn可以在帧时段期间顺序地接收扫描信号，并且发射信号线EL1至ELn可以在帧时段期间顺序地接收发射控制信号。图4B示出了帧时段的一部分。

参考图4A和图4B，扫描信号GRi、GWi和GIi以及发射控制信号EMi中的每一个可以在一些时段期间具有高电压V-HIGH(或高电平)，并且可以在一些时段期间具有低电压V-LOW(或低电平)。在对应的扫描信号和发射控制信号具有高电压V-HIGH的情况下，如上所述为N型晶体管的第一像素晶体管T1至第五像素晶体管T5中的每一个可以被导通。

在初始化时段IP期间，第三像素晶体管T3和第四像素晶体管T4可以被导通。在初始化时段IP期间，第二节点ND2可以利用参考电压Vref被初始化，并且第一节点ND1可以利用初始化电压Vint被初始化。第一电容器C1可以利用参考电压Vref和初始化电压Vint的差值被初始化。第二电容器C2可以利用第一电源电压ELVDD和初始化电压Vint的差值被初始化。

在补偿时段CP期间，第三像素晶体管T3和第五像素晶体管T5可以被导通。第一像素晶体管T1的阈值电压可以通过第一电容器C1的耦合来补偿。

在写入时段WP期间，第二像素晶体管T2可以被导通。第二像素晶体管T2可以输出与数据信号DS相对应的电压。结果，与数据信号DS相对应的电压值可以被充入第一电容器C1中。经历对第一像素晶体管T1的阈值电压的补偿的数据信号DS可以被充入第一电容器C1中。像素PX(参考图3B)的第一像素晶体管T1的阈值电压可以不同；然而，无论第一像素晶体管T1的阈值电压之间的差如何，图4A和图4B中图示的像素PXij都可以将其幅度与数据信号DS成比例的电流供应给发光器件ED。

在发射时段期间，第五像素晶体管T5可以被导通。第一像素晶体管T1可以将与存储在第一电容器C1中的电压值相对应的电流提供给发光器件ED。发光器件ED可以发射具有与数据信号DS相对应的亮度的光。

图5A和图5B是根据本公开的实施例的像素的等效电路的示意图。相同的附图标记被给予图5A和图5B中图示的部件当中的与图4A中图示的部件相同的部件，并且因此，将省略额外的描述以避免冗余。

参考图5A，根据本公开的实施例的像素PXij_a可以包括像素电路PXC_a和发光器件ED。在实施例中，像素电路PXC_a可以包括六个像素晶体管(在下文中，称为“第一像素晶体管T1至第六像素晶体管T6”)和三个电容器(在下文中，称为“第一电容器C1”、“第二电容器C2”和“第三电容器C3”)。在实施例中，第一像素晶体管T1至第六像素晶体管T6可以用第一类型(例如，N型)晶体管来实现。

第一像素晶体管T1至第三像素晶体管T3和第五像素晶体管T5的结构可以与图4A中图示的第一像素晶体管T1至第三像素晶体管T3和第五像素晶体管T5的结构相似或相同，并且因此，将省略额外的描述以避免冗余。

第四像素晶体管T4a可以电连接在接收初始化电压Vint的第二电压线VL2与发光器件ED之间。第四像素晶体管T4a可以包括与发光器件ED的第一电极连接的漏极(在下文中，称为“第四漏极”)D4、与第二电压线VL2连接的源极(在下文中，称为“第四源极”)S4、半导体区以及与第i初始化扫描线GILi连接的顶栅(在下文中，称为“第四顶栅”)G4。第四像素晶体管T4a可以进一步包括与第四顶栅G4电连接的底栅(或第四底栅)。

第六像素晶体管T6可以电连接在第一节点ND1与发光器件ED之间。在实施例中，第六像素晶体管T6可以包括与第一节点ND1连接的漏极(在下文中，称为“第六漏极”)D6、与发光器件ED的第一电极连接的源极(在下文中，称为“第六源极”)S6、半导体区以及与第i发射信号线ELi连接的顶栅(在下文中，称为“第六顶栅”)G6。第六像素晶体管T6可以进一步包括与第六顶栅G6电连接的底栅(或第六底栅)。

第三电容器C3可以电连接在发光器件ED的第一电极与第二电极之间。第三电容器C3可以包括与发光器件ED的第一电极连接的第一电极E3-1以及与发光器件ED的第二电极连接的第二电极E3-2。

参考图4B和图5A，在初始化时段IP期间，第四像素晶体管T4a可以被导通，并且发光器件ED的第一电极可以通过因此被导通的第四像素晶体管T4a利用初始化电压Vint被初始化。第三电容器C3可以利用第二电源电压ELVSS和初始化电压Vint的差值被初始化。

在发射时段期间，第六像素晶体管T6可以与第五像素晶体管T5被同时导通。通过第一像素晶体管T1输出的电流可以通过因此被导通的第六像素晶体管T6被提供给发光器件ED。相应地，发光器件ED可以发射具有与电流相对应的亮度的光。

参考图5B，根据本公开的实施例的像素PXij_b可以包括像素电路PXC_b和发光器件ED。在实施例中，像素电路PXC_b可以包括七个像素晶体管(在下文中，称为“第一像素晶体管T1至第七像素晶体管T7”)和三个电容器(在下文中，称为“第一电容器C1”、“第二电容器C2”和“第三电容器C3”)。在实施例中，第一像素晶体管T1至第七像素晶体管T7可以用第一类型(例如，N型)晶体管来实现。

第一像素晶体管T1至第三像素晶体管T3、第五像素晶体管T5和第六像素晶体管T6的结构可以与图5A中图示的第一像素晶体管T1至第三像素晶体管T3、第五像素晶体管T5和第六像素晶体管T6的结构相似或相同，并且因此，将省略额外的描述以避免冗余。

第四像素晶体管T4b可以电连接在接收第一初始化电压Vaint的第二电压线VL2a与发光器件ED之间。第四像素晶体管T4b可以包括与发光器件ED的第一电极连接的漏极(在下文中，称为“第四漏极”)D4、与第二电压线VL2a连接的源极(在下文中，称为“第四源极”)S4、半导体区以及与第i初始化扫描线GILi连接的栅极G4。

第七像素晶体管T7可以电连接在第一节点ND1与第三电压线VL3之间。在实施例中，第三电压线VL3可以接收第二初始化电压Vint。作为本公开的示例，第一初始化电压Vaint的电压电平可以不同于第二初始化电压Vint的电压电平。第七像素晶体管T7可以包括与第一节点ND1连接的漏极(在下文中，称为“第七漏极”)D7、与第三电压线VL3连接的源极(在下文中，称为“第七源极”)S7、半导体区以及与第i初始化扫描线GILi连接的顶栅(在下文中，称为“第七顶栅”)G7。第七像素晶体管T7可以进一步包括与第七顶栅G7电连接的底栅(或第七底栅)。

参考图4B和图5B，在初始化时段IP期间，第四像素晶体管T4b和第七像素晶体管T7可以被同时导通。在初始化时段IP期间，发光器件ED的第一电极可以通过因此被导通的第四像素晶体管T4b利用第一初始化电压Vaint被初始化。在初始化时段IP期间，第一节点ND1可以通过因此被导通的第七像素晶体管T7利用第二初始化电压Vint被初始化。

图6A是根据本公开的实施例的第一栅驱动电路GDC1和第二栅驱动电路GDC2的示意性框图。图6B是根据本公开的实施例的第一写入扫描驱动电路GWD1的等效电路的示意图。图6C是图6B中图示的第一级ST1的等效电路的示意图。

如图6A中所示，第一栅驱动电路GDC1和第二栅驱动电路GDC2可以设置在外围区域NAA中。第一栅驱动电路GDC1可以与有效区域AA的第一侧(例如，左侧)相邻设置，并且第二栅驱动电路GDC2可以与有效区域AA的第二侧(例如，右侧)相邻设置。

第一栅驱动电路GDC1可以包括第一发射控制电路EMD1、第一写入扫描驱动电路GWD1和初始化扫描驱动电路GID。第二栅驱动电路GDC2可以包括第二发射控制电路EMD2、第二写入扫描驱动电路GWD2和参考扫描驱动电路GRD。在图6A中图示的第一方向DR1上布置第一发射控制电路EMD1、第一写入扫描驱动电路GWD1和初始化扫描驱动电路GID的顺序以及布置第二发射控制电路EMD2、第二写入扫描驱动电路GWD2和参考扫描驱动电路GRD的顺序被提供作为示例，并且不受特别限制。

第一发射控制电路EMD1和第二发射控制电路EMD2可以与发射信号线EL1至ELn(参考图3B)连接，并且在图6A中图示了第i发射信号线ELi和第i+1发射信号线ELi+1作为示例。在图6A中图示了与第一写入扫描驱动电路GWD1和第二写入扫描驱动电路GWD2连接的第i写入扫描线GWLi和第i+1写入扫描线GWLi+1作为示例。在图6A中图示了与参考扫描驱动电路GRD连接的第i参考扫描线GRLi和第i+1参考扫描线GRLi+1以及与初始化扫描驱动电路GID连接的第i初始化扫描线GILi和第i+1初始化扫描线GILi+1作为示例。在图6A中图示了与第一数据线DL1和第m数据线DLm连接的像素PXi1、PX(i+1)1、PXim和PX(i+1)m作为示例。

参考图6B，图示了第一写入扫描驱动电路GWD1。第一写入扫描驱动电路GWD1可以包括彼此连接的多个级ST1至ST4。级ST1至ST4可以具有基本上相同的电路配置。在图6B中图示了四个级ST1至ST4作为示例，但是第一写入扫描驱动电路GWD1可以包括分别与图3B中图示的写入扫描线GWL1至GWLn相对应的级。

级ST1至ST4中的每一个可以包括输入端子IN、第一控制端子CT1、第二控制端子CT2和输出端子OT。级ST1至ST4中的每一个可以进一步包括第一电压端子VT1至第三电压端子VT3。

输入端子IN可以接收从前一级的输出端子OT输出的写入扫描信号，或者可以接收启动信号FLM。启动信号FLM可以被输入到第一级ST1的输入端子IN。第二级ST2的输入端子IN可以接收从第一级ST1的输出端子OT输出的第一写入扫描信号。

级ST1至ST4中的每一个可以通过第一控制端子CT1和第二控制端子CT2接收第一时钟信号CLK1和第二时钟信号CLK2。在级ST1至ST4当中的奇数编号的级ST1和ST3中的每一个中，第一控制端子CT1可以接收第一时钟信号CLK1，并且第二控制端子CT2可以接收第二时钟信号CLK2。相反，在级ST1至ST4当中的偶数编号的级ST2和ST4中的每一个中，第一控制端子CT1可以接收第二时钟信号CLK2，并且第二控制端子CT2可以接收第一时钟信号CLK1。第一时钟信号CLK1和第二时钟信号CLK2可以具有相同的周期，但是可以具有不同的相位。作为示例，第二时钟信号CLK2可以具有与第一时钟信号CLK1的相位相反的相位。

第一电压端子VT1、第二电压端子VT2和第三电压端子VT3可以分别被供应有高电压VGH、第一低电压VGL1和第二低电压VGL2。高电压VGH、第一低电压VGL1和第二低电压VGL2中的每一个可以具有DC电压电平。

高电压VGH可以被设置为扫描信号的高电平，即栅导通电压，并且第一低电压VGL1可以被设置为扫描信号的低电平，即栅截止电压。第二低电压VGL2可以是其电平不同于第一低电压VGL1的电平的偏置电压。级ST1至ST4可以将写入扫描信号顺序输出到写入扫描线GWL1至GWL4。

下面，将参考图6C描述级ST1至ST4当中的第一级ST1的电路配置。因为级ST1至ST4可以具有相同的电路配置，所以将省略与剩余的级ST2至ST4的电路配置相关联的额外的描述以避免冗余。

参考图6C，第一级ST1可以包括输出单元OPC和控制单元CRC。输出单元OPC可以包括第一缓冲晶体管BT1和第二缓冲晶体管BT2。控制单元CRC可以包括第一控制晶体管DT1至第五控制晶体管DT5和控制电容器Cd。

在第二时钟信号CLK2处于低电平的情况下，第一控制晶体管DT1可以被导通。由于第一控制晶体管DT1被导通，因此第一控制节点NA的电位可以随着启动信号FLM的电压电平增长到高电平。在第一时钟信号CLK1处于高电平的情况下，第二控制晶体管DT2可以被导通。由于第二控制晶体管DT2被导通，因此第一控制节点NA的电位可以随着启动信号FLM的电压电平增长到高电平。例如，在第一时钟信号CLK1和第二时钟信号CLK2的相位彼此相反的情况下，第一控制晶体管DT1和第二控制晶体管DT2可以被同时导通；在第一控制晶体管DT1和第二控制晶体管DT2的导通时段中，第一控制节点NA的电位可以被改变为高电平。相反，在第二时钟信号CLK2具有高电平并且第一时钟信号CLK1具有低电平的情况下，第一控制晶体管DT1和第二控制晶体管DT2可以被同时截止；在第一控制晶体管DT1和第二控制晶体管DT2的截止时段中，第一控制节点NA的电位可以被改变为低电平。

在第一控制节点NA的电位具有高电平的情况下，第三控制晶体管DT3可以被截止，并且第四控制晶体管DT4可以被导通。第一低电压VGL1可以通过因此被导通的第四控制晶体管DT4被施加到第二控制节点NB。在第一控制节点NA的电位具有低电平的情况下，第三控制晶体管DT3可以被导通，并且第四控制晶体管DT4可以被截止。高电压VGH可以通过因此被导通的第三控制晶体管DT3被施加到第二控制节点NB。

在高电压VGH被施加到第二控制节点NB的情况下，第一缓冲晶体管BT1可以被截止，并且第二缓冲晶体管BT2可以被导通。输出端子OT可以通过因此被导通的第二缓冲晶体管BT2接收第一低电压VGL1，并且第一低电压VGL1可以作为第一写入扫描信号GW1被输出。在第一低电压VGL1被施加到第二控制节点NB的情况下，第二缓冲晶体管BT2可以被截止，并且第一缓冲晶体管BT1可以被导通。输出端子OT可以通过因此被导通的第一缓冲晶体管BT1接收高电压VGH，并且高电压VGH可以作为第一写入扫描信号GW1被输出。

控制电容器Cd可以连接在第一控制节点NA与第一电压端子VT1之间，并且保持第一控制节点NA的电位。

作为本公开的示例，控制单元CRC可以进一步通过第三控制端子CT3接收通电控制信号ESR。通电控制信号ESR可以在其中开始将电力供应给显示装置DD(参考图3B)的通电时段中被激活。例如，通电控制信号ESR可以在通电时段期间具有低电平，并且可以在通电时段之后的正常时段期间具有高电平。相应地，第五控制晶体管DT5可以响应于低电平的通电控制信号ESR而被导通。在通电时段期间，由于高电压VGH可以通过因此被导通的第五控制晶体管DT5被施加到第一控制节点NA，因此可以稳定地保持第二控制节点NB的第一低电压VGL1。

作为本公开的示例，第一级ST1可以由两种类型的晶体管组成。例如，第二缓冲晶体管BT2以及第二控制晶体管DT2和第四控制晶体管DT4可以用第一类型晶体管来实现，并且第一缓冲晶体管BT1以及第一控制晶体管DT1、第三控制晶体管DT3和第五控制晶体管DT5可以用第二类型晶体管来实现。第一类型晶体管可以是N型晶体管，并且第二类型晶体管可以是P型晶体管。第二缓冲晶体管BT2以及第二控制晶体管DT2和第四控制晶体管DT4可以与图4A中图示的第一像素晶体管T1至第五像素晶体管T5在类型方面相似或相同，并且第一缓冲晶体管BT1以及第一控制晶体管DT1、第三控制晶体管DT3和第五控制晶体管DT5可以与第一像素晶体管T1至第五像素晶体管T5在类型方面不同。

在图6C中，第一级ST1中包括的晶体管BT1、BT2和DT1至DT5中的一些晶体管BT1、DT1、DT3和DT5可以包括硅半导体(例如，低温多晶硅(LTPS)半导体)，并且其中的其它晶体管BT2、DT2和DT4可以包括氧化物半导体。然而，本公开不限于此。第一级ST1中包括的晶体管BT1、BT2和DT1至DT5中的每一个可以包括LTPS半导体。

如上所述，由于栅驱动电路GDC中包括的晶体管中的至少一个可以由硅半导体(例如，LTPS半导体)形成，因此可以防止外围区域NAA的面积增大。

图7A是根据本公开的实施例的显示面板的示意性截面图，并且图7B是图7A的第一部分B1的放大示意性截面图。

参考图7A，显示面板DP可以包括基底层BL、设置在基底层BL上的电路元件层DP-CL和显示元件层DP-ED。如图2中所示，显示面板DP可以进一步包括封装层TFE。显示面板DP可以进一步包括诸如抗反射层或折射率控制层的功能层。电路元件层DP-CL可以至少包括多个绝缘层和电路元件。下面将描述的绝缘层可以包括有机层和/或无机层。

绝缘层、半导体层和导电层可以通过诸如涂覆工艺和沉积工艺的工艺形成。之后，绝缘层、半导体层和导电层可以通过光刻和蚀刻工艺被选择性地图案化。半导体图案、导电图案和信号线可以通过这些工艺形成。设置在同一层的图案可以通过同一工艺形成。

基底层BL可以包括合成树脂层。合成树脂层可以包括热固性树脂材料。特别地，合成树脂层可以是聚酰亚胺类树脂层，并且其材料不受特别限制。合成树脂层可以包括丙烯酸类树脂(例如，甲基丙烯酸树脂)、聚异戊二烯树脂、乙烯基树脂、环氧树脂、氨基甲酸乙酯树脂、纤维素树脂、硅氧烷树脂、聚酰胺树脂和苝树脂中的至少一种。基底层BL可以包括玻璃基板、金属基板或有机/无机复合基板。基底层BL可以包括第一聚酰亚胺层、第二聚酰亚胺层和设置在其之间的无机层。

至少一个无机层形成在基底层BL的上表面上。无机层可以包括氧化铝、氧化钛、氧化硅、氮化硅、氧氮化硅、氧化锆和氧化铪中的至少一种。无机层可以由多个层形成。多个无机层可以构成稍后将描述的阻挡层BRL。阻挡层BRL可以防止异物被从外部引入。阻挡层BRL可以包括氧化硅层和氮化硅层。氧化硅层和氮化硅层中的每一个可以包括多个层，并且氧化硅层和氮化硅层可以被堆叠在彼此上。

导电层(在下文中，称为“第一导电层”)可以设置在阻挡层BRL上。第一导电层可以包括多个第一导电图案。图7A中图示了多个第一导电图案当中的一个第一导电图案。这一个第一导电图案可以限定第一电容器C1的第二电极E1-2。

基底绝缘层BIL可以设置在阻挡层BRL上以覆盖第一导电层。基底绝缘层BIL可以包括氧化硅层和氮化硅层。氧化硅层和氮化硅层可以被堆叠在彼此上。

导电层(在下文中，称为“第二导电层”)可以设置在基底绝缘层BIL上。第二导电层可以包括多个第二导电图案。在图7A中图示了多个第二导电图案当中的两个第二导电图案。这两个第二导电图案中的一个可以限定第一像素晶体管T1的第一底栅G1-2，并且其中的另一个可以限定第二像素晶体管T2的第二底栅G2-2。第一像素晶体管T1的第一底栅G1-2可以用作第一电容器C1的第一电极E1-1。第一像素晶体管T1的第一底栅G1-2可以被设置为面对第一电容器C1的第二电极E1-2(即，第一顶栅G1-1)，基底绝缘层BIL介于其间。相应地，第一电容器C1可以形成在第二电极E1-2与第一底栅G1-2之间。第一像素晶体管T1的第一底栅G1-2可以被设置为在平面图中与第一顶栅G1-1重叠，并且第二像素晶体管T2的第二底栅G2-2可以被设置为在平面图中与第二顶栅G2-1重叠。

缓冲层BFL可以设置在基底绝缘层BIL上以覆盖第二导电层。缓冲层BFL可以提高基底绝缘层BIL与半导体图案和/或导电图案之间的结合力。缓冲层BFL可以包括氧化硅层和氮化硅层。氧化硅层和氮化硅层可以被堆叠在彼此上。

在有效区域AA中，第一半导体层可以设置在缓冲层BFL上。第一半导体层可以包括多个氧化物半导体图案SP1和SP2。在实施例中，氧化物半导体图案SP1和SP2中的每一个可以包括结晶或非晶氧化物半导体。例如，氧化物半导体图案SP1和SP2中的每一个可以包括诸如锌(Zn)、铟(In)、镓(Ga)、锡(Sn)和钛(Ti)的金属的氧化物或者诸如锌(Zn)、铟(In)、镓(Ga)、锡(Sn)或钛(Ti)的金属及其氧化物的混合物。氧化物半导体图案SP1和SP2中的每一个可以包括氧化铟锡(ITO)、氧化铟镓锌(IGZO)、氧化锌(ZnO)、氧化铟锌(IZO)、氧化锌铟(ZIO)、氧化铟(InO)、氧化钛(TiO)、氧化铟锌锡(IZTO)、氧化锌锡(ZTO)等。

氧化物半导体图案SP1和SP2中的每一个可以包括取决于金属氧化物是否被还原而区分的多个区。其中金属氧化物被还原的区(在下文中，称为“还原区”)可以比其中金属氧化物未被还原的区(在下文中，称为“非还原区”)具有高的电导率。还原区可以基本上充当晶体管的源区/漏区或者信号传输区。非还原区可以基本上与晶体管的沟道区(或半导体区或沟道部分)相对应。换句话说，半导体图案的一部分可以是晶体管的沟道区，其另一部分可以是晶体管的源区或漏区，并且其剩下的部分可以是信号传输区。

源区或漏区本身可以是参考图4A描述的像素晶体管T1至T5中的每一个的源极或漏极。像素晶体管T1至T5中的每一个的源极或漏极可以包括上述氧化物半导体图案SP1和SP2中的每一个的源区或漏区以及连接到其的导电图案。下面，为了便于描述，氧化物半导体图案SP1和SP2中的每一个的源区或漏区被称为“源极或漏极”。

如图7A中所示，第一像素晶体管T1可以包括包含第一源极S1、第一沟道部分CH1和第一漏极D1的第一氧化物半导体图案SP1。第一像素晶体管T1的第一源极S1和第一漏极D1可以在相反方向上从第一沟道部分CH1延伸。第二像素晶体管T2可以包括包含第二源极S2、第二沟道部分CH2和第二漏极D2的第二氧化物半导体图案SP2。

第一底栅G1-2和第二底栅G2-2可以具有遮光图案的功能。第一底栅G1-2和第二底栅G2-2可以分别设置在第一像素晶体管T1的第一沟道部分CH1和第二像素晶体管T2的第二沟道部分CH2下方，并且阻挡从外部入射在其上的光。第一底栅G1-2和第二底栅G2-2可以防止外部光改变第一像素晶体管T1和第二像素晶体管T2的电压-电流特性。

多个栅绝缘图案GIP1和GIP2可以分别设置在氧化物半导体图案SP1和SP2上。在图7A中图示了多个栅绝缘图案GIP1和GIP2当中的分别设置在第一氧化物半导体图案SP1和第二氧化物半导体图案SP2上的第一栅绝缘图案GIP1和第二栅绝缘图案GIP2作为示例。第一栅绝缘图案GIP1可以设置在第一氧化物半导体图案SP1的第一沟道部分CH1上，并且第二栅绝缘图案GIP2可以设置在第二氧化物半导体图案SP2的第二沟道部分CH2上。

导电层(在下文中，称为“第三导电层”)可以形成在栅绝缘图案GIP1和GIP2上。第三导电层可以包括设置在第一栅绝缘图案GIP1上的第一顶栅G1-1和设置在第二栅绝缘图案GIP2上的第二顶栅G2-1。作为本公开的示例，第一顶栅G1-1可以与第一导电图案(即，电容器C1的第二电极E1-2)电连接。特别地，第一顶栅G1-1通过穿透基底绝缘层BIL、缓冲层BFL和第一栅绝缘图案GIP1的接触孔直接接触第二电极E1-2。作为本公开的示例，第二顶栅G2-1可以与第二导电图案(即，第二底栅G2-2)电连接。特别地，第二顶栅G2-1通过穿透基底绝缘层BIL、缓冲层BFL和第二栅绝缘图案GIP2的接触孔与第二底栅G2-2直接连接。

第一栅绝缘图案GIP1和第二栅绝缘图案GIP2可以包括氧化物。作为本公开的示例，第一栅绝缘图案GIP1和第二栅绝缘图案GIP2可以具有大约至大约/>的厚度。

覆盖第一顶栅G1-1和第二顶栅G2-1的第一绝缘层10可以设置在缓冲层BFL上。第一绝缘层10可以是无机层和/或有机层，并且可以具有单层或多层结构。第一绝缘层10可以覆盖第一像素晶体管T1的第一源极S1和第一漏极D1以及第二像素晶体管T2的第二源极S2和第二漏极D2。第一绝缘层10可以覆盖第一栅绝缘图案GIP1和第二栅绝缘图案GIP2的侧表面。

在有效区域AA中，第一电容器C1可以设置在第一像素晶体管T1下方，使得第一电容器C1和第一像素晶体管T1彼此重叠。作为本公开的示例，在平面图中，第一电容器C1可以与第一像素晶体管T1的整个第一氧化物半导体图案SP1重叠。第一电容器C1的第一电极E1-1可以与第一像素晶体管T1的第一底栅G1-2一体地形成。第一电容器C1可以占据像素电路PXC(参考图4A)中的大面积。由于第一电容器C1被设置为与第一像素晶体管T1重叠，因此可以减小像素电路PXC的总面积。相应地，在具有高分辨率的显示面板DP中，可以提高像素电路PXC的集成度。

第二半导体层可以设置在外围区域NAA中的第一绝缘层10上。第二半导体层可以包括多个硅半导体图案LP。硅半导体图案LP中的每一个可以包括非晶硅、多晶硅等。例如，硅半导体图案LP中的每一个可以包括低温多晶硅(LTPS)。

取决于硅半导体图案LP是否被掺杂，它们可以具有不同的电特性。硅半导体图案LP中的每一个可以包括具有高电导率的导电区和具有低电导率的沟道区。导电区可以被掺杂有N型掺杂剂或P型掺杂剂。P型晶体管可以包括被掺杂有P型掺杂剂的掺杂区，并且N型晶体管可以包括被掺杂有N型掺杂剂的掺杂区。沟道区可以是非掺杂区或以低于导电区的浓度被掺杂的区。

导电区的电导率可以大于沟道区的电导率，并且导电区可以基本上充当电极或信号线。换句话说，硅半导体图案LP中的每一个的一部分可以是晶体管的沟道区，而另一部分可以是晶体管的源区或漏区。

尽管在图7A中图示了每一级中包括的晶体管当中的第一缓冲晶体管BT1作为示例，但是剩余的晶体管可以具有与第一缓冲晶体管BT1的结构相似或相同的结构。第一缓冲晶体管BT1包括包含源极DS1、沟道部分D-CH1和漏极DD1的硅半导体图案LP。第一缓冲晶体管BT1的源极DS1和漏极DD1可以在相反方向上从沟道部分D-CH1延伸。

栅绝缘层GIL可以设置在第一绝缘层10上以覆盖硅半导体图案LP。栅绝缘层GIL可以遍及有效区域AA和外围区域NAA形成而不被图案化。作为本公开的示例，栅绝缘层GIL可以具有大于“0”且小于或等于大约的厚度。随着栅绝缘层GIL的厚度减小，包括硅半导体图案LP的晶体管(例如，图6C中图示的第一缓冲晶体管BT1以及第一控制晶体管DT1、第三控制晶体管DT3和第五控制晶体管DT5)的驱动性能可以提高。

导电层(在下文中，称为“第四导电层”)可以设置在栅绝缘层GIL上。第四导电层可以包括与第一缓冲晶体管BT1的沟道部分D-CH1重叠的导电图案(即，栅极DG1)。

覆盖第四导电层的第二绝缘层20可以设置在栅绝缘层GIL上。在实施例中，第二绝缘层20可以是无机层和/或有机层，并且可以具有单层或多层结构。

导电层(在下文中，称为“第五导电层”)可以设置在第二绝缘层20上。第五导电层可以包括多个连接电极。在图7A中图示多个连接电极当中的第一连接电极CNE1至第六连接电极CNE6作为示例。第一连接电极CNE1可以通过穿透第一绝缘层10、栅绝缘层GIL和第二绝缘层20的第一接触孔CNT1与第一源极S1连接，并且可以通过穿透缓冲层BFL、第一绝缘层10、栅绝缘层GIL和第二绝缘层20的第二接触孔CNT2与第一底栅G1-2连接。第二连接电极CNE2可以通过穿透第一绝缘层10、栅绝缘层GIL和第二绝缘层20的第三接触孔CNT3与第一漏极D1连接。

第三连接电极CNE3可以通过穿透第一绝缘层10、栅绝缘层GIL和第二绝缘层20的第四接触孔CNT4与第二源极S2连接，并且第四连接电极CNE4可以通过穿透第一绝缘层10、栅绝缘层GIL和第二绝缘层20的第五接触孔CNT5与第二漏极D2连接。第五连接电极CNE5可以通过穿透栅绝缘层GIL和第二绝缘层20的第六接触孔CNT6与源极DS1连接，并且第六连接电极CNE6可以通过穿透栅绝缘层GIL和第二绝缘层20的第七接触孔CNT7与漏极DD1连接。

覆盖第五导电层的第三绝缘层30可以设置在第二绝缘层20上。在实施例中，第三绝缘层30可以是有机层并且可以具有单层结构，但是它不受特别限制。

导电层(在下文中，称为“第六导电层”)可以设置在第三绝缘层30上。第六导电层可以包括多个连接电极。在图7A中图示了多个连接电极当中的第七连接电极CNE7作为示例。第七连接电极CNE7可以通过穿透第三绝缘层30的第八接触孔CNT8与第一连接电极CNE1连接。

覆盖第六导电层的第四绝缘层40可以设置在第三绝缘层30上。在实施例中，第四绝缘层40可以是有机层并且可以具有单层结构，但是它不受特别限制。

发光器件ED的第一电极AE可以设置在第四绝缘层40上。第一电极AE可以是阳极。像素限定层PDL可以设置在第四绝缘层40上。第一电极AE可以通过穿透第四绝缘层40的接触孔CNT9与第七连接电极CNE7连接。

像素限定层PDL的开口OP可以暴露第一电极AE的至少一部分。像素限定层PDL的开口OP可以限定发射(或发光)区域。例如，像素PX(参考图3B)可以在显示面板DP(参考图3B)的平面上以规则的图案布置。其中设置像素PX的区域可以被定义为像素区域，并且像素区域可以包括发射区域以及与发射区域相邻的非发射区域。非发射区域可以围绕发射区域。

发射层EML可以设置在第一电极AE上。发射层EML可以仅设置在与开口OP相对应的区域中。可以为像素PX中的每一个形成发射层EML。

图示了其中发射层EML被图案化的实施例，但是发射层EML可以公共地设置在像素PX中。公共地设置的发射层EML可以产生白光或蓝光。发射层EML可以具有多层结构。

第二电极CE可以设置在发射层EML和像素限定层PDL上。第二电极CE可以公共地设置在像素PX中。

封装层TFE(参考图2)可以设置在第二电极CE上。封装层TFE可以公共地设置在像素PX中。在实施例中，封装层TFE可以直接覆盖第二电极CE。在另一实施例中，可以进一步设置直接覆盖第二电极CE的封盖层；封装层TFE可以设置在封盖层上。

封装层TFE可以包括至少一个无机层和至少一个有机层。在本公开的实施例中，封装层TFE可以包括两个无机层和介于这两个无机层之间的有机层。在本公开的实施例中，封装层TFE可以包括被堆叠在彼此上的多个无机层和多个有机层。

参考图7A和图7B，因为通过使用第一顶栅G1-1作为掩模来蚀刻第一栅绝缘图案GIP1，所以第一顶栅G1-1和第一栅绝缘图案GIP1可以具有基本上相同的形状。第一顶栅G1-1的边缘和第一栅绝缘图案GIP1的边缘可以对准。

在制造第一栅绝缘图案GIP1的工艺中供应的氧可以移动到第一氧化物半导体图案SP1。然而，在第一顶栅G1-1设置在第一沟道部分CH1上的情况下，氧可能被第一顶栅G1-1阻挡，并且可能无法移动到第一沟道部分CH1。因此，供应到第一沟道部分CH1的氧的量可能小于供应到源极S1和漏极D1的氧的量。

然而，在第一氧化物半导体图案SP1的源极S1和漏极D1被第一栅绝缘图案GIP1暴露的情况下，氧可以容易地朝向第一沟道部分CH1扩散。

图8A是根据本公开的实施例的显示面板的示意性截面图，并且图8B是图8A的第二部分B2的放大示意性截面图。下面，将省略可以与参考图7A描述的部件相似或相同的部件的详细描述。

参考图8A和图8B，第一栅绝缘层GIL1可以设置在氧化物半导体图案SP1和SP2上，以覆盖氧化物半导体图案SP1和SP2。第一栅绝缘层GIL1可以遍及有效区域AA和外围区域NAA形成而不被图案化。第一栅绝缘层GIL1可以包括氧化物。作为本公开的示例，第一栅绝缘层GIL1可以具有大约至大约/>的厚度。

在形成第一绝缘层10和第二绝缘层20的工艺期间，氢H可以被供应给第一源极S1和第一漏极D1。特别地，因为形成氮化硅层的工艺是在高氢分压条件下进行的，所以大量的氢可以被提供给第一氧化物半导体图案SP1。

因为氢与载流子相对应，所以第一氧化物半导体图案SP1(特别是，第一源极S1和第一漏极D1)的电阻可以降低。第一栅绝缘层GIL1可以阻挡朝向第一沟道部分CH1扩散的氢。因此，与源极S1和漏极D1相比，第一沟道部分CH1可以保持半导体特性。

回到图8A，第二栅绝缘层GIL2可以设置在第一绝缘层10上以覆盖硅半导体图案LP。第二栅绝缘层GIL2可以遍及有效区域AA和外围区域NAA形成而不被图案化。

作为本公开的示例，第二栅绝缘层GIL2可以具有大于“0”且小于或等于大约的厚度。随着第二栅绝缘层GIL2的厚度减小，包括硅半导体图案LP的晶体管(例如，图6C中图示的第一缓冲晶体管BT1以及第一控制晶体管DT1、第三控制晶体管DT3和第五控制晶体管DT5)的驱动性能可以提高。

图9A和图9B是根据本公开的实施例的显示面板的示意性截面图。下面，将省略与参考图7A描述的部件相似或相同的部件的详细描述。

参考图9A，在根据本公开的实施例的显示面板DP中，第一缓冲晶体管BT1a可以包括设置在硅半导体图案LP上的顶栅DG1-1和被设置为与顶栅DG1-1重叠的底栅DG1-2。作为本公开的实施例，顶栅DG1-1可以设置在硅半导体图案LP的沟道部分D-CH1上，并且底栅DG1-2可以设置在缓冲层BFL上。第三栅绝缘图案GIP3可以进一步设置在底栅DG1-2与缓冲层BFL之间。

底栅DG1-2可以具有遮光图案的功能。底栅DG1-2可以与第一像素晶体管T1的第一顶栅G1-1和第二像素晶体管T2的第二顶栅G2-1通过相同的工艺形成。作为本公开的实施例，底栅DG1-2可以是浮置状态的电极。然而，本公开不限于此。例如，底栅DG1-2可以与顶栅DG1-1或源极DS1电连接。

如图9B中所示，在第一栅绝缘层GIL1设置在缓冲层BFL上以覆盖氧化物半导体图案SP1和SP2的情况下，底栅DG1-2可以设置在第一栅绝缘层GIL1上。

如图10A中所示，第一缓冲晶体管BT1a的底栅DG1-2可以与顶栅DG1-1电连接。顶栅DG1-1可以通过被形成为穿透栅绝缘层GIL和第一绝缘层10的接触孔CNT10与底栅DG1-2直接连接。

参考图10B，第一缓冲晶体管BT1a的底栅DG1-2可以与源极DS1电连接。特别地，第五连接电极CNE5可以通过第六接触孔CNT6与源极DS1连接，并且可以通过被形成为穿透第二绝缘层20、栅绝缘层GIL和第一绝缘层10的接触孔CNT11与底栅DG1-2连接。相应地，底栅DG1-2可以通过第五连接电极CNE5与源极DS1电连接。

在图9A至图10B中图示了其中第一缓冲晶体管BT1a的底栅DG1-2设置在缓冲层BFL上的结构作为示例，但是本公开不限于此。例如，第一缓冲晶体管BT1a的底栅DG1-2可以设置在基底绝缘层BIL或阻挡层BRL上。在第一缓冲晶体管BT1a的底栅DG1-2设置在基底绝缘层BIL上的情况下，底栅DG1-2可以与第一底栅G1-2和第二底栅G2-2通过相同的工艺形成。在第一缓冲晶体管BT1a的底栅DG1-2设置在阻挡层BRL上的情况下，底栅DG1-2可以与有效区域AA中的第一电容器C1的第二电极E1-2通过相同的工艺形成。

图11是根据本公开的实施例的显示面板的示意性截面图。下面，将省略与参考图7A描述的部件相似或相同的部件的详细描述。

尽管在图11中图示了每一级中包括的晶体管当中的第一缓冲晶体管BT1a和第二缓冲晶体管BT2作为示例，但是剩余的晶体管可以具有与第一缓冲晶体管BT1a和第二缓冲晶体管BT2的结构相似或相同的结构。第一缓冲晶体管BT1a可以是其类型与图4A中图示的第一像素晶体管T1至第五像素晶体管T5的类型不同的晶体管，并且第二缓冲晶体管BT2可以是其类型与第一像素晶体管T1至第五像素晶体管T5的类型相似或相同的晶体管。

第一缓冲晶体管BT1a可以包括包含源极DS1、沟道部分D-CH1和漏极DD1的硅半导体图案LP。第一缓冲晶体管BT1a可以包括设置在硅半导体图案LP上的顶栅DG1-1和被设置为与顶栅DG1-1重叠的底栅DG1-2。作为本公开的实施例，顶栅DG1-1可以设置在硅半导体图案LP的沟道部分D-CH1上，并且底栅DG1-2可以设置在缓冲层BFL上。

第二缓冲晶体管BT2包括包含源极DS2、沟道部分D-CH2和漏极DD2的第三氧化物半导体图案SP3。第二缓冲晶体管BT2可以包括设置在第三氧化物半导体图案SP3上的顶栅DG2-1和被设置为与顶栅DG2-1重叠的底栅DG2-2。作为本公开的实施例，顶栅DG2-1可以设置在第三氧化物半导体图案SP3的沟道部分D-CH2上，并且底栅DG2-2可以设置在基底绝缘层BIL上。第二缓冲晶体管BT2的底栅DG2-2可以与有效区域AA的第一底栅G1-2和第二底栅G2-2通过相同的工艺形成。在另一实施例中，底栅DG2-2可以设置在阻挡层BRL上。底栅DG2-2可以与有效区域AA中的第一电容器C1的第二电极E1-2通过相同的工艺形成。

作为本公开的实施例，底栅DG2-2可以是浮置状态的电极。然而，本公开不限于此。例如，底栅DG2-2可以与顶栅DG2-1或源极DS2电连接。

图12A至图12G是图示制造图11中图示的显示面板的工艺的示意性工艺图。下面，将省略与参考图7A至图11描述的部件相似或相同的部件的详细描述。

参考图12A，第一导电图案可以形成在阻挡层BRL上，并且第二导电图案可以形成在基底绝缘层BIL上。第一电容器C1的第一电极E1-1可以与第一底栅G1-2一体形成，并且可以与第二底栅G2-2通过相同的工艺形成。

第一氧化物半导体图案SP1至第三氧化物半导体图案SP3可以形成在缓冲层BFL上。可以通过溅射或MOCVD(金属有机化学气相沉积)在缓冲层BFL上形成金属氧化物层。在形成金属氧化物层的步骤中，氧气相对于反应气体的分压可以是大约50％至大约100％。反应气体可以进一步包括硅烷气体、氟化硅烷气体、二氧化氮等。

金属氧化物层可以被图案化以在缓冲层BFL上形成第一氧化物半导体图案SP1至第三氧化物半导体图案SP3。

可以设置初步栅绝缘层P-GI以覆盖第一氧化物半导体图案SP1至第三氧化物半导体图案SP3。可以通过通孔工艺在初步栅绝缘层P-GI中形成通孔。例如，第一通孔VIA1可以被形成为穿透基底绝缘层BIL、缓冲层BFL和初步栅绝缘层P-GI，并且第二通孔VIA2可以被形成为穿透缓冲层BFL和初步栅绝缘层P-GI。

如图12B中所示，初步导电层P-CL可以设置在初步栅绝缘层P-GI上。初步导电层P-CL可以包括金属材料。初步导电层P-CL可以是用于形成第一像素晶体管T1的第一顶栅G1-1和第二像素晶体管T2的第二顶栅G2-1以及第一缓冲晶体管BT1a的底栅DG1-2和第二缓冲晶体管BT2的顶栅DG2-1的导电层。

如图12C中所示，可以通过图案化初步导电层P-CL来在第一氧化物半导体图案SP1上形成第一顶栅G1-1，并且可以通过图案化初步导电层P-CL来在第二氧化物半导体图案SP2上形成第二顶栅G2-1。第一顶栅G1-1可以通过第一通孔VIA1与第一电容器C1的第二电极E1-2连接，并且第二顶栅G2-1可以通过第二通孔VIA2与第二底栅G2-2连接。

可以通过图案化初步导电层P-CL来在初步栅绝缘层P-GI上形成第一缓冲晶体管BT1a的底栅DG1-2，并且可以在第三氧化物半导体图案SP3上形成第二缓冲晶体管BT2的顶栅DG2-1。例如，包括第一顶栅G1-1和第二顶栅G2-1、第一缓冲晶体管BT1a的底栅DG1-2和第二缓冲晶体管BT2的顶栅DG2-1的第三导电层可以通过图案化初步导电层P-CL来形成。

参考图12D，初步栅绝缘层P-GI可以通过使用第三导电层作为掩模来图案化。第一栅绝缘图案GIP1至第四栅绝缘图案GIP4可以形成在缓冲层BFL上。第一栅绝缘图案GIP1可以设置在第一顶栅G1-1与第一氧化物半导体图案SP1的第一沟道部分CH1之间，并且第二栅绝缘图案GIP2可以设置在第二顶栅G2-1与第二氧化物半导体图案SP2的第二沟道部分CH2之间。第三栅绝缘图案GIP3可以设置在第一缓冲晶体管BT1a的底栅DG1-2与缓冲层BFL之间，并且第四栅绝缘图案GIP4可以设置在第二缓冲晶体管BT2的顶栅DG2-1与第三氧化物半导体图案SP3的沟道部分D-CH2之间。

参考图12E，覆盖第一顶栅G1-1、第二顶栅G2-1、第一缓冲晶体管BT1a的底栅DG1-2和第二缓冲晶体管BT2的顶栅DG2-1的第一绝缘层10可以设置在缓冲层BFL上。硅半导体层可以形成在第一绝缘层10上。第一缓冲晶体管BT1a的硅半导体图案LP可以通过图案化硅半导体层来形成。

栅绝缘层GIL可以设置在第一绝缘层10上以覆盖硅半导体图案LP。栅绝缘层GIL可以具有大于“0”且小于或等于大约的厚度。

第一缓冲晶体管BT1a的顶栅DG1-1可以形成在栅绝缘层GIL上。

参考图12F，第二绝缘层20可以形成在栅绝缘层GIL上，以覆盖第一缓冲晶体管BT1a的顶栅DG1-1。可以通过通孔工艺在第一绝缘层10和第二绝缘层20以及栅绝缘层GIL中形成接触孔。特别地，穿透第一绝缘层10和第二绝缘层20以及栅绝缘层GIL的第一接触孔CNT1可以被形成使得第一像素晶体管T1的第一源极S1被暴露；穿透第一绝缘层10和第二绝缘层20以及栅绝缘层GIL和缓冲层BFL的第二接触孔CNT2可以被形成使得第一像素晶体管T1的第一底栅G1-2被暴露。穿透第一绝缘层10和第二绝缘层20以及栅绝缘层GIL的第三接触孔CNT3可以被形成使得第一像素晶体管T1的第一漏极D1被暴露。穿透第一绝缘层10和第二绝缘层20以及栅绝缘层GIL的第四接触孔CNT4可以被形成使得第二像素晶体管T2的第二源极S2被暴露；穿透第一绝缘层10和第二绝缘层20以及栅绝缘层GIL的第五接触孔CNT5可以被形成使得第二像素晶体管T2的第二漏极D2被暴露。

穿透第二绝缘层20和栅绝缘层GIL的第六接触孔CNT6可以被形成使得第一缓冲晶体管BT1a的源极DS1被暴露，并且穿透第二绝缘层20和栅绝缘层GIL的第七接触孔CNT7可以被形成使得第一缓冲晶体管BT1a的漏极DD1被暴露。穿透第一绝缘层10和第二绝缘层20以及栅绝缘层GIL的第十接触孔CNT10可以被形成使得第二缓冲晶体管BT2的源极DS2被暴露；穿透第一绝缘层10和第二绝缘层20以及栅绝缘层GIL的第十一接触孔CNT11可以被形成使得第二缓冲晶体管BT2的漏极DD2被暴露。

如图12G中所示，初步导电层可以设置在第二绝缘层20上。可以通过图案化初步导电层来形成多个连接电极。作为本公开的示例，多个连接电极当中的第一连接电极CNE1可以通过第一接触孔CNT1与第一源极S1连接，并且可以通过第二接触孔CNT2与底栅G1-2连接。第二连接电极CNE2可以通过第三接触孔CNT3与第一漏极D1连接。

第三连接电极CNE3可以通过第四接触孔CNT4与第二源极S2连接，并且第四连接电极CNE4可以通过第五接触孔CNT5与第二漏极D2连接。第五连接电极CNE5可以通过第六接触孔CNT6与源极DS1连接，并且第六连接电极CNE6可以通过第七接触孔CNT7与漏极DD1连接。第八连接电极CNE8可以通过第十接触孔CNT10与源极DS2连接，并且第九连接电极CNE9可以通过第十一接触孔CNT11与漏极DD2连接。

参考图13A，显示面板DP可以包括基底层BL、设置在基底层BL上的电路元件层DP-CL和显示元件层DP-ED。

阻挡层BRL和基底绝缘层BIL可以在基底层BL上被堆叠在彼此上。可以省略基底绝缘层BIL。

第一半导体层可以设置在基底绝缘层BIL上。第一半导体层可以包括硅半导体图案LP。硅半导体图案LP中的每一个可以包括非晶硅、多晶硅等。例如，硅半导体图案LP中的每一个可以包括低温多晶硅(LTPS)。

尽管在图13A中图示了每一级中包括的晶体管当中的第一缓冲晶体管BT1作为示例，但是剩余的晶体管可以具有与第一缓冲晶体管BT1的结构相似或相同的结构。第一缓冲晶体管BT1可以包括包含源极DS1、沟道部分D-CH1和漏极DD1的硅半导体图案LP。第一缓冲晶体管BT1的源极DS1和漏极DD1可以在相反方向上从沟道部分D-CH1延伸。

栅绝缘层GIL可以设置在基底绝缘层BIL上以覆盖硅半导体图案LP。栅绝缘层GIL可以遍及有效区域AA和外围区域NAA形成而不被图案化。作为本公开的示例，栅绝缘层GIL可以具有大于“0”且小于或等于大约的厚度。随着栅绝缘层GIL的厚度减小，包括硅半导体图案LP的晶体管(例如，图6C中图示的第一缓冲晶体管BT1以及第一控制晶体管DT1、第三控制晶体管DT3和第五控制晶体管DT5)的驱动性能可以提高。

导电层(在下文中，称为“第一导电层”)可以设置在栅绝缘层GIL上。第一导电层可以包括多个第一导电图案。在图13A中图示了多个第一导电图案当中的两个第一导电图案。这两个第一导电图案中的一个可以限定第一电容器C1的第二电极E1-2，并且其中的另一个可以限定与第一缓冲晶体管BT1的沟道部分D-CH1重叠的栅极DG1。

第一绝缘层10可以设置在栅绝缘层GIL上以覆盖第一导电层。导电层(在下文中，称为“第二导电层”)可以设置在第一绝缘层10上。第二导电层可以包括多个第二导电图案。在图13A中图示了多个第二导电图案当中的两个第二导电图案。这两个第二导电图案中的一个可以限定第一像素晶体管T1的第一底栅G1-2，并且其中的另一个可以限定第二像素晶体管T2的第二底栅G2-2。第一像素晶体管T1的第一底栅G1-2可以用作第一电容器C1的第一电极E1-1。第一像素晶体管T1的第一底栅G1-2可以被设置为面对第一电容器C1的第二电极E1-2，第一绝缘层10介于第一底栅G1-2与第二电极E1-2之间。相应地，第一电容器C1可以形成在第二电极E1-2与第一底栅G1-2之间。

缓冲层BFL可以设置在第一绝缘层10上以覆盖第二导电层。缓冲层BFL可以提高第一绝缘层10与半导体图案和/或导电图案之间的结合力。缓冲层BFL可以包括氧化硅层和氮化硅层。氧化硅层和氮化硅层可以被堆叠在彼此上。

在有效区域AA中，第二半导体层可以设置在缓冲层BFL上。第二半导体层可以包括氧化物半导体图案SP1和SP2。在实施例中，氧化物半导体图案SP1和SP2中的每一个可以包括结晶或非晶氧化物半导体。例如，氧化物半导体图案SP1和SP2中的每一个可以包括诸如锌(Zn)、铟(In)、镓(Ga)、锡(Sn)和钛(Ti)的金属的氧化物或者诸如锌(Zn)、铟(In)、镓(Ga)、锡(Sn)或钛(Ti)的金属及其氧化物的混合物。氧化物半导体图案SP1和SP2中的每一个可以包括氧化铟锡(ITO)、氧化铟镓锌(IGZO)、氧化锌(ZnO)、氧化铟锌(IZO)、氧化锌铟(ZIO)、氧化铟(InO)、氧化钛(TiO)、氧化铟锌锡(IZTO)、氧化锌锡(ZTO)等。

如图13A中所示，第一像素晶体管T1可以包括包含第一源极S1、第一沟道部分CH1和第一漏极D1的第一氧化物半导体图案SP1。第一像素晶体管T1的第一源极S1和第一漏极D1可以在相反方向上从第一沟道部分CH1延伸。第二像素晶体管T2可以包括包含第二源极S2、第二沟道部分CH2和第二漏极D2的第二氧化物半导体图案SP2。

栅绝缘图案GIP1和GIP2可以分别设置在氧化物半导体图案SP1和SP2上。在图13A中图示了栅绝缘图案GIP1和GIP2当中的分别设置在第一氧化物半导体图案SP1和第二氧化物半导体图案SP2上的第一栅绝缘图案GIP1和第二栅绝缘图案GIP2作为示例。第一栅绝缘图案GIP1可以设置在第一氧化物半导体图案SP1的第一沟道部分CH1上，并且第二栅绝缘图案GIP2可以设置在第二氧化物半导体图案SP2的第二沟道部分CH2上。

导电层(在下文中，称为“第三导电层”)可以形成在栅绝缘图案GIP1和GIP2上。第三导电层可以包括设置在第一栅绝缘图案GIP1上的第一顶栅G1-1和设置在第二栅绝缘图案GIP2上的第二顶栅G2-1。作为本公开的示例，第一顶栅G1-1可以与第一导电图案(即，电容器C1的第二电极E1-2)电连接。特别地，第一顶栅G1-1可以通过穿透缓冲层BFL、第一绝缘层10和第一栅绝缘图案GIP1的接触孔直接接触第二电极E1-2。作为本公开的示例，第二顶栅G2-1可以与第二导电图案(即，第二底栅G2-2)电连接。特别地，第二顶栅G2-1通过穿透缓冲层BFL和第二栅绝缘图案GIP2的接触孔与第二底栅G2-2直接连接。

覆盖第一顶栅G1-1和第二顶栅G2-1的第二绝缘层20可以设置在缓冲层BFL上。第二绝缘层20覆盖第一像素晶体管T1的第一源极S1和第一漏极D1以及第二像素晶体管T2的第二源极S2和第二漏极D2。第二绝缘层20可以覆盖第一栅绝缘图案GIP1和第二栅绝缘图案GIP2的侧表面。

导电层(在下文中，称为“第四导电层”)可以设置在第二绝缘层20上。第四导电层可以包括多个连接电极。在图13A中图示多个连接电极当中的第一连接电极CNE1至第六连接电极CNE6作为示例。第一连接电极CNE1可以通过穿透第二绝缘层20的第一接触孔CNT1与第一源极S1连接，并且通过穿透缓冲层BFL和第二绝缘层20的第二接触孔CNT2与第一底栅G1-2连接。第二连接电极CNE2可以通过穿透第二绝缘层20的第三接触孔CNT3与第一漏极D1连接。

第三连接电极CNE3可以通过穿透第二绝缘层20的第四接触孔CNT4与第二源极S2连接，并且第四连接电极CNE4可以通过穿透第二绝缘层20的第五接触孔CNT5与第二漏极D2连接。第五连接电极CNE5可以通过穿透栅绝缘层GIL、第一绝缘层10和第二绝缘层20以及缓冲层BFL的第六接触孔CNT6与源极DS1连接，并且第六连接电极CNE6可以通过穿透栅绝缘层GIL、第一绝缘层10和第二绝缘层20以及缓冲层BFL的第七接触孔CNT7与漏极DD1连接。

覆盖第四导电层的第三绝缘层30可以设置在第二绝缘层20上。在第三绝缘层30之后形成的结构可以与图7A中图示的结构相似或相同，并且因此，将省略额外的描述以避免冗余。

参考图13B，在根据本公开的实施例的显示面板DP中，第一缓冲晶体管BT1a可以包括设置在硅半导体图案LP上的顶栅DG1-1和被设置为与顶栅DG1-1重叠的底栅DG1-2。作为本公开的实施例，顶栅DG1-1可以设置在硅半导体图案LP的沟道部分D-CH1上，并且底栅DG1-2可以设置在阻挡层BRL上。

作为本公开的实施例，底栅DG1-2可以是浮置状态的电极。然而，本公开不限于此。例如，底栅DG1-2可以与顶栅DG1-1或源极DS1电连接。

尽管在图13C中图示了每一级中包括的晶体管当中的第一缓冲晶体管BT1a和第二缓冲晶体管BT2作为示例，但是剩余的晶体管可以具有与第一缓冲晶体管BT1a和第二缓冲晶体管BT2的结构相似或相同的结构。第一缓冲晶体管BT1a可以是其类型与图4A中图示的第一像素晶体管T1至第五像素晶体管T5的类型不同的晶体管，并且第二缓冲晶体管BT2可以是其类型与第一像素晶体管T1至第五像素晶体管T5的类型相似或相同的晶体管。

第一缓冲晶体管BT1a可以包括包含源极DS1、沟道部分D-CH1和漏极DD1的硅半导体图案LP。第一缓冲晶体管BT1a可以包括设置在硅半导体图案LP上的顶栅DG1-1和被设置为与顶栅DG1-1重叠的底栅DG1-2。作为本公开的实施例，顶栅DG1-1可以设置在硅半导体图案LP的沟道部分D-CH1上，并且底栅DG1-2可以设置在阻挡层BRL上。

第二缓冲晶体管BT2可以包括包含源极DS2、沟道部分D-CH2和漏极DD2的第三氧化物半导体图案SP3。第二缓冲晶体管BT2可以包括设置在第三氧化物半导体图案SP3上的顶栅DG2-1和被设置为与顶栅DG2-1重叠的底栅DG2-2。作为本公开的实施例，顶栅DG2-1可以设置在第三氧化物半导体图案SP3的沟道部分D-CH2上，并且底栅DG2-2可以设置在第一绝缘层10上。第二缓冲晶体管BT2的底栅DG2-2可以与第一底栅G1-2和第二底栅G2-2通过相同的工艺形成。在另一实施例中，底栅DG2-2可以设置在栅绝缘层GIL上。底栅DG2-2可以与有效区域AA中的第一电容器C1的第二电极E1-2通过相同的工艺形成。

根据以上描述，在其中设置在有效区域中的像素晶体管中的每一个包括氧化物半导体的结构中，栅驱动电路中包括的晶体管中的至少一个包括硅半导体。

由于栅驱动电路中包括的晶体管中的至少一个由硅半导体形成，因此可以防止外围区域的面积增大。

尽管已经参考本公开的实施例描述了本公开，但是对于本领域普通技术人员来说将明显的是，在不脱离本公开的精神和范围的情况下，可以对其进行各种改变和修改。

Claims

1.一种显示面板，包括：

有效区域以及与所述有效区域相邻的外围区域；

像素电路，设置在所述有效区域中、基底层上，所述像素电路包括多个像素晶体管和至少一个电容器；

发光器件，设置在所述有效区域中、所述基底层上，所述发光器件与所述像素电路电连接；以及

栅驱动电路，设置在所述外围区域中、所述基底层上，所述栅驱动电路包括多个晶体管，其中，

所述多个像素晶体管中的每一个包括氧化物半导体，并且

所述多个晶体管中的至少一个包括硅半导体。

2.根据权利要求1所述的显示面板，其中，

所述多个像素晶体管中的每一个是第一类型的晶体管，并且

所述多个晶体管中的每一个是不同于所述第一类型的第二类型的晶体管。

3.根据权利要求2所述的显示面板，其中，

所述多个像素晶体管中的每一个是N型晶体管，并且

所述多个晶体管中的每一个是P型晶体管。

4.根据权利要求1所述的显示面板，其中，

所述多个像素晶体管中的每一个是第一类型的晶体管，

所述多个晶体管当中的第一缓冲晶体管是不同于所述第一类型的第二类型的晶体管，并且

所述多个晶体管当中的第二缓冲晶体管是所述第一类型的晶体管。

5.根据权利要求4所述的显示面板，其中，

所述第一缓冲晶体管包括低温多晶硅半导体，并且

所述第二缓冲晶体管包括所述氧化物半导体。

6.根据权利要求5所述的显示面板，其中，

所述多个像素晶体管和所述第二缓冲晶体管中的每一个是N型晶体管，并且

所述第一缓冲晶体管是P型晶体管。

7.根据权利要求1所述的显示面板，其中，

所述多个像素晶体管包括：

第一像素晶体管，在第一节点处与所述发光器件电连接；以及

第二像素晶体管，在第二节点处与所述第一像素晶体管电连接，并且

所述至少一个电容器中的第一电容器电连接在所述第一节点与所述第二节点之间。

8.根据权利要求7所述的显示面板，其中，

所述第一像素晶体管包括：

第一顶栅；以及

第一底栅，设置在所述基底层上并且在平面图中与所述第一顶栅重叠，并且

所述第二像素晶体管包括：

第二顶栅；以及

第二底栅，设置在所述基底层上并且在所述平面图中与所述第二顶栅重叠。

9.根据权利要求8所述的显示面板，其中，

所述第一底栅与所述第一像素晶体管的源极电连接，并且

所述第二底栅与所述第二像素晶体管的所述第二顶栅电连接。

10.根据权利要求9所述的显示面板，进一步包括：

第一电极，设置在所述基底层与所述第一底栅之间并且与所述第一像素晶体管的所述第一顶栅电连接，

其中，所述第一电容器由所述第一底栅和所述第一电极形成。

11.根据权利要求7所述的显示面板，进一步包括：

缓冲层，设置在所述基底层上，其中，

所述第一像素晶体管包括：

第一氧化物半导体图案，设置在所述缓冲层上并且包括所述氧化物半导体；以及

第一顶栅，设置在所述第一氧化物半导体图案的第一沟道部分上，并且

所述第二像素晶体管包括：

第二氧化物半导体图案，设置在所述缓冲层上并且包括所述氧化物半导体；以及

第二顶栅，设置在所述第二氧化物半导体图案的第二沟道部分上。

12.根据权利要求11所述的显示面板，进一步包括：

第一栅绝缘图案，设置在所述第一沟道部分与所述第一顶栅之间；以及

第二栅绝缘图案，设置在所述第二沟道部分与所述第二顶栅之间。

13.根据权利要求11所述的显示面板，进一步包括：

第一栅绝缘层，公共地设置在所述第一沟道部分与所述第一顶栅之间以及所述第二沟道部分与所述第二顶栅之间。

14.根据权利要求13所述的显示面板，进一步包括：

第一绝缘层，覆盖所述第一顶栅和所述第二顶栅，其中，

所述多个晶体管当中的第一缓冲晶体管包括：

硅半导体图案，设置在所述第一绝缘层上并且包括所述硅半导体；以及

顶栅，设置在所述硅半导体图案上，

第二栅绝缘层设置在所述硅半导体图案与所述第一缓冲晶体管的所述顶栅之间，

所述多个像素晶体管中的每一个是第一类型的晶体管，并且

所述第一缓冲晶体管是不同于所述第一类型的第二类型的晶体管。

15.根据权利要求14所述的显示面板，其中，所述多个晶体管当中的第二缓冲晶体管包括：

第三氧化物半导体图案，设置在所述缓冲层上并且包括所述氧化物半导体；

顶栅，设置在所述第三氧化物半导体图案上；以及

底栅，设置在所述基底层上并且在平面图中与所述第二缓冲晶体管的所述顶栅重叠。

16.根据权利要求14所述的显示面板，其中，所述第一缓冲晶体管进一步包括：

底栅，设置在所述硅半导体图案与所述基底层之间，并且在平面图中与所述第一缓冲晶体管的所述顶栅重叠，并且

所述第一缓冲晶体管的所述底栅设置在所述缓冲层上。

17.根据权利要求16所述的显示面板，其中，所述多个晶体管当中的第二缓冲晶体管包括：

顶栅，设置在所述第三氧化物半导体图案上；以及

底栅，设置在所述基底层上，并且在所述平面图中与所述第二缓冲晶体管的所述顶栅重叠。

18.根据权利要求14所述的显示面板，进一步包括：

第二绝缘层，设置在所述第一缓冲晶体管的所述顶栅上；

第一连接电极，设置在所述第二绝缘层上并且与所述第一氧化物半导体图案的第一源极电连接；

第二连接电极，设置在所述第二绝缘层上并且与所述第一氧化物半导体图案的第一漏极电连接；

第三连接电极，设置在所述第二绝缘层上并且与所述第二氧化物半导体图案的第二源极电连接；

第四连接电极，设置在所述第二绝缘层上并且与所述第二氧化物半导体图案的第二漏极电连接；

第五连接电极，设置在所述第二绝缘层上并且与所述硅半导体图案的源极电连接；以及

第六连接电极，设置在所述第二绝缘层上并且与所述硅半导体图案的漏极电连接。

19.根据权利要求18所述的显示面板，进一步包括：

第三绝缘层，设置在所述第一连接电极至所述第六连接电极上；以及

第七连接电极，设置在所述第三绝缘层上并且通过接触孔将所述第一连接电极和所述发光器件电连接。

20.根据权利要求7所述的显示面板，进一步包括：

基底绝缘层，设置在所述基底层上，其中，

所述多个晶体管当中的第一缓冲晶体管包括：

硅半导体图案，设置在所述基底绝缘层上并且包括所述硅半导体；以及

顶栅，设置在所述硅半导体图案上，

第一栅绝缘层设置在所述硅半导体图案与所述第一缓冲晶体管的所述顶栅之间，

所述多个像素晶体管中的每一个是第一类型的晶体管，并且

21.根据权利要求20所述的显示面板，其中，所述第一缓冲晶体管进一步包括：

底栅，设置在所述基底层上，设置在所述硅半导体图案与所述基底层之间，并且在平面图中与所述第一缓冲晶体管的所述顶栅重叠。

22.根据权利要求20所述的显示面板，进一步包括：

第一绝缘层，设置在所述第一缓冲晶体管的所述顶栅上；以及

缓冲层，设置在所述第一绝缘层上，其中，

所述第一像素晶体管包括：

所述第二像素晶体管包括：

23.根据权利要求22所述的显示面板，进一步包括：

24.根据权利要求22所述的显示面板，进一步包括：

25.根据权利要求22所述的显示面板，其中，所述多个晶体管当中的第二缓冲晶体管包括：

顶栅，设置在所述第三氧化物半导体图案上；以及

底栅，设置在所述第一绝缘层上并且在平面图中与所述第二缓冲晶体管的所述顶栅重叠。

26.根据权利要求25所述的显示面板，其中，

所述第一像素晶体管进一步包括设置在所述基底层上并且在所述平面图中与所述第一顶栅重叠的第一底栅，并且

所述第二像素晶体管进一步包括设置在所述基底层上并且在所述平面图中与所述第二顶栅重叠的第二底栅。

27.根据权利要求26所述的显示面板，其中，

所述第一底栅与所述第一像素晶体管的第一源极电连接，并且

28.根据权利要求26所述的显示面板，进一步包括：

29.根据权利要求22所述的显示面板，进一步包括：

第二绝缘层，设置在所述第一顶栅和所述第二顶栅上；

30.根据权利要求29所述的显示面板，进一步包括：

31.一种显示装置，包括：

根据权利要求1至30中任一项所述的显示面板；以及

电光模块，设置在所述显示面板下方。

32.根据权利要求31所述的显示装置，其中，

所述有效区域包括：

第一区域；以及

第二区域，与所述第一区域相比具有低的分辨率，并且

所述电光模块被设置为与所述第二区域相对应。