JP2024062937A - 表示装置及び表示パネル - Google Patents

Abstract

【課題】正常に光を受光できる光透過構造を有する表示パネル及び表示装置を提供する。
【解決手段】本開示の実施形態による表示装置は、画像を表示することができる表示領域に含まれ、透過可能な第１の光学領域と、表示領域に含まれ、第１の光学領域の外側に位置する一般領域と、表示領域に含まれ、第１の光学領域と一般領域との間に位置する第１の光学ベゼル領域と、第１の光学領域に配置され、第１の発光素子の第１のアノード電極と、第１の光学ベゼル領域に配置される第１のピクセル回路と、第１のアノード電極と第１のピクセル回路を電気的に接続する第１のアノード延長ラインと、第１のアノード延長ラインの少なくとも一部と並列に接続される少なくとも１つの第１の補償ラインとを含むことができる。
【選択図】図４

Description

本明細書は、表示装置及び表示パネルに関し、より詳しくは、光学電子装置が前面に露出しない表示装置及び表示パネルに関する。

技術の発展に伴い、表示装置は、画像表示機能の他に、撮影機能及び各種の感知機能などを提供することができる。このために、表示装置は、カメラや感知センサなどの光学電子装置（受光装置又はセンサともいう）を備え得る。

光学電子装置は、表示装置の前面からの光を受光する必要があるため、受光が有利なところに配置されなければならない。したがって、従来、表示装置の前面に、カメラ（カメラレンズ）及び感知センサが露出されるように配置するしかなかった。このため、表示パネルのベゼルが広くなったり、表示パネルの表示領域に、切り欠き部又は物理的な穴が形成され、そこにカメラ又は感知センサが設けられている。

したがって、前面の光を受け取って、所定の機能を果たすカメラや感知センサなどの光学電子装置が、表示装置に備えられることによって、表示装置の前面部にベゼルが大きくなったり、表示装置の前面デザインに制約が生じる可能性がある。

また、表示装置が光学電子装置を備える場合、光学電子装置を備えるための構造によって、予期しない画質の低下が生じることもある。

本明細書の実施形態は、表示装置の前面で光電子装置が露出することなく、光学電子装置が正常に光（例えば、可視光線、赤外線、又は紫外線など）を受光できる光透過の構造を有する表示パネル及び表示装置を提供することができる。

本明細書の実施形態は、光学領域の透過率を改善するために、光学領域内の発光素子と、それを駆動するためのピクセル回路に対するユニークな配置構造を有する表示パネル及び表示装置を提供することができる。

本明細書の実施形態は、光学領域の透過率を向上させるために、ピクセル回路と発光素子との間のユニークな接続構造を有する表示パネル及び表示装置を提供することができる。

本明細書の実施形態は、画質を向上させるために、ピクセル回路と発光素子とを接続する接続構成間の抵抗偏差を補償することができる表示パネル及び表示装置を提供することができる。

本開示の実施形態による表示装置は、画像を表示することができる表示領域に含まれ、透過可能な第１の光学領域と、表示領域に含まれ、第１の領域の外側に位置する一般領域と、表示領域に含まれ、第１の光学領域と一般領域との間に位置する第１の光学ベゼル領域と、第１の光学領域に配置され、第１の発光素子の第１のアノード電極と、第１の光学ベゼル領域に配置される第１のピクセル回路と、第１のアノード電極と第１のピクセル回路を電気的に接続する第１のアノード延長ラインと、第１のアノード延長ラインの少なくとも一部と並列に接続される少なくとも１つの第１の補償ラインとを含むことができる。

第１の光学ベゼル領域には、トランジスタが配置され、第１の光学領域には、トランジスタが配置されなくてもよい。

第１のアノード延長ラインの少なくとも一部は、第１の光学領域に配置され、第１のアノード延長ラインは、第１の透明ラインを含むことができる。

第１のアノード延長ラインは、第２の透明ラインをさらに含むことができる。第２の透明ラインは、第１の透明ラインよりも第１のアノード電極により近くに位置することができる。

少なくとも１つの第１の補償ラインは、金属ラインを含むか、又は金属ライン及び半導体材料ラインを含むことができる。半導体材料ラインは、導体化された半導体材料を含むことができる。例えば、半導体材料は、イオン注入工程（不純物ドーピング工程とも呼ばれる）などの導体化工程を介して導電性にすることができる。導体化工程を通じて導電性を有する半導体材料は、導体化された半導体材料と言える。導体化された半導体材料は、他の材料（例えば、本明細書に記載のようにイオン注入された変形の半導体材料）から作られるという点で、一般的な金属導電性ラインと区別することができる。

表示装置は、第１の光学領域に配置される第２のアノード電極、第１の光学ベゼル領域に配置される第２のピクセル回路、及び第２のアノード電極と第２のピクセル回路を電気的に接続する第２のアノード延長ラインをさらに含むことができる。

第２のアノード延長ラインは、第１のアノード延長ラインよりも短い長さを有することができる。

表示装置は、第２のアノード延長ラインの少なくとも一部と並列に接続される少なくとも１つの第２の補償ラインをさらに含むことができる。少なくとも１つの第２の補償ラインは、少なくとも１つの第１の補償ラインとは異なる抵抗を有することができる。

表示装置は、第１の光学ベゼル領域に配置される第３のアノード電極、第１の光学ベゼル領域に配置される第３のピクセル回路、及び第３のアノード電極と第３のピクセル回路を電気的に接続する第３のアノード延長ラインをさらに含むことができる。第３のアノード延長ラインは、第１のアノード延長ラインよりも短い長さを有することができる。

第３のアノード延長ラインには、補償ラインが並列に接続されなくてもよい。

本開示の実施形態による表示パネルは、透過可能な光学領域を含み、画像を表示することができる表示領域、光学領域（第１の光学領域又は第２の光学領域）に配置される第１の発光素子、光学領域の外側に配置される第１のピクセル回路、第１の発光素子と第１のピクセル回路を電気的に接続する第１のアノード延長ライン、及び第１のアノード延長ラインの少なくとも一部と接続される少なくとも１つの第１の補償ラインを含むことができる。

表示パネルにおいて、光学領域には、トランジスタが配置されなくてもよい。

第１のアノード延長ラインの少なくとも一部は、光学領域に配置され、第１のアノード延長ラインは、第１の透明ラインを含むことができる。

少なくとも１つの第１の補償ラインは、金属ラインを含むことができる。

少なくとも１つの第１の補償ラインは、金属ラインと半導体材料ラインとを含むことができる。ここで、半導体材料ラインは、導体化された半導体材料を含むことができる。

本明細書の実施形態によれば、表示装置の前面で光学電子装置が露出することなく、光学電子装置が、正常に光（例えば、可視光線、赤外線、又は紫外線など）を受光できる光透過の構造を有する表示パネル及び表示装置を提供することができる。

また、本明細書の実施形態によれば、透過可能な光学領域には、発光素子のみが配置され、光学領域内の発光素子を駆動するためのピクセル回路を、光学領域の外側領域（例えば、光学ベゼル領域、一般領域）に配置することで、光学領域の透過率をさらに向上させることができる。

また、本明細書の実施形態によれば、透過可能な光学領域に配置された発光素子と、光学領域の外側領域（例えば、光学ベゼル領域、一般領域）に配置されたピクセル回路（ピクセル回路に含まれたトランジスタ）を透明材料のアノード延長ラインに接続することで、光学領域の透過率をさらに向上させることができる。

また、本明細書の実施形態によれば、大きな抵抗を有するアノード延長ラインに、補償ラインを並列に接続することによって、アノード延長ライン間の抵抗偏差を補償することができ、これにより画質を改善することができる。

また、本明細書の実施形態によれば、光学領域でのカソード電極に複数のカソードホールが形成され、光学領域の透過率をさらに向上させつつも、カソードホール形成工程によって、複数のカソードホールの周辺が損傷されるか、又は変化しないという効果がある。

本明細書の効果は、前記の効果に限定されず、言及されていない他の効果は、以下の説明から当業者には明確に理解されるであろう。

本開示の実施形態による表示装置を示す。 本開示の実施形態による表示装置を示す。 本開示の実施形態による表示装置を示す。 本開示の実施形態による表示装置のシステムの構成図である。 本開示の実施形態による表示パネルの概略図である 本開示の実施形態による表示パネルにおいて、第１タイプの第１の光学領域とその周辺の一般領域とを概略的に示す。 本開示の実施形態による表示パネルにおいて、一般領域、第１の光学ベゼル領域、及び第１の光学領域のそれぞれに配置された発光素子と、発光素子を駆動するためのピクセル回路とを示す。 本開示の実施形態による表示パネルにおいて、一般領域、第１の光学ベゼル領域、及び第１の光学領域のそれぞれに配置された発光素子と、発光素子を駆動するためのピクセル回路とを示す。 本開示の実施形態による表示パネルにおいて、一般領域、第１の光学ベゼル領域、及び第１の光学領域の平面図である。 本開示の実施形態による表示パネルの断面図であり、表示パネルの第１の光学ベゼル領域及び第１の光学領域の断面図である。 本開示の実施形態による表示パネルの断面図であり、表示パネルの第１の光学ベゼル領域及び第１の光学領域の断面図である。 本開示の実施形態による表示パネルにおいて、発光素子とピクセル回路との間の接続構造を示す。 図１０において、第１の光学領域内の第１の領域に配置された発光素子に関連する接続構造を概略的に示す。 図１０において、第１の光学領域内の第２の領域に配置された発光素子に関連する接続構造を概略的に示す。 図１０において、第１の光学ベゼル領域に配置された発光素子に関連する接続構造を概略的に示す。 本開示の実施形態による表示パネルにおいて、アノード延長ライン間の抵抗偏差を補償するための抵抗偏差補償構造を説明するためのダイアグラムである。 本開示の実施形態による表示パネルにおいて、アノード延長ライン間の抵抗偏差を補償するための抵抗偏差補償構造の例示を簡略に示すダイアグラムである。 本開示の実施形態による表示パネルにおいて、アノード延長ライン間の抵抗偏差を補償するための抵抗偏差補償構造のためのレイヤースタックを示す。 本開示の実施形態による表示パネルにおいて、アノード延長ライン間の抵抗偏差を補償するための抵抗偏差補償構造を説明するための平面図である。 図１５のケース１による抵抗偏差補償構造の断面図である。 図１５のケース１による抵抗偏差補償構造の断面図である。 図１５のケース１による抵抗偏差補償構造の断面図である。 図１５のケース１による抵抗偏差補償構造の断面図である。 図１５のケース１による抵抗偏差補償構造の別の断面図である。 図１５のケース１による抵抗偏差補償構造の別の断面図である。 図１５のケース１による抵抗偏差補償構造の別の断面図である。 図１５のケース１による抵抗偏差補償構造の別の断面図である。 図１５のケース２による抵抗偏差補償構造の断面図である。 図１５のケース２による抵抗偏差補償構造の断面図である。 図１５のケース２による抵抗偏差補償構造の別の断面図である。 図１５のケース２による抵抗偏差補償構造の別の断面図である。 図１５のケース３による抵抗偏差補償構造の断面図である。 図１５のケース３による抵抗偏差補償構造の断面図である。 図１５のケース３による抵抗偏差補償構造の別の断面図である。 図１５のケース３による抵抗偏差補償構造の別の断面図である。 本開示の実施形態による表示パネルにおいて、アノード延長ライン間の抵抗偏差を補償するための抵抗偏差補償構造に活用される様々なコンタクトホールを重ねて示すダイアグラムである。 本開示の実施形態による表示パネルにおいて、第１タイプの第２の光学領域と、その周辺の一般領域とを概略的に示す。 本開示の実施形態による表示パネルにおいて、第２タイプの第２の光学領域と、その周辺の一般領域とを概略的に示す。 本開示の実施形態による表示パネルにおいて、第２タイプの第２の光学領域ＯＡ２の平面図である。

本明細書の利点及び特徴、及びそれらを達成する方法は、添付の図面と共に詳細に後述される実施形態を参照することによって明らかになるであろう。しかしながら、本明細書は、以下に開示される実施形態に限定されるものではなく、様々な形態で実施されるべきであり、単に本実施形態は、本明細書の開示を完全にし、本明細書が属する技術分野における通常の知識を有する者に、発明の範囲を完全に知らせるために提供されるものであり、本明細書は、特許請求の範囲によって定義されるだけである。

本明細書の実施形態を説明するための図面に開示された形状、サイズ、比率、角度、数などは、例示的なものであり、本明細書が示された事項に限定されない。明細書全体にわたって、同じ参照番号は、同じ構成要素を指す。なお、本明細書を説明するに至って、関連する公知技術の具体的な説明が、本明細書の要旨を不要に曖昧にすることがあると判断される場合、その詳細な説明は省略する。本明細書で言及される「含む」、「有する」、「からなる」などが使用される場合、「～のみ」が使用されない限り、他の部分が追加されてもよい。構成要素を単数で表現した場合に、特に明示的な記載事項のない限り、複数を含む場合を含む。

構成要素を解釈する際に、別途の明示的な記載がなくても、誤差範囲を含むものと解釈する。

位置関係の説明である場合、例えば、「～上に」、「～上部に」、「～下部に」、「～の隣に」などで、２つの部分の位置関係が説明される場合、「直ちに」又は「直接」が使用されない限り、２つの部分の間に１つ以上の他の部分が配置されてもよい。

時間関係の説明である場合、例えば、「～後に」、「～に続いて」、「～次に」、「～前に」などで、時間的先後関係が説明される場合、「直ちに」又は「直接」が使用されていない限り、連続的でない場合も含み得る。

第１、第２などが、様々な構成要素を記述するために使用されるが、これらの構成要素は、これらの用語によって限定されない。これらの用語は、１つの構成要素のみを他の構成要素と区別するために使用されるものである。したがって、以下で言及される第１の構成要素は、本明細書の技術的思想内で第２の構成要素であり得る。

本明細書の様々な実施形態のそれぞれの特徴は、部分的又は全体的に互いに結合又は組み合わせ可能であり、技術的に様々な連動及び駆動が可能であり、各実施形態は、互いに独立して実施可能であってもよく、関連して一緒に実施してもよい。

以下、添付の図面を参照して、本明細書の様々な実施形態を詳細に説明する。本実施形態を説明するに至って、前の実施形態と同じであるか、又は対応する構成要素の説明は省略する。以下、これを参照して、本実施形態について説明する。

図１ａ、図１ｂ及び図１ｃは、本開示の実施形態による表示装置１００を示す。

図１ａ、図１ｂ及び図１ｃを参照すると、本開示の実施形態による表示装置１００は、映像を表示する表示パネル１１０と、１つ以上の光学電子装置１１、１２とを含むことができる。

表示パネル１１０は、映像（画像）が表示され得る表示領域ＤＡと、映像が表示されない非表示領域ＮＤＡとを含むことができる。

表示領域ＤＡには、複数のサブピクセルが配置され、複数のサブピクセルを駆動するための様々な信号ラインが配置され得る。

非表示領域ＮＤＡは、表示領域ＤＡの外側領域であってもよい。非表示領域ＮＤＡには、各種信号ラインが配置されることができ、各種駆動回路が接続されることができる。非表示領域ＮＤＡは、曲げられ、前面から見えなくなるか、又はケース（図示せず）によって覆われる。非表示領域ＮＤＡは、ベゼル（Ｂｅｚｅｌ）又はベゼル領域とも呼ばれる。

図１ａ、図１ｂ及び図１ｃを参照すると、本開示の実施形態による表示装置１００において、１つ以上の光学電子装置１１、１２は、表示パネル１１０とは別に具備及び設置され、表示パネルの下部（視聴面の反対側）に位置する電子部品である。

光は、表示パネル１１０の前面（視聴面）に入り、表示パネル１１０を透過して表示パネル１１０の下部（視聴面の反対側）に位置する１つ以上の光学電子装置１１、１２に伝達され得る。例えば、表示パネル１１０を透過する光は、可視光線、赤外線、又は紫外線を含むことができる。

一つ以上の光学電子装置１１、１２は、表示パネル１１０を透過した光を受光し、受光した光に応じて、所定の機能を行う装置であってもよい。例えば、１つ以上の光学電子装置１１、１２は、カメラ（イメージセンサ）などの撮像装置、近接センサ、及び照度センサのような感知センサなどのうち１つ以上を含むことができる。ここで、例えば、感知センサは、赤外線センサであり得る。

図１ａ、図１ｂ及び図１ｃを参照すると、本開示の実施形態による表示パネル１１０において、表示領域ＤＡは、一般領域ＮＡと、１つ以上の光学領域ＯＡ１、ＯＡ２とを含むことができる。一つ以上の光学領域ＯＡ１、ＯＡ２は、一つ以上の光学電子装置１１、１２と重なる領域であり得る。

図１ａの例示によれば、表示領域ＤＡは、一般領域ＮＡと第１の光学領域ＯＡ１とを含むことができる。ここで、第１の光学領域ＯＡ１（単に「第１の領域」とも呼ばれる）の少なくとも一部は、第１の光学電子装置１１と重畳することができる。

図１ｂの例示によれば、表示領域ＤＡは、一般領域ＮＡ、第１の光学領域ＯＡ１、及び第２の光学領域ＯＡ２（単に「第３の領域」とも呼ばれる）を含むことができる。図１ｂの例では、第１の光学領域ＯＡ１と第２の光学領域ＯＡ２との間には、一般領域ＮＡが存在してもよい。ここで、第１の光学領域ＯＡ１の少なくとも一部は、第１の光学電子装置１１と重なり、第２の光学領域ＯＡ２の少なくとも一部は、第２の光学電子装置１２と重なり得る。

図１ｃの例示によれば、表示領域ＤＡは、一般領域ＮＡ、第１の光学領域ＯＡ１及び第２の光学領域ＯＡ２を含むことができる。図１ｃの例示では、第１の光学領域ＯＡ１と第２の光学領域ＯＡ２との間には、一般領域ＮＡが存在しない。即ち、第１の光学領域ＯＡ１と第２の光学領域ＯＡ２とは、互いに接している。ここで、第１の光学領域ＯＡ１の少なくとも一部は、第１の光学電子装置１１と重なり、第２の光学領域ＯＡ２の少なくとも一部は、第２の光学電子装置１２と重なり得る。

一つ以上の光学領域ＯＡ１、ＯＡ２は、映像表示構造と光透過構造との両方が形成されていなければならない。すなわち、１つ以上の光学領域ＯＡ１、ＯＡ２は、表示領域ＤＡの一部領域であるので、１つ以上の光学領域ＯＡ１、ＯＡ２には、映像表示のためのサブピクセルの発光領域が配置されなければならない。そして、１つ以上の光学領域ＯＡ１、ＯＡ２には、１つ以上の光学電子装置１１、１２に、光を透過させるための光透過構造が形成されなければならない。

一つ以上の光学電子装置１１、１２は、光受信が必要な装置であるが、表示パネル１１０の後方（下、視聴面の反対側）に位置し、表示パネル１１０を透過した光を受光するようになる。一つ以上の光学電子装置１１、１２は、表示パネル１１０の前面（視聴面）に露出されない。したがって、ユーザが表示パネル１１０の前面を見るとき、光学電子装置１１、１２は、ユーザに見えない。

例えば、第１の光学電子装置１１は、カメラであってもよく、第２の光学電子装置１２は、近接センサ、照度センサなどの感知センサであってもよい。例えば、感知センサは、赤外線を感知する赤外センサであり得る。逆に、第１の光学電子装置１１が感知センサであってもよく、第２の光学電子装置１２がカメラであってもよい。

以下、説明の便宜上、第１の光学電子装置１１がカメラであり、第２の光学電子装置１２は、赤外線ベースの感知センサであることを例として説明する。ここで、カメラは、カメラレンズ又はイメージセンサであり得る。

第１の光学電子装置１１がカメラの場合、このカメラは、表示パネル１１０の後方（下部）に位置するが、表示パネル１１０の前面方向を撮影する前面カメラ（Ｆｒｏｎｔ ｃａｍｅｒａ）であってもよい。したがって、ユーザは、表示パネル１１０の視聴面を見ながら、視聴面に見えないカメラに介して、撮影することができる。

表示領域ＤＡに含まれる一般領域ＮＡ及び１つ以上の光学領域ＯＡ１、ＯＡ２は、映像表示の可能な領域であるが、一般領域ＮＡは、光透過構造が形成される必要のない領域であり、１つ以上の光学領域ＯＡ１、ＯＡ２は、光透過構造が形成されるべき領域である。

したがって、１つ以上の光学領域ＯＡ１、ＯＡ２は、一定のレベル以上の透過率（全体透過率又は単位領域当たりの透過率）を有するべきであり、一般領域ＮＡは、光透過性を有さないか、又は一定のレベル未満の低い透過率（全体透過率又は単位領域当たりの透過率）を有することができる。

例えば、１つ以上の光学領域ＯＡ１、ＯＡ２と、一般領域ＮＡとは、解像度、サブピクセル配置構造、単位面積当たりのサブピクセルの数、電極構造、ライン構造、電極配置構造、又はライン配置構造などが、互いに異なっていてもよい。

例えば、１つ以上の光学領域ＯＡ１、ＯＡ２における単位面積当たりのサブピクセルの数は、一般領域ＮＡにおける単位面積当たりのサブピクセルの数より小さくてもよい。すなわち、１つ以上の光学領域ＯＡ１、ＯＡ２の解像度は、一般領域ＮＡの解像度より低くてもよい。ここで、単位面積当たりのサブピクセルの数は、解像度又はピクセル密度又はピクセル集積度と同じ意味であり得る。例えば、単位面積当たりのサブピクセルの数は、１インチ（ｉｎｃｈ）内のピクセルの数を意味するＰＰＩ（Ｐｉｘｅｌｓ Ｐｅｒ Ｉｎｃｈ）とも言える。

例えば、第１の光学領域ＯＡ１内の単位面積当たりのサブピクセルの数は、一般領域ＮＡ内の単位面積当たりのサブピクセルの数より少なくてもよい。第２の光学領域ＯＡ２内の単位面積当たりのサブピクセルの数は、第１の光学領域ＯＡ１内の単位面積当たりのサブピクセルの数以上であっても、一般領域ＮＡ内の単位面積当たりのサブピクセルの数より少なくてもよい。

一方、第１の光学領域ＯＡ１及び第２の光学領域ＯＡ２のうち少なくとも１つの透過率を高めるための１つの方法として、前述したように、ピクセル密集度差分設計方式を適用することができる。ピクセル密集度差分設計方式によれば、第１の光学領域ＯＡ１と第２の光学領域ＯＡ２のうちなくとも１つの単位面積当たりのサブピクセルの数が、一般領域ＮＡの単位面積当たりのサブピクセルの数より少ないように、表示パネル１１０を設計することができる。

しかしながら、場合によっては、これとは異なり、第１の光学領域ＯＡ１と第２の光学領域ＯＡ２のうち少なくとも１つの透過率を高めるための他の方法として、ピクセルサイズ差分設計方式を適用することができる。ピクセルサイズ差分設計方式によれば、第１の光学領域ＯＡ１及び第２の光学領域ＯＡ２のうち少なくとも１つの単位面積当たりのサブピクセルの数が、一般領域ＮＡの単位面積当たりのサブピクセルの数と同一又は類似であるものの、第１の光学領域ＯＡ１及び第２の光学領域ＯＡ２のうち少なくとも１つに配置された各サブピクセルＳＰのサイズ（即ち、発光領域サイズ）が、一般領域ＮＡに配置された各サブピクセルＳＰのサイズ（即ち、発光領域サイズ）より小さくなるように、表示パネル１１０を設計することができる。

以下、説明の便宜のために、第１の光学領域ＯＡ１及び第２の光学領域ＯＡ２のうち少なくとも１つの透過率を高めるための２つの方法（ピクセル密集度差分設計方式、ピクセルサイズ差分設計方式）のうち、ピクセル密集度差分設計方式が適用されたものと仮定して説明する。したがって、以下では、単位面積当たりのサブピクセルの数が少ないことは、サブピクセルサイズが小さいことに対応する表現であり得、単位面積当たりのサブピクセルの数が多いことは、サブピクセルサイズが大きいことに対応する表現であり得る。

第１の光学領域ＯＡ１は、円形、楕円形、四角形、六角形、又は八角形など、様々な形状を有することができる。第２の光学領域ＯＡ２は、円形、楕円形、四角形、六角形、又は八角形など、様々な形状を有することができる。第１の光学領域ＯＡ１及び第２の光学領域ＯＡ２は、同じ形状を有してもよく、異なる形状を有してもよい。

図１ｃを参照すると、第１の光学領域ＯＡ１及び第２の光学領域ＯＡ２が接している場合、第１の光学領域ＯＡ１及び第２の光学領域ＯＡ２を含む全光学領域も、円形、楕円形、四角形、六角形、又は八角形など、様々な形状を有することができる。以下では、説明の便宜のために、第１の光学領域ＯＡ１及び第２の光学領域ＯＡ２はそれぞれ、円形を例に挙げる。

本開示の実施形態による表示装置１００において、外部に露出せず、表示パネル１１０の下部に隠れている第１の光学電子装置１１が、カメラである場合、本開示の実施形態による表示装置１００は、ＵＤＣ（Ｕｎｄｅｒ Ｄｉｓｐｌａｙ Ｃａｍｅｒａ）技術が適用されたディスプレイと言える。

これによれば、本開示の実施形態による表示装置１００の場合、表示パネル１１０にカメラ露出のためのノッチ（Ｎｏｔｃｈ）又はカメラホールが形成されなくてもよいため、表示領域ＤＡの面積の減少は、発生しない。これにより、表示パネル１１０にカメラ露出のためのノッチ（Ｎｏｔｃｈ）又はカメラホールが形成されなくてもよいため、ベゼル領域のサイズを減少することができ、設計制約事項がなくなり、デザイン設計の自由度が高まり得る。

本開示の実施形態による表示装置１００では、１つ以上の光学電子装置１１、１２が、表示パネル１１０の後方に隠れて配置されているにもかかわらず、１つ以上の光学電子装置１１、１２は、正常に光を受け取って、所定の機能を正常に実行し得る。

また、本開示の実施形態による表示装置１００では、１つ以上の光学電子装置１１、１２が、表示パネル１１０の後方に隠れて配置され、表示領域ＤＡと重なって配置されているにもかかわらず、表示領域ＤＡにおいて、１つ以上の光学電子装置１１、１２と重なる１つ以上の光学領域ＯＡ１、ＯＡ２で、正常の映像表示が可能である。

前述した第１の光学領域ＯＡ１は、透過可能な領域として設計されているため、第１の光学領域ＯＡ１における映像表示特性は、一般領域ＮＡにおける映像表示特性と異なる場合がある。

また、第１の光学領域ＯＡ１の設計時に、映像表示特性を改善するための設計をすると、第１の光学領域ＯＡ１の透過率が低下する可能性もある。

したがって、本開示の実施形態は、第１の光学領域ＯＡ１と一般領域ＮＡとの間の画質のばらつきが発生せず、第１の光学領域ＯＡ１における透過率を向上させることができる第１の光学領域ＯＡ１の構造を提示する。

また、本開示の実施形態は、第１の光学領域ＯＡ１だけでなく、第２の光学領域ＯＡ２についても、第２の光学領域ＯＡ２における画質を向上させ、第２の光学領域ＯＡ２における透過率を向上させることができる第２の光学領域ＯＡ２の構造を提示する。

なお、本開示の実施形態による表示装置１００において、第１の光学領域ＯＡ１と第２の光学領域ＯＡ２とは、光透過可能領域である点では、同様であるが、活用例が異なっていてもよい。したがって、本開示の実施形態による表示装置１００では、第１の光学領域ＯＡ１の構造と第２の光学領域ＯＡ２の構造とを異なるように設計することができる。

図２は、本開示の実施形態による表示装置１００のシステムの構成図である。

図２を参照すると、表示装置１００は、映像表示のための構成要素であって、表示パネル１１０とディスプレイ駆動回路とを含むことができる。

ディスプレイ駆動回路は、表示パネル１１０を駆動するための回路であり、データ駆動回路２２０、ゲート駆動回路２３０、及びディスプレイコントローラ２４０などを含むことができる。

表示パネル１１０は、映像が表示される表示領域ＤＡと、映像が表示されない非表示領域ＮＤＡとを含むことができる。非表示領域ＮＤＡは、表示領域ＤＡの外側領域であってもよく、ベゼル（Ｂｅｚｅｌ）領域とも言える。非表示領域ＮＤＡの全部又は一部は、表示装置１００の前面から見える領域であるか、曲げられて表示装置１００の前面から見えない領域でもあり得る。

表示パネル１１０は、基板ＳＵＢと、基板ＳＵＢ上に配置された複数のサブピクセルＳＰとを含むことができる。さらに、表示パネル１１０は、複数のサブピクセルＳＰを駆動するために、様々な種類の信号ラインをさらに含むことができる。

本開示の実施形態による表示装置１００は、液晶表示装置などであってもよく、表示パネル１１０が自己発光する自発光表示装置であってもよい。本開示の実施形態による表示装置１００が、自発光表示装置である場合、複数のサブピクセルＳＰのそれぞれは、発光素子を含むことができる。例えば、本開示の実施形態による表示装置１００は、発光素子が有機発光ダイオード（ＯＬＥＤ：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）で構成された有機発光表示装置であってもよい。別の例として、本開示の実施形態による表示装置１００は、発光素子が無機物ベースの発光ダイオードで構成された無機発光表示装置であってもよい。さらに別の例として、本開示の実施形態による表示装置１００は、発光素子が自ら光を出す半導体結晶である量子ドット（Ｑｕａｎｔｕｍ Ｄｏｔ）で構成された量子ドット表示装置であってもよい。

表示装置１００のタイプによって、複数のサブピクセルＳＰのそれぞれの構造が変わり得る。例えば、表示装置１００が、サブピクセルＳＰの光を自ら出す自発光表示装置である場合、各サブピクセルＳＰは、自ら光を出す発光素子、１つ以上のトランジスタ、及び１つ以上のキャパシタを含むことができる。

例えば、いくつかの種類の信号ラインは、データ信号（データ電圧又は映像信号ともいう）を伝達する複数のデータラインＤＬ及びゲート信号（スキャン信号ともいう）を伝達する複数のゲートラインＧＬなどを含むことができる。

複数のデータラインＤＬと複数のゲートラインＧＬとは、互いに交差することができる。複数のデータラインＤＬのそれぞれは、第１の方向に延びながら配置されることができる。複数のゲートラインＧＬの各々は、第２の方向に延びながら配置されることができる。ここで、第１の方向は、列（Ｃｏｌｕｍｎ）方向であり、第２の方向は、行（Ｒｏｗ）方向であり得る。又は、第１の方向は、行方向であり、第２の方向は、列方向であってもよい。

データ駆動回路２２０は、複数のデータラインＤＬを駆動するための回路であり、複数のデータラインＤＬに、データ信号を出力することができる。ゲート駆動回路２３０は、複数のゲートラインＧＬを駆動するための回路であり、複数のゲートラインＧＬに、ゲート信号を出力することができる。

ディスプレイコントローラ２４０は、データ駆動回路２２０及びゲート駆動回路２３０を制御するための装置であって、複数のデータラインＤＬに対する駆動タイミングと、複数のゲートラインＧＬに対する駆動タイミングとを制御することができる。

ディスプレイコントローラ２４０は、データ駆動回路２２０を制御するために、データ駆動制御信号ＤＣＳをデータ駆動回路２２０に供給し、ゲート駆動回路２３０を制御するために、ゲート駆動制御信号ＧＣＳをゲート駆動回路２３０に供給することができる。

ディスプレイコントローラ２４０は、ホストシステム２５０から入力映像データを受信し、入力映像データに基づいて、映像データ（Ｄａｔａ）をデータ駆動回路２２０に供給することができる。

データ駆動回路２２０は、ディスプレイコントローラ２４０からデジタル形式の映像データ（Ｄａｔａ）を受信し、受信した映像データ（Ｄａｔａ）を、アナログ形式のデータ信号に変換して、複数のデータラインＤＬに出力することができる。

ゲート駆動回路２３０は、各種のゲート駆動制御信号ＧＣＳとともに、ターンオンレベル電圧に対応する第１のゲート電圧、及び、ターンオフレベル電圧に対応する第２のゲート電圧を供給され、ゲート信号を生成し、生成されたゲート信号を、複数のゲートラインＧＬに供給することができる。

例えば、データ駆動回路２２０は、テープオートメイテッドボンディング（ＴＡＢ：Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方式で、表示パネル１１０と接続されるか、チップオンガラス（ＣＯＧ：Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）又はチップオンパネル（ＣＯＰ：Ｃｈｉｐ Ｏｎ Ｐａｎｅｌ） 方式で、表示パネル１１０のボンディングパッドに接続されるか、チップオンフィルム（ＣＯＦ：Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）方式で構成されて、表示パネル１１０と連結され得る。

ゲート駆動回路２３０は、テープオートメイテッドボンディング（ＴＡＢ）方式で、表示パネル１１０と接続されるか、チップオンガラス（ＣＯＧ）又はチップオンパネル（ＣＯＰ）方式で、表示パネル１１０のボンディングパッド（Ｂｏｎｄｉｎｇ Ｐａｄ）に接続されるか、チップオンフィルム（ＣＯＦ）方式に従って、表示パネル１１０と接続されることができる。或いは、ゲート駆動回路２３０は、ゲートインパネル（ＧＩＰ：Ｇａｔｅ Ｉｎ Ｐａｎｅｌ）タイプで、表示パネル１１０の非表示領域ＮＤＡに形成されてもよい。ゲート駆動回路２３０は、基板上に配置されてもよく、基板に接続されてもよい。すなわち、ゲート駆動回路２３０は、ＧＩＰタイプの場合、基板の非表示領域ＮＤＡに配置することができる。ゲート駆動回路２３０は、チップオンガラス（ＣＯＧ）タイプ、チップオンフィルム（ＣＯＦ）タイプなどであれば、基板に接続することができる。

一方、データ駆動回路２２０及びゲート駆動回路２３０のうち少なくとも１つの駆動回路は、表示パネル１１０の表示領域ＤＡに配置されてもよい。例えば、データ駆動回路２２０及びゲート駆動回路２３０のうち少なくとも１つの駆動回路は、サブピクセルＳＰと重ならないように配置されてもよく、サブピクセルＳＰと一部又は全体が重なるように配置されてもよい。

データ駆動回路２２０は、表示パネル１１０の一側（例えば、上側又は下側）に接続されてもよい。駆動方式、パネル設計方式等に応じて、データ駆動回路２２０は、表示パネル１１０の両側（例えば、上側と下側）に全て接続されるか、表示パネル１１０の４側面のうち２以上の側面に接続されることもある。

ゲート駆動回路２３０は、表示パネル１１０の一側（例えば、左側又は右側）に接続されてもよい。駆動方式、パネル設計方式等に応じて、ゲート駆動回路２３０は、表示パネル１１０の両側（例えば、左側と右側）に全て接続されるか、又は表示パネル１１０の４側面のうち２以上の側面に接続されることもある。

ディスプレイコントローラ２４０は、データ駆動回路２２０とは別個の部品として構成することができ、又はデータ駆動回路２２０と統合して、集積回路として構成することができる。

ディスプレイコントローラ２４０は、通常のディスプレイ技術で使用されるタイミングコントローラ（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）であってもよく、タイミングコントローラを含めて、他の制御機能をさらに実行できる制御装置であってもよく、又はタイミングコントローラとは異なる制御装置であってもよく、又は制御装置内の回路であってもよい。ディスプレイコントローラ２４０は、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、又はプロセッサ（Ｐｒｏｃｅｓｓｏｒ）などの様々な回路や電子部品で実現することができる。

ディスプレイコントローラ２４０は、プリント回路基板、フレキシブルプリント回路などに実装され、プリント回路基板、フレキシブルプリント回路などを介して、データ駆動回路２２０及びゲート駆動回路２３０と電気的に接続することができる。

ディスプレイコントローラ２４０は、予め定められた１つ以上のインタフェースに従って、データ駆動回路２２０と信号を送受信することができる。例えば、インタフェースは、ＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）インタフェース、ＥＰＩ（Ｅｍｂｅｄｄｅｄ Ｃｌｏｃｋ Ｐｏｉｎｔ－Ｐｏｉｎｔ Ｉｎｔｅｒｆａｃｅ）、ＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）などを含むことができる。

本開示の実施形態による表示装置１００は、映像表示機能だけでなく、タッチセンシング機能をさらに提供するために、タッチセンサと、タッチセンサをセンシングして、指やペンなどのタッチオブジェクトによって、タッチが発生したかを検出するか、タッチ位置を検出するタッチセンシング回路を含むことができる。

タッチセンシング回路は、タッチセンサを駆動しセンシングして、タッチセンシングデータを生成し出力するタッチ駆動回路２６０と、タッチセンシングデータを用いて、タッチ発生を感知するか、タッチ位置を検出できるタッチコントローラ２７０などを含むことができる。

タッチセンサは、複数のタッチ電極を含むことができる。タッチセンサは、複数のタッチ電極とタッチ駆動回路２６０を電気的に接続するための複数のタッチラインをさらに含むことができる。

タッチセンサは、表示パネル１１０の外部に、タッチパネルの形態で存在してもよく、表示パネル１１０の内部に存在してもよい。タッチセンサが、タッチパネルの形態で表示パネル１１０の外部に存在する場合、タッチセンサは、外装型と呼ばれる。タッチセンサが外装型の場合、タッチパネルと表示パネル１１０とは、別々に作製され、組み立て過程で結合することができる。外装型のタッチパネルは、タッチパネル用基板及びタッチパネル用基板上の複数のタッチ電極などを含むことができる。

タッチセンサは、表示パネル１１０の内部に存在する場合、表示パネル１１０の作製工程中に、ディスプレイ駆動に関連する信号ライン及び電極等とともに、基板ＳＵＢ上にタッチセンサが形成され得る。

タッチ駆動回路２６０は、複数のタッチ電極のうち少なくとも１つにタッチ駆動信号を供給し、複数のタッチ電極のうち少なくとも１つをセンシングして、タッチセンシングデータを生成することができる。

タッチセンシング回路は、セルフキャパシタンス（Ｓｅｌｆ－Ｃａｐａｃｉｔａｎｃｅ）センシング方式、又は、ミューチュアル－キャパシタンス（Ｍｕｔｕａｌ－Ｃａｐａｃｉｔａｎｃｅ）センシング方式で、タッチセンシングを行うことができる。

タッチセンシング回路が、セルフキャパシタンスセンシング方式でタッチセンシングを行う場合、タッチセンシング回路は、各タッチ電極とタッチオブジェクト（例えば、指、ペンなど）との間のキャパシタンスに基づいて、タッチセンシングを行うことができる。セルフキャパシタンスセンシング方式によれば、複数のタッチ電極のそれぞれは、駆動タッチ電極の役割も、センシングタッチ電極の役割も果たすことができる。タッチ駆動回路２６０は、複数のタッチ電極の全部又は一部を駆動し、複数のタッチ電極の全部又は一部をセンシングすることができる。

タッチセンシング回路が、ミューチュアルキャパシタンスセンシング方式でタッチセンシングを行う場合、タッチセンシング回路は、タッチ電極間のキャパシタンスに基づいて、タッチセンシングを行うことができる。ミューチュアルキャパシタンスセンシング方式によれば、複数のタッチ電極は、駆動タッチ電極とセンシングタッチ電極とに分けられる。タッチ駆動回路２６０は、駆動タッチ電極を駆動し、センシングタッチ電極をセンシングすることができる。

タッチセンシング回路に含まれるタッチ駆動回路２６０及びタッチコントローラ２７０は、別々の装置として実現されてもよく、１つの装置として実現されてもよい。また、タッチ駆動回路２６０とデータ駆動回路２２０とは、別々の装置として実現されてもよく、１つの装置として実現されてもよい。

表示装置１００は、ディスプレイ駆動回路及び／又はタッチセンシング回路に、各種電源を供給する電源回路などをさらに含むことができる。

本開示の実施形態による表示装置１００は、スマートフォン、タブレット等の携帯端末であってもよく、多様なサイズのモニタやテレビ（ＴＶ）等であってもよく、これに限定されず、情報や映像を表出できる多様なタイプ、多様なサイズのディスプレイであり得る。

前述のように、表示パネル１１０における表示領域ＤＡは、一般領域ＮＡと、１つ以上の光学領域ＯＡ１、ＯＡ２とを含むことができる。一般領域ＮＡ及び１つ以上の光学領域ＯＡ１、ＯＡ２は、映像表示が可能な領域である。しかしながら、一般領域ＮＡは、光透過構造が形成される必要のない領域であり、１つ以上の光学領域ＯＡ１、ＯＡ２は、光透過構造が形成されるべき領域である。

前述のように、表示パネル１１０において、表示領域ＤＡは、一般領域ＮＡとともに、１つ以上の光学領域ＯＡ１、ＯＡ２を含むことができるが、説明の便宜のために、表示領域ＤＡが、第１の光学領域ＯＡ１と第２の光学領域ＯＡ２の両方を含む場合（図１ｂ、図１ｃ）を想定する。

図３は、本開示の実施形態による表示パネル１１０の概略図である。

図３を参照すると、表示パネル１１０の表示領域ＤＡには、複数のサブピクセルＳＰが配置され得る。複数のサブピクセルＳＰは、表示領域ＤＡに含まれた一般領域ＮＡ、第１の光学領域ＯＡ１及び第２の光学領域ＯＡ２に配置され得る。

図３を参照すると、複数のサブピクセルＳＰのそれぞれは、発光素子ＥＤ、及び、発光素子ＥＤを駆動するために構成されたピクセル回路ＳＰＣを含むことができる。

図３を参照すると、ピクセル回路ＳＰＣは、発光素子ＥＤを駆動するための駆動トランジスタＤＴ、駆動トランジスタＤＴの第１のノードＮ１に、データ電圧Ｖｄａｔａを伝達するためのスキャントランジスタＳＴ、及び１フレームの間、一定の電圧を維持するためのストレージキャパシタＣｓｔなどを含むことができる。

駆動トランジスタＤＴは、データ電圧が印加され得る第１のノードＮ１、発光素子ＥＤと電気的に接続される第２のノードＮ２、及び駆動電圧ラインＤＶＬから駆動電圧ＥＬＶＤＤが印加される第３のノードＮ３を含むことができる。駆動トランジスタＤＴにおいて、第１のノードＮ１は、ゲートノードであり、第２のノードＮ２は、ソースノード又はドレインノードであり、第３のノードＮ３は、ドレインノード又はソースノードであり得る。以下では、説明の便宜上、駆動トランジスタＤＴにおいて、第１のノードＮ１は、ゲートノードであり、第２のノードＮ２は、ソースノードであり、第３のノードＮ３は、ドレインノードである場合を例として挙げる。

発光素子ＥＤは、アノード電極ＡＥ、発光層ＥＬ及びカソード電極ＣＥを含むことができる。アノード電極ＡＥは、各サブピクセルＳＰに配置されるピクセル電極であり、各サブピクセルＳＰの駆動トランジスタＤＴの第２のノードＮ２と電気的に接続され得る。カソード電極ＣＥは、複数のサブピクセルＳＰに共通に配置される共通電極であり、ベース電圧ＥＬＶＳＳが印加され得る。

例えば、アノード電極ＡＥは、ピクセル電極であり、カソード電極ＣＥは、共通電極であり得る。逆に、アノード電極ＡＥは、共通電極であり、カソード電極ＣＥは、ピクセル電極であり得る。以下では、説明の便宜のために、アノード電極ＡＥは、ピクセル電極であり、カソード電極ＣＥは、共通電極であると仮定する。

発光素子ＥＤは、所定の発光領域ＥＡを有することができ、発光素子ＥＤの発光領域ＥＡは、アノード電極ＡＥ、発光層ＥＬ及びカソード電極ＣＥが重なる領域として定義することができる。

例えば、発光素子ＥＤは、有機発光ダイオード（ＯＬＥＤ：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、無機発光ダイオード、又は量子ドット発光素子などであってもよい。発光素子ＥＤが、有機発光ダイオードの場合、発光素子ＥＤにおける発光層ＥＬは、有機物が含まれた有機発光層ＥＬを含むことができる。

スキャントランジスタＳＴは、ゲートラインＧＬを介して印加されるゲート信号のスキャン信号ＳＣＡＮによって、オン‐オフが制御され、駆動トランジスタＤＴの第１のノードＮ１とデータラインＤＬとの間に電気的に接続することができる。

ストレージキャパシタＣｓｔは、駆動トランジスタＤＴの第１のノードＮ１と第２のノードＮ２との間に電気的に接続され得る。

ピクセル回路ＳＰＣは、図３に示すように、２つのトランジスタＤＴ、ＳＴと、１つのキャパシタＣｓｔとを含む２Ｔ（Ｔｒａｎｓｉｓｔｏｒ）１Ｃ（Ｃａｐａｃｉｔｏｒ）構造を有してもよく、場合によっては、１つ以上のトランジスタをさらに含んでもよく、又は１つ以上のキャパシタをさらに含んでもよい。

ストレージキャパシタＣｓｔは、駆動トランジスタＤＴの第１のノードＮ１と、第２のノードＮ２との間に存在し得る内部キャパシタ（Ｉｎｔｅｒｎａｌ Ｃａｐａｃｉｔｏｒ）である寄生キャパシタ（例えば、Ｃｇｓ、Ｃｇｄ）ではなく、駆動トランジスタＤＴの外部に、意図的に設計した外部キャパシタ（Ｅｘｔｅｒｎａｌ Ｃａｐａｃｉｔｏｒ）であり得る。駆動トランジスタＤＴ及びスキャントランジスタＳＴはそれぞれ、ｎ型トランジスタでも、ｐ型トランジスタでもよい。

各サブピクセルＳＰ内の回路素子（特に、有機物を含む有機発光ダイオードＯＬＥＤで構成された発光素子ＥＤ）は、外部の水分や酸素などに脆弱であるため、外部の水分や酸素が、回路素子（特に、発光素子ＥＤ）へ浸透するのを防止するための封止層ＥＮＣＡＰが、表示パネル１１０に配置され得る。封止層ＥＮＣＡＰは、発光素子ＥＤを覆う形態で配置することができる。

図４は、本開示の実施形態による表示パネル１１０において、第１タイプの第１の光学領域ＯＡ１と、その周辺の一般領域ＮＡとを概略的に示す。

図４を参照すると、本開示の実施形態による表示パネル１１０は、映像が表示される表示領域ＤＡ、及び、映像が表示されない非表示領域ＮＤＡを含むことができる。

図４を参照すると、表示領域ＤＡは、透過可能な第１の光学領域ＯＡ１と、その周辺の一般領域ＮＡとを含むことができる。

第１の光学領域ＯＡ１は、第１タイプの構造を有することができる。このように、第１の光学領域ＯＡ１が第１タイプの場合、第１の光学領域ＯＡ１の外側に第１の光学ベゼル領域ＯＢＡ１（単に「第２の領域」とも呼ばれる）が配置され得る。本開示の実施形態では、第１の光学ベゼル領域ＯＢＡ１は、一般領域ＮＡの一部と見なすことができる。

即ち、第１の光学領域ＯＡ１が第１タイプの場合、表示領域ＤＡは、第１の光学領域ＯＡ１、第１の光学領域ＯＡ１の外側に位置する一般領域ＮＡ、及び第１の光学領域ＯＡ１と一般領域ＮＡとの間の領域である第１の光学ベゼル領域ＯＢＡ１を含むことができる。

図４を参照すると、第１の光学領域ＯＡ１は、第１の光学電子装置１１と重なる領域であり、第１の光学電子装置１１の動作に必要な光が透過できる透過可能領域であり得る。

ここで、第１の光学領域ＯＡ１を透過する光は、単一波長帯域の光を含んでもよく、様々な波長帯域の光を含んでもよい。例えば、第１の光学領域ＯＡ１を透過する光は、可視光線、赤外線、又は紫外線などのうち１つ以上の光を含むことができる。

第１の光学電子装置１１は、第１の光学領域ＯＡ１を透過する光を受光し、受光した光を用いて所定の動作を行うことができる。ここで、第１の光学電子装置１１が、第１の光学領域ＯＡ１を介して受光する光は、可視光線、赤外線、又は紫外線などのうち少なくとも１つを含むことができる。

例えば、第１の光学電子装置１１がカメラの場合、第１の光学領域ＯＡ１を透過して、第１の光学電子装置１１で利用される光は、可視光線を含むことができる。別の例として、第１の光学電子装置１１が、赤外線ベースのセンサである場合、第１の光学領域ＯＡ１を透過して、第１の光学電子装置１１で利用される光は、赤外線（赤外線光ともいう）を含むことができる。

図４を参照すると、第１の光学ベゼル領域ＯＢＡ１は、第１の光学領域ＯＡ１の外側に位置する領域であってもよい。一般領域ＮＡは、第１の光学ベゼル領域ＯＢＡ１の外側に位置する領域であってもよい。第１の光学ベゼル領域ＯＢＡ１は、第１の光学領域ＯＡ１と一般領域ＮＡとの間に配置され得る。

例えば、第１の光学ベゼル領域ＯＢＡ１は、第１の光学領域ＯＡ１の一部の境界の外側のみに配置されてもよく、第１の光学領域ＯＡ１の全境界の外側に配置されてもよい。

第１の光学ベゼル領域ＯＢＡ１が、第１の光学領域ＯＡ１の全境界の外側に配置される場合、第１の光学ベゼル領域ＯＢＡ１は、第１の光学領域ＯＡ１を囲むリング形状を有することができる。

例えば、第１の光学領域ＯＡ１は、円形、楕円形、多角形、又は不規則な形状などの様々な形状を有することができる。第１の光学ベゼル領域ＯＢＡ１は、様々な形状を有する第１の光学領域ＯＡ１を囲む様々なリング形状（例えば、リング形状、楕円リング形状、多角形リング形状、又は不規則なリング形状など）を有することができる。

図４を参照すると、表示領域ＤＡは、複数の発光領域ＥＡを含むことができる。第１の光学領域ＯＡ１、第１の光学ベゼル領域ＯＢＡ１、及び一般領域ＮＡは、表示領域ＤＡに含まれる領域であるため、第１の光学領域ＯＡ１、第１の光学ベゼル領域ＯＢＡ１及び一般領域ＮＡはそれぞれ、複数の発光領域ＥＡを含むことができる。

例えば、複数の発光領域ＥＡは、第１色の光を発光する第１色発光領域、第２色の光を発光する第２色発光領域、及び第３色の光を発光する第３色発光領域を含むことができる。

第１色発光領域、第２色発光領域、及び第３色発光領域のうち少なくとも１つは、残りとは異なる面積を有し得る。

第１色、第２色、及び第３色は、異なる色として様々な色であり得る。例えば、第１色、第２色、及び第３色は、赤色、緑色、及び青色を含むことができる。

以下では、説明の便宜のために、第１色は、赤色であり、第２色は、緑色であり、第３色は、青色である場合を例に挙げる。しかし、これに限定されない。

第１色は赤色、第２色は緑色、第３色は青色の場合、赤色発光領域ＥＡ＿Ｒの面積、緑色発光領域ＥＡ＿Ｇの面積、及び青色発光領域ＥＡ＿Ｂの面積のうち、青色発光領域ＥＡ＿Ｂの面積が最も大きくてもよい。

赤色発光領域ＥＡ＿Ｒに配置された発光素子ＥＤは、赤色光を放出する発光層ＥＬを含むことができる。緑色発光領域ＥＡ＿Ｇに配置された発光素子ＥＤは、緑色光を放出する発光層ＥＬを含むことができる。青色発光領域ＥＡ＿Ｂに配置された発光素子ＥＤは、青色光を放出する発光層ＥＬを含むことができる。

赤色光を放出する発光層ＥＬ、緑色光を放出する発光層ＥＬ、及び青色光を放出する発光層ＥＬのうち、青色光を放出する発光層ＥＬに含まれる有機物が、材料的に最も劣化し易くなる可能性がある。

青色発光領域ＥＡ＿Ｂの面積が、最も大きく設計されることにより、青色発光領域ＥＡ＿Ｂに配置された発光素子ＥＤに供給される電流密度が、最も少ないことがある。したがって、青色発光領域ＥＡ＿Ｂに配置された発光素子ＥＤの劣化度が、赤色発光領域ＥＡ＿Ｒに配置された発光素子ＥＤの劣化度及び緑色発光領域ＥＡ＿Ｇに配置された発光素子ＥＤの劣化度に似ている可能性がある。

したがって、赤色発光領域ＥＡ＿Ｒに配置された発光素子ＥＤ、緑色発光領域ＥＡ＿Ｇに配置された発光素子ＥＤ、及び青色発光領域ＥＡ＿Ｂに配置された発光素子ＥＤ間の劣化のばらつきが、排除又は低減されるため、画質を向上させることができる。また、赤色発光領域ＥＡ＿Ｒに配置された発光素子ＥＤ、緑色発光領域ＥＡ＿Ｇに配置された発光素子ＥＤ、及び青色発光領域ＥＡ＿Ｂに配置された発光素子ＥＤ間の劣化のばらつきが、排除又は低減されることで、赤色発光領域ＥＡ＿Ｒに配置された発光素子ＥＤ、緑色発光領域ＥＡ＿Ｇに配置された発光素子ＥＤ、及び青色発光領域ＥＡ＿Ｂに配置された発光素子ＥＤ間の寿命のばらつきを減らす効果があり得る。

図４を参照すると、第１の光学領域ＯＡ１は、透過可能領域であり、高い透過率を有するべきである。このために、カソード電極ＣＥは、第１の光学領域ＯＡ１に複数のカソードホールＣＨを含むことができる。即ち、第１の光学領域ＯＡ１において、カソード電極ＣＥは、複数のカソードホールＣＨを含むことができる。カソードホールＣＨは、サブピクセルの発光領域以外の領域に位置することができる。すなわち、カソードホールＣＨは、サブピクセルの発光領域間に位置することができる。

図４を参照すると、カソード電極ＣＥは、一般領域ＮＡでは、カソードホールＣＨを含まない。すなわち、一般領域ＮＡにおいて、カソード電極ＣＥは、カソードホールＣＨを含まない。

また、カソード電極ＣＥは、第１の光学ベゼル領域ＯＢＡ１では、カソードホールＣＨを含まない。即ち、第１の光学ベゼル領域ＯＢＡ１において、カソード電極ＣＥは、カソードホールＣＨを含まない。

第１の光学領域ＯＡ１において、カソード電極ＣＥに形成された複数のカソードホールＣＨを、複数の第１の透過領域ＴＡ１又は複数の開口部とも言える。ここで、図４において、１つのカソードホールＣＨは、円形を有しているが、円形以外にも、楕円形、多角形、又は不規則な形状などの様々な形状を有してもよい。

図４を参照すると、第２の光学領域ＯＡ２は、第１の光学領域ＯＡ１に隣接して配置することができ、第２の光学領域ＯＡ２における発光領域ＥＡの配置については、後でより詳細に説明する。

図５は、本開示の実施形態による表示パネル１１０において、一般領域ＮＡ、第１の光学ベゼル領域ＯＢＡ１、及び第１の光学領域ＯＡ１に配置された発光素子ＥＤ１、ＥＤ２、ＥＤ３、ＥＤ４と、発光素子ＥＤ１、ＥＤ２、ＥＤ３、ＥＤ４を駆動するためのピクセル回路ＳＰＣ１、ＳＰＣ２、ＳＰＣ３、ＳＰＣ４を示す。

ただし、ピクセル回路ＳＰＣ１、ＳＰＣ２、ＳＰＣ３、ＳＰＣ４のそれぞれは、図３に示すように、トランジスタＤＴ、ＳＴ及びストレージキャパシタＣｓｔなどを含むことができる。しかしながら、説明の便宜のために、ピクセル回路ＳＰＣ１、ＳＰＣ２、ＳＰＣ３、ＳＰＣ４は各々、駆動トランジスタＤＴ１、ＤＴ２、ＤＴ３、ＤＴ４と略記されている。

図５を参照すると、一般領域ＮＡ、第１の光学領域ＯＡ１、及び第１の光学ベゼル領域ＯＢＡ１は、位置的な相違点だけでなく、構造的な相違点も有し得る。

構造的な相違点として、第１の光学ベゼル領域ＯＢＡ１及び一般領域ＮＡには、ピクセル回路ＳＰＣ１、ＳＰＣ２、ＳＰＣ３、ＳＰＣ４が配置され得るが、第１の光学領域ＯＡ１には、ピクセル回路が配置されない。即ち、第１の光学ベゼル領域ＯＢＡ１及び一般領域ＮＡには、トランジスタＤＴ１、ＤＴ２、ＤＴ３、ＤＴ４が配置され得るが、第１の光学領域ＯＡ１には、トランジスタが配置されない。

ピクセル回路ＳＰＣ１、ＳＰＣ２、ＳＰＣ３、ＳＰＣ４に含まれるトランジスタとストレージキャパシタとは、透過率を減少することができる構成である。これにより、第１の光学領域ＯＡ１にピクセル回路ＳＰＣ１、ＳＰＣ２、ＳＰＣ３、ＳＰＣが配置されないことにより、第１の光学領域ＯＡ１の透過率をさらに高めることができる。

ピクセル回路ＳＰＣ１、ＳＰＣ２、ＳＰＣ３、ＳＰＣ４は、一般領域ＮＡ及び第１の光学ベゼル領域ＯＢＡ１のみに配置されるが、発光素子ＥＤ１、ＥＤ２、ＥＤ３、ＥＤ４は、一般領域ＮＡ、第１の光学ベゼル領域ＯＢＡ１、及び第１の光学領域ＯＡ１の全てに配置することができる。

図５を参照すると、第１の光学領域ＯＡ１には、第１の発光素子ＥＤ１が配置されているが、第１の光学領域ＯＡ１には、第１の発光素子ＥＤ１を駆動するための第１のピクセル回路ＳＰＣ１が配置されない。

図５を参照すると、第１の光学領域ＯＡ１に配置された第１の発光素子ＥＤ１を駆動するための第１のピクセル回路ＳＰＣ１は、第１の光学領域ＯＡ１に配置されず、第１の光学ベゼル領域ＯＢＡ１に配置され得る。

以下、一般領域ＮＡ、第１の光学領域ＯＡ１、及び第１の光学ベゼル領域ＯＢＡ１についてさらに詳細に説明する。

図５を参照すると、本開示の実施形態による表示パネル１１０に含まれる複数の発光領域ＥＡは、第１の発光領域ＥＡ１、第２の発光領域ＥＡ２、及び第３の発光領域ＥＡ３を含むことができる。ここで、第１の発光領域ＥＡ１は、第１の光学領域ＯＡ１に含まれてもよく、第２の発光領域ＥＡ２は、第１の光学ベゼル領域ＯＢＡ１に含まれてもよく、第３の発光領域ＥＡ３は、一般領域ＮＡに含まれてもよい。以下では、第１の発光領域ＥＡ１、第２の発光領域ＥＡ２、及び第３の発光領域ＥＡ３は、同じ色の発光領域であると仮定する。

図５を参照すると、本開示の実施形態による表示パネル１１０は、第１の光学領域ＯＡ１に配置され、第１の発光領域ＥＡ１を有する第１の発光素子ＥＤ１、第１の光学ベゼル領域ＯＢＡ１に配置され、第２の発光領域ＥＡ２を有する第２の発光素子ＥＤ２、及び一般領域ＮＡに配置され、第３の発光領域ＥＡ３を有する第３の発光素子ＥＤ３を含むことができる。

図５を参照すると、本開示の実施形態による表示パネル１１０は、第１の発光素子ＥＤ１を駆動するように構成された第１のピクセル回路ＳＰＣ１、第２の発光素子ＥＤ２を駆動するように構成された第２のピクセル回路ＳＰＣ２、及び第３の発光素子ＥＤ３を駆動するように構成された第３のピクセル回路ＳＰＣ３をさらに含むことができる。

図５を参照すると、第１のピクセル回路ＳＰＣ１は、第１の駆動トランジスタＤＴ１を含むことができる。第２のピクセル回路ＳＰＣ２は、第２の駆動トランジスタＤＴ２を含むことができる。第３のピクセル回路ＳＰＣ３は、第３の駆動トランジスタＤＴ３を含むことができる。

図５を参照すると、本開示の実施形態による表示パネル１１０において、第２のピクセル回路ＳＰＣ２は、対応する第２の発光素子ＥＤ２が配置された第１の光学ベゼル領域ＯＢＡ１に配置されてもよく、第３のピクセル回路ＳＰＣ３は、対応する第３の発光素子ＥＤ３が配置された一般領域ＮＡに配置されてもよい。

図５を参照すると、本開示の実施形態による表示パネル１１０において、第１のピクセル回路ＳＰＣ１は、対応する第１の発光素子ＥＤ１が配置された第１の光学領域ＯＡ１に配置されず、第１の光学領域ＯＡ１の外側に位置する第１の光学ベゼル領域ＯＢＡ１に配置することができる。これにより、第１の光学領域ＯＡ１の透過率を高めることができる。

図５を参照すると、本開示の実施形態による表示パネル１１０は、第１の光学ベゼル領域ＯＢＡ１に配置された第１のピクセル回路ＳＰＣ１と、第１の光学領域ＯＡ１に配置された第１の発光素子ＥＤ１を、電気的に接続するアノード延長ラインＡＥＬをさらに含むことができる。

アノード延長ラインＡＥＬは、第１のピクセル回路ＳＰＣ１内の第１の駆動トランジスタＤＴ１の第２のノードＮ２まで、第１の発光素子ＥＤ１のアノード電極ＡＥを電気的に延長させることができる。

前述のように、本開示の実施形態による表示パネル１１０において、第１の光学領域ＯＡ１に配置された第１の発光素子ＥＤ１を駆動するための第１のピクセル回路ＳＰＣ１が、第１の光学領域ＯＡ１に配置されず、第１の光学ベゼル領域ＯＢＡ１に配置されてもよい。このような構造を、アノード延長構造（Ａｎｏｄｅ Ｅｘｔｅｎｓｉｏｎ Ｓｔｒｕｃｔｕｒｅ）ともいう。したがって、第１の光学領域ＯＡ１の第１タイプを、アノード延長タイプとも呼ぶ。

本開示の実施形態による表示パネル１１０が、アノード延長構造を有する場合、アノード延長ラインＡＥＬの全部又は一部は、第１の光学領域ＯＡ１に配置することができ、アノード延長ラインＡＥＬは、透明配線を含むことができる。これにより、第１のピクセル回路ＳＰＣ１と、第１の発光素子ＥＤ１を接続するアノード延長ラインＡＥＬが、第１の光学領域ＯＡ１に配置されても、第１の光学領域ＯＡ１の透過率の低下を防ぐことができる。

図５を参照すると、複数の発光領域ＥＡは、第１の発光領域ＥＡ１と同じ色の光を放出し、第１の光学領域ＯＡ１に含まれる第４の発光領域ＥＡ４をさらに含むことができる。

図５を参照すると、第４の発光領域ＥＡ４は、行方向又は列方向に第１の発光領域ＥＡ１に隣接して配置され得る。

図５を参照すると、本開示の実施形態による表示パネル１１０は、第１の光学領域ＯＡ１に配置され、第４の発光領域ＥＡ４を有する第４の発光素子ＥＤ４及び第４の発光素子ＥＤ４を駆動するために構成された第４のピクセル回路ＳＰＣ４をさらに含むことができる。

図５を参照すると、第４のピクセル回路ＳＰＣ４は、第４の駆動トランジスタＤＴ４を含むことができる。説明の便宜上、第４のピクセル回路ＳＰＣ４に含まれるスキャントランジスタＳＴ及びストレージキャパシタＣｓｔなどは、図５から省略される。

図５を参照すると、第４のピクセル回路ＳＰＣ４は、第１の光学領域ＯＡ１に配置された第４の発光素子ＥＤ４を駆動するための回路であるが、第１の光学ベゼル領域ＯＢＡ１に配置されてもよい。

図５を参照すると、本開示の実施形態による表示パネル１１０は、第４のピクセル回路ＳＰＣ４と、第４の発光素子ＥＤ４を、電気的に接続するアノード延長ラインＡＥＬをさらに含むことができる。

このようなアノード延長ラインＡＥＬの全部又は一部は、第１の光学領域ＯＡ１に配置することができ、アノード延長ラインＡＥＬは、透明配線を含むことができる。

前述のように、第１の光学ベゼル領域ＯＢＡ１に配置された第１のピクセル回路ＳＰＣ１は、第１の光学領域ＯＡ１に配置された１つの発光素子ＥＤ１を駆動することができる。このような回路部接続方式を、１対１（１：１）回路部接続方式という。

これにより、第１の光学ベゼル領域ＯＢＡ１に配置されるピクセル回路ＳＰＣの数が、大幅に増加できる。第１の光学ベゼル領域ＯＢＡ１の構造が複雑になり、第１の光学ベゼル領域ＯＢＡ１の開口率（又は発光面積）が減少できる。

アノード延長構造を有するにもかかわらず、第１の光学ベゼル領域ＯＢＡ１の開口率（又は発光面積）を高めるために、本開示の実施形態による表示装置１００は、１：Ｎ（Ｎは、２以上）回路部接続方法を持つことができる。

１：Ｎ回路部接続方式によれば、第１の光学ベゼル領域ＯＢＡ１に配置された第１のピクセル回路ＳＰＣ１が、第１の光学領域ＯＡ１に配置された２つ以上の発光素子ＥＤを同時に駆動することができる。

図６では、説明の便宜上、１：２回路部接続方式が適用された場合、即ち、第１の光学ベゼル領域ＯＢＡ１に配置された第１のピクセル回路ＳＰＣ１が、第１の光学領域ＯＡ１に配置された２つ以上の発光素子ＥＤ１、ＥＤ４を同時に駆動する場合を例に挙げる。

図６は、本開示の実施形態による表示パネル１１０において、一般領域ＮＡ、第１の光学ベゼル領域ＯＢＡ１、及び第１の光学領域ＯＡ１に配置された発光素子ＥＤ１、ＥＤ２、ＥＤ３、ＥＤ４と、発光素子ＥＤ１、ＥＤ２、ＥＤ３、ＥＤ４を駆動するためのピクセル回路ＳＰＣ１、ＳＰＣ２、ＳＰＣ３を示す。

図６を参照すると、第１の光学領域ＯＡ１に配置された第４の発光素子ＥＤ４は、第１の光学領域ＯＡ１に配置された第１の発光素子ＥＤ１を駆動するための第１のピクセル回路ＳＰＣ１によって駆動され得る。即ち、第１の光学ベゼル領域ＯＢＡ１に配置された第１のピクセル回路ＳＰＣ１は、第１の光学領域ＯＡ１に配置された第１の発光素子ＥＤ１と第４の発光素子ＥＤ４とを共に駆動するための構成になり得る。

これにより、表示パネル１１０は、アノード延長構造を有するにもかかわらず、第１の光学ベゼル領域ＯＢＡ１に配置されるピクセル回路ＳＰＣの数が減ることで、第１の光学ベゼル領域ＯＢＡ１の開口部及び発光面積を高めることができる。

図６では、第１の光学ベゼル領域ＯＢＡ１に配置された第１のピクセル回路ＳＰＣ１によって共に駆動される第１の発光素子ＥＤ１と、第４の発光素子ＥＤ４とは、同色の光を放出する発光素子であり、行方向又は列方向に隣接する発光素子であり得る。

図６を参照すると、アノード延長ラインＡＥＬは、第１の光学ベゼル領域ＯＢＡ１に配置された第１のピクセル回路ＳＰＣ１を、第１の光学領域ＯＡ１に配置された第１の発光素子ＥＤ１と、第４の発光素子ＥＤ４とに接続することができる。

図７は、本開示の実施形態による表示パネル１１０において、一般領域ＮＡ、第１の光学ベゼル領域ＯＢＡ１、及び第１の光学領域ＯＡ１の平面図である。

図７を参照すると、本開示の実施形態による表示パネル１１０において、一般領域ＮＡ、第１の光学ベゼル領域ＯＢＡ１、及び第１の光学領域ＯＡ１のそれぞれに配置された複数の発光領域ＥＡは、赤色発光領域ＥＡ＿Ｒ、緑色発光領域ＥＡ＿Ｇ、及び青色発光領域ＥＡ＿Ｂを含むことができる。

図７を参照すると、本開示の実施形態による表示パネル１１０において、カソード電極ＣＥが、一般領域ＮＡ、第１の光学ベゼル領域ＯＢＡ１、及び第１の光学領域ＯＡ１に共通に配置され得る。

カソード電極ＣＥは、複数のカソードホールＣＨを含むことができ、カソード電極ＣＥの複数のカソードホールＣＨは、第１の光学領域ＯＡ１に配置され得る。

一般領域ＮＡ及び第１の光学ベゼル領域ＯＢＡ１は、光が透過できない領域であってもよく、第１の光学領域ＯＡ１は、光が透過可能な領域であってもよい。これにより、第１の光学領域ＯＡ１における透過率は、第１の光学ベゼル領域ＯＢＡ１及び一般領域ＮＡにおける透過率より高くなり得る。

第１の光学領域ＯＡ１の全体が、光が透過可能な領域であり、第１の光学領域ＯＡ１内の複数のカソードホールＣＨが、光がよりよく透過可能な第１の透過領域ＴＡ１であり得る。即ち、第１の光学領域ＯＡ１における複数のカソードホールＣＨを除いた残りの領域は、光が透過可能な領域であり、第１の光学領域ＯＡ１内の複数のカソードホールＣＨの透過率は、第１の光学領域ＯＡ１における複数のカソードホールＣＨを除いた残りの領域の透過率より高くてもよい。

これとは異なり、第１の光学領域ＯＡ１内の複数のカソードホールＣＨが、光を透過可能な第１の透過領域ＴＡ１であり、第１の光学領域ＯＡ１における複数のカソードホールＣＨを除いた残りの領域は、光が透過しない領域であり得る。

図７を参照すると、第１の光学領域ＯＡ１における発光領域ＥＡの位置的な配列、第１の光学ベゼル領域ＯＢＡ１における発光領域ＥＡの位置的な配列、及び一般領域ＮＡにおける発光領域ＥＡの配列は、互いに同じであってもよい。

図７を参照すると、複数の発光領域ＥＡは、第１の光学領域ＯＡ１に含まれる第１の発光領域ＥＡ１、第１の発光領域ＥＡ１と同じ色の光を放出し、第１の光学ベゼル領域ＯＢＡ１に含まれる第２の発光領域ＥＡ２、及び第１の発光領域ＥＡ１と同じ色の光を放出し、一般領域ＮＡに含まれる第３の発光領域ＥＡ３を含むことができる。

図７を参照すると、複数の発光領域ＥＡは、第１の発光領域ＥＡ１と同じ色の光を放出し、第１の光学領域ＯＡ１に含まれる第４の発光領域ＥＡ４をさらに含むことができる。

図７を参照すると、本開示の実施形態による表示パネル１１０は、第１の光学領域ＯＡ１に配置される第１のアノード電極ＡＥ１、第１の光学ベゼル領域ＯＢＡ１に配置される第２のアノード電極ＡＥ２、一般領域ＮＡに配置される第３のアノード電極ＡＥ３、及び第１の光学領域ＯＡ１に配置される第４のアノード電極ＡＥ４を含むことができる。

本開示の実施形態による表示パネル１１０は、一般領域ＮＡ、第１の光学ベゼル領域ＯＢＡ１、及び第１の光学領域ＯＡ１に共通に配置されるカソード電極ＣＥをさらに含むことができる。

本開示の実施形態による表示パネル１１０は、第１の光学領域ＯＡ１に配置される第１の発光層ＥＬ１、第１の光学ベゼル領域ＯＢＡ１に配置される第２の発光層ＥＬ２、一般領域ＮＡに配置される第３の発光層ＥＬ３、及び第１の光学領域ＯＡ１に配置される第４の発光層ＥＬ４などを含むことができる。

第１～第４の発光層ＥＬ４は、同じ色の光を放出する発光層であってもよい。この場合、第１～第４の発光層ＥＬ４は、個別に分離して配置してもよく、統合して１つで配置してもよい。

図７を参照すると、第１のアノード電極ＡＥ１、第１の発光層ＥＬ１、及びカソード電極ＣＥによって、第１の発光素子ＥＤ１を構成することができ、第２のアノード電極ＡＥ２、第２の発光層ＥＬ２、及びカソード電極ＣＥによって、第２の発光素子ＥＤ２を構成することができ、第３のアノード電極ＡＥ３、第３の発光層ＥＬ３、及びカソード電極ＣＥによって、第３の発光素子ＥＤ３を構成することができ、第４のアノード電極ＡＥ４、第４の発光層ＥＬ４、及びカソード電極ＣＥによって、第４の発光素子ＥＤ４を構成することができる。

以下では、図７のＸ－Ｙ線に沿った断面構造を、図８及び図９を用いてより詳細に説明する。

図７のＸ－Ｙ線が表示された部分は、第１の光学ベゼル領域ＯＢＡ１と第１の光学領域ＯＡ１との境界を基準として、第１の光学ベゼル領域ＯＢＡ１の一部と、第１の光学領域ＯＡ１の一部とを含む。

図７のＸ－Ｙ線が表示された部分は、第１の光学領域ＯＡ１に含まれる第１の発光領域ＥＡ１及び第４の発光領域ＥＡ４、そして第１の光学ベゼル領域ＯＢＡ１に含まれる第２の発光領域ＥＡ２を含むことができる。第１の発光領域ＥＡ１、第４の発光領域ＥＡ４、及び第２の発光領域ＥＡ２は、同じ色の光を放出する発光領域ＥＡの一例である。

図８は、本開示の実施形態による表示パネル１１０の断面図であり、表示パネル１１０の第１の光学ベゼル領域ＯＢＡ１及び第１の光学領域ＯＡ１の断面図である。ただし、図８は、図５と同様に、１：１回路部接続方式が適用された場合の断面図である。

図８を参照すると、表示パネル１１０は、垂直構造から見ると、トランジスタ形成部（ｔｒａｎｓｉｓｔｏｒ ｆｏｒｍｉｎｇ ｐａｒｔ）、発光素子形成部（ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｅｌｅｍｅｎｔ ｆｏｒｍｉｎｇ ｐａｒｔ）、及び封止部（ｅｎｃａｐｓｕｌａｔｉｏｎ ｐａｒｔ）を含むことができる。

トランジスタ形成部（ｔｒａｎｓｉｓｔｏｒ ｆｏｒｍｉｎｇ ｐａｒｔ）は、基板ＳＵＢ、基板ＳＵＢ上の第１のバッファ層ＢＵＦ１、及び第１のバッファ層ＢＵＦ上に形成される各種のトランジスタＤＴ１、ＤＴ２、ストレージキャパシタＣｓｔ、及び様々な電極又は信号配線を含むことができる。

基板ＳＵＢは、第１の基板ＳＵＢ１と第２の基板ＳＵＢ２とを含むことができ、第１の基板ＳＵＢ１と第２の基板ＳＵＢ２との間の中間膜ＩＮＴＬを含むことができる。ここで、例えば、中間膜ＩＮＴＬは、無機膜であり、水分浸透を遮断することができる。

第１のバッファ層ＢＵＦ１は、単一膜でも多重膜でもよい。第１のバッファ層ＢＵＦ１が多重膜の場合、第１のバッファ層ＢＵＦ１は、マルチバッファ層ＭＢＵＦ及びアクティブバッファ層ＡＢＵＦを含むことができる。

各種のトランジスタＤＴ１、ＤＴ２、ストレージキャパシタＣｓｔ、及び様々な電極又は信号配線が、第１のバッファ層ＢＵＦ１上に形成できる。

例えば、第１のバッファ層ＢＵＦ１上に形成されたトランジスタＤＴ１、ＤＴ２は、同じ材料で構成され、同じ層に位置することができる。これとは異なり、図８に示すように、トランジスタＤＴ１、ＤＴ２のうち、第１の駆動トランジスタＤＴ１と第２の駆動トランジスタＤＴ２とは、異なる材料で構成され、異なる層に配置されてもよい。

図８を参照すると、第１の駆動トランジスタＤＴ１は、第１の光学領域ＯＡ１に含まれる第１の発光素子ＥＤ１を駆動するための駆動トランジスタＤＴであり、第２の駆動トランジスタＤＴ２は、第１の光学ベゼル領域ＯＢＡ１に含まれる第２の発光素子ＥＤ２を駆動するための駆動トランジスタＤＴであり得る。

言い換えれば、第１の駆動トランジスタＤＴ１は、第１の光学領域ＯＡ１に含まれる第１の発光素子ＥＤ１を駆動するための第１のピクセル回路ＳＰＣ１に含まれる駆動トランジスタであり、第２の駆動トランジスタＤＴ２は、第１の光学ベゼル領域ＯＢＡ１に含まれる第２の発光素子ＥＤ２を駆動するための第２のピクセル回路ＳＰＣ２に含まれる駆動トランジスタであり得る。

第１の駆動トランジスタＤＴ１及び第２の駆動トランジスタＤＴ２の形成に関して説明すると、以下の通りである。

第１の駆動トランジスタＤＴ１は、第１のアクティブ層ＡＣＴ１、第１のゲート電極Ｇ１、第１のソース電極Ｓ１、及び第１のドレイン電極Ｄ１を含むことができる。

第２の駆動トランジスタＤＴ２は、第２のアクティブ層ＡＣＴ２、第２のゲート電極Ｇ２、第２のソース電極Ｓ２、及び第２のドレイン電極Ｄ２を含むことができる。

第２の駆動トランジスタＤＴ２の第２のアクティブ層ＡＣＴ２は、第１の駆動トランジスタＤＴ１の第１のアクティブ層ＡＣＴ１よりも高く位置することができる。

第１の駆動トランジスタＤＴ１の第１のアクティブ層ＡＣＴ１の下には、第１のバッファ層ＢＵＦ１が配置され、第２の駆動トランジスタＤＴ２の第２のアクティブ層ＡＣＴ２の下には、第２のバッファ層ＢＵＦ２が配置され得る。

即ち、第１の駆動トランジスタＤＴ１の第１のアクティブ層ＡＣＴ１は、第１のバッファ層ＢＵＦ１上に位置し、第２の駆動トランジスタＤＴ２の第２のアクティブ層ＡＣＴ２は、第２のバッファ層ＢＵＦ２上に位置することができる。ここで、第２のバッファ層ＢＵＦ２は、第１のバッファ層ＢＵＦ１よりも高く位置してもよい。

第１の駆動トランジスタＤＴ１の第１のアクティブ層ＡＣＴ１は、第１のバッファ層ＢＵＦ１上に配置され、第１の駆動トランジスタＤＴ１の第１のアクティブ層ＡＣＴ１上に、第１のゲート絶縁膜ＧＩ１が配置され得る。第１のゲート絶縁膜ＧＩ１上には、第１の駆動トランジスタＤＴ１の第１のゲート電極Ｇ１が配置され、第１の駆動トランジスタＤＴ１の第１のゲート電極Ｇ１上には、第１の層間絶縁膜ＩＬＤ１が配置され得る。

ここで、第１の駆動トランジスタＤＴ１の第１のアクティブ層ＡＣＴ１は、第１のゲート電極Ｇ１と重なる第１のチャネル領域、第１のチャネル領域の一方側に位置する第１のソース接続領域、及びチャネル領域の他方側に位置する第１のドレイン接続領域を含むことができる。

第１の層間絶縁膜ＩＬＤ１上には、第２のバッファ層ＢＵＦ２が配置され得る。

第２のバッファ層ＢＵＦ２上に、第２の駆動トランジスタＤＴ２の第２のアクティブ層ＡＣＴ２が配置され、第２のアクティブ層ＡＣＴ２上に、第２のゲート絶縁膜ＧＩ２が配置され得る。第２のゲート絶縁膜ＧＩ２上に、第２の駆動トランジスタＤＴ２の第２のゲート電極Ｇ２が配置され、第２のゲート電極Ｇ２上に、第２の層間絶縁膜ＩＬＤ２が配置され得る。

ここで、第２の駆動トランジスタＤＴ２の第２のアクティブ層ＡＣＴ２は、第２のゲート電極Ｇ２と重なる第２のチャネル領域、第２のチャネル領域の一方側に位置する第２のソース接続領域、及びチャネル領域の他方側に位置する第２のドレイン接続領域を含むことができる。

第１の駆動トランジスタＤＴ１の第１のソース電極Ｓ１及び第１のドレイン電極Ｄ１は、第２の層間絶縁膜ＩＬＤ２上に配置され得る。また、第２の駆動トランジスタＤＴ２の第２のソース電極Ｓ２及び第２のドレイン電極Ｄ２は、第２の層間絶縁膜ＩＬＤ２上に配置され得る。

第１の駆動トランジスタＤＴ１の第１のソース電極Ｓ１及び第１のドレイン電極Ｄ１は、第２の層間絶縁膜ＩＬＤ２、第２のゲート絶縁膜ＧＩ２、第２のバッファ層ＢＵＦ２、第１の層間絶縁膜ＩＬＤ１、及び第１のゲート絶縁膜ＧＩ１の貫通孔を介して、第１のアクティブ層ＡＣＴ１の第１のソース接続領域及び第１のドレイン接続領域とそれぞれ接続され得る。

第２の駆動トランジスタＤＴ２の第２のソース電極Ｓ２及び第２のドレイン電極Ｄ２１は、第２の層間絶縁膜ＩＬＤ２及び第２のゲート絶縁膜ＧＩ２の貫通孔を介して、第２のアクティブ層ＡＣＴ２の第２のソース接続領域及び第２のドレイン接続領域とそれぞれ接続され得る。

図８では、第２のピクセル回路ＳＰＣ２に含まれる第１の駆動トランジスタＤＴ１と、ストレージキャパシタＣｓｔのみが図示され、他のトランジスタは省略されている。また、図８では、第１のピクセル回路ＳＰＣ１に含まれる第１の駆動トランジスタＤＴ１のみが示され、他のトランジスタとストレージキャパシタとは、省略されている。

図８を参照すると、第２のピクセル回路ＳＰＣ２に含まれるストレージキャパシタＣｓｔは、第１のキャパシタ電極ＰＬＴ１と、第２のキャパシタ電極ＰＬＴ２とを含むことができる。

第１のキャパシタ電極ＰＬＴ１は、第２の駆動トランジスタＤＴ２の第２のゲート電極Ｇ２と電気的に接続され、第２のキャパシタ電極ＰＬＴ２は、第２の駆動トランジスタＤＴ２の第２のソース電極Ｓ２と電気的に接続できる。

一方、図８を参照すると、第２の駆動トランジスタＤＴ２の第２のアクティブ層ＡＣＴ２の下に、下部メタルＢＭＬが配置され得る。下部メタルＢＭＬは、第２のアクティブ層ＡＣＴ２の全部又は一部と重なることができる。

例えば、下部メタルＢＭＬは、第２のゲート電極Ｇ２と電気的に接続できる。これとは別の例として、下部メタルＢＭＬは、下部から流入される光を遮断するライトシールドとして機能することができる。この場合、下部メタルＢＭＬは、第２のソース電極Ｓ２と電気的に接続されてもよい。

第１の駆動トランジスタＤＴ１は、第１の光学領域ＯＡ１に配置された第１の発光素子ＥＤ１を駆動するためのトランジスタであるが、第１の光学ベゼル領域ＯＢＡ１に配置されてもよい。

第２の駆動トランジスタＤＴ２は、第１の光学ベゼル領域ＯＢＡ１に配置された第２の発光素子ＥＤ２を駆動するためのトランジスタであり、第１の光学ベゼル領域ＯＢＡ１に配置されてもよい。

図８を参照すると、第１の駆動トランジスタＤＴ１及び第２の駆動トランジスタＤＴ２上に、第１の平坦化層ＰＬＮ１が配置され得る。即ち、第１の平坦化層ＰＬＮ１は、第１の駆動トランジスタＤＴ１の第１のソース電極Ｓ１及び第１のドレイン電極Ｄ１と、第２の駆動トランジスタＤＴ２の第２のソース電極Ｓ２及び第２のドレイン電極Ｄ２上に配置され得る。

図８を参照すると、第１の平坦化層ＰＬＮ１上に第１の中継電極ＲＥ１及び第２の中継電極ＲＥ２が配置され得る。

ここで、第１の中継電極ＲＥ１は、第１の駆動トランジスタＤＴ１の第１のソース電極Ｓ１と、第１の発光素子ＥＤ１の第１のアノード電極ＡＥ１との間の電気的な接続を中継する電極であってもよい。そして、第２の中継電極ＲＥ２は、第２の駆動トランジスタＤＴ２の第２のソース電極Ｓ２と、第２の発光素子ＥＤ２の第２のアノード電極ＡＥ２との間の電気的な接続を中継する電極であってもよい。

第１の中継電極ＲＥ１は、第１の平坦化層ＰＬＮ１のホールを介して、第１の駆動トランジスタＤＴ１の第１のソース電極Ｓ１と電気的に接続され得る。第２の中継電極ＲＥ２は、第１の平坦化層ＰＬＮ１の他のホールを介して、第２の駆動トランジスタＤＴ２の第２のソース電極Ｓ２と電気的に接続され得る。

図８を参照すると、第１の中継電極ＲＥ１及び第２の中継電極ＲＥ２は、第１の光学ベゼル領域ＯＢＡ１に配置されてもよい。

一方、図８を参照すると、アノード延長ラインＡＥＬは、第１の中継電極ＲＥ１と連結されて、第１の光学ベゼル領域ＯＢＡ１から第１の光学領域ＯＡ１に延長され得る。

図８を参照すると、アノード延長ラインＡＥＬは、第１の中継電極ＲＥ１上に形成される金属層として透明材料で構成できる。

図８を参照すると、第２の平坦化層ＰＬＮ２は、第１の中継電極ＲＥ１、第２の中継電極ＲＥ２、及びアノード延長ラインＡＥＬを覆いながら配置され得る。

図８を参照すると、発光素子形成部（ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｅｌｅｍｅｎｔ ｆｏｒｍｉｎｇ ｐａｒｔ）が、第２の平坦化層ＰＮＬ２上に位置することができる。

図８を参照すると、発光素子形成部は、第２の平坦化層ＰＮＬ２上に形成された第１の発光素子ＥＤ１、第２の発光素子ＥＤ２、及び第４の発光素子ＥＤ４を含むことができる。

図８を参照すると、第１の発光素子ＥＤ１及び第４の発光素子ＥＤ４は、第１の光学領域ＯＡ１に配置され、第２の発光素子ＥＤ２は、第１の光学ベゼル領域ＯＢＡ１に配置され得る。

図８の例では、第１の発光素子ＥＤ１、第２の発光素子ＥＤ２、及び第４の発光素子ＥＤ４は、同じ色の光を放出する発光素子である。以下では、第１の発光素子ＥＤ１、第２の発光素子ＥＤ２、及び第４の発光素子ＥＤ４の各発光層ＥＬは、別途に形成してもよいが、共通に形成されていると仮定する。

図８を参照すると、第１の発光素子ＥＤ１は、第１のアノード電極ＡＥ１、発光層ＥＬ、及びカソード電極ＣＥが重なる領域で構成することができる。第２の発光素子ＥＤ２は、第２のアノード電極ＡＥ２、発光層ＥＬ、及びカソード電極ＣＥが重なる領域で構成することができる。第４の発光素子ＥＤ４は、第４のアノード電極ＡＥ４、発光層ＥＬ、及びカソード電極ＣＥが重なる領域で構成することができる。

図８を参照すると、第１のアノード電極ＡＥ１、第２のアノード電極ＡＥ２、及び第４のアノード電極ＡＥ４は、第２の平坦化層ＰＬＮ２上に配置することができる。

第２のアノード電極ＡＥ２は、第２の平坦化層ＰＬＮ２のホールを介して、第２の中継電極ＲＥ２と接続され得る。

第１のアノード電極ＡＥ１は、第２の平坦化層ＰＬＮ２の他のホールを介して、第１の光学ベゼル領域ＯＢＡ１から第１の光学領域ＯＡ１まで延びるアノード延長ラインＡＥＬと接続され得る。

第４のアノード電極ＡＥ４は、第２の平坦化層ＰＬＮ２のまた別のホールを介して、第１の光学ベゼル領域ＯＢＡ１から第１の光学領域ＯＡ１まで延びる他のアノード延長ラインＡＥＬと接続できる。

図８を参照すると、バンクＢＫは、第１のアノード電極ＡＥ１、第２のアノード電極ＡＥ２、及び第４のアノード電極ＡＥ４上に配置することができる。

バンクＢＫは、複数のバンクホールを含むことができ、複数のバンクホールを介して、第１のアノード電極ＡＥ１、第２のアノード電極ＡＥ２、及び第４のアノード電極ＡＥ４のそれぞれの一部が露出する可能性がある。即ち、バンクＢＫに形成された複数のバンクホールは、第１のアノード電極ＡＥ１、第２のアノード電極ＡＥ２、及び第４のアノード電極ＡＥ４のそれぞれの一部と重なってもよい。

図８を参照すると、発光層ＥＬがバンクＢＫ上に配置され得る。発光層ＥＬは、複数のバンクホールを介して、第１のアノード電極ＡＥ１の一部、第２のアノード電極ＡＥ２の一部、及び第４のアノード電極ＡＥ４の一部と接触することができる。

図８を参照すると、発光層ＥＬとバンクＢＫとの間に、少なくとも１つのスペースＳＰＣＥが存在してもよい。

図８を参照すると、カソード電極ＣＥが発光層ＥＬ上に配置され得る。カソード電極ＣＥは、複数のカソードホールＣＨを含むことができる。カソード電極ＣＥに形成された複数のカソードホールＣＨは、第１の光学領域ＯＡ１に配置され得る。

図８に例示される１つのカソードホールＣＨは、第１の発光領域ＥＡ１と第４の発光領域ＥＡ４との間に位置するカソードホールである。

図８を参照すると、封止部（ｅｎｃａｐｓｕｌａｔｉｏｎ ｐａｒｔ）がカソード電極ＣＥ上に配置され得る。封止部は、カソード電極ＣＥ上に形成された封止層ＥＮＣＡＰを含むことができる。

図８を参照すると、封止層ＥＮＣＡＰは、封止層ＥＮＣＡＰの下に配置された発光素子ＥＤ１、ＥＤ２、ＥＤ４に、水分や酸素が浸透するのを防止する層であってもよい。特に、封止層ＥＮＣＡＰは、有機膜を含み得る発光層ＥＬに水分又は酸素が浸透することを防止することができる。ここで、封止層ＥＮＣＡＰは、単一膜で構成されてもよく、多重膜で構成されてもよい。

図８を参照すると、封止層ＥＮＣＡＰは、第１の封止層ＰＡＳ１、第２の封止層ＰＣＬ、及び第３の封止層ＰＡＳ２を含むことができる。第１の封止層ＰＡＳ１及び第３の封止層ＰＡＳ２は、無機膜であってもよく、第２の封止層ＰＣＬは、有機膜であってもよい。

第２の封止層ＰＣＬが、有機膜で構成されることにより、第２の封止層ＰＣＬは、平坦化層の役割を果たすこともできる。

一方、本開示の実施形態による表示パネル１１０は、タッチセンサを内蔵することができる。この場合、本開示の実施形態による表示パネル１１０は、封止層ＥＮＣＡＰ上に形成されたタッチセンサ部を含むことができる。

図８を参照すると、タッチセンサ部は、タッチセンサメタルＴＳＭ及びブリッジメタルＢＲＧを含むことができ、センサバッファ層Ｓ－ＢＵＦ、センサ層間絶縁膜Ｓ－ＩＬＤ、及びセンサ保護層Ｓ－ＰＡＣなどの絶縁膜の構成をさらに含むことができる。

センサバッファ層Ｓ－ＢＵＦは、封止層ＥＮＣＡＰ上に配置することができる。ブリッジメタルＢＲＧは、センサバッファ層Ｓ－ＢＵＦ上に配置され、センサ層間絶縁膜Ｓ－ＩＬＤは、ブリッジメタルＢＲＧ上に配置され得る。

タッチセンサメタルＴＳＭは、センサ層間絶縁膜Ｓ－ＩＬＤ上に配置することができる。タッチセンサメタルＴＳＭの一部は、センサ層間絶縁膜Ｓ－ＩＬＤのホールを介して、当該ブリッジメタルＢＲＧと接続されてもよい。

図８を参照すると、タッチセンサメタルＴＳＭ及びブリッジメタルＢＲＧは、第１の光学ベゼル領域ＯＢＡ１に配置することができる。タッチセンサメタルＴＳＭ及びブリッジメタルＢＲＧは、第１の光学ベゼル領域ＯＢＡ１の第２の発光領域ＥＡ２と重ならないように配置することができる。

複数のタッチセンサメタルＴＳＭは、１つのタッチ電極（又は１つのタッチ電極ライン）を構成することができ、メッシュの形態で配置され、電気的に接続することができる。タッチセンサメタルＴＳＭの一部と、タッチセンサメタルＴＳＭの他の一部は、ブリッジメタルＢＲＧを介して電気的に接続され、１つのタッチ電極（又は１つのタッチ電極ライン）を構成することができる。

センサ保護層Ｓ－ＰＡＣは、タッチセンサメタルＴＳＭ及びブリッジメタルＢＲＧを覆いながら配置することができる。

一方、表示パネル１１０が、タッチセンサを内蔵するタイプの場合、表示領域ＤＡにおいて、封止層ＥＮＣＡＰ上に位置するタッチセンサメタルＴＳＭの少なくとも一部が延びて、封止層ＥＮＣＡＰの外側傾斜面に沿って配置され、封止層ＥＮＣＡＰの外側傾斜面よりも外側に位置するパッドと電気的に接続することができる。ここで、パッドは、非表示領域ＮＤＡに配置されてもよく、タッチ駆動回路２６０が電気的に接続される金属パターンであってもよい。

本開示の実施形態による表示パネル１１０は、第１のアノード電極ＡＥ１上に位置するものの、第１のアノード電極ＡＥ１の一部を露出させるバンクホールを有するバンクＢＫ、及び、バンクＢＫ上に位置するものの、バンクホールを介して露出された第１のアノード電極ＡＥ１の一部と接触する発光層ＥＬをさらに含むことができる。

バンクＢＫに形成されたバンクホールは、複数のカソードホールＣＨと重ならない場合がある。カソードホールＣＨがある点では、バンクＢＫは、陥没又は貫通していない。したがって、カソードホールＣＨがある点で、バンクＢＫの下に位置する第２の平坦化層ＰＬＮ２及び第１の平坦化層ＰＬＮ１はまた、陥没又は貫通していない。

複数のカソードホールＣＨの下に位置するバンクＢＫの上面は、損傷を受けずに、平坦な状態であり得る。これは、カソード電極ＣＥに、複数のカソードホールＣＨを形成する工程により、カソード電極ＣＥの下に位置する絶縁層や金属パターン（電極や配線など）、又は発光層ＥＬが、損傷していないことを意味し得る。

カソード電極ＣＥに複数のカソードホールＣＨを形成する工程について簡単に説明すると、次の通りである。複数のカソードホールＣＨが形成される位置に、特定のマスクパターンを蒸着しておき、その上にカソード電極材料を蒸着する。これにより、カソード電極材料は、特定のマスクパターンのない領域にのみ蒸着され、複数のカソードホールＣＨが形成されたカソード電極ＣＥを形成することができる。例えば、特定のマスクパターンは、有機物を含むことができる。カソード電極材料は、マグネシウム－銀（Ｍｇ－Ａｇ）合金を含むことができる。

一方、複数のカソードホールＣＨを有するカソード電極ＣＥが形成された後、表示パネル１１０は、特定のマスクパターンが完全に除去された状態であってもよく、特定のマスクパターンの全部又は一部が残っている状態であってもよい。

本開示の実施形態による表示パネル１１０は、第１の光学領域ＯＡ１に配置された第１の発光素子ＥＤ１を駆動するために、第１の光学ベゼル領域ＯＢＡ１に配置された第１の駆動トランジスタＤＴ１と、第１の光学ベゼル領域ＯＢＡ１に配置された第２の発光素子ＥＤ２を駆動するために、第１の光学ベゼル領域ＯＢＡ１に配置された第２の駆動トランジスタＤＴ２とを含むことができる。

本開示の実施形態による表示パネル１１０は、第１の駆動トランジスタＤＴ１及び第２の駆動トランジスタＤＴ２上に配置される第１の平坦化層ＰＬＮ１、第１の平坦化層ＰＬＮ１上に位置し、第１の平坦化層ＰＬＮ１のホールを介して、第１の駆動トランジスタＤＴ１の第１のソース電極Ｓ１と電気的に接続される第１の中継電極ＲＥ１、第１の平坦化層ＰＬＮ１上に位置し、第１の平坦化層ＰＬＮ１の他のホールを介して、第２の駆動トランジスタＤＴ２の第２のソース電極Ｓ２と電気的に接続される第２の中継電極ＲＥ２、及び第１の中継電極ＲＥ１及び第２の中継電極ＲＥ２上に配置される第２の平坦化層ＰＬＮ２をさらに含むことができる。

本開示の実施形態による表示パネル１１０は、第１の中継電極ＲＥ１と第１のアノード電極ＡＥ１を接続し、第１の平坦化層ＰＬＮ１上に位置するアノード延長ラインＡＥＬをさらに含むことができる。

第２のアノード電極ＡＥ２は、第２の平坦化層ＰＬＮ２のホールを介して、第２の中継電極ＲＥ２と電気的に接続され、第１のアノード電極ＡＥ１は、第２の平坦化層ＰＬＮ２の他のホールを介して、アノード延長ラインＡＥＬと電気的に接続することができる。

アノード延長ラインＡＥＬの全部又は一部は、第１の光学領域ＯＡ１に配置され、アノード延長ラインＡＥＬは、透明材料を含むことができる。

第１のピクセル回路ＳＰＣ１は、第１の発光素子ＥＤ１を駆動するための第１の駆動トランジスタＤＴ１を含み、第２のピクセル回路ＳＰＣ２は、第２の発光素子ＥＤ２を駆動するための第２の駆動トランジスタＤＴ２を含むことができる。

第１の駆動トランジスタＤＴ１の第１のアクティブ層ＡＣＴ１と、第２の駆動トランジスタＤＴ２の第２のアクティブ層ＡＣＴ２とは、異なる層であってもよい。

本開示の実施形態による表示パネル１１０は、基板ＳＵＢ、基板ＳＵＢと第１の駆動トランジスタＤＴ１との間に配置される第１のバッファ層ＢＵＦ１、及び第１の駆動トランジスタＤＴ１と第２の駆動トランジスタＤＴ２の間に配置される第２のバッファ層ＢＵＦ２をさらに含むことができる。

第１の駆動トランジスタＤＴ１の第１のアクティブ層ＡＣＴ１と、第２の駆動トランジスタＤＴ２の第２のアクティブＡＣＴ２とは、互いに異なる半導体材料を含むことができる。

例えば、第２の駆動トランジスタＤＴ２の第２のアクティブ層ＡＣＴ２は、酸化物半導体材料を含むことができる。例えば、酸化物半導体材料は、ＩＧＺＯ（Ｉｎｄｉｕｍ ｇａｌｌｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）、ＩＧＺＴＯ（Ｉｎｄｉｕｍ ｇａｌｌｉｕｍ ｚｉｎｃ ｔｉｎ ｏｘｉｄｅ）、ＺｎＯ（ｚｉｎｃ ｏｘｉｄｅ）、ＣｄＯ（ｃａｄｍｉｕｍ ｏｘｉｄｅ）、ＩｎＯ（ｉｎｄｉｕｍ ｏｘｉｄｅ）、ＺＴＯ（ｚｉｎｃ ｔｉｎ ｏｘｉｄｅ）、 ＺＩＴＯ（ｚｉｎｃ ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）などを含むことができる。

例えば、第１の駆動トランジスタＤＴ１の第１のアクティブＡＣＴ１は、第２の駆動トランジスタＤＴ２の第２のアクティブ層ＡＣＴ２とは異なる半導体材料を含むことができる。

例えば、第１の駆動トランジスタＤＴ１の第１のアクティブ層ＡＣＴ１は、シリコンベースの半導体材料を含むことができる。例えば、シリコンベースの半導体材料は、低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ－Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ Ｓｉｌｉｃｏｎ）などを含むことができる。

本開示の実施形態による表示パネル１１０は、第１の発光素子ＥＤ１、第２の発光素子ＥＤ２、及び第３の発光素子ＥＤ３上の封止層ＥＮＣＡＰ、及び封止層ＥＮＣＡＰ上のタッチセンサメタルＴＳＭをさらに含むことができる。

タッチセンサメタルＴＳＭは、一般領域ＮＡと第１の光学ベゼル領域ＯＢＡ１とに配置され得る。

図８を参照すると、第１の光学領域ＯＡ１は、第１の光学電子装置１１と重なることができる。第１の光学ベゼル領域ＯＢＡ１は、第１の光学電子装置１１と重ならない場合がある。場合によっては、第１の光学ベゼル領域ＯＢＡ１の一部は、第１の光学電子装置１１と重なってもよい。

図８を参照すると、一般領域ＮＡの断面構造は、第１の光学ベゼル領域ＯＢＡ１の断面構造と同じであり得る。ただし、第１の光学領域ＯＡ１に配置された第１の発光素子ＥＤ１を駆動するために、第１の光学ベゼル領域ＯＢＡ１に配置される第１のピクセル回路ＳＰＣ１は、一般領域ＮＡに配置されない。

図９は、本開示の実施形態による表示パネル１１０の断面図であり、表示パネル１１０の第１の光学ベゼル領域ＯＢＡ１及び第１の光学領域ＯＡ１の断面図である。ただし、図９は、図６と同様に、１：２回路部接続方式を適用した場合の断面図である。

図９の断面図は、図８の断面図と基本的に同じである。ただし、図８の断面図は、図５のような１：１回路部接続方式が適用された場合であり、図９の断面図は、図６のような１：２回路部接続方式が適用された場合である点のみで、相違がある。したがって、以下では、図９の断面構造を説明するにおいて、図８の断面構造と異なる特徴を中心に説明する。

図９を参照すると、第１の光学領域ＯＡ１に配置された第１の発光素子ＥＤ１と第４の発光素子ＥＤ４とは、第１の光学ベゼル領域ＯＢＡ１に配置された第１の駆動トランジスタＤＴ１によって同時に駆動され得る。

したがって、図９に示すように、アノード延長ラインＡＥＬは、第１のアノード電極ＡＥ１と他の第４のアノード電極ＡＥ４と電気的にさらに接続されてもよい。即ち、アノード延長ラインＡＥＬは、第１の発光素子ＥＤ１の第１のアノード電極ＡＥ１と第４の発光素子ＥＤ４の第４のアノード電極ＡＥ４との両方に電気的に接続することができる。

図９を参照すると、アノード延長ラインＡＥＬは、複数のカソードホールＣＨのうち第１の発光素子ＥＤ１と第４の発光素子ＥＤ４との間に位置するカソードホールＣＨと重なることができる。

図９を参照すると、第１の発光素子ＥＤ１による第１の発光領域ＥＡ１と、第４の発光素子ＥＤ４による第４の発光領域ＥＡ４とは、同じ色の光を放出する発光領域であってもよい。

図１０は、本開示の実施形態による表示パネル１１０において、発光素子ＥＤとピクセル回路ＳＰＣとの間の接続構造を示す。図１１は、図１０において、第１の光学領域ＯＡ１内の第１の領域Ｚ１に配置された発光素子ＥＤに関連する接続構造を概略的に示している。図１２は、図１０の第１の光学領域ＯＡ１内の第２の領域Ｚ２に配置された発光素子ＥＤに関連する接続構造を概略的に示しており、図１３は、図１０の第１の光学ベゼル領域ＯＢＡ１内の第３の領域Ｚ３に配置された発光素子ＥＤに関連する接続構造を概略的に示している。

図１０を参照すると、第１の光学領域ＯＡ１には、複数の発光素子ＥＤを配置することができる。第１の光学ベゼル領域ＯＢＡ１には、複数の発光素子ＥＤを含むことができる。

図１０を参照すると、第１の光学領域ＯＡ１は、任意の第１の領域Ｚ１及び第２の領域Ｚ２を含むことができる。第１の光学ベゼル領域ＯＢＡ１は、任意の第３の領域Ｚ３を含むことができる。

図１０及び図１１を参照すると、第１の光学領域ＯＡ１内の第１の領域Ｚ１には、第１の発光素子群ＥＤＧ１が配置されてもよい。第１の発光素子群ＥＤＧ１は、Ｎ（Ｎは、２以上の自然数）個の発光素子ＥＤ＿Ｒ１ａ、ＥＤ＿Ｒ１ｂ、ＥＤ＿Ｇ１ａ、ＥＤ＿Ｇ１ｂ、ＥＤ＿Ｇ１ｃ、ＥＤ＿Ｇ１ｄ、ＥＤ＿Ｂ１ａ、ＥＤ＿Ｂ１ｂを含むことができる。

第１の領域Ｚ１に配置された第１の発光素子群ＥＤＧ１を駆動するための第１のピクセル回路群ＳＰＣＧ１が、第１の光学ベゼル領域ＯＢＡ１に配置され得る。

第１のピクセル回路群ＳＰＣＧ１は、Ｍ（Ｍは、１以上でＮ以下の自然数）個の第１のピクセル回路ＳＰＣ＿Ｒ１、ＳＰＣ＿Ｇ１、ＳＰＣ＿Ｂ１を含むことができる。

図１０及び図１２を参照すると、第１の光学領域ＯＡ１内の第２の領域Ｚ２には、第２の発光素子群ＥＤＧ２が配置されてもよい。第２の発光素子群ＥＤＧ２は、Ｎ個の発光素子ＥＤ＿Ｒ２ａ、ＥＤ＿Ｒ２ｂ、ＥＤ＿Ｇ２ａ、ＥＤ＿Ｇ２ｂ、ＥＤ＿Ｇ２ｃ、ＥＤ＿Ｇ２ｄ、ＥＤ＿Ｂ２ａ、ＥＤ＿Ｂ２ｂを含むことができる。

第２の領域Ｚ２に配置された第２の発光素子群ＥＤＧ２を駆動するための第２のピクセル回路群ＳＰＣＧ２が、第１の光学ベゼル領域ＯＢＡ１に配置され得る。

第２のピクセル回路群ＳＰＣＧ２は、Ｍ個の第２のピクセル回路ＳＰＣ＿Ｒ２、ＳＰＣ＿Ｇ２、ＳＰＣ＿Ｂ２を含むことができる。

図１０及び図１３を参照すると、第１の光学ベゼル領域ＯＢＡ１内の第３の領域Ｚ３には、第３の発光素子群ＥＤＧ３が配置されてもよい。第３の発光素子群ＥＤＧ３は、Ｎ個の発光素子ＥＤ＿Ｒ３ａ、ＥＤ＿Ｒ３ｂ、ＥＤ＿Ｇ３ａ、ＥＤ＿Ｇ３ｂ、ＥＤ＿Ｇ３ｃ、ＥＤ＿Ｇ３ｄ、ＥＤ＿Ｂ３ａ、ＥＤ＿Ｂ３ｂを含むことができる。

第３の領域Ｚ３に配置された第３の発光素子群ＥＤＧ３を駆動するための第３のピクセル回路群ＳＰＣＧ３が、第１の光学ベゼル領域ＯＢＡ１に配置され得る。

第３のピクセル回路群ＳＰＣＧ３は、Ｍ個の第３のピクセル回路ＳＰＣ＿Ｒ３、ＳＰＣ＿Ｇ３、ＳＰＣ＿Ｂ３を含むことができる。

第１～第３の領域Ｚ１、Ｚ２、Ｚ３のそれぞれに配置されたＮ個の発光素子ＥＤは、Ｍ（Ｍは、１以上でＮ以下の自然数）個のピクセル回路ＳＰＣによって駆動することができる。

第１の領域Ｚ１、第２の領域Ｚ２、及び第３の領域Ｚ３は、発光素子ＥＤとピクセル回路ＳＰＣとの対応関係の観点からの単位領域であってもよい。Ｎは、単位領域に配置される発光素子ＥＤの数であり、Ｍは、単位領域に配置される発光素子ＥＤを駆動するためのピクセル回路ＳＰＣの数であり得る。

例えば、図１０は、Ｎが８であり、Ｍが３である場合である。即ち、８個の発光素子ＥＤが、第１～第３の領域Ｚ１、Ｚ２、Ｚ３のそれぞれに配置され得、第１～第３の領域Ｚ１、Ｚ２、Ｚ３のそれぞれに配置された８個の発光素子ＥＤは、３つのピクセル回路ＳＰＣによって駆動できる。

例えば、８個の発光素子ＥＤは、２個の赤色発光領域にそれぞれ配置される２個の赤色発光素子、４個の緑色発光領域にそれぞれ配置される４個の緑色発光素子、及び２個の青色発光領域にそれぞれ配置される２個の青色発光素子を含むことができる。例えば、３個のピクセル回路ＳＰＣは、２個の赤色発光素子を駆動するための１つのピクセル回路、４個の緑色発光素子を駆動するための１つのピクセル回路、及び２個の青色発光素子を駆動するための１つのピクセル回路を含むことができる。

図１０及び図１１を参照すると、第１のピクセル回路群ＳＰＣＧ１は、第１の赤色ピクセル回路ＳＰＣ＿Ｒ１、第１の緑色ピクセル回路ＳＰＣ＿Ｇ１、第１の青色ピクセル回路ＳＰＣ＿Ｂ１を含むことができる。

図１０及び図１１を参照すると、第１の赤色ピクセル回路ＳＰＣ＿Ｒ１は、駆動トランジスタＤＴ＿Ｒ１を介して、第１の領域Ｚ１に配置された第１の発光素子群ＥＤＧ１に含まれる２つの第１の赤色発光素子ＥＤ＿Ｒ１ａ、ＥＤ＿Ｒ１ｂを駆動することができる。

第１の赤色ピクセル回路ＳＰＣ＿Ｒ１は、第１の赤色アノード延長ラインＡＥＬ＿Ｒ１を介して、第１の光学領域ＯＡ１の第１の領域Ｚ１に配置された第１の発光素子群ＥＤＧ１に含まれる２つの第１の赤色発光素子ＥＤ＿Ｒ１ａ、ＥＤ＿Ｒ１ｂと電気的に接続することができる。

図１０及び図１１を参照すると、第１の緑色ピクセル回路ＳＰＣ＿Ｇ１は、駆動トランジスタＤＴ＿Ｇ１を介して、第１の領域Ｚ１に配置された第１の発光素子群ＥＤＧ１に含まれる４つの第１の緑色発光素子ＥＤ＿Ｇ１ａ、ＥＤ＿Ｇ１ｂ、ＥＤ＿Ｇ１ｃ、ＥＤ＿Ｇ１ｄを駆動することができる。

第１の緑色ピクセル回路ＳＰＣ＿Ｇ１は、第１の緑色アノード延長ラインＡＥＬ＿Ｇ１を介して、第１の光学領域ＯＡ１の第１の領域Ｚ１に配置された４個の第１の緑色発光素子ＥＤ＿Ｇ１ａ、ＥＤ＿Ｇ１ｂ、ＥＤ＿Ｇ１ｃ、ＥＤ＿Ｇ１ｄと電気的に接続することができる。

図１０及び図１１を参照すると、第１の青色ピクセル回路ＳＰＣ＿Ｂ１は、駆動トランジスタＤＴ＿Ｂ１を介して、第１の領域Ｚ１に配置された第１の発光素子群ＥＤＧ１に含まれる２個の第１の青色発光素子ＥＤ＿Ｂ１ａ、ＥＤ＿Ｂ１ｂを駆動することができる。

第１の青色ピクセル回路ＳＰＣ＿Ｂ１は、第１の青色アノード延長ラインＡＥＬ＿Ｂ１を介して、第１の光学領域ＯＡ１の第１の領域Ｚ１に配置された２個の第１の青色発光素子ＥＤ＿Ｂ１ａ、ＥＤ＿Ｂ１ｂと電気的に接続することができる。

図１０及び図１２を参照すると、第２のピクセル回路群ＳＰＣＧ２は、第２の赤色ピクセル回路ＳＰＣ＿Ｒ２、第２の緑色ピクセル回路ＳＰＣ＿Ｇ２、第２の青色ピクセル回路ＳＰＣ＿Ｂ２を含むことができる。

図１０及び図１２を参照すると、第２の赤色ピクセル回路ＳＰＣ＿Ｒ２は、駆動トランジスタＤＴ＿Ｒ２を介して、第２の領域Ｚ２に配置された第２の発光素子群ＥＤＧ２に含まれる２個の第２の赤色発光素子ＥＤ＿Ｒ２ａ、ＥＤ＿Ｒ２ｂを駆動することができる。

第２の赤色ピクセル回路ＳＰＣ＿Ｒ２は、第２の赤色アノード延長ラインＡＥＬ＿Ｒ２を介して、第１の光学領域ＯＡ１の第２の領域Ｚ２に配置された２個の第２の赤色発光素子ＥＤ＿Ｒ２ａ、ＥＤ＿Ｒ２ｂと電気的に接続することができる。

図１０及び図１２を参照すると、第２の緑色ピクセル回路ＳＰＣ＿Ｇ２は、駆動トランジスタＤＴ＿Ｇ２を介して、第２の領域Ｚ２に配置された第２の発光素子群ＥＤＧ２に含まれる４個の第２の緑色発光素子ＥＤ＿Ｇ２ａ、ＥＤ＿Ｇ２ｂ、ＥＤ＿Ｇ２ｃ、ＥＤ＿Ｇ２ｄを駆動することができる。

第２の緑色ピクセル回路ＳＰＣ＿Ｇ２は、第２の緑色アノード延長ラインＡＥＬ＿Ｇ２を介して、第１の光学領域ＯＡ１の第２の領域Ｚ２に配置された４個の第２の緑色発光素子ＥＤ＿Ｇ２ａ、ＥＤ＿Ｇ２ｂ、ＥＤ＿Ｇ２ｃ、ＥＤ＿Ｇ２ｄと電気的に接続することができる。

図１０及び図１２を参照すると、第２の青色ピクセル回路ＳＰＣ＿Ｂ２は、駆動トランジスタＤＴ＿Ｂ２を介して、第２の領域Ｚ２に配置された第２の発光素子群ＥＤＧ２に含まれる２個の第２の青色発光素子ＥＤ＿Ｂ２ａ、ＥＤ＿Ｂ２ｂを駆動することができる。

第２の青色ピクセル回路ＳＰＣ＿Ｂ２は、第２の青色アノード延長ラインＡＥＬ＿Ｂ２を介して、第１の光学領域ＯＡ１の第２の領域Ｚ２に配置された２個の第２の青色発光素子ＥＤ＿Ｂ２ａ、ＥＤ＿Ｂ２ｂと電気的に接続することができる。

図１０及び図１３を参照すると、第３のピクセル回路群ＳＰＣＧ３は、第３の赤色ピクセル回路ＳＰＣ＿Ｒ３、第３の緑色ピクセル回路ＳＰＣ＿Ｇ３、第３の青色ピクセル回路ＳＰＣ＿Ｂ３を含むことができる。

図１０及び図１３を参照すると、第３の赤色ピクセル回路ＳＰＣ＿Ｒ３は、駆動トランジスタＤＴ＿Ｒ３を介して、第３の領域Ｚ３に配置された第３の発光素子群ＥＤＧ３に含まれる２個の第３の赤色発光素子ＥＤ＿Ｒ３ａ、ＥＤ＿Ｒ３ｂを駆動することができる。

第３の赤色ピクセル回路ＳＰＣ＿Ｒ３は、第３の赤色アノード延長ラインＡＥＬ＿Ｒ３を介して、第１の光学ベゼル領域ＯＢＡ１の第３の領域Ｚ３に配置された２個の第３の赤色発光素子ＥＤ＿Ｒ３ａ、ＥＤ＿Ｒ３ｂと電気的に接続することができる。

図１０及び図１３を参照すると、第３の緑色ピクセル回路ＳＰＣ＿Ｇ３は、駆動トランジスタＤＴ＿Ｇ３を介して、第３の領域Ｚ３に配置された第３の発光素子群ＥＤＧ３に含まれる４個の第３の緑色発光素子ＥＤ＿Ｇ３ａ、ＥＤ＿Ｇ３ｂ、ＥＤ＿Ｇ３ｃ、ＥＤ＿Ｇ３ｄを駆動することができる。

第３の緑色ピクセル回路ＳＰＣ＿Ｇ３は、第３の緑色アノード延長ラインＡＥＬ＿Ｇ３を介して、第１の光学ベゼル領域ＯＢＡ１の第３の領域Ｚ３に配置された４個の第３の緑色発光素子ＥＤ＿Ｇ３ａ、ＥＤ＿Ｇ３ｂ、ＥＤ＿Ｇ３ｃ、ＥＤ＿Ｇ３ｄと電気的に接続することができる。

図１０及び図１３を参照すると、第３の青色ピクセル回路ＳＰＣ＿Ｂ３は、駆動トランジスタＤＴ＿Ｂ３を介して、第３の領域Ｚ３に配置された第３の発光素子群ＥＤＧ３に含まれる２個の第３の青色発光素子ＥＤ＿Ｂ３ａ、ＥＤ＿Ｂ３ｂを駆動することができる。

第３の青色ピクセル回路ＳＰＣ＿Ｂ３は、第３の青色アノード延長ラインＡＥＬ＿Ｂ３を介して、第１の光学ベゼル領域ＯＢＡ１の第３の領域Ｚ３に配置された２個の第３の青色発光素子ＥＤ＿Ｂ３ａ、ＥＤ＿Ｂ３ｂと電気的に接続することができる。

図１０を参照すると、第１の発光素子群ＥＤＧ１、第２の発光素子群ＥＤＧ２、第３の発光素子群ＥＤＧ３、第１のピクセル回路群ＳＰＣＧ１、第２のピクセル回路群ＳＰＣＧ２、及び第３のピクセル回路群ＳＰＣＧ３の各位置に応じて、第１の発光素子群ＥＤＧ１と、第１のピクセル回路群ＳＰＣＧ１との間の接続のための第１のアノード延長ラインＡＥＬ１、第２の発光素子群ＥＤＧ２と第２のピクセル回路群ＳＰＣＧ２との間の接続のための第２のアノード延長ラインＡＥＬ２、及び第３の発光素子群ＥＤＧ３と第３のピクセル回路群ＳＰＣＧ３との間の接続のための第３のアノード延長ラインＡＥＬ３は、異なる長さを持つことができる。

第１～第３のアノード延長ラインＡＥＬ１、ＡＥＬ２、ＡＥＬ３間の長さの偏差は、第１～第３のアノード延長ラインＡＥＬ１、ＡＥＬ２、ＡＥＬ３間の抵抗の偏差を引き起こす可能性がある。これにより、第１の発光素子群ＥＤＧ１、第２の発光素子群ＥＤＧ２、及び第３の発光素子群ＥＤＧ３間の輝度の偏差が発生することがある。このような輝度の偏差は、画質の低下につながる可能性がある。

したがって、本開示の実施形態による表示パネル１１０は、アノード延長ライン間の長さの偏差を有するにもかかわらず、アノード延長ライン間の抵抗の偏差の補償構造を有することができる。これにより、発光素子ＥＤとピクセル回路ＳＰＣとの間の抵抗が、同じであるか、又は実質的に同じであり得る。

以下では、本開示の実施形態による表示パネル１１０において、アノード延長ライン間の抵抗の偏差の補償構造について説明する。

図１４は、本開示の実施形態による表示パネル１１０において、アノード延長ラインＡＥＬ１、ＡＥＬ２、ＡＥＬ３間の抵抗の偏差を補償するための抵抗偏差補償構造を説明するダイアグラムである。

図１４を参照すると、抵抗偏差補償構造を説明するために、第１の光学領域ＯＡ１に配置される第１の発光素子ＥＤ１、第１の光学領域ＯＡ１に配置される第２の発光素子ＥＤ２、及び第１の光学領域ＯＡ１又は第１の光学ベゼル領域ＯＢＡ１に配置される第３の発光素子ＥＤ３を例に挙げる。

第１の発光素子ＥＤ１は、第１のピクセル回路ＳＰＣ１によって駆動され、第２の発光素子ＥＤ２は、第２のピクセル回路ＳＰＣ２によって駆動され、第３の発光素子ＥＤ３は、第３のピクセル回路ＳＰＣ３によって駆動され得る。ここで、第１のピクセル回路ＳＰＣ１、第２のピクセル回路ＳＰＣ２、及び第３のピクセル回路ＳＰＣ３は、全て第１の光学ベゼル領域ＯＢＡ１に配置され得る。

第１のピクセル回路ＳＰＣ１と第１の発光素子ＥＤ１とは、第１のアノード延長ラインＡＥＬ１によって電気的に接続され、第２のピクセル回路ＳＰＣ２と第２の発光素子ＥＤ２とは、第２のアノード延長ラインＡＥＬ２によって電気的に接続され、第３のピクセル回路ＳＰＣ３と第３の発光素子ＥＤ３とは、第３のアノード延長ラインＡＥＬ３によって電気的に接続され得る。

即ち、第１のアノード延長ラインＡＥＬ１は、第１の発光素子ＥＤ１の第１のアノード電極ＡＥ１を、第１のピクセル回路ＳＰＣ１に接続することができ、第２のアノード延長ラインＡＥＬ２は、第２の発光素子ＥＤ２の第２のアノード電極ＡＥ２を、第２のピクセル回路ＳＰＣ２に接続することができ、第３のアノード延長ラインＡＥＬ３は、第３の発光素子ＥＤ３の第３のアノード電極ＡＥ３を、第３のピクセル回路ＳＰＣ３に電気的に接続することができる。

図１４を参照すると、第１の発光素子ＥＤ１の第１のアノード電極ＡＥ１は、第１の光学領域ＯＡ１に配置することができ、第２の発光素子ＥＤ２の第２のアノード電極ＡＥ２は、第１の光学領域ＯＡ１に配置することができ、第３の発光素子ＥＤ３の第３のアノード電極ＡＥ３は、第１の光学領域ＯＡ１又は第１の光学ベゼル領域ＯＢＡ１に配置することができる。

図１４を参照すると、第１の発光素子ＥＤ１と第１のピクセル回路ＳＰＣ１との間の位置関係、第２の発光素子ＥＤ２と第２のピクセル回路ＳＰＣ２との間の位置関係、及び第３の発光素子ＥＤ３と第３のピクセル回路ＳＰＣ３との間の位置関係により、第１のアノード延長ラインＡＥＬ１、第２のアノード延長ラインＡＥＬ２、及び第３のアノード延長ラインＡＥＬ３のうち、第１のアノード延長ラインＡＥＬ１の長さが最も長く、第３のアノード延長ラインＡＥＬ３の長さが、最も短くてもよい。そして、第２のアノード延長ラインＡＥＬ２の長さは、第１のアノード延長ラインＡＥＬ１の長さよりも短く、第３のアノード延長ラインＡＥＬ３の長さよりも長くてもよい。第１のアノード延長ラインＡＥＬ１、第２のアノード延長ラインＡＥＬ２、及び第３のアノード延長ラインＡＥＬ３は、同じ材料及び同じ線幅を有することができる。第１のアノード延長ラインＡＥＬ１、第２のアノード延長ラインＡＥＬ２、及び第３のアノード延長ラインＡＥＬ３の比抵抗は、同一又は類似であり得る。代替的又は追加的に、第１のアノード延長ラインＡＥＬ１、第２のアノード延長ラインＡＥＬ２、及び第３のアノード延長ラインＡＥＬ３の単位長さ当たりの抵抗は、同じであっても、少なくとも類似していてもよい。比抵抗は、アノード延長ラインＡＥＬ１、ＡＥＬ２、ＡＥＬ３の材料の固有の特性である。したがって、第１、第２及び第３のアノード延長ラインＡＥＬ１、ＡＥＬ２、ＡＥＬ３の材料及び線幅が同じである場合、第１、第２及び第３のアノード延長ラインＡＥＬ１、ＡＥＬ２、ＡＥＬ３の比抵抗及び単位長さ当たりの抵抗は、同じでも実質的に同じでもよい。比抵抗は、ＡＥＬ材料ＡＥＬ１、ＡＥＬ２、ＡＥＬ３の固有の特性である。すなわち、本願では、第１、第２及び第３のアノード延長ラインＡＥＬ１、ＡＥＬ２、ＡＥＬ３が全て同一物質（アノード電極物質又はアノード金属）であり、同一線幅を有することを条件とし、その差は、第１、第２及び第３のアノード延長ラインＡＥＬ１、ＡＥＬ２、ＡＥＬ３間の抵抗値は、第１、第２及び第３のアノード延長ラインＡＥＬ１、ＡＥＬ２、ＡＥＬ３の長さの差によるものと判断される。

これにより、第１のアノード延長ラインＡＥＬ１、第２のアノード延長ラインＡＥＬ２、及び第３のアノード延長ラインＡＥＬ３のうち、第１のアノード延長ラインＡＥＬ１の抵抗が最も大きく、第３のアノード延長ラインＡＥＬ３の抵抗が、最も小さくてもよい。そして、第２のアノード延長ラインＡＥＬ２の抵抗は、第１のアノード延長ラインＡＥＬ１の抵抗より小さく、第３のアノード延長ラインＡＥＬ３の抵抗より大きくてもよい。

いくつかの実施形態では、この問題は、延長線の長さに応じて、１つ以上の延長ライン（アノード延長ライン）の様々な属性のうち１つ以上を調整することによって解決される。ここで、いくつかの属性は、単位長さ当たりの抵抗、断面積（長さ方向に垂直な平面内の線を通る）及び／又は幅を含むことができる。

言い換えれば、表示パネルは、光を透過する第１の領域を含み、映像を表示する表示領域、第１の領域に配置された第１の発光素子、第１の領域に配置された第２の発光素子、第１の領域の外部に配置された第１のピクセル回路、及び第１の領域の外部に配置された第２のピクセル回路を含むことができる。表示パネルは、第１の発光素子と第１のピクセル回路とを電気的に接続する第１の延長ラインと、第２の発光素子と第２のピクセル回路とを電気的に接続する第２の延長ラインとをさらに含むことができる。第１の延長ラインの総長は、第２の延長ラインの総長よりも大きく、第１の延長ラインの単位長さ当たりの平均抵抗（すなわち、全体線を考慮）は、第２の延長ラインの単位長さ当たりの平均抵抗より低くてもよい。単位長さ当たりの抵抗は、第１の延長ラインの総抵抗（すなわち、全長の）が、第２の延長ラインの総抵抗と同一であるように選択することができる。単位長さ当たりの抵抗差は、第１の延長ラインの断面積が、第２の延長ラインの断面積よりも大きいように、延長ラインを設計することによって達成することができる。例えば、第１の延長ラインの幅は、第２の延長ラインの幅より大きくてもよい。

図１４を参照すると、本開示の実施形態による表示パネル１１０は、抵抗偏差の補償のために、最も大きな抵抗を有する第１のアノード延長ラインＡＥＬ１の少なくとも一部と並列に接続された少なくとも１つの第１の補償ラインＡＵＸ１をさらに含むことができる。補償ラインは、前述のように、延長ライン自体の単位長さ当たりの抵抗を変化させることに加えて又は代替として提供することができる。

第１のピクセル回路ＳＰＣ１と第１のアノード電極ＡＥ１との間の接続経路の総抵抗は、並列に接続された第１のアノード延長ラインＡＥＬ１と少なくとも１つの第１の補償ラインＡＵＸ１の合成抵抗となる。第１のピクセル回路ＳＰＣ１と、第１のアノード電極ＡＥ１との間の接続経路の総抵抗は、少なくとも１つの第１の補償ラインＡＵＸ１が並列に接続されていない第１のアノード延長ラインＡＥＬ１の抵抗よりも小さくてもよい。

図１４を参照すると、第１のアノード電極ＡＥ１は、第１の光学領域ＯＡ１に配置され、第１の光学領域ＯＡ１に配置された第１の発光素子ＥＤ１に含まれ得る。

図１４を参照すると、本開示の実施形態による表示パネル１１０は、抵抗偏差の補償のために、第２のアノード延長ラインＡＥＬ２の少なくとも一部と並列に接続された少なくとも１つの第２の補償ラインＡＵＸ２をさらに含むことができる。

図１４を参照すると、第２のアノード延長ラインＡＥＬ２の長さは、第１のアノード延長ラインＡＥＬ１の長さより短く、第２のアノード延長ラインＡＥＬ２の抵抗も、第１のアノード延長ラインＡＥＬ１の抵抗より小さくてもよい。

したがって、少なくとも１つの第２の補償ラインＡＵＸ２は、少なくとも１つの第１の補償ラインＡＵＸ１とは異なる抵抗を有することができる。

第２のアノード延長ラインＡＥＬ２と、少なくとも１つの第２の補償ラインＡＵＸ２との合成抵抗は、第１のアノード延長ラインＡＥＬ１と、少なくとも１つの第１の補償ラインＡＵＸ１との合成抵抗と同一であるか、又は実質的に同一であり得る。

図１４を参照すると、本開示の実施形態による表示パネル１１０では、抵抗偏差の補償のために、第３のアノード延長ラインＡＥＬ３には、補償ラインが並列に接続されなくてもよい。例えば、第３のアノード電極ＡＥ３が、第１の光学ベゼル領域ＯＢＡ１に配置される場合、第３のアノード延長ラインＡＥＬ３には、補償ラインが並列に接続されなくてもよい。

第３のアノード延長ラインＡＥＬ３の抵抗は、第２のアノード延長ラインＡＥＬ２と少なくとも１つの第２の補償ラインＡＵＸ２の合成抵抗（並列抵抗）と、第１のアノード延長ラインＡＥＬ１と少なくとも１つの第１の補償ラインＡＵＸ１の合成抵抗（並列抵抗）と同じであるか、又は実質的に同じであり得る。

図１５は、本開示の実施形態による表示パネル１１０において、アノード延長ライン間の抵抗偏差を補償するための抵抗偏差補償構造の一例を簡単に示すダイアグラムである。

図１５を参照すると、少なくとも１つの第１の補償ラインＡＵＸ１は、金属ラインＭＴＬを含むか、又は金属ラインＭＴＬ及び半導体材料ラインＡＴＬ１、ＡＴＬ２を含むことができる。ここで、半導体材料ラインＡＴＬ１、ＡＴＬ２は、導体化された半導体材料を含むことができる。導体化された半導体材料は、イオン注入工程を通じて、特定のドーパントがドープされた半導体材料であり得る。例えば、特定のドーパントは、III族元素（例えば、ホウ素（Ｂ））又はＶ族元素（例えば、リン（Ｐ））を含み得る。第１の半導体材料ラインＡＴＬ１に含まれる第１の半導体材料は、酸化物半導体材料を含むことができ、第２の半導体材料ラインＡＴＬ２に含まれる第２の半導体材料は、シリコン系半導体材料（例えば、ＬＴＰＳ）を含むことができる。あるいは、第１の半導体材料ラインＡＴＬ１に含まれる第１の半導体材料は、シリコン系半導体材料（例えば、ＬＴＰＳ）を含み、第２の半導体材料ラインＡＴＬ２に含まれる第２の半導体材料は、酸化物半導体材料を含むことができる。シリコン系半導体材料（例えば、ＬＴＰＳ）を導電するために使用されるドーパントは、酸化物半導体材料を導電するために使用されるドーパントとは異なってもよい。例えば、シリコン系半導体材料を導電する際に使用されるドーパントは、Ｖ族元素（例えば、リン（Ｐ））を含むことができ、酸化物半導体材料を導電する際に使用されるドーパントは、III族元素（例えば、ホウ素（Ｂ））を含むことができる。

例えば、図１５に示すように、第１の補償ラインＡＵＸ１の構成は、３つのケース（Ｃａｓｅ １， Ｃａｓｅ ２， Ｃａｓｅ ３）があってもよい。

図１５を参照すると、ケース１の場合、第１の補償ラインＡＵＸ１は、金属ラインＭＴＬであり得る。

図１５を参照すると、ケース２の場合、第１の補償ラインＡＵＸ１は、金属ラインＭＴＬと第１の半導体材料ラインＡＴＬ１とを含むことができる。

金属ラインＭＴＬと第１の半導体材料ラインＡＴＬ１とは、直列に接続されても、並列に接続されてもよい。

金属ラインＭＴＬと第１の半導体材料ラインＡＴＬ１とは、直列に接続される場合、第１のアノード延長ラインＡＥＬ１の第１のライン区間が、直列に接続された金属ラインＭＴＬ及び第１の半導体材料ラインＡＴＬ１と並列に接続されてもよい。

金属ラインＭＴＬと第１の半導体材料ラインＡＴＬ１とは、並列に接続される場合、第１のアノード延長ラインＡＥＬ１の第１のライン区間と金属ラインＭＴＬが並列に接続され、第１のアノード延長ラインＡＥＬ１の第１のライン区間と第１の半導体材料ラインＡＴＬ１が並列に接続されてもよい。

又は、金属ラインＭＴＬと第１の半導体材料ラインＡＴＬ１とは、第１のアノード延長ラインＡＥＬ１の異なる部分と並列に接続されてもよい。この場合、第１のアノード延長ラインＡＥＬ１の第１のライン区間と金属ラインＭＴＬが並列に接続され、第１のアノード延長ラインＡＥＬ１の第２のライン区間と第１の半導体材料ラインＡＴＬ１が、並列に接続されてもよい。ここで、第１のライン区間と第２のライン区間の第１のアノード延長ラインＡＥＬ１の互いに異なる部分であってもよい。

図１５を参照すると、ケース３の場合、第１の補償ラインＡＵＸ１は、金属ラインＭＴＬと第２の半導体材料ラインＡＴＬ２とを含むことができる。

金属ラインＭＴＬと第２の半導体材料ラインＡＴＬ２とは、直列に接続されても、並列に接続されてもよい。

金属ラインＭＴＬと第２の半導体材料ラインＡＴＬ２とは、直列に接続される場合、第１のアノード延長ラインＡＥＬ１の第１のライン区間は、直列に接続された金属ラインＭＴＬ及び第２の半導体材料ラインＡＴＬ２と並列に接続されてもよい。

金属ラインＭＴＬと第２の半導体材料ラインＡＴＬ２とは、並列に接続される場合、第１のアノード延長ラインＡＥＬ１の第１のライン区間と金属ラインＭＴＬが並列に接続され、第１のアノード延長ラインＡＥＬ１の第１のライン区間と第２の半導体材料ラインＡＴＬ２が、並列に接続されてもよい。

又は、金属ラインＭＴＬと第２の半導体材料ラインＡＴＬ２とは、第１のアノード延長ラインＡＥＬ１の異なる部分と並列に接続されてもよい。この場合、第１のアノード延長ラインＡＥＬ１の第１のライン区間と金属ラインＭＴＬが並列に接続され、第１のアノード延長ラインＡＥＬ１の第２のライン区間と第２の半導体材料ラインＡＴＬ２が、並列に接続されてもよい。ここで、第１のライン区間と第２のライン区間の第１のアノード延長ラインＡＥＬ１の互いに異なる部分であってもよい。

図１５を参照すると、第１のアノード延長ラインＡＥＬ１の全部又は一部は、第１の光学領域ＯＡ１に配置することができる。

図１５を参照すると、少なくとも１つの第１の補償ラインＡＵＸ１の全部又は一部は、第１の光学領域ＯＡ１に配置することができる。場合によっては、少なくとも１つの第１の補償ラインＡＵＸ１の一部は、第１の光学ベゼル領域ＯＢＡ１に配置することができる。

図１５を参照すると、第１の半導体材料ラインＡＴＬ１に含まれる第１の半導体材料と、第２の半導体材料ラインＡＴＬ２に含まれる第２の半導体材料とは、異なってもよい。例えば、第１の半導体材料は、酸化物半導体材料を含み、第２の半導体材料は、シリコン系半導体材料（例えば、ＬＴＰＳ（Ｌｏｗ－ｔｅｍｐｅｒａｔｕｒｅ ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ ｓｉｌｉｃｏｎ））を含むことができる。逆に、例えば、第１の半導体材料は、シリコン系半導体材料（例えば、ＬＴＰＳ（Ｌｏｗ－ｔｅｍｐｅｒａｔｕｒｅ ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ ｓｉｌｉｃｏｎ））を含み、第２の半導体材料は、酸化物半導体材料を含むことができる。

以下では、図１５を参照して簡単に説明した抵抗偏差補償構造の垂直構造の例を説明するために、図１６を参照して、抵抗偏差構造を形成することに関連するレイヤースタック（Ｌａｙｅｒ ｓｔａｃｋ）について簡単に説明する。

図１６は、本開示の実施形態による表示パネル１１０において、アノード延長ライン間の抵抗偏差を補償するための抵抗偏差補償構造のためのレイヤースタックを示す。

図１６を参照すると、本開示の実施形態による表示パネル１１０は、複数の絶縁層を含むことができる。例えば、下から、基板ＳＵＢ、第１のバッファ層ＢＵＦ１、第１のゲート絶縁膜ＧＩ１、第１の層間絶縁膜ＩＬＤ１、第２のバッファ層ＢＵＦ２、第２のゲート絶縁膜ＧＩ２、第２の層間絶縁膜ＩＬＤ２、第１の平坦化層ＰＬＮ１、第２の平坦化層ＰＬＮ２、第３の平坦化層ＰＬＮ３、及び第４の平坦化層ＰＬＮ４を順に配置することができる。

参考として、図８及び図９では、第３の平坦化層ＰＬＮ３及び第４の平坦化層ＰＬＮ４は、示されていないが、第２の平坦化層ＰＬＮ２上に、第３の平坦化層ＰＬＮ３及び第４の平坦化層ＰＬＮ４をさらに配置することができる。

図１６を参照すると、本開示の実施形態による表示パネル１１０は、第１のアクティブ層１７１０、第２のアクティブ層１７２０、第１の金属層１７３０、第２の金属層１７４０、第１の透明導電性材料層１７５０、第２の透明導電性材料層１７６０、及びアノード電極材料層１７７０を含むことができる。

第１のアクティブ層１７１０は、第１のバッファ層ＢＵＦ１と第１のゲート絶縁膜ＧＩ１との間に配置され、第１の半導体材料を含むことができ、補償ラインＡＵＸに含まれる第１の半導体材料ラインＡＴＬ１を形成することができる層であり得る。

第２のアクティブ層１７２０は、第２のバッファ層ＢＵＦ２と第２のゲート絶縁膜ＧＩ２との間に配置され、第２の半導体材料を含むことができ、補償ラインＡＵＸに含まれる第２の半導体材料ラインＡＴＬ２を形成することができる層であり得る。

第１の金属層１７３０は、第２の層間絶縁膜ＩＬＤ２と第１の平坦化層ＰＬＮ１との間に配置することができ、補償ラインＡＵＸに含まれる金属ラインＭＴＬを形成することができる層であり得る。例えば、第１の金属層１７３０は、トランジスタのソース－ドレイン電極が形成される第１のソース－ドレイン材料層であり得る。

第２の金属層１７４０は、第１の平坦化層ＰＬＮ１と第２の平坦化層ＰＬＮ３との間に配置することができ、補償ラインＡＵＸに含まれる金属ラインＭＴＬを形成することができる層であり得る。例えば、第２の金属層１７４０は、トランジスタのソース－ドレイン電極が形成される第２のソース－ドレイン材料層であり得る。

第１の透明導電性材料層１７５０は、第２の平坦化層ＰＬＮ２と第３の平坦化層ＰＬＮ３との間に配置することができ、アノード延長ラインＡＥＬを形成することができる層であり得る。例えば、第１の透明導電性材料層１７５０は、透明導電性酸化物を含むことができ、例えば、透明導電性酸化物は、ＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＩＧＺＯ（Ｉｎｄｉｕｍ－Ｇａｌｌｉｕｍ－Ｚｉｎｃ Ｏｘｉｄｅ）、ＺｎＯ（Ｚｉｎｃ Ｏｘｉｄｅ）、ＡＺＯ（Ａｌｕｍｉｎｕｍ－ｄｏｐｅｄ Ｚｉｎｃ Ｏｘｉｄｅ）、ＧＺＯ（Ｇａｌｌｉｕｍ－ｄｏｐｅｄ Ｚｉｎｃ Ｏｘｉｄｅ）、ＡＴＯ（Ａｎｔｉｍｏｎｙ Ｔｉｎ Ｏｘｉｄｅ）、ＦＴＯ （Ｆｌｏｕｒｉｎｅ－ｄｏｐｅｄ Ｔｒａｎｓｐａｒｅｎｔ Ｏｘｉｄｅｓ）などのうち１つ以上を含むことができる。

第２の透明導電性材料層１７６０は、第３の平坦化層ＰＬＮ３と第４の平坦化層ＰＬＮ４との間に配置することができ、アノード延長ラインＡＥＬを形成することができる層であり得る。

例えば、第１の透明導電性材料層１７５０は、透明導電性酸化物を含むことができ、例えば、透明導電性酸化物は、ＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＩＧＺＯ（Ｉｎｄｉｕｍ－Ｇａｌｌｉｕｍ－Ｚｉｎｃ Ｏｘｉｄｅ） 、ＺｎＯ（Ｚｉｎｃ Ｏｘｉｄｅ）、ＡＺＯ（Ａｌｕｍｉｎｕｍ－ｄｏｐｅｄ Ｚｉｎｃ Ｏｘｉｄｅ）、ＧＺＯ（Ｇａｌｌｉｕｍ－ｄｏｐｅｄ Ｚｉｎｃ Ｏｘｉｄｅ）、ＡＴＯ（Ａｎｔｉｍｏｎｙ Ｔｉｎ Ｏｘｉｄｅ）、ＦＴＯ（Ｆｌｏｕｒｉｎｅ－ｄｏｐｅｄ Ｔｒａｎｓｐａｒｅｎｔ Ｏｘｉｄｅｓ）などのうち１つ以上を含むことができる。

アノード電極材料層１７７０は、第４の平坦化層ＰＬＮ４上に配置することができる。

以下では、抵抗偏差補償構造の垂直構造の例を説明するために、垂直構造に対応する平面構造を、図１７を参照して説明する。

図１７は、本開示の実施形態による表示パネル１１０において、アノード延長ライン間の抵抗偏差を補償するための抵抗偏差補償構造を説明するための平面図である。

図１７を参照すると、第１の光学ベゼル領域ＯＢＡ１には、ピクセル回路群ＳＰＣＧが配置され、ピクセル回路群ＳＰＣＧは、赤色ピクセル回路ＳＰＣ＿Ｒ、緑色ピクセル回路ＳＰＣ＿Ｇ、及び青色ピクセル回路ＳＰＣ＿Ｂを含むことができる。ここで、「赤色ピクセル回路、緑色ピクセル回路、及び青色ピクセル回路」において、「赤色、緑色、青色」は、ピクセル回路を区別するための基材である。

図１７を参照すると、複数の赤色発光素子ＥＤ＿Ｒ、複数の緑色発光素子ＥＤ＿Ｇ、及び複数の青色発光素子ＥＤ＿Ｂが、第１の光学領域ＯＡ１に配置され得る。ここで、「赤色発光素子、緑色発光素子、及び青色発光素子」において、「赤色、緑色、青色」は、ピクセル回路を区別するための基材である。

図１７を参照すると、赤色ピクセル回路ＳＰＣ＿Ｒは、赤色アノード延長ラインＡＥＬ＿Ｒを介して、第１及び第２の赤色発光素子ＥＤ＿Ｒ１、ＥＤ＿Ｒ２のうち少なくとも１つに接続され得る。ここで、第１及び第２の赤色発光素子ＥＤ＿Ｒ１、ＥＤ＿Ｒ２は、赤色発光素子ＥＤ＿Ｒのうち列方向（又は行方向）に隣接する赤色発光素子ＥＤ＿Ｒであってもよい。

例えば、赤色ピクセル回路ＳＰＣ＿Ｒは、赤色アノード延長ラインＡＥＬ＿Ｒを介して、第１の赤色発光素子ＥＤ＿Ｒ１に接続されてもよく、第１及び第２の赤色発光素子ＥＤ＿Ｒ１、ＥＤ＿Ｒ２に接続されてもよい。ここで、「赤色アノード電極ライン」における「赤色」は、他のアノード電極ラインと区別するための基材である。

これにより、赤色ピクセル回路ＳＰＣ＿Ｒは、赤色アノード延長ラインＡＥＬ＿Ｒを介して、第１の赤色発光素子ＥＤ＿Ｒ１の第１の赤色アノード電極ＡＥ＿Ｒ１と接続されてもよく、第１及び第２の赤色発光素子ＥＤ＿Ｒ１、ＥＤ＿Ｒ２の第１及び第２の赤色アノード電極ＡＥ＿Ｒ１、ＡＥ＿Ｒ２と接続されてもよい。ここで、「赤色アノード電極」における「赤色」は、他のアノード電極と区別するための基材である。

図１７を参照すると、赤色アノード延長ラインＡＥＬ＿Ｒは、第１の赤色発光素子ＥＤ＿Ｒ１の下に配置することができる。赤色アノード延長ラインＡＥＬ＿Ｒは、第１の接続点で第１の赤色発光素子ＥＤ＿Ｒ１と電気的に接続することができる。

図１７を参照すると、抵抗偏差を補償するための補償ラインＡＵＸは、赤色アノード延長ラインＡＥＬ＿Ｒの下に配置することができる。補償ラインＡＵＸは、少なくとも２つのコンタクトホールＣＮＴを介して、赤色アノード延長ラインＡＥＬ＿Ｒと並列に接続されてもよい。例えば、補償ラインＡＵＸは、第１の赤色発光素子ＥＤ＿Ｒ１と重なってもよい。

図１７を参照すると、緑色ピクセル回路ＳＰＣ＿Ｇは、緑色アノード延長ラインＡＥＬ＿Ｇを介して、第１～第４の緑色発光素子ＥＤ＿Ｇ１、ＥＤ＿Ｇ２、ＥＤ＿Ｇ３、ＥＤ＿Ｇ４のうち少なくとも１つと接続され得る。ここで、第１～第４の緑色発光素子ＥＤ＿Ｇ１、ＥＤ＿Ｇ２、ＥＤ＿Ｇ３、ＥＤ＿Ｇ４は、緑色発光素子ＥＤ＿Ｇのうち列方向（又は行方向）に隣接する緑色発光素子ＥＤ＿Ｇであってもよい。

例えば、緑色ピクセル回路ＳＰＣ＿Ｇは、緑色アノード延長ラインＡＥＬ＿Ｇを介して、第１の緑色発光素子ＥＤ＿Ｇ１と接続されても、又は第１～第４の緑色発光素子ＥＤ＿Ｇ１、ＥＤ＿Ｇ２、ＥＤ＿Ｇ３、ＥＤ＿Ｇ４のうち２つ以上と接続されてもよい。ここで、「緑色アノード電極ライン」における「緑色」は、他のアノード電極ラインと区別するための基材である。

これにより、緑色ピクセル回路ＳＰＣ＿Ｇは、緑色アノード延長ラインＡＥＬ＿Ｇを介して、第１の緑色発光素子ＥＤ＿Ｇ１の第１の緑色アノード電極ＡＥ＿Ｇ１と接続されるか、又は第１～第４の緑色発光素子ＥＤ＿Ｇ１、ＥＤ＿Ｇ２、ＥＤ＿Ｇ３、ＥＤ＿Ｇ４の第１～第４の緑色アノード電極ＡＥ＿Ｇ１、ＡＥ＿Ｇ２、ＡＥ＿Ｇ３、ＡＥ＿Ｇ４のうち２つ以上と接続され得る。ここで、「緑色アノード電極」における「緑色」は、他のアノード電極と区別するための基材である。

図１７を参照すると、緑色アノード延長ラインＡＥＬ＿Ｇは、第１の緑色発光素子ＥＤ＿Ｇ１の下に配置することができる。緑色アノード延長ラインＡＥＬ＿Ｇは、第１の接続点で第１の緑色発光素子ＥＤ＿Ｇ１と電気的に接続することができる。

図１７を参照すると、抵抗偏差を補償するための補償ラインＡＵＸは、緑色アノード延長ラインＡＥＬ＿Ｇの下に配置することができる。補償ラインＡＵＸは、少なくとも２つのコンタクトホールＣＮＴを介して、緑色アノード延長ラインＡＥＬ＿Ｇと並列に接続されてもよい。例えば、補償ラインＡＵＸは、第１の緑色発光素子ＥＤ＿Ｇ１と重なってもよい。

図１７を参照すると、青色ピクセル回路ＳＰＣ＿Ｂは、青色アノード延長ラインＡＥＬ＿Ｂを介して、第１及び第２の青色発光素子ＥＤ＿Ｂ１、ＥＤ＿Ｂ２のうち少なくとも１つに接続され得る。ここで、第１及び第２の青色発光素子ＥＤ＿Ｂ１、ＥＤ＿Ｂ２は、青色発光素子ＥＤ＿Ｂのうち列方向（又は行方向）に隣接する青色発光素子ＥＤ＿Ｂであってもよい。

例えば、青色ピクセル回路ＳＰＣ＿Ｂは、青色アノード延長ラインＡＥＬ＿Ｂを介して、第１の青色発光素子ＥＤ＿Ｂ１に接続されてもよく、第１及び第２の青色発光素子ＥＤ＿Ｂ１、ＥＤ＿Ｂ２に接続されてもよい。ここで、「青色アノード電極ライン」における「青色」は、他のアノード電極ラインと区別するための基材である。

これにより、青色ピクセル回路ＳＰＣ＿Ｂは、青色アノード延長ラインＡＥＬ＿Ｂを介して、第１の青色発光素子ＥＤ＿Ｂ１の第１の青色アノード電極ＡＥ＿Ｂ１と接続されるか、又は第１及び第２の青色発光素子ＥＤ＿Ｂ１、ＥＤ＿Ｂ２の第１及び第２の青色アノード電極ＡＥ＿Ｂ１、ＡＥ＿Ｂ２と接続され得る。ここで、「青色アノード電極」における「青色」は、他のアノード電極と区別するための基材である。

図１７を参照すると、青色アノード延長ラインＡＥＬ＿Ｂは、第１の青色発光素子ＥＤ＿Ｂ１の下に配置することができる。青色アノード延長ラインＡＥＬ＿Ｂは、第１の接続点で第１の青色発光素子ＥＤ＿Ｂ１と電気的に接続することができる。

図１７を参照すると、抵抗偏差を補償するための補償ラインＡＵＸは、青色アノード延長ラインＡＥＬ＿Ｂの下に配置することができる。補償ラインＡＵＸは、少なくとも２つのコンタクトホールＣＮＴを介して、青色アノード延長ラインＡＥＬ＿Ｂと並列に接続されてもよい。例えば、補償ラインＡＵＸは、第１の青色発光素子ＥＤ＿Ｂ１と重なることができる。

以下では、図１７のＡ－Ａ’切断線に沿った垂直構造の様々な例を図１５のケース１、２及び３のそれぞれについて見てみる。

図１８ａ、図１８ｂ、図１８ｃ、及び図１８ｄは、図１５のケース１による抵抗偏差補償構造の断面図である。図１９ａ、図１９ｂ、図１９ｃ、及び図１９ｄは、図１５のケース１による抵抗偏差補償構造の別の断面図である。

図１８ａ、図１８ｂ、図１８ｃ、及び図１８ｄは、図１７の赤色ピクセル回路ＳＰＣ＿Ｒが、第１の赤色発光素子ＥＤ＿Ｒ１を駆動する場合の断面図であり、図１９ａ、図１９ｂ、図１９ｃ、及び図１９ｄは、図１７の赤色ピクセル回路ＳＰＣ＿Ｒが、第１の赤色発光素子ＥＤ＿Ｒ１及び第２の赤色発光素子ＥＤ＿Ｒ２を駆動する場合の断面図である。

以下では、説明の便宜上、図１７の赤色アノード延長ラインＡＥＬ＿Ｒを、単にアノード延長ラインＡＥＬ＿Ｒと記載し、図１７の第１及び第２の赤色アノード電極ＡＥ＿Ｒ１、ＡＥ＿Ｒ２を、第１及び第２の赤色アノード電極ＡＥ＿Ｒ１、ＡＥ＿Ｒ２と簡単に記載する。第１及び第２の赤色アノード電極ＡＥ＿Ｒ１、ＡＥ＿Ｒ２の間に、他のアノード電極ＡＥ＿Ｂを配置することができる。

図１８ａ、図１８ｂ、図１８ｃ、及び図１８ｄを参照すると、アノード延長ラインＡＥＬ＿Ｒの少なくとも一部は、第１の光学領域ＯＡ１に配置されてもよい。したがって、アノード延長ラインＡＥＬ＿Ｒは、第１の透明導電性材料層１７５０内に配置された第１の透明ラインＴＬ１を含むことができる。

図１８ａ、図１８ｂ、図１８ｃ、及び図１８ｄを参照すると、アノード延長ラインＡＥＬ＿Ｒは、第２の透明導電性材料層１７６０内に配置された第２の透明ラインＴＬ２をさらに含むことができる。

図１８ａ、図１８ｂ、図１８ｃ、及び図１８ｄを参照すると、第２の透明ラインＴＬ２は、第１の透明ラインＴＬ１よりも第１のアノード電極ＡＥ＿Ｒ１により近くに位置することができる。即ち、第２の透明ラインＴＬ２を有する層は、第１の透明ラインＴＬ１を有する層よりも第１のアノード電極ＡＥ＿Ｒ１を有する層に近くてもよい。本明細書では、「～に近く」という用語は、「表示装置の層の厚さ方向により近く」を意味すると理解することができる。

図１８ａ、図１８ｂ、図１８ｃ、及び図１８ｄを参照すると、第１の接続点ＣＰ＿Ｒ１において、第２の透明ラインＴＬ２は、第４の平坦化層ＰＬＮ４のホールを介して、第１のアノード電極ＡＥ＿Ｒ１と接続され得る。

図１８ａ、図１８ｂ、図１８ｃ、及び図１８ｄを参照すると、第２の透明ラインＴＬ２は、第３の平坦化層ＰＬＮ３のホールを介して、第１の透明ラインＴＬ１と接続され得る。したがって、第２の透明ラインＴＬ２は、アノード電極ＡＥ＿Ｒ１と第１の透明ラインＴＬ１との間のバッファ層又はバッファ接続部として機能し、アノード電極ＡＥ＿Ｒ１と第１の透明ラインＴＬ１との間の接続信頼度及び／又は品質を向上させる。

図１８ａ、図１８ｂ、図１８ｃ、及び図１８ｄを参照すると、少なくとも１つの補償ラインＡＵＸは、第２の金属層１７４０内に位置する第２の金属ラインＭＴＬ２を含むことができる。１つ又はそれ以上の補償点ＣＭＰにおいて、第２の金属ラインＭＴＬ２は、第１の透明ラインＴＬ１と並列に接続されてもよい。

図１８ｃ及び図１８ｄを参照すると、少なくとも１つの補償ラインＡＵＸは、第１の金属層１７３０内に位置する第１の金属ラインＭＴＬ１をさらに含むことができる。１つ又はそれ以上の補償点ＣＭＰにおいて、第１の金属ラインＭＴＬ１は、第２の金属ラインＭＴＬ２と並列に接続されてもよい。

図１８ｄを参照すると、金属ラインＭＴＬ１、ＭＴＬ２のうち少なくとも１つは、残りとは異なる長さ又は異なる幅を有することができる。

第１の金属ラインＭＴＬ１の２点が、第１の透明ラインＴＬ１の２点に対応して接続されることにより、第１の金属ラインＭＴＬ１と、第１の透明ラインＴＬ１とを並列に接続することができる。ここで、２点は、互いに離れている。２点の離隔距離は、抵抗偏差補償量によって異なってもよい。

第２の金属ラインＭＴＬ２の２点が、第１の金属ラインＭＴＬ１の２点に対応して接続されることにより、第２の金属ラインＭＴＬ２と第１の金属ラインＭＴＬ１とは、並列に接続することができる。ここで、２点は、互いに離れている。２点の離隔距離は、抵抗偏差補償量によって異なってもよい。したがって、２点間に延びる補償ラインは、必要な補償量によって異なる長さを有してもよい。

図１８ａ、図１８ｂ、図１８ｃ、及び図１８ｄを参照すると、少なくとも１つの補償ラインＡＵＸは、第１のアノード電極ＡＥ＿Ｒ１又は第１のアノード電極ＡＥ＿Ｒ１と異なるアノード電極ＡＥ＿Ｒ２、ＡＥ＿Ｂと重なることができる。

前述のように、図１８ａ、図１８ｂ、図１８ｃ、及び図１８ｄは、図１７の赤色ピクセル回路ＳＰＣ＿Ｒが、第１の赤色発光素子ＥＤ＿Ｒ１を駆動する場合の断面図であり、図１９ａ、図１９ｂ、図１９ｃ、及び図１９ｄは、図１７の赤色ピクセル回路ＳＰＣ＿Ｒが、第１の赤色発光素子ＥＤ＿Ｒ１及び第２の赤色発光素子ＥＤ＿Ｒ２を駆動する場合の断面図である。

したがって、図１９ａ、図１９ｂ、図１９ｃ、及び図１９ｄを参照すると、第２の透明ラインＴＬ２は、第１の接続点ＣＰ＿Ｒ１で第１のアノード電極ＡＥ＿Ｒ１に接続され、第２の接続点ＣＰ＿Ｒ２で第２のアノード電極ＡＥ＿Ｒ２に接続され得る。

図２０ａ及び図２０ｂは、図１５のケース２による抵抗偏差補償構造の断面図であり、図２１ａ及び図２１ｂは、図１５のケース２による抵抗偏差補償構造の別の断面図である。図２２ａ及び図２２ｂは、図１５のケース３による抵抗偏差補償構造の断面図であり、図２３ａ及び図２３ｂは、図１５のケース３による抵抗偏差補償構造の別の断面図である。

図２０ａ、図２０ｂ、図２２ａ、及び図２２ｂは、図１７の赤色ピクセル回路ＳＰＣ＿Ｒが、第１の赤色発光素子ＥＤ＿Ｒ１を駆動する場合の断面図であり、図２１ａ、図２１ｂ、図２３ａ及び図２３ｂは、図１７の赤色ピクセル回路ＳＰＣ＿Ｒが、第１の赤色発光素子ＥＤ＿Ｒ１及び第２の赤色発光素子ＥＤ＿Ｒ２を駆動する場合の断面図である。

図２０ａ、図２０ｂ、図２１ａ、図２１ｂ、図２２ａ、図２２ｂ、図２３ａ及び図２３ｂを参照すると、少なくとも１つの補償ラインＡＵＸは、半導体材料が導体化された半導体材料ラインＡＴＬ１、ＡＴＬ２をさらに含むことができる。

図２０ａ、図２０ｂ、図２１ａ、図２１ｂ、図２２ａ、図２２ｂ、図２３ａ及び図２３ｂを参照すると、半導体材料ラインＡＴＬ１、ＡＴＬ２は、第１の金属層１７３０の下部に位置するアクティブ層１７１０、１７２０に配置することができる。

図２０ａ、図２０ｂ、図２１ａ、図２１ｂ、図２２ａ、図２２ｂ、図２３ａ及び図２３ｂを参照すると、少なくとも１つの補償ラインＡＵＸは、第１のアクティブ層１７１０の第１の半導体材料が導体化された第１の半導体材料ラインＡＴＬ１、及び、第２のアクティブ層１７２０の第２の半導体材料が導体化された第２の半導体材料ラインＡＴＬ２のうち少なくとも１つをさらに含むことができる。

第１の半導体材料と第２の半導体材料とは、互いに異なっていてもよい。例えば、第１の半導体材料は、酸化物半導体材料を含み、第２の半導体材料は、シリコン系半導体材料（例えば、ＬＴＰＳ（Ｌｏｗ－ｔｅｍｐｅｒａｔｕｒｅ ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ ｓｉｌｉｃｏｎ））を含むことができる。逆に、例えば、第１の半導体材料は、シリコン系半導体材料（例えば、ＬＴＰＳ（Ｌｏｗ－ｔｅｍｐｅｒａｔｕｒｅ ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ ｓｉｌｉｃｏｎ））を含み、第２の半導体材料は、酸化物半導体材料を含んでもよい。

図２０ａ及び図２０ｂを参照すると、第２の半導体材料ラインＡＴＬ２は、第２の半導体材料を含むことができ、第１の金属層１７３０の下部に位置する第２のアクティブ層１７２０に配置することができる。

例えば、第２のアクティブ層１７２０を構成する第２の半導体材料は、酸化物半導体材料を含むことができる。第２のアクティブ層１７２０を構成する第２の半導体材料は、あるピクセル回路ＳＰＣに含まれるトランジスタのアクティブ層（例えば、図８の駆動トランジスタＤＴ２のアクティブ層ＡＣＴ２）に含まれてもよい。

図２０ａ及び図２０ｂを参照すると、第２の透明ラインＴＬ２は、第１の接続点ＣＰ＿Ｒ１で第１のアノード電極ＡＥ＿Ｒ１と接続され得る。

図２１ａ及び図２１ｂを参照すると、第２の透明ラインＴＬ２は、第１の接続点ＣＰ＿Ｒ１で第１のアノード電極ＡＥ＿Ｒ１と接続され、第２の接続点ＣＰ＿Ｒ２で第２のアノード電極ＡＥ＿Ｒ２と接続され得る。

図２２ａ及び図２２ｂを参照すると、第１の半導体材料ラインＡＴＬ１は、第１の半導体材料を含むことができ、第１の金属層１７３０の下部に位置する第１のアクティブ層１７１０に配置することができる。

例えば、第１のアクティブ層１７１０を構成する第１の半導体材料は、酸化物半導体材料とは異なるシリコン系の半導体材料を含むことができる。第１のアクティブ層１７１０を構成する第１の半導体材料は、あるピクセル回路ＳＰＣに含まれるトランジスタのアクティブ層（例えば、図８の駆動トランジスタＤＴ１のアクティブ層ＡＣＴ１）に含まれてもよい。

図２２ａ及び図２２ｂを参照すると、第２の透明ラインＴＬ２は、第１の接続点ＣＰ＿Ｒ１で第１のアノード電極ＡＥ＿Ｒ１と接続され得る。

図２３ａ及び図２３ｂを参照すると、第２の透明ラインＴＬ２は、第１の接続点ＣＰ＿Ｒ１で第１のアノード電極ＡＥ＿Ｒ１に接続され、第２の接続点ＣＰ＿Ｒ２で第２のアノード電極ＡＥ＿Ｒ２に接続され得る。

図２０ａ及び図２０ｂを参照すると、１つ以上の補償点ＣＭＰにおいて、第１の透明ラインＴＬ１は、第２の金属ラインＭＴＬ２と並列に接続され、第２の金属ラインＭＴＬ２は、第１の金属ラインＭＴＬ１と並列に接続され、第１の金属ラインＭＴＬ１は、第２の半導体材料ラインＡＴＬ２と並列に接続され得る。

図２２ａ及び図２２ｂを参照すると、１つ以上の補償点ＣＭＰにおいて、第１の透明ラインＴＬ１は、第２の金属ラインＭＴＬ２と並列に接続され、第２の金属ラインＭＴＬ２は、第１の金属ラインＭＴＬ１と並列に接続され、第１の金属ラインＭＴＬ１は、第２の半導体材料ラインＡＴＬ２と並列に接続され得る。

図１８ｃ及び図１８ｄを参照すると、少なくとも１つの補償ラインＡＵＸは、第１の金属層１７３０内に位置する第１の金属ラインＭＴＬ１をさらに含むことができる。１つ以上の補償点ＣＭＰにおいて、第１の金属線ＭＴＬ１は、第２の金属ラインＭＴＬ２と並列に接続され得る。

図２４は、本開示の実施形態による表示パネル１１０において、アノード延長ライン間の抵抗偏差を補償するための抵抗偏差補償構造に利用される様々なコンタクトホールを重ねて示すダイアグラムである。

図２４を参照すると、抵抗偏差補償構造を形成するために、様々な絶縁層（平坦化層）ＰＬＮ１、ＰＬＮ２、ＰＬＮ３、ＰＬＮ４、ＧＩ２／ＩＬＤ２、ＧＩ１／ＩＬＤ１／ＢＵＦ２のうち少なくとも１つの絶縁層のホール（コンタクトホール）を利用することができる。

図２４を参照すると、第４の平坦化層ＰＬＮ４は、第２の透明ラインＴＬ２とアノード電極ＡＥとの間の接続のために、コンタクトホールＣＮＴ＿ＰＬＮ４を含むことができる。

図２４を参照すると、第３の平坦化層ＰＬＮ３は、第２の透明ラインＴＬ２と第１の透明ラインＴＬ１との間の接続のために、コンタクトホールＣＮＴ＿ＰＬＮ３を含むことができる。

図２４を参照すると、第２の平坦化層ＰＬＮ２は、第１の透明ラインＴＬ１と第２の金属ラインＭＴＬ２との間の接続のために、コンタクトホールＣＮＴ＿ＰＬＮ２を含むことができる。

図２４を参照すると、第１の平坦化層ＰＬＮ１は、第２の金属ラインＭＴＬ２と第１の金属ラインＭＴＬ１との間の接続のために、コンタクトホールＣＮＴ＿ＰＬＮ１を含むことができる。

図２４を参照すると、第１の金属ラインＭＴＬ１と第２の半導体材料ラインＡＴＬ２との間の接続のために、第２のゲート絶縁膜ＧＩ２及び第２の層間絶縁膜ＩＬＤ２の両方を貫通するコンタクトホールＣＮＴ＿Ｏを形成することができる。

図２４を参照すると、第１の金属ラインＭＴＬ１と第１の半導体材料ラインＡＴＬ１との間の接続のために、第２のゲート絶縁膜ＧＩ２、第２の層間絶縁膜ＩＬＤ２、第１のゲート絶縁膜ＧＩ１、第１の層間絶縁膜ＩＬＤ１及び第２のバッファ層ＢＵＦ２の全てを貫通するコンタクトホールＣＮＴ＿Ｌを形成することができる。

図２４を参照すると、コンタクトホールを介して接続される点が、基板ＳＵＢに近いほど、コンタクトホールのサイズが大きくなる可能性がある。１つのコンタクトホールが複数の絶縁層を貫通して形成される場合、即ち、複数の絶縁層のそれぞれのホールが重畳されて、１つのコンタクトホールが形成される場合、基板に近い絶縁層のホール径が大きくなることがある。例えば、複数の絶縁層は、第４の平坦化層ＰＬＮ４、第３の平坦化層ＰＬＮ３、第２の平坦化層ＰＬＮ２、第１の平坦化層ＰＬＮ１、第２のゲート絶縁膜ＧＩ２、第２の層間絶縁膜ＩＬＤ２、第１のゲート絶縁膜ＧＩ１、第１の層間絶縁膜ＩＬＤ１、及び第２のバッファ層ＢＵＦ２のうち少なくとも２つを含むことができる。

以上では、第１の光学電子装置１１と重なる第１の光学領域ＯＡ１の観点から、いくつかの特徴を見てみた。以下では、第２の光学電子装置１２と重なる第２の光学領域ＯＡ２の観点から様々な特徴を見ていく。

図２５は、本開示の実施形態による表示パネル１１０において、第１タイプの第２の光学領域ＯＡ２とその周辺の一般領域ＮＡとを概略的に示す。

図２５を参照すると、表示領域ＤＡは、第１の光学領域ＯＡ１に隣接する位置に、第２の光学領域ＯＡ２をさらに含むことができる。第２の光学領域ＯＡ２も、第１の光学領域ＯＡ１と同様に、第１タイプ（アノード延長タイプ）で構成することができる。

この場合、表示領域ＤＡは、第２の光学領域ＯＡ２と一般領域ＮＡとの間の第２の光学ベゼル領域ＯＢＡ２をさらに含むことができる。

第１の光学領域ＯＡ１及び第２の光学領域ＯＡ２のそれぞれには、２つ以上の発光素子ＥＤが配置され得る。

第１の光学領域ＯＡ１及び第２の光学領域ＯＡ２のそれぞれには、トランジスタが配置されない。第２の光学領域ＯＡ２に配置された２つ以上の発光素子ＥＤを駆動するためのピクセル回路ＳＰＣは、第２の光学ベゼル領域ＯＢＡ２に配置されてもよい。

図５～図２４を参照して説明した全ての内容は、第２の光学領域ＯＡ２と第２の光学ベゼル領域ＯＢＡ２とに同様に適用することができる。ただし、第２の光学領域ＯＡ２の透過率（例えば、単位面積当たりの透過率）は、第１の光学領域ＯＡ１の透過率と異なっていてもよい。

図２６は、本開示の実施形態による表示パネル１１０において、第２タイプの第２の光学領域ＯＡ２とその周辺の一般領域ＮＡとを概略的に示す。

図２６を参照すると、表示領域ＤＡは、第２の光学領域ＯＡ２を含むことができる。第２の光学領域ＯＡ２が、第２タイプの構造を有する場合、第２の光学領域ＯＡ２は、複数の透過領域ＴＡ２と非透過領域ＮＴＡとを含むことができる。ここで、第２タイプは、ホールタイプとも呼ばれる。

第２の光学領域ＯＡ２において、非透過領域ＮＴＡは、複数の透過領域ＴＡ２を除いた領域であってもよい。

図２６を参照すると、非透過領域ＮＴＡは、複数の発光領域ＥＡを含むことができる。複数の発光領域ＥＡのための複数の発光素子ＥＤが、非透過領域ＮＴＡに配置されてもよい。

また、複数の発光素子ＥＤを駆動するための複数のピクセル回路ＳＰＣが、非透過領域ＮＴＡに配置され得る。即ち、第２の光学領域ＯＡ２には、複数のピクセル回路ＳＰＣが配置されてもよい。これは、第１の光学領域ＯＡ１に複数のピクセル回路ＳＰＣが配置されない点と異なる。

したがって、第１の光学領域ＯＡ１には、トランジスタＤＴ、ＳＴ及びストレージキャパシタＣｓｔが配置されず、第２の光学領域ＯＡ２には、トランジスタＤＴ、ＳＴ及びストレージキャパシタＣｓｔが配置され得る。

即ち、第１の光学領域ＯＡ１には、２つ以上の発光素子ＥＤが配置され、第２の光学領域ＯＡ２の非透過領域ＮＴＡに、２以上の発光素子ＥＤが配置され得る。これに対して、第１の光学領域ＯＡ１には、トランジスタが配置されず、第２の光学領域ＯＡ２には、トランジスタが配置されてもよい。

図２６を参照すると、第２の光学領域ＯＡ２における発光領域ＥＡの配列は、一般領域ＮＡにおける発光領域ＥＡの配列と同じであってもよく、第１の光学領域ＯＡ１における発光領域ＥＡの配置と同じであってもよい。

また、図２６を参照すると、第２の光学領域ＯＡ２に含まれる複数の発光領域ＥＡのそれぞれの面積は、一般領域ＮＡに含まれる複数の発光領域ＥＡのそれぞれの面積と同一であってもよく、所定の範囲内で異なっていてもよい。

さらに、第２の光学領域ＯＡ２に含まれる複数の発光領域ＥＡのそれぞれの面積は、第１の光学領域ＯＡ１に含まれる複数の発光領域ＥＡのそれぞれの面積と同一であってもよく、所定の範囲内で異なっていてもよい。ここで、所定の範囲は、工程変動を考慮して設定された範囲の値であってもよい。

第１の光学領域ＯＡ１の全部又は一部は、第１の光学電子装置１１と重なってもよく、第２の光学領域ＯＡ２の全部又は一部は、第２の光学電子装置１２と重なってもよい。

第１の光学領域ＯＡ１の透過率と、第２の光学領域ＯＡ２の透過率とは、一般領域ＮＡの透過率より高くてもよい。

例えば、第１の光学電子装置１１は、カメラであり、第２の光学電子装置１２は、カメラとは異なるセンサであり得る。

例えば、第１の光学電子装置１１は、可視光線を受光して所定の動作を行う装置であってもよく、第２の光学電子装置１２は、可視光線とは異なる光線（例えば、赤外線、紫外線）を受光して所定の動作を行う装置であってもよい。

例えば、第１の光学電子装置１１が、第２の光学電子装置１２よりも多くの光量を必要とする装置である場合、第１の光学領域ＯＡ１の透過率は、第２の光学領域ＯＡ２の透過率以上であり得る。

図２７は、本開示の実施形態による表示パネル１１０において、第２タイプの第２の光学領域ＯＡ２の平面図である。

図２７を参照すると、第２の光学領域ＯＡ２が第２タイプの場合、第２の光学領域ＯＡ２は、非透過領域ＮＴＡと、非透過領域ＮＴＡを除いた第２の透過領域ＴＡ２とを含むことができる。

非透過領域ＮＴＡは、複数の発光領域ＥＡを含むことができる。

複数の発光領域ＥＡのそれぞれには、発光素子ＥＤを配置することができる。

発光素子ＥＤを駆動するためのピクセル回路ＳＰＣは、非透過領域ＮＴＡに配置することができる。

第２タイプの第２の光学領域ＯＡ２内では、発光素子ＥＤとピクセル回路ＳＰＣとが一部重なることがある。

第２タイプの第２の光学領域ＯＡ２の場合、データラインＤＬとゲートラインＧＬとは、第２の光学領域ＯＡ２を通過することができる。図２７では、ゲートラインＧＬは、省略されており、データラインＤＬの各々が、列方向に延びるとき、ゲートラインＧＬのそれぞれは、行方向に延びてもよい。

データラインＤＬとゲートラインＧＬとは、第２の光学領域ＯＡ２内で第２の透過領域ＴＡ２を回避しながら配置することができる。すなわち、データラインＤＬと、ゲートラインＧＬとは、第２の透過領域ＴＡ２を横切らなくてもよい。

データラインＤＬとゲートラインＧＬとは、第２の光学領域ＯＡ２に配置されたピクセル回路ＳＰＣに接続することができる。

以上で説明した本開示の実施形態を簡単に説明すると、以下の通りである。

本開示の実施形態による表示装置は、画像を表示することができる表示領域に含まれ、透過可能な第１の光学領域；表示領域に含まれ、第１の光学領域の外側に位置する一般領域；表示領域に含まれ、第１の光学領域と一般領域との間に位置する第１の光学ベゼル領域；第１の光学領域に配置され、第１の発光素子の第１のアノード電極；第１の光学ベゼル領域に配置される第１のピクセル回路；第１のアノード電極と第１のピクセル回路を電気的に接続する第１のアノード延長ライン；及び第１のアノード延長ラインの少なくとも一部と並列に接続される少なくとも１つの第１の補償ラインを含むことができる。

第１の光学ベゼル領域には、トランジスタが配置され、第１の光学領域には、トランジスタが配置されなくてもよい。

第１のアノード延長ラインの少なくとも一部は、第１の光学領域に配置され、第１のアノード延長ラインは、第１の透明ラインを含むことができる。

第１のアノード延長ラインは、第２の透明ラインをさらに含み得る。第２の透明ラインは、第１の透明ラインよりも第１のアノード電極により近くに位置することができる。

少なくとも１つの第１の補償ラインは、金属ラインを含むか、又は金属ライン及び半導体材料ラインを含むことができる。半導体材料ラインは、導体化された半導体材料を含むことができる。

表示装置は、基板、基板上の第１の金属層、第１の金属層上の第１の平坦化層、第１の平坦化層上の第２の金属層、第２の金属層上の第２の平坦化層、及び第２の平坦化層上の透明導電性材料層をさらに含むことができる。

第１のアノード延長ラインは、透明導電性材料層内に配置される第１の透明ラインを含むことができる。

少なくとも１つの第１の補償ラインは、第２の金属層内に位置する金属ラインを含むことができる。

少なくとも１つの第１の補償ラインは、第１の金属層内に位置する金属ラインをさらに含み得る。

表示装置は、第１の金属層の下部に位置するアクティブ層をさらに含むことができる。

少なくとも１つの第１の補償ラインは、アクティブ層の半導体材料が導体化された半導体材料ラインをさらに含むことができる。少なくとも１つの第１の補償ラインは、アクティブ層に配置された半導体材料ラインをさらに含み、半導体材料ラインは、導電状態で表示領域にトランジスタのチャネルを形成するための半導体材料と同じ半導体材料を含むことができる。

表示装置は、基板上の第１のバッファ層、第１のバッファ層上の第１のアクティブ層、第１のアクティブ層上の第２のバッファ層、第２のバッファ層上の第２のアクティブ層、及び第２のアクティブ層上のゲート絶縁膜をさらに含むことができる。

第１の金属層は、ゲート絶縁膜上に配置することができる。

少なくとも１つの第１の補償ラインは、第１のアクティブ層の第１の半導体材料が導体化された第１の半導体材料ライン、及び、第２のアクティブ層の第２の半導体材料が導体化された第２の半導体材料ラインのうち少なくとも１つをさらに含み得る。

第４の半導体材料と第２の半導体材料とは、互いに異なっていてもよい。

少なくとも１つの第１の補償ラインは、第１のアノード電極又は第１のアノード電極と異なるアノード電極と重なり得る。

表示装置は、第１の光学領域に配置される第２のアノード電極、第１の光学ベゼル領域に配置される第２のピクセル回路、及び第２のアノード電極と第２のピクセル回路を電気的に接続する第２のアノード延長ラインをさらに含むことができる。

第２のアノード延長ラインは、第１のアノード延長ラインよりも短い長さを有することができる。

表示装置は、第２のアノード延長ラインの少なくとも一部と並列に接続される少なくとも１つの第２の補償ラインをさらに含むことができる。少なくとも１つの第２の補償ラインは、少なくとも１つの第１の補償ラインとは異なる抵抗を有することができる。

表示装置は、第１の光学ベゼル領域に配置される第３のアノード電極、第１の光学ベゼル領域に配置される第３のピクセル回路、及び第３のアノード電極と第３のピクセル回路を電気的に接続する第３のアノード延長ラインをさらに含み得る。第３のアノード延長ラインは、第１のアノード延長ラインよりも短い長さを有することができる。

第３のアノード延長ラインには、補償ラインが並列に接続されなくてもよい。

表示装置は、一般領域、第１の光学ベゼル領域、及び第１の光学領域に共通に配置されるカソード電極をさらに含むことができる。カソード電極は、第１の光学領域内に位置する複数のカソードホールを含むことができる。

表示装置は、第１のアノード電極上に位置するが、第１のアノード電極の一部を露出させるバンクホールを有するバンク、及びバンク上に位置するが、バンクホールを介して露出した第１のアノード電極の一部と接触する発光層をさらに含むことができる。

カソード電極は、発光層上に配置することができる。

複数のカソードホールの下に位置するバンクの上面は、凹んでいるか、又はエッチングされずに、平らな状態であり得る。

表示装置は、カソード電極上の封止層と、封止層上のタッチセンサメタルとをさらに含むことができる。

タッチセンサメタルは、一般領域と第１の光学ベゼル領域に配置することができる。

表示装置は、第１の光学領域と重なる第１の光学電子装置をさらに含むことができる。

第１の光学電子装置は、第１の光学領域を透過する光を受光し、受光した光を用いて、所定の動作を実行することができる。ここで、第１の光学電子装置によって受光される光は、可視光線、赤外線、又は紫外線であり得る。

表示装置は、表示領域に含まれる第２の光学領域をさらに含むことができる。第２の光学領域が第１タイプの場合、表示装置は、第２光学領域と一般領域との間の第２の光学ベゼル領域をさらに含むことができる。

第１の光学領域及び第２の光学領域のそれぞれには、２つ以上の発光素子を配置することができる。第１の光学領域及び第２の光学領域のそれぞれには、トランジスタが配置されなくてもよい。

表示装置は、表示領域に含まれる第２の光学領域をさらに含むことができる。第２の光学領域が第２タイプの場合、第２の光学領域は、２つ以上の透過領域と非透過領域とを含むことができる。

第１の光学領域には、２つ以上の発光素子を配置することができる。第２の光学領域の非透過領域に、２つ以上の発光素子を配置することができる。

第１の光学領域には、トランジスタが配置されなくてもよい。第２の光学領域には、トランジスタを配置することができる。

本開示の実施形態による表示パネルは、透過可能な光学領域を含み、画像を表示することができる表示領域、光学領域（第１の光学領域又は第２の光学領域）に配置される発光素子、光学領域の外側に配置されるピクセル回路、発光素子とピクセル回路を電気的に接続する延長ライン、及び延長ラインの少なくとも一部に接続される少なくとも１つの補償ラインを含むことができる。ここで、延長ラインは、前記のアノード延長ラインと対応することができる。

表示パネルにおいて、光学領域には、トランジスタが配置されなくてもよい。

延長ラインの少なくとも一部は、光学領域に配置され、延長ラインは、透明ラインを含むことができる。

少なくとも１つの補償ラインは、金属ラインを含むことができる。

少なくとも１つの補償ラインは、金属ラインと半導体材料ラインとを含むことができる。ここで、半導体材料ラインは、導体化された半導体材料を含むことができる。

本開示の実施形態は、画像を表示することができる表示領域に含まれ、透過可能な第１の領域；表示領域に含まれ、第１の光学領域の外側に位置する一般領域；表示領域に含まれ、第１の領域と一般領域との間に位置する第２の領域；第１の領域に配置される第１の発光素子の第１のアノード電極；第２の領域に配置される第１のピクセル回路；第１のアノード電極と第１のピクセル回路とを電気的に接続する第１のアノード延長ライン；及び第１のアノード延長ラインの少なくとも一部に接続される少なくとも１つの第１の補償ラインを含むことができる。

第２の領域には、トランジスタが配置され、第１の領域には、トランジスタが配置されなくてもよい。

第１のアノード延長ラインの少なくとも一部は、第１の領域に配置され、第１のアノード延長ラインは、第１の透明ラインを含むことができる。

選択的に、第１のアノード延長ラインは、第２の透明ラインをさらに含み、第２の透明ラインは、第１の透明ラインよりも第１のアノード電極により近くに位置してもよい。

少なくとも１つの第１の補償ラインは、金属ライン、及び半導体材料ラインのうち少なくとも１つを含むことができる。半導体材料ラインは、導体化された半導体材料を含むことができる。

表示装置は、基板；基板上の第１の金属層；第１の金属層上の第１の平坦化層；第１の平坦化層上の第２の金属層；第２の金属層上の第２の平坦化層；及び第２の平坦化層上の透明導電性材料層をさらに含むことができる。

第１のアノード延長ラインは、透明導電性材料層内に配置される第１の透明ラインを含むことができる。

少なくとも１つの第１の補償ラインは、第２の金属層内に位置する金属ラインを含むことができる。

選択的に、少なくとも１つの第１の補償ラインは、第１の金属層内に位置する金属ラインをさらに含むことができる。

表示装置は、第１の金属層の下部に位置するアクティブ層をさらに含むことができる。

少なくとも１つの第１の補償ラインは、アクティブ層内に配置された半導体材料ラインをさらに含むことができる。

半導体材料ラインは、表示領域内のトランジスタのチャネルを形成するための半導体材料と同じ半導体材料を導電性状態で含むことができる。

表示装置は、基板上の第１のバッファ層；第１のバッファ層上の第１のアクティブ層；第１のアクティブ層上の第２のバッファ層；第２のバッファ層上の第２のアクティブ層；及び第２のアクティブ層上のゲート絶縁膜をさらに含むことができる。

第１の金属層は、ゲート絶縁膜上に位置することができる。

少なくとも１つの第１の補償ラインは、第１のアクティブ層の第１の半導体材料が導体化された第１の半導体材料ラインと、第２のアクティブ層の第２の半導体材料が導体化された第２の半導体材料ラインのうち少なくとも１つをさらに含むことができる。

選択的に、第１の半導体材料と第２の半導体材料とは、互いに異なっていてもよい。

少なくとも１つの第１の補償ラインは、第１のアノード電極及び第１のアノード電極とは異なる１つ以上の他のアノード電極のうち少なくとも１つと重なってもよい。

表示装置は、第１の領域に配置される第のアノード電極；第２の領域に配置される第２のピクセル回路；及び第２のアノード電極と第２のピクセル回路とを電気的に接続する第２のアノード延長ラインをさらに含むことができる。

第２のアノード延長ラインは、第１のアノード延長ラインよりも短い長さを有することができる。

表示装置は、第２のアノード延長ラインの少なくとも一部に接続される少なくとも１つの第２の補償ラインをさらに含むことができる。

少なくとも１つの第２の補償ラインは、少なくとも１つの第１の補償ラインとは異なる抵抗を有することができる。

選択的に、第２の補償ラインは、第２のアノード延長ラインと並列に電気的に接続することができる。

表示装置は、第２の領域に配置される第３のアノード電極；第２の領域に配置される第３のピクセル回路；第３のアノード電極と第３のピクセル回路とを電気的に接続する第３のアノード延長ラインをさらに含むことができる。

第３のアノード延長ラインは、第１のアノード延長ラインよりも短い長さを有することができる。

選択的に、第３のアノード延長ラインには、補償ラインが並列に接続されなくてもよい。

表示装置は、一般領域、第２の領域、及び第１の領域に共通に配置されたカソード電極をさらに含むことができる。

カソード電極は、第１の領域内に位置する複数のカソードホールを含むことができる。

表示装置は、第１の領域と重なる第１の光学電子装置をさらに含むことができる。

第１の光学電子装置は、第１の領域を透過する光を受光し、受光した光を用いて、所定の動作を実行することができる。第１の光学電子装置によって受光される光は、可視光線、赤外線、又は紫外線であり得る。

表示装置は、表示領域に含まれる第３の領域をさらに含むことができる。

第３の領域は、２つ以上の透過領域と非透過領域とを含むことができる。

第１の領域には、２つ以上の発光素子が配置され、第３の領域の非透過領域に２つ以上の発光素子が配置され、第１の領域には、トランジスタが配置されず、第３の領域には、トランジスタが配置されてもよい。

少なくとも１つの第１の補償ラインは、第１のアノード延長ラインと並列に電気的に接続することができる。

本開示の実施形態による表示パネルは、透過可能な光学領域を含み、１つ以上の画像を表示することができる表示領域；光学領域に配置される発光素子；光学領域の外側に配置されるピクセル回路；発光素子とピクセル回路とを電気的に接続する延長ライン；及び延長ラインの少なくとも一部に接続される少なくとも１つの補償ラインを含むことができる。

光学領域には、トランジスタは配置されず、延長ラインの少なくとも一部は、光学領域に配置され、延長ラインは、透明ラインを含むことができる。

以上に説明した本明細書の実施形態によれば、表示装置の前面で光学電子装置が露出せずに、光学電子装置が、正常に光（例えば、可視光線、赤外線、又は紫外線など）を受光することができる光透過構造を有する表示パネル及び表示装置を提供することができる。

また、本明細書の実施形態によれば、透過可能な光学領域には、発光素子のみが配置され、光学領域内の発光素子を駆動するためのピクセル回路を、光学領域の外側領域（例えば、光学ベゼル領域、一般領域）に配置することにより、光学領域の透過率をさらに向上させることができる。

さらに、本明細書の実施形態によれば、透過可能な光学領域に配置された発光素子と、光学領域の外側領域（例えば、光学ベゼル領域、一般領域）に配置されたピクセル回路（ピクセル回路に含まれるトランジスタ）を、透明材料のアノード延長ラインに接続することで、光学領域の透過率をさらに向上させることができる。

また、本明細書の実施形態によれば、大きな抵抗を有するアノード延長ラインに、補償ラインを並列に接続することによって、アノード延長ライン間の抵抗偏差を補償することができ、これにより画質を改善することができる。

なお、本明細書の実施形態によれば、光学領域のカソード電極に複数のカソードホールが形成され、光学領域の透過率をさらに向上させつつも、カソードホール形成工程によって、複数のカソードホールの周辺が、損傷又は変化しないという効果がある。

本明細書の効果は、前記の効果に限定されず、他の言及されていない効果は、本明細書の記載から当業者には明確に理解されるであろう。

以上、添付図面を参照して、本明細書の実施形態をさらに詳細に説明したが、本明細書は、必ずしもこのような実施形態に限定されるものではなく、本明細書の技術思想から逸脱しない範囲内で、様々に変形実施することができる。したがって、本明細書に開示された実施形態は、本明細書の技術思想を限定するのではなく、説明するためのものであり、そのような実施形態によって、本明細書の技術思想の範囲を限定するものではない。したがって、以上で説明した実施形態は、すべての点で例示的なものであり、限定的なものではないと理解すべきである。

１００ 表示装置
１１０ 表示パネル

Claims (17)

1. 画像を表示することができる表示領域に含まれ、透過可能な第１の領域と、
   前記表示領域に含まれ、前記第１の領域の外側に位置する一般領域と、
   前記表示領域に含まれ、前記第１の領域と前記一般領域との間に位置する第２の領域と、
   前記第１の領域に配置される第１の発光素子の第１のアノード電極と、
   前記第２の領域に配置される第１のピクセル回路と、
   前記第１のアノード電極と前記第１のピクセル回路を電気的に接続する第１のアノード延長ラインと、
   前記第１のアノード延長ラインの少なくとも一部と接続される少なくとも１つの第１の補償ラインとを含む、表示装置。
2. 前記第２の領域には、トランジスタが配置され、
   前記第１の領域には、トランジスタが配置されない、請求項１に記載の表示装置。
3. 前記第１のアノード延長ラインの少なくとも一部は、前記第１の領域に配置され、
   前記第１のアノード延長ラインは、第１の透明ラインを含み、
   選択的に、前記第１のアノード延長ラインは、第２の透明ラインをさらに含み、前記第２の透明ラインは、前記第１の透明ラインよりも前記第１のアノード電極により近くに位置する、請求項１に記載の表示装置。
4. 前記少なくとも１つの第１の補償ラインは、
   金属ライン及び半導体材料ラインのうち少なくとも１つを含み、前記半導体材料ラインは、導体化された半導体材料を含む、請求項１に記載の表示装置。
5. 基板と、
   前記基板上の第１の金属層と、
   前記第１の金属層上の第１の平坦化層と、
   前記第１の平坦化層上の第２の金属層と、
   前記第２の金属層上の第２の平坦化層と、
   前記第２の平坦化層上の透明導電性材料層とをさらに含み、
   前記第１のアノード延長ラインは、前記透明導電性材料層内に配置される第１の透明ラインを含み、
   前記少なくとも１つの第１の補償ラインは、前記第２の金属層内に位置する金属ラインを含み、
   選択的に、前記少なくとも１つの第１の補償ラインは、前記第１の金属層内に位置する金属ラインをさらに含む、請求項１に記載の表示装置。
6. 前記第１の金属層の下部に位置するアクティブ層をさらに含み、
   前記少なくとも１つの第１の補償ラインは、前記アクティブ層内に配置された半導体材料ラインをさらに含み、
   前記半導体材料ラインは、前記表示領域内のトランジスタのチャネルを形成するための半導体材料と同じ半導体材料を導電性状態で含む、
   請求項５に記載の表示装置。
7. 前記基板上の第１のバッファ層と、
   前記第１のバッファ層上の第１のアクティブ層と、
   前記第１のアクティブ層上の第２のバッファ層と、
   前記第２のバッファ層上の第２のアクティブ層と、
   前記第２のアクティブ層上のゲート絶縁膜とをさらに含み、
   前記第１の金属層は、前記ゲート絶縁膜上に位置し、
   前記少なくとも１つの第１の補償ラインは、
   前記第１のアクティブ層の第１の半導体材料が導体化された第１の半導体材料ライン、及び、前記第２のアクティブ層の第２の半導体材料が導体化された第２の半導体材料ラインのうち少なくとも１つをさらに含み、
   選択的に、前記第１の半導体材料と前記第２の半導体材料とは、互いに異なる、請求項５に記載の表示装置。
8. 前記少なくとも１つの第１の補償ラインは、前記第１のアノード電極及び前記第１のアノード電極とは異なる１つ以上の他のアノード電極のうち少なくとも１つと重なる、請求項６に記載の表示装置。
9. 前記第１の領域に配置される第２のアノード電極と、
   前記第２の領域に配置される第２のピクセル回路と、
   前記第２のアノード電極と前記第２のピクセル回路を電気的に接続する第２のアノード延長ラインとをさらに含み、
   前記第２のアノード延長ラインは、前記第１のアノード延長ラインよりも短い長さを有する、請求項１に記載の表示装置。
10. 前記第２のアノード延長ラインの少なくとも一部と接続される少なくとも１つの第２の補償ラインをさらに含み、前記少なくとも１つの第２の補償ラインは、前記少なくとも１つの第１の補償ラインとは異なる抵抗を有し、
    選択的に、前記第２の補償ラインは、前記第２のアノード延長ラインと並列に電気的に接続される、請求項９に記載の表示装置。
11. 前記第２の領域に配置される第３のアノード電極と、
    前記第２の領域に配置される第３のピクセル回路と、
    前記第３のアノード電極と前記第３のピクセル回路を電気的に接続する第３のアノード延長ラインとをさらに含み、
    前記第３のアノード延長ラインは、前記第１のアノード延長ラインよりも短い長さを有し、
    選択的に、前記第３のアノード延長ラインには、補償ラインが並列に接続されない、請求項１に記載の表示装置。
12. 前記一般領域、前記第２の領域、及び前記第１の領域に共通に配置されるカソード電極をさらに含み、
    前記カソード電極は、前記第１の領域内に位置する複数のカソードホールを含む、請求項１に記載の表示装置。
13. 前記第１の領域と重なる第１の光学電子装置をさらに含み、
    前記第１の光学電子装置は、前記第１の領域を透過する光を受光し、受光した光を用いて、定められた動作を行い、
    前記第１の光学電子装置によって受光された光は、可視光線、赤外線、又は紫外線である、請求項１に記載の表示装置。
14. 前記表示領域に含まれる第３の領域をさらに含み、
    前記第３の領域は、２つ以上の透過領域と非透過領域とを含み、
    前記第１の領域には、２つ以上の発光素子が配置され、
    前記第３の領域の前記非透過領域に２つ以上の発光素子が配置され、
    前記第１の領域には、トランジスタが配置されず、
    前記第３の領域には、トランジスタが配置されている、請求項１に記載の表示装置。
15. 前記少なくとも１つの第１の補償ラインは、前記第１のアノード延長ラインと並列に電気的に接続される、請求項１に記載の表示装置。
16. 透過可能な光学領域を含み、１つ以上の画像を表示することができる表示領域と、
    前記光学領域に配置される発光素子と、
    前記光学領域の外側に配置されるピクセル回路と、
    前記発光素子と前記ピクセル回路を電気的に接続する延長ラインと、
    前記延長ラインの少なくとも一部と接続される少なくとも１つの補償ラインとを含む、表示パネル。
17. 前記光学領域には、トランジスタが配置されず、
    前記延長ラインの少なくとも一部は、前記光学領域に配置され、
    前記延長ラインは、透明ラインを含む、請求項１６に記載の表示パネル。