KR20240054448A - 표시 장치 및 표시 패널 - Google Patents

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김현서
이호영
박성진
이승현
최원태
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Abstract

본 개시의 실시 예들에 따른 표시 패널 및 표시 장치는 표시 영역 및 비 표시 영역을 포함하며, 표시 영역은 제1 광학 영역, 제1 광학 영역의 외곽에 위치하는 제1 광학 베젤 영역, 및 제1 광학 베젤 영역의 외곽에 위치하는 일반 영역을 포함하고, 제1 광학 영역, 제1 광학 베젤 영역, 및 일반 영역 각각은 복수의 발광 영역 중 둘 이상의 발광 영역을 포함하고, 제1 광학 영역은 투과 가능 영역일 수 있다. 복수의 발광 영역은, 제1 광학 영역에 포함된 제1 발광 영역, 제1 발광 영역과 동일한 색상의 빛을 방출하고 제1 광학 베젤 영역에 포함된 제2 발광 영역, 및 제1 발광 영역과 동일한 색상의 빛을 방출하고 일반 영역에 포함된 제3 발광 영역을 포함할 수 있다. 제2 발광 영역은, 제1 발광 영역 및 제3 발광 영역 각각의 면적과 동일한 면적을 갖거나, 제1 발광 영역 및 제3 발광 영역 각각의 면적과 일정 범위 내에서 상이한 면적을 가질 수 있다. 이를 통해, 제1 광학 영역과 일반 영역 간의 영상 품질 편차를 줄여줄 수 있다.

Description

표시 장치 및 표시 패널{DISPLAY DEVICE AND DISPLAY PANEL}
본 명세서는 표시 장치 및 표시 패널에 관한 것으로서, 보다 상세하게는 광학 전자 장치가 전면에 노출되지 않는 표시 장치 및 표시 패널에 관한 것이다.
기술 발전에 따라, 표시 장치는 화상 표시 기능 이외에도, 촬영 기능 및 각종 감지 기능 등을 제공할 수 있다. 이를 위해, 표시장치는 카메라 및 감지 센서 등의 광학 전자 장치(수광 장치 또는 센서라고도 함)를 구비해야 한다.
광학 전자 장치는 표시 장치의 전면에서의 빛을 수광 해야 하기 때문에, 수광이 유리한 곳에 설치되어야 한다. 따라서, 종래, 표시장치의 전면에 카메라(카메라 렌즈) 및 감지 센서가 노출되도록 설치될 수 밖에 없었다. 이로 인해, 표시 패널의 베젤이 넓어지거나 표시 패널의 표시 영역에 노치부 또는 물리적인 홀이 형성되어 이곳에 카메라 또는 감지 센서가 설치되고 있다.
따라서, 전면의 빛을 수광하여 정해진 기능을 수행하는 카메라, 감지 센서 등의 광학 전자 장치가 표시 장치에 구비됨에 따라, 표시 장치의 전면부에 베젤이 커지거나 표시 장치의 전면 디자인에 제약이 발생할 수 있다.
디스플레이 기술 분야에서, 표시 패널의 표시 영역의 면적을 줄이지 않고 카메라 및 감지 센서 등의 광학 전자 장치를 구비하기 위한 기술이 연구되고 있다. 이에, 본 명세서의 발명자들은 표시 패널의 표시 영역 아래에 광학 전자 장치가 구비되어 표시 장치의 전면에서 광학 전자 장치가 노출되지 않으면서도, 광학 전자 장치가 정상적으로 빛을 수신할 수 있는 광 투과 구조를 갖는 표시 패널 및 표시 장치를 발명하였다.
이에, 본 명세서의 실시 예들은, 표시 장치의 전면에서 광학 전자 장치가 노출되지 않으면서도, 광학 전자 장치가 정상적으로 빛(예: 가시광선, 적외선, 또는 자외선 등)을 수신할 수 있는 광 투과 구조를 갖는 표시 패널 및 표시 장치를 제공할 수 있다.
또한, 본 명세서의 실시 예들은, 투과 가능한 광학 영역과 투과 불가능한 일반 영역 사이에서 발생할 수 있는 영상 품질 편차를 줄여주거나 방지해줄 수 있는 표시 패널 및 표시 장치를 제공할 수 있다.
또한, 본 명세서의 실시 예들은, 복수의 광학 전자 장치가 구비될 때, 복수의 광학 전자 장치 각각에 대응되는 복수의 광학 영역을 포함하되, 복수의 광학 전자 장치 각각에 적합한 복수의 광학 영역의 차등 구조를 갖는 표시 패널 및 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 따른 표시 장치는, 영상이 표시되며 복수의 발광 영역을 포함하는 표시 영역, 및 영상이 표시되지 않는 비 표시 영역을 포함할 수 있다.
표시 영역은 제1 광학 영역, 제1 광학 영역의 외곽에 위치하는 제1 광학 베젤 영역, 및 제1 광학 베젤 영역의 외곽에 위치하는 일반 영역을 포함할 수 있다.
제1 광학 영역, 제1 광학 베젤 영역, 및 일반 영역 각각은 복수의 발광 영역 중 둘 이상의 발광 영역을 포함할 수 있다.
제1 광학 영역은 투과 가능 영역일 수 있다.
복수의 발광 영역은, 제1 광학 영역에 포함된 제1 발광 영역, 제1 발광 영역과 동일한 색상의 빛을 방출하고, 제1 광학 베젤 영역에 포함된 제2 발광 영역, 및 제1 발광 영역과 동일한 색상의 빛을 방출하고, 일반 영역에 포함된 제3 발광 영역을 포함할 수 있다.
제2 발광 영역은, 제1 발광 영역 및 제3 발광 영역 각각의 면적과 동일한 면적을 갖거나, 제1 발광 영역 및 제3 발광 영역 각각의 면적과 일정 범위 내에서 상이한 면적을 가질 수 있다.
제1 광학 영역에서 발광 영역들의 배열, 제1 광학 베젤 영역에서 발광 영역들의 배열, 및 일반 영역에서 발광 영역들의 배열은 서로 동일할 수 있다.
예를 들어, 제1 광학 영역, 제1 광학 베젤 영역, 및 일반 영역 각각에 포함된 둘 이상의 발광 영역은, 제1 색상의 빛을 발광하는 제1 색상 발광 영역, 제2 색상의 빛을 발광하는 제2 색상 발광 영역, 및 제3 색상의 빛을 발광하는 제3 색상 발광 영역을 포함할 수 있다.
제1 광학 영역, 제1 광학 베젤 영역, 및 일반 영역 각각에서, 제1 색상 발광 영역, 제2 색상 발광 영역, 및 제3 색상 발광 영역 중 적어도 하나는 나머지와 다른 면적을 가질 수 있다.
제1 광학 베젤 영역은, 제1 광학 영역의 일부 테두리의 외곽에만 배치되거나, 제1 광학 영역의 전체 테두리의 외곽에 배치되어 제1 광학 영역을 둘러싸는 링 형상을 가질 수 있다.
제1 광학 베젤 영역 및 일반 영역에는 트랜지스터들이 배치되고, 제1 광학 영역에는 트랜지스터들이 배치되지 않을 수 있다.
본 개시의 실시 예들에 따른 표시 장치는, 제1 광학 영역에 배치되며 제1 발광 영역을 갖는 제1 발광 소자, 제1 광학 베젤 영역에 배치되며 제2 발광 영역을 갖는 제2 발광 소자, 일반 영역에 배치되며 제3 발광 영역을 갖는 제3 발광 소자, 제1 발광 소자를 구동하기 위해 구성된 제1 서브 픽셀 회로부, 제2 발광 소자를 구동하기 위해 구성된 제2 서브 픽셀 회로부, 및 제3 발광 소자를 구동하기 위해 구성된 제3 서브 픽셀 회로부를 더 포함할 수 있다.
제2 서브 픽셀 회로부는 제2 발광 소자가 배치된 제1 광학 베젤 영역에 배치되고, 제3 서브 픽셀 회로부는 제3 발광 소자가 배치된 일반 영역에 배치될 수 있다.
제1 서브 픽셀 회로부는 제1 발광 소자가 배치된 제1 광학 영역에 배치되지 않고, 제1 광학 영역의 외곽에 위치하는 제1 광학 베젤 영역에 배치될 수 있다.
본 개시의 실시 예들에 따른 표시 장치는 제1 서브 픽셀 회로부와 제1 발광 소자를 전기적으로 연결해주는 애노드 연장 라인을 더 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치에서, 애노드 연장 라인의 전체 또는 일부분은 제1 광학 영역에 배치될 수 있다.
본 개시의 실시 예들에 따른 표시 장치에서, 애노드 연장 라인은 투명 재료를 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치는 제1 광학 영역에 배치되는 제1 애노드 전극, 제1 광학 베젤 영역에 배치되는 제2 애노드 전극, 일반 영역에 배치되는 제3 애노드 전극, 및 일반 영역, 제1 광학 베젤 영역, 및 제1 광학 영역에 공통으로 배치되는 캐소드 전극을 더 포함할 수 있다.
제1 애노드 전극과 캐소드 전극에 의해 제1 발광 소자가 구성되고, 제2 애노드 전극과 캐소드 전극에 의해 제2 발광 소자가 구성되고, 제3 애노드 전극과 캐소드 전극에 의해 제3 발광 소자가 구성될 수 있다.
캐소드 전극은 제1 광학 영역 내에 위치하는 복수의 캐소드 홀을 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 패널은, 제1 광학 영역, 제1 광학 영역의 외곽에 위치하는 제1 광학 베젤 영역, 및 제1 광학 베젤 영역의 외곽에 위치하는 일반 영역을 포함하고, 영상이 표시되는 표시 영역, 및 영상이 표시되지 않는 비 표시 영역을 포함할 수 있다.
제1 광학 영역, 제1 광학 베젤 영역, 및 일반 영역 각각은 복수의 발광 영역을 포함할 수 있다.
제1 광학 영역은 복수의 투과 영역을 포함할 수 있다.
제1 광학 영역은 제1 발광 영역을 갖는 제1 발광 소자를 포함할 수 있다.
제1 광학 베젤 영역은 제2 발광 영역을 갖는 제2 발광 소자를 포함할 수 있다.
제1 광학 베젤 영역은, 제1 발광 소자를 구동하기 위해 구성된 제1 서브 픽셀 회로부 및 제2 발광 소자를 구동하기 위해 구성된 제2 서브 픽셀 회로부를 더 포함할 수 있다.
제1 광학 베젤 영역 내 제1 서브 픽셀 회로부와 제1 광학 영역 내 제1 발광 소자 간의 전기적으로 연결을 위한 애노드 연장 라인을 더 포함할 수 있다.
애노드 연장 라인의 전체 또는 일부는 제1 광학 영역과 중첩되고 투명 배선을 포함할 수 있다.
일반 영역은 제3 발광 영역을 갖는 제3 발광 소자 및 제3 발광 소자를 구동하기 위해 구성된 제3 서브 픽셀 회로부를 포함할 수 있다.
제1 발광 소자, 제2 발광 소자, 및 제3 발광 소자가 동일한 색상의 빛을 방출하는 경우, 제3 발광 영역은, 제1 발광 영역 및 제2 발광 영역 각각의 면적과 동일한 면적을 갖거나, 제1 발광 영역 및 제2 발광 영역 각각의 면적과 일정 범위 내에서 상이한 면적을 가질 수 있다.
본 명세서의 실시 예들에 의하면, 표시 장치의 전면에서 광학 전자 장치가 노출되지 않으면서도, 광학 전자 장치가 정상적으로 빛(예: 가시광선, 적외선, 또는 자외선 등)을 수신할 수 있는 광 투과 구조를 갖는 표시 패널 및 표시 장치를 제공할 수 있다.
또한, 본 명세서의 실시 예들에 의하면, 투과 가능한 광학 영역과 투과 불가능한 일반 영역 간의 발광 영역 설계를 통해, 광학 영역과 일반 영역 사이에서 발생할 수 있는 영상 품질 편차를 줄여주거나 방지해줄 수 있는 효과가 있다.
또한, 본 명세서의 실시 예들에 의하면, 복수의 광학 전자 장치가 구비될 때, 복수의 광학 전자 장치 각각에 대응되는 복수의 광학 영역을 포함하되, 복수의 광학 전자 장치 각각에 적합한 복수의 광학 영역의 차등 구조를 갖는 효과가 있다.
또한, 본 명세서의 실시 예들에 의하면, 광학 영역에서의 캐소드 전극에 복수의 캐소드 홀이 형성되어 광학 영역의 투과율을 더욱 개선시키면서도, 캐소드 홀 형성 공정에 의해 복수의 캐소드 홀 주변이 손상되거나 변화되지 않는 효과가 있다.
본 명세서의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1a, 도 1b, 및 도 1c는 본 개시의 실시 예들에 따른 표시 장치를 나타낸다.
도 2는 본 개시의 실시 예들에 따른 표시 장치의 시스템 구성도이다.
도 3은 본 개시의 실시 예들에 따른 표시 패널의 개략도이다.
도 4는 본 개시의 실시 예들에 따른 표시 패널에서, 일반 영역, 제1 광학 베젤 영역, 및 제1 광학 영역을 개략적으로 나타낸다.
도 5 및 도 6은 본 개시의 실시 예들에 따른 표시 패널에서, 일반 영역, 제1 광학 베젤 영역, 및 제1 광학 영역 각각에 배치된 발광 소자와, 발광 소자를 구동하기 위한 서브 픽셀 회로부를 나타낸다.
도 7은 본 개시의 실시 예들에 따른 표시 패널에서, 일반 영역, 제1 광학 베젤 영역, 및 제1 광학 영역 각각에서, 발광 영역들의 배열을 나타낸다.
도 8은 도 7의 A-B 선에 따른 평면도이다.
도 9 및 도 10은 본 개시의 실시 예들에 따른 표시 패널의 단면도들로서, 표시 패널의 제1 광학 베젤 영역 및 제1 광학 영역에서의 단면도들이다.
도 11은 본 개시의 실시 예들에 따른 표시 패널에 포함된 일반 영역 및 제2 광학 영역을 개략적으로 나타낸다.
도 12 및 도 13은 본 개시의 실시 예들에 따른 표시 패널에서, 제2 광학 영역에 대한 평면도들이다.
도 14는 본 개시의 실시 예들에 따른 표시 패널의 단면도들로서, 표시 패널의 제2 광학 영역에서의 단면도이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간 적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 명세서의 다양한 실시예들을 상세히 설명한다. 본 실시예를 설명함에 있어 이전 실시예와 동일 또는 대응되는 구성요소에 대한 설명은 생략하기로 한다. 이하, 이를 참조하여 본 실시 예들에 대하여 설명하기로 한다.
도 1a, 도 1b, 및 도 1c는 본 개시의 실시 예들에 따른 표시 장치(100)를 나타낸다.
도 1a, 도 1b 및 도 1c를 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)는 영상을 표시하는 표시 패널(110) 및 하나 이상의 광학 전자 장치(11, 12)를 포함할 수 있다.
표시 패널(110)은 영상이 표시되는 표시 영역(DA)과 영상이 표시되지 않는 비 표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)에는 복수의 서브 픽셀이 배치되고, 복수의 서브 픽셀들을 구동하기 위한 각종 신호 라인들이 배치될 수 있다.
비 표시 영역(NDA)은 표시 영역(DA)의 바깥 영역일 수 있다. 비 표시 영역(NDA)에는 각종 신호 라인이 배치될 수 있고, 각종 구동 회로가 연결될 수 있다. 비 표시 영역(NDA)은 벤딩 되어 전면에서 보이지 않거나 케이스(미 도시)에 의해 가려질 수 있다. 비 표시 영역(NDA)은 베젤(Bezel) 또는 베젤 영역이라고도 한다.
도 1a, 도 1b 및 도 1c를 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)에서, 하나 이상의 광학 전자 장치(11, 12)는 표시 패널(110)과 별개로 구비 및 설치되며, 표시 패널(110)의 하부(시청 면의 반대 편)에 위치하는 전자 부품이다.
광은 표시 패널(110)의 전면(시청 면)으로 들어가서 표시 패널(110)을 투과하여 표시 패널(110)의 아래(시청 면의 반대편)에 위치하는 하나 이상의 광학 전자 장치(11, 12)로 전달될 수 있다. 예를 들어, 표시 패널(110)을 투과하는 광은 가시 광선, 적외선, 또는 자외선을 포함할 수 있다.
하나 이상의 광학 전자 장치(11, 12)는 표시 패널(110)을 투과한 빛을 수신하여, 수신된 빛에 따라 정해진 기능을 수행하는 장치일 수 있다. 예를 들어, 하나 이상의 광학 전자 장치(11, 12)는 카메라(이미지 센서) 등의 촬영 장치, 근접 센서 및 조도 센서 등의 감지 센서 등 중 하나 이상을 포함할 수 있다. 여기서, 예를 들어, 감지 센서는 적외선 센서일 수 있다.
도 1a, 도 1b 및 도 1c를 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)에서, 표시 영역(DA)은 일반 영역(NA)과 하나 이상의 광학 영역(OA1, OA2)을 포함할 수 있다. 하나 이상의 광학 영역(OA1, OA2)은 하나 이상의 광학 전자 장치(11, 12)와 중첩되는 영역일 수 있다.
도 1a의 예시에 따르면, 표시 영역(DA)은 일반 영역(NA) 및 제1 광학 영역(OA1)을 포함할 수 있다. 여기서, 제1 광학 영역(OA1)의 적어도 일부는 제1 광학 전자 장치(11)와 중첩될 수 있다.
도 1b의 예시에 따르면, 표시 영역(DA)은 일반 영역(NA), 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)을 포함할 수 있다. 도 1b의 예시에서, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2) 사이에는 일반 영역(NA)이 존재할 수 있다. 여기서, 제1 광학 영역(OA1)의 적어도 일부는 제1 광학 전자 장치(11)와 중첩될 수 있고, 제2 광학 영역(OA2) 의 적어도 일부는 제2 광학 전자 장치(12)와 중첩될 수 있다.
도 1c의 예시에 따르면, 표시 영역(DA)은 일반 영역(NA), 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)을 포함할 수 있다. 도 1c의 예시에서, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2) 사이에는 일반 영역(NA)이 존재하지 않는다. 즉, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)은 서로 접하고 있다. 여기서, 제1 광학 영역(OA1)의 적어도 일부는 제1 광학 전자 장치(11)와 중첩될 수 있고, 제2 광학 영역(OA2)의 적어도 일부는 제2 광학 전자 장치(12)와 중첩될 수 있다.
하나 이상의 광학 영역(OA1, OA2)은 영상 표시 구조 및 광 투과 구조가 모두 형성되어 있어야 한다. 즉, 하나 이상의 광학 영역(OA1, OA2)은 표시 영역(DA)의 일부 영역이므로, 하나 이상의 광학 영역(OA1, OA2)에는 영상 표시를 위한 서브 픽셀들의 발광 영역들이 배치되어야 한다. 그리고, 하나 이상의 광학 영역(OA1, OA2)에는 하나 이상의 광학 전자 장치(11, 12)로 빛을 투과해주기 위한 광 투과 구조가 형성되어야 한다.
하나 이상의 광학 전자 장치(11, 12)는 광 수신이 필요한 장치이지만, 표시 패널(110)의 뒤(아래, 시청 면의 반대편)에 위치하여, 표시 패널(110)을 투과한 빛을 수신하게 된다. 하나 이상의 광학 전자 장치(11, 12)는 표시 패널(110)의 전면(시청 면)에 노출되지 않는다. 따라서, 사용자가 표시 장치(110)의 전면을 볼 때, 광학 전자 장치(11, 12)가 사용자에게 보이지 않는다.
예를 들어, 제1 광학 전자 장치(11)는 카메라일 수 있고, 제2 광학 전자 장치(12)는 근접 센서, 조도 센서 등의 감지 센서일 수 있다. 예를 들어, 감지 센서는 적외선을 감지하는 적외선 센서일 수 있다. 이와 반대로, 제1 광학 전자 장치(11)가 감지 센서이고, 제2 광학 전자 장치(12)가 카메라일 수 있다.
아래에서는, 설명의 편의를 위하여, 제1 광학 전자 장치(11)가 카메라이고, 제2 광학 전자 장치(12)가 적외선 기반의 감지 센서인 것으로 예를 든다. 여기서, 카메라는 카메라 렌즈 또는 이미지 센서일 수 있다.
제1 광학 전자 장치(11)가 카메라인 경우, 이 카메라는 표시 패널(110)의 뒤(아래)에 위치하지만, 표시 패널(110)의 전면 방향을 촬영하는 전면 카메라(Front camera)일 수 있다. 따라서, 사용자는 표시 패널(110)의 시청 면을 보면서, 시청 면에 보이지 않는 카메라를 통해 촬영을 할 수 있다.
표시 영역(DA)에 포함된 일반 영역(NA) 및 하나 이상의 광학 영역(OA1, OA2)은 영상 표시가 가능한 영역들이지만, 일반 영역(NA)은 광 투과 구조가 형성될 필요가 없는 영역이고, 하나 이상의 광학 영역(OA1, OA2)은 광 투과 구조가 형성되어야 하는 영역이다.
따라서, 하나 이상의 광학 영역(OA1, OA2)은 일정 수준 이상의 투과율을 가져야 하고, 일반 영역(NA)은 광 투과성을 가지지 않거나 일정 수준 미만의 낮은 투과율을 가질 수 있다.
예를 들어, 하나 이상의 광학 영역(OA1, OA2)과 일반 영역(NA)은, 해상도, 서브 픽셀 배치 구조, 단위 면적당 서브 픽셀 개수, 전극 구조, 라인 구조, 전극 배치 구조, 또는 라인 배치 구조 등이 서로 다를 수 있다.
예를 들어, 하나 이상의 광학 영역(OA1, OA2)에서의 단위 면적당 서브 픽셀 개수는 일반 영역(NA)에서의 단위 면적당 서브 픽셀 개수보다 작을 수 있다. 즉, 하나 이상의 광학 영역(OA1, OA2)의 해상도는 일반 영역(NA)의 해상도보다 낮을 수 있다. 여기서, 단위 면적당 서브 픽셀 개수는 해상도 또는 픽셀 밀도 또는 픽셀 집적도와 동일할 의미일 수 있다. 예를 들어, 단위 면적당 서브 픽셀 개수의 단위는 1 인치(inch) 내 픽셀 개수를 의미하는 PPI (Pixels Per Inch)일 수 있다.
예를 들어, 제1 광학 영역(OA1) 내 단위 면적당 서브 픽셀 개수는 일반 영역(NA) 내 단위 면적당 서브 픽셀 개수보다 적을 수 있다. 제2 광학 영역(OA2) 내 단위 면적당 서브 픽셀 개수는 제1 광학 영역(OA1) 내 단위 면적당 서브 픽셀 개수 이상일 수 있고 일반 영역(NA) 내 단위 면적당 서브 픽셀 개수보다 적을 수 있다.
한편, 제1 광학 영역(OA1)과 제2 광학 영역(OA2) 중 적어도 하나의 투과율을 높여주기 위한 하나의 방법으로서, 전술한 바와 같이 픽셀 밀집도 차등 설계 방식이 적용될 수 있다. 픽셀 밀집도 차등 설계 방식에 따르면, 제1 광학 영역(OA1)과 제2 광학 영역(OA2) 중 적어도 하나의 단위 면적 당 서브 픽셀 개수가 일반 영역(NA)의 단위 면적 당 서브 픽셀 개수보다 많도록, 표시 패널(110)이 설계될 수 있다.
하지만, 경우에 따라서는, 이와 다르게, 제1 광학 영역(OA1)과 제2 광학 영역(OA2) 중 적어도 하나의 투과율을 높여주기 위한 다른 방법으로서, 픽셀 크기 차등 설계 방식이 적용될 수 있다. 픽셀 크기 차등 설계 방식에 따르면, 제1 광학 영역(OA1)과 제2 광학 영역(OA2) 중 적어도 하나의 단위 면적 당 서브 픽셀 개수가 일반 영역(NA)의 단위 면적 당 서브 픽셀 개수와 동일 또는 유사하되, 제1 광학 영역(OA1)과 제2 광학 영역(OA2) 중 적어도 하나에 배치된 각 서브 픽셀(SP)의 크기(즉, 발광 영역 크기)가 일반 영역(NA)에 배치된 각 서브 픽셀(SP)의 크기(즉, 발광 영역 크기)보다 작아지도록, 표시 패널(110)이 설계될 수 있다.
이하에서는, 설명의 편의를 위하여, 제1 광학 영역(OA1)과 제2 광학 영역(OA2) 중 적어도 하나의 투과율을 높여주기 위한 2가지 방법(픽셀 밀집도 차등 설계 방식, 픽셀 크기 차등 설계 방식) 중 픽셀 밀집도 차등 설계 방식이 적용된 것을 가정하여 설명한다. 이에 따라, 아래에서, 단위 면적당 서브 픽셀 개수가 적다는 것은 서브 픽셀 크기가 작다는 것과 대응되는 표현일 수 있고, 단위 면적당 서브 픽셀 개수가 많다는 것은 서브 픽셀 크기가 크다는 것과 대응되는 표현일 수 있다.
제1 광학 영역(OA1)은 원형, 타원형, 사각형, 육각형, 또는 팔각형 등 다양한 모양을 가질 수 있다. 제2 광학 영역(OA2)은 원형, 타원형, 사각형, 육각형, 또는 팔각형 등 다양한 모양을 가질 수 있다. 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)은 동일한 모양을 가질 수도 있고 다른 모양을 가질 수 있다.
도 1c를 참조하면, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)이 접해 있는 경우, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)을 포함하는 전체 광학 영역 또한 원형, 타원형, 사각형, 육각형, 또는 팔각형 등 다양한 모양을 가질 수 있다. 아래에서는, 설명의 편의를 위하여, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2) 각각은 원형인 것을 예로 든다.
본 개시의 실시 예들에 따른 표시 장치(100)에서, 외부로 노출되지 않고 표시 패널(100)의 하부에 숨겨져 있는 제1 광학 전자 장치(11)가 카메라인 경우, 본 개시의 실시 예들에 따른 표시 장치(100)는 UDC(Under Display Camera) 기술이 적용된 디스플레이라고 할 수 있다.
이에 따르면, 본 개시의 실시 예들에 따른 표시 장치(100)의 경우, 표시 패널(110)에 카메라 노출을 위한 노치(Notch) 또는 카메라 홀이 형성되지 않아도 되기 때문에, 표시 영역(DA)의 면적 감소가 발생하지 않는다. 이에 따라, 표시 패널(110)에 카메라 노출을 위한 노치(Notch) 또는 카메라 홀이 형성되지 않아도 되기 때문에, 베젤 영역의 크기가 줄어들 수 있고, 디자인 제약 사항이 없어져 디자인 설계의 자유도가 높아질 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)에, 하나 이상의 광학 전자 장치(11, 12)가 표시 패널(110)의 뒤에 숨겨져 위치함에도 불구하고, 하나 이상의 광학 전자 장치(11, 12)는 정상적으로 빛을 수신하여 정해진 기능을 정상적으로 수행할 수 있어야 한다.
또한, 본 개시의 실시 예들에 따른 표시 장치(100)에서, 하나 이상의 광학 전자 장치(11, 12)가 표시 패널(110)의 뒤에 숨겨져 위치하고 표시 영역(DA)과 중첩되어 위치함에도 불구하고, 표시 영역(DA)에서 하나 이상의 광학 전자 장치(11, 12)와 중첩되는 하나 이상의 광학 영역(OA1, OA2)에서 정상적인 영상 표시가 가능해야 한다.
이상에서 언급한 제1 광학 영역(OA1)은 투과가 가능한 영역으로 설계되기 때문에, 제1 광학 영역(OA1)에서의 영상 디스플레이 특성은, 일반 영역(NA)에서의 영상 디스플레이 특성과 다를 수 있다.
또한, 제1 광학 영역(OA1)의 설계 시, 영상 디스플레이 특성을 개선하기 위한 설계를 하다보면, 제1 광학 영역(OA1)의 투과율이 저하될 가능성도 있다.
따라서, 본 개시의 실시예들은, 제1 광학 영역(OA1)과 일반 영역(NA) 간의 영상 품질 편차가 발생하지 않고, 제1 광학 영역(OA1)에서의 투과율을 개선시킬 수 있는 제1 광학 영역(OA1)의 구조를 제시한다.
또한, 본 개시의 실시 예들은, 제1 광학 영역(OA1)뿐만 아니라, 제2 광학 영역(OA2)에 대해서도, 제2 광학 영역(OA2)에서의 영상 품질를 향상시키고, 제2 광학 영역(OA2)에서의 투과율을 개선시킬 수 있는 제2 광학 영역(OA2)의 구조를 제시한다.
또한, 본 개시의 실시 예들에 따른 표시 장치(100)에서, 제1 광학 영역(OA1)과 제2 광학 영역(OA2)은 광 투과 가능 영역이라는 점에서는 유사하지만, 활용 예가 서로 다를 수 있을 수 있다. 따라서, 본 개시의 실시 예들에 따른 표시 장치(100)에서, 제1 광학 영역(OA1)의 구조와 제2 광학 영역(OA2)의 구조는 서로 다르게 설계될 수 있다.
도 2는 본 개시의 실시 예들에 따른 표시 장치(100)의 시스템 구성도이다.
도 2는 본 개시의 실시 예들에 따른 표시 장치(100)의 시스템 구성도이다. 도 2를 참조하면, 표시 장치(100)는, 영상 표시를 위한 구성 요소들로서, 표시 패널(110) 및 디스플레이 구동 회로를 포함할 수 있다.
디스플레이 구동 회로는 표시 패널(110)을 구동하기 위한 회로로서, 데이터 구동 회로(220), 게이트 구동 회로(230), 및 디스플레이 컨트롤러(240) 등을 포함할 수 있다.
표시 패널(110)은 영상이 표시되는 표시 영역(DA)과 영상이 표시되지 않는 비 표시 영역(NDA)을 포함할 수 있다. 비 표시 영역(NDA)은 표시 영역(DA)의 외곽 영역일 수 있으며, 베젤(Bezel) 영역이라고도 할 수 있다. 비 표시 영역(NDA)의 전체 또는 일부는 표시 장치(100)의 앞면에서 보이는 영역이거나, 벤딩되어 표시 장치(100)의 앞면에서 보이지는 않는 영역일 수도 있다.
표시 패널(110)은 기판(SUB)과 기판(SUB) 상에 배치된 복수의 서브 픽셀들(SP)을 포함할 수 있다. 또한, 표시 패널(110)은 복수의 서브 픽셀들(SP)을 구동하기 위하여, 여러 가지 종류의 신호 라인들을 더 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)는 액정 표시 장치 등일 수도 있고, 표시 패널(110)이 자체적으로 발광하는 자체 발광 표시 장치일 수 있다. 본 개시의 실시 예들에 따른 표시 장치(100)가 자체 발광 표시 장치인 경우, 복수의 서브 픽셀들(SP) 각각은 발광 소자를 포함할 수 있다. 예를 들어, 본 개시의 실시 예들에 따른 표시 장치(100)는 발광 소자가 유기 발광 다이오드(OLED: Organic Light Emitting Diode)로 구현된 유기 발광 표시 장치일 수 있다. 다른 예를 들어, 본 개시의 실시 예들에 따른 표시 장치(100)는 발광 소자가 무기물 기반의 발광 다이오드로 구현된 무기 발광 표시 장치일 수 있다. 또 다른 예를 들어, 본 개시의 실시 예들에 따른 표시 장치(100)는 발광 소자가 스스로 빛을 내는 반도체 결정인 퀀텀닷(Quantum Dot)으로 구현된 퀀텀닷 디스플레이 장치일 수 있다.
표시 장치(100)의 타입에 따라 복수의 서브 픽셀들(SP) 각각의 구조가 달라질 수 있다. 예를 들어, 표시 장치(100)가 서브 픽셀(SP)이 빛을 스스로 내는 자체 발광 표시 장치인 경우, 각 서브 픽셀(SP)은 스스로 빛을 내는 발광 소자, 하나 이상의 트랜지스터 및 하나 이상의 캐패시터를 포함할 수 있다.
예를 들어, 여러 가지 종류의 신호 라인들은 데이터 신호들(데이터 전압들 또는 영상 신호들이라고도 함)을 전달하는 복수의 데이터 라인들(DL) 및 게이트 신호들(스캔 신호들이라고도 함)을 전달하는 복수의 게이트 라인들(GL) 등을 포함할 수 있다.
복수의 데이터 라인들(DL) 및 복수의 게이트 라인들(GL)은 서로 교차할 수 있다. 복수의 데이터 라인들(DL) 각각은 제1 방향으로 연장되면서 배치될 수 있다. 복수의 게이트 라인들(GL) 각각은 제2 방향으로 연장되면서 배치될 수 있다. 여기서, 제1 방향은 열(Column) 방향이고 제2 방향은 행(Row) 방향일 수 있다. 또는 제1 방향은 행 방향이고 제2 방향은 열 방향일 수 있다.
데이터 구동 회로(220)는 복수의 데이터 라인들(DL)을 구동하기 위한 회로로서, 복수의 데이터 라인들(DL)로 데이터 신호들을 출력할 수 있다. 게이트 구동 회로(230)는 복수의 게이트 라인들(GL)을 구동하기 위한 회로로서, 복수의 게이트 라인들(GL)로 게이트 신호들을 출력할 수 있다.
디스플레이 컨트롤러(240)는 데이터 구동 회로(220) 및 게이트 구동 회로(230)를 제어하기 위한 장치로서, 복수의 데이터 라인들(DL)에 대한 구동 타이밍과 복수의 게이트 라인들(GL)에 대한 구동 타이밍을 제어할 수 있다.
디스플레이 컨트롤러(240)는 데이터 구동 회로(220)를 제어하기 위하여 데이터 구동 제어 신호(DCS)를 데이터 구동 회로(220)에 공급하고, 게이트 구동 회로(230)를 제어하기 위하여 게이트 구동 제어 신호(GCS)를 게이트 구동 회로(230)에 공급할 수 있다.
디스플레이 컨트롤러(240)는 호스트 시스템(250)으로부터 입력 영상 데이터를 수신하여, 입력 영상 데이터를 토대로 영상 데이터(Data)를 데이터 구동 회로(220)로 공급할 수 있다.
데이터 구동 회로(220)는 디스플레이 컨트롤러(240)로부터 디지털 형태의 영상 데이터들(Data)을 수신하고, 수신된 영상 데이터들(Data)을 아날로그 형태의 데이터 신호들로 변환하여 복수의 데이터 라인들(DL)로 출력할 수 있다.
게이트 구동 회로(230)는 각종 게이트 구동 제어 신호(GCS)와 함께 턴-온 레벨 전압에 해당하는 제1 게이트 전압 및 턴-오프 레벨 전압에 해당하는 제2 게이트 전압을 공급받아, 게이트 신호들을 생성하고, 생성된 게이트 신호들을 복수의 게이트 라인들(GL)로 공급할 수 있다.
예를 들어, 데이터 구동 회로(220)는 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식으로 표시 패널(110)과 연결되거나, 칩 온 글래스(COG: Chip On Glass) 또는 칩 온 패널(COP: Chip On Panel) 방식으로 표시 패널(110)의 본딩 패드에 연결되거나, 칩 온 필름(COF: Chip On Film) 방식으로 구현되어 표시 패널(110)과 연결될 수 있다.
게이트 구동 회로(230)는 테이프 오토메티드 본딩(TAB) 방식으로 표시 패널(110)과 연결되거나, 칩 온 글래스(COG) 또는 칩 온 패널(COP) 방식으로 표시 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 칩 온 필름(COF) 방식에 따라 표시 패널(110)과 연결될 수 있다. 또는, 게이트 구동 회로(230)는 게이트 인 패널(GIP: Gate In Panel) 타입으로 표시 패널(110)의 비 표시 영역(NDA)에 형성될 수 있다. 게이트 구동 회로(230)는 기판 상에 배치되거나 기판에 연결될 수 있다. 즉, 게이트 구동 회로(230)는 GIP 타입인 경우 기판의 비 표시 영역(NDA)에 배치될 수 있다. 게이트 구동 회로(230)는 칩 온 글래스(COG) 타입, 칩 온 필름(COF) 타입 등인 경우 기판에 연결될 수 있다.
한편, 데이터 구동 회로(220) 및 게이트 구동 회로(230) 중 적어도 하나의 구동 회로는 표시 패널(110)의 표시 영역(DA)에 배치될 수도 있다. 예를 들어, 데이터 구동 회로(220) 및 게이트 구동 회로(230) 중 적어도 하나의 구동 회로는 서브 픽셀들(SP)과 중첩되지 않게 배치될 수도 있고, 서브 픽셀들(SP)과 일부 또는 전체가 중첩되게 배치될 수도 있다.
데이터 구동 회로(220)는 표시 패널(110)의 일 측(예: 상측 또는 하측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라, 데이터 구동 회로(220)는 표시 패널(110)의 양 측(예: 상측과 하측)에 모두 연결되거나, 표시 패널(110)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다.
게이트 구동 회로(230)는 표시 패널(110)의 일 측(예: 좌측 또는 우측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라, 게이트 구동 회로(230)는 표시 패널(110)의 양 측(예: 좌측과 우측)에 모두 연결되거나, 표시 패널(110)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다.
디스플레이 컨트롤러(240)는, 데이터 구동 회로(220)와 별도의 부품으로 구현될 수도 있고, 또는 데이터 구동 회로(220)와 함께 통합되어 집적 회로로 구현될 수 있다.
디스플레이 컨트롤러(240)는 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어 장치일 수 있으며, 또는 타이밍 컨트롤러와 다른 제어 장치일 수도 있으며, 또는 제어 장치 내 회로일 수도 있다. 디스플레이 컨트롤러(240)는, IC(Integrated Circuit), FPGA(Field Programmable Gate Array), ASIC(Application Specific Integrated Circuit), 또는 프로세서(Processor) 등의 다양한 회로나 전자 부품으로 구현될 수 있다.
디스플레이 컨트롤러(240)는 인쇄 회로 기판, 연성 인쇄 회로 등에 실장 되고, 인쇄 회로 기판, 연성 인쇄 회로 등을 통해 데이터 구동 회로(220) 및 게이트 구동 회로(230)와 전기적으로 연결될 수 있다.
디스플레이 컨트롤러(240)는, 미리 정해진 하나 이상의 인터페이스에 따라 데이터 구동 회로(220)와 신호를 송수신할 수 있다. 예를 들어, 인터페이스는 LVDS(Low Voltage Differential Signaling) 인터페이스, EPI (Embedded Clock Point-Point Interface) 인터페이스, SPI(Serial Peripheral Interface) 등을 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)는 영상 표시 기능뿐만 아니라 터치 센싱 기능을 더 제공하기 위하여, 터치 센서와, 터치 센서를 센싱하여 손가락 또는 펜 등의 터치 오브젝트에 의해 터치가 발생했는지를 검출하거나 터치 위치를 검출하는 터치 센싱 회로를 포함할 수 있다.
터치 센싱 회로는 터치 센서를 구동하고 센싱하여 터치 센싱 데이터를 생성하여 출력하는 터치 구동 회로(260)와, 터치 센싱 데이터를 이용하여 터치 발생을 감지하거나 터치 위치를 검출할 수 있는 터치 컨트롤러(270) 등을 포함할 수 있다.
터치 센서는 복수의 터치 전극들을 포함할 수 있다. 터치 센서는 복수의 터치 전극들과 터치 구동 회로(260)를 전기적으로 연결해주기 위한 복수의 터치 라인을 더 포함할 수 있다.
터치 센서는 표시 패널(110)의 외부에 터치 패널 형태로 존재할 수도 있고 표시 패널(110)의 내부에 존재할 수도 있다. 터치 센서가 터치 패널 형태로 표시 패널(110)의 외부에 존재하는 경우, 터치 센서는 외장형이라고 한다. 터치 센서가 외장형인 경우, 터치 패널과 표시 패널(110)은, 별도로 제작되어, 조립 과정에서 결합될 수 있다. 외장형의 터치 패널은 터치 패널용 기판 및 터치 패널용 기판 상의 복수의 터치 전극들 등을 포함할 수 있다.
터치 센서는 표시 패널(110)의 내부에 존재하는 경우, 표시 패널(110)의 제작 공정 중에 디스플레이 구동과 관련된 신호 라인들 및 전극들 등과 함께 기판(SUB) 상에 터치 센서가 형성될 수 있다.
터치 구동 회로(260)는 복수의 터치 전극들 중 적어도 하나로 터치 구동 신호를 공급하고, 복수의 터치 전극들 중 적어도 하나를 센싱하여 터치 센싱 데이터를 생성할 수 있다.
터치 센싱 회로는 셀프-캐패시턴스(Self-Capacitance) 센싱 방식 또는 뮤추얼-캐패시턴스(Mutual-Capacitance) 센싱 방식으로 터치 센싱을 수행할 수 있다.
터치 센싱 회로가 셀프-캐패시턴스 센싱 방식으로 터치 센싱을 수행하는 경우, 터치 센싱 회로는 각 터치 전극과 터치 오브젝트(예: 손가락, 펜 등) 사이의 캐패시턴스를 토대로 터치 센싱을 수행할 수 있다. 셀프-캐패시턴스 센싱 방식에 따르면, 복수의 터치 전극들 각각은 구동 터치 전극의 역할도 하고 센싱 터치 전극의 역할도 할 수 있다. 터치 구동 회로(260)는 복수의 터치 전극들의 전체 또는 일부를 구동하고 복수의 터치 전극들의 전체 또는 일부를 센싱할 수 있다.
터치 센싱 회로가 뮤추얼-캐패시턴스 센싱 방식으로 터치 센싱을 수행하는 경우, 터치 센싱 회로는 터치 전극들 사이의 캐패시턴스를 토대로 터치 센싱을 수행할 수 있다. 뮤추얼-캐패시턴스 센싱 방식에 따르면, 복수의 터치 전극들은 구동 터치 전극들과 센싱 터치 전극들로 나뉜다. 터치 구동 회로(260)는 구동 터치 전극들을 구동하고 센싱 터치 전극들을 센싱할 수 있다.
터치 센싱 회로에 포함된 터치 구동 회로(260) 및 터치 컨트롤러(270)는 별도의 장치로 구현될 수도 있고, 하나의 장치로 구현될 수도 있다. 또한, 터치 구동 회로(260)와 데이터 구동 회로(220)는 별도의 장치로 구현될 수도 있고, 하나의 장치로 구현될 수도 있다.
표시 장치(100)는 디스플레이 구동 회로 및/또는 터치 센싱 회로로 각종 전원을 공급하는 전원 공급 회로 등을 더 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)는 스마트 폰, 태블릿 등의 모바일 단말기이거나 다양한 크기의 모니터나 텔레비전(TV) 등일 수 있으며, 이에 제한되지 않고, 정보나 영상을 표출할 수 있는 다양한 타입, 다양한 크기의 디스플레이일 수 있다.
전술한 바와 같이, 표시 패널(110)에서 표시 영역(DA)은 일반 영역(NA) 및 하나 이상의 광학 영역(OA1, OA2)을 포함할 수 있다. 일반 영역(NA) 및 하나 이상의 광학 영역(OA1, OA2)은 영상 표시가 가능한 영역들이다. 하지만, 일반 영역(NA)은 광 투과 구조가 형성될 필요가 없는 영역이고, 하나 이상의 광학 영역(OA1, OA2)은 광 투과 구조가 형성되어야 하는 영역이다.
전술한 바와 같이, 표시 패널(110)에서 표시 영역(DA)은 일반 영역(NA)과 함께, 하나 이상의 광학 영역(OA1, OA2)을 포함할 수 있지만, 설명의 편의를 위하여, 표시 영역(DA)이 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)을 모두 포함하는 경우(도 1b, 도 1c)를 가정한다.
도 3은 본 개시의 실시 예들에 따른 표시 패널(110)의 개략도이다.
도 3을 참조하면, 표시 패널(110)의 표시 영역(DA)에는 복수의 서브 픽셀(SP)이 배치될 수 있다. 복수의 서브 픽셀(SP)은 표시 영역(DA)에 포함된 일반 영역(NA), 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)에 배치될 수 있다.
도 3을 참조하면, 복수의 서브 픽셀(SP) 각각은, 발광 소자(ED) 및 발광 소자(ED)를 구동하기 위해 구성된 서브 픽셀 회로부(SPC)를 포함할 수 있다.
도 3을 참조하면, 서브 픽셀 회로부(SPC)는 발광 소자(ED)를 구동하기 위한 구동 트랜지스터(DT), 구동 트랜지스터(DT)의 제1 노드(N1)로 데이터 전압(Vdata)을 전달해주기 위한 스캔 트랜지스터(ST), 및 한 프레임 동안 일정 전압을 유지해주기 위한 스토리지 캐패시터(Cst) 등을 포함할 수 있다.
구동 트랜지스터(DT)는 데이터 전압이 인가될 수 있는 제1 노드(N1), 발광 소자(ED)와 전기적으로 연결되는 제2 노드(N2) 및 구동 전압 라인(DVL)으로부터 구동 전압(ELVDD)이 인가되는 제3 노드(N3)를 포함할 수 있다. 구동 트랜지스터(DT)에서, 제1 노드(N1)는 게이트 노드이고, 제2 노드(N2)는 소스 노드 또는 드레인 노드일 수 있고, 제3 노드(N3)는 드레인 노드 또는 소스 노드일 수 있다. 이하에서는, 설명의 편의를 위하여, 구동 트랜지스터(DT)에서, 제1 노드(N1)는 게이트 노드이고, 제2 노드(N2)는 소스 노드일 수 있고, 제3 노드(N3)는 드레인 노드인 경우를 예로 든다.
발광 소자(ED)는 애노드 전극(AE), 발광층(EL)(EL) 및 캐소드 전극(CE)을 포함할 수 있다. 애노드 전극(AE)은 각 서브 픽셀(SP)에 배치되는 픽셀 전극일 수 있으며, 각 서브 픽셀(SP)의 구동 트랜지스터(DT)의 제2 노드(N2)와 전기적으로 연결될 수 있다. 캐소드 전극(CE)은 복수의 서브 픽셀(SP)에 공통으로 배치되는 공통 전극일 수 있으며, 기저 전압(ELVSS)이 인가될 수 있다.
예를 들어, 애노드 전극(AE)은 픽셀 전극일 수 있고, 캐소드 전극(CE)은 공통 전극일 수 있다. 이와 반대로, 애노드 전극(AE)은 공통 전극일 수 있고, 캐소드 전극(CE)은 픽셀 전극일 수 있다. 아래에서는, 설명의 편의를 위하여, 애노드 전극(AE)은 픽셀 전극이고, 캐소드 전극(CE)은 공통 전극인 것으로 가정한다.
발광 소자(ED)는 소정의 발광 영역(EA)을 가질 수 있고, 발광 소자(ED)의 발광 영역(EA)은 애노드 전극(AE), 발광층(EL)(EL) 및 캐소드 전극(CE)이 중첩되는 영역으로 정의될 수 있다.
예를 들어, 발광 소자(ED)는 유기 발광 다이오드(OLED: Organic Light Emitting Diode), 무기 발광 다이오드, 또는 퀀텀닷 발광 소자 등일 수 있다. 발광 소자(ED)가 유기 발광 다이오드인 경우, 발광 소자(ED)에서 발광층(EL)(EL)은 유기물이 포함된 유기 발광층(EL)을 포함할 수 있다.
스캔 트랜지스터(ST)는, 게이트 라인(GL)을 통해 인가되는 게이트 신호인 스캔 신호(SCAN)에 의해 온-오프가 제어되며, 구동 트랜지스터(DT)의 제1 노드(N1)와 데이터 라인(DL) 사이에 전기적으로 연결될 수 있다.
스토리지 캐패시터(Cst)는 구동 트랜지스터(DT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결될 수 있다.
서브 픽셀 회로부(SPC)는 도 3에 도시된 바와 같이 2개의 트랜지스터(DT, ST)와 1개의 캐패시터(Cst)를 포함하는 2T(Transistor)1C(Capacitor) 구조를 가질 수 있으며, 경우에 따라서, 1개 이상의 트랜지스터를 더 포함하거나, 1개 이상의 캐패시터를 더 포함할 수도 있다.
스토리지 캐패시터(Cst)는, 구동 트랜지스터(DT)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재할 수 있는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다. 구동 트랜지스터(DT) 및 스캔 트랜지스터(ST) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다.
각 서브 픽셀(SP) 내 회로 소자들(특히, 유기물을 포함하는 유기 발광 다이오드(OLED)로 구현된 발광 소자(ED))은 외부의 수분이나 산소 등에 취약하기 때문에, 외부의 수분이나 산소가 회로 소자들(특히, 발광 소자(ED))로 침투되는 것을 방지하기 위한 봉지층(ENCAP)이 표시 패널(110)에 배치될 수 있다. 봉지층(ENCAP)은 발광 소자들(ED)을 덮는 형태로 배치될 수 있다.
도 4는 본 개시의 실시 예들에 따른 표시 패널(110)에서, 일반 영역(NA), 제1 광학 베젤 영역(OBA1), 및 제1 광학 영역(OA1)을 개략적으로 나타낸다.
도 4를 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)은 영상이 표시되는 표시 영역(DA) 및 영상이 표시되지 않는 비 표시 영역(NDA)을 포함할 수 있다.
도 4를 참조하면, 표시 영역(DA)은 제1 광학 영역(OA1), 제1 광학 베젤 영역(OBA1), 및 일반 영역(NA)을 포함할 수 있다.
도 4를 참조하면, 제1 광학 영역(OA1)은 제1 광학 전자 장치(11)와 중첩되는 영역이고, 제1 광학 전자 장치(11)의 동작에 필요한 광이 투과될 수 있는 투과 가능 영역일 수 있다. 여기서, 제1 광학 영역(OA1)을 투과하는 광은 단일 파장 대역의 광을 포함할 수도 있고, 다양한 파장 대역의 광을 포함할 수 있다. 예를 들어, 제1 광학 영역(OA1)을 투과하는 광은 가시 광선, 적외선, 또는 자외선 등 중 한 가지 이상의 광을 포함할 수 있다. 예를 들어, 제1 광학 전자 장치(11)가 카메라인 경우, 제1 광학 영역(OA1)을 투과하여 제1 광학 전자 장치(11)에서 활용되는 광은 가시 광선을 포함할 수 있다. 다른 예를 들어, 제1 광학 전자 장치(11)가 적외선 기반의 센서인 경우, 제1 광학 영역(OA1)을 투과하여 제1 광학 전자 장치(11)에서 활용되는 광은 적외선(적외선 광이라고도 함)을 포함할 수 있다.
도 4를 참조하면, 제1 광학 베젤 영역(OBA1)은 제1 광학 영역(OA1)의 외곽에 위치하는 영역일 수 있다. 일반 영역(NA)은 제1 광학 베젤 영역(OBA1)의 외곽에 위치하는 영역일 수 있다. 제1 광학 베젤 영역(OBA1)은 제1 광학 영역(OA1)과 일반 영역(NA) 사이에 배치될 수 있다.
예를 들어, 제1 광학 베젤 영역(OBA1)은 제1 광학 영역(OA1)의 일부 테두리의 외곽에만 배치될 수도 있고, 제1 광학 영역(OA1)의 전체 테두리의 외곽에 배치될 수도 있다.
제1 광학 베젤 영역(OBA1)이 제1 광학 영역(OA1)의 전체 테두리의 외곽에 배치되는 경우, 제1 광학 베젤 영역(OBA1)은 제1 광학 영역(OA1)을 둘러싸는 링 형상을 가질 수 있다.
예를 들어, 제1 광학 영역(OA1)은 원형, 타원형, 다각형, 또는 불규칙한 형상 등의 다양한 형상을 가질 수 있다. 제1 광학 베젤 영역(OBA1)은 다양한 형상을 갖는 제1 광학 영역(OA1)을 둘러싸는 다양한 링 형상(예: 형 링 형상, 타원 링 형상, 다각형 링 형상, 또는 불규칙한 링 형상 등)을 가질 수 있다.
도 4를 참조하면, 표시 영역(DA)은 복수의 발광 영역(EA)을 포함할 수 있다. 제1 광학 영역(OA1), 제1 광학 베젤 영역(OBA1), 및 일반 영역(NA)은 표시 영역(DA)에 포함되는 영역들이므로, 제1 광학 영역(OA1), 제1 광학 베젤 영역(OBA1), 및 일반 영역(NA) 각각은 복수의 발광 영역(EA)을 포함할 수 있다.
예를 들어, 복수의 발광 영역(EA)은, 제1 색상의 빛을 발광하는 제1 색상 발광 영역, 제2 색상의 빛을 발광하는 제2 색상 발광 영역, 및 제3 색상의 빛을 발광하는 제3 색상 발광 영역을 포함할 수 있다.
제1 색상 발광 영역, 제2 색상 발광 영역, 및 제3 색상 발광 영역 중 적어도 하나는 나머지와 다른 면적을 가질 수 있다.
제1 색상, 제2 색상, 및 제3 색상은 서로 다른 색상들로서 다양한 색상들일 수 있다. 예를 들어, 제1 색상, 제2 색상, 및 제3 색상은 적색, 녹색, 및 청색을 포함할 수 있다.
이하에서는, 설명의 편의를 위하여, 제1 색상은 적색이고, 제2 색상은 녹색이고, 제3 색상은 청색인 경우를 예로 든다. 하지만, 이에 제한되지는 않는다.
제1 색상은 적색이고, 제2 색상은 녹색이고, 제3 색상은 청색인 경우, 적색 발광 영역(EA_R)의 면적, 녹색 발광 영역(EA_G)의 면적, 및 청색 발광 영역(EA_B)의 면적 중에서, 청색 발광 영역(EA_B)의 면적이 가장 클 수 있다.
적색 발광 영역(EA_R)에 배치된 발광 소자(ED)는 적색 빛을 방출하는 발광층(EL)을 포함할 수 있다. 녹색 발광 영역(EA_G)에 배치된 발광 소자(ED)는 녹색 빛을 방출하는 발광층(EL)을 포함할 수 있다. 청색 발광 영역(EA_B)에 배치된 발광 소자(ED)는 청색 빛을 방출하는 발광층(EL)을 포함할 수 있다.
적색 빛을 방출하는 발광층(EL), 녹색 빛을 방출하는 발광층(EL), 및 청색 빛을 방출하는 발광층(EL) 중에서, 청색 빛을 방출하는 발광층(EL)에 포함된 유기물이 재료적으로 가장 쉽게 열화가 될 수 있다.
청색 발광 영역(EA_B)의 면적이 가장 크게 설계됨으로써, 청색 발광 영역(EA_B)에 배치된 발광 소자(ED)에 공급되는 전류 밀도가 가장 적을 수 있다. 따라서, 청색 발광 영역(EA_B)에 배치된 발광 소자(ED)의 열화 정도가 적색 발광 영역(EA_R)에 배치된 발광 소자(ED)의 열화 정도 및 녹색 발광 영역(EA_G)에 배치된 발광 소자(ED)의 열화 정도와 비슷해질 수 있다.
따라서, 적색 발광 영역(EA_R)에 배치된 발광 소자(ED), 녹색 발광 영역(EA_G)에 배치된 발광 소자(ED), 및 청색 발광 영역(EA_B)에 배치된 발광 소자(ED) 간의 열화 편차가 제거되거나 줄어들게 되어, 화상 품질이 향상될 수 있다. 또한, 적색 발광 영역(EA_R)에 배치된 발광 소자(ED), 녹색 발광 영역(EA_G)에 배치된 발광 소자(ED), 및 청색 발광 영역(EA_B)에 배치된 발광 소자(ED) 간의 열화 편차가 제거되거나 줄어들게 되어, 적색 발광 영역(EA_R)에 배치된 발광 소자(ED), 녹색 발광 영역(EA_G)에 배치된 발광 소자(ED), 및 청색 발광 영역(EA_B)에 배치된 발광 소자(ED) 간의 수명 편차를 줄여주는 효과가 있을 수 있다.
도 4를 참조하면, 제1 광학 영역(OA1)은 투과 가능 영역으로서, 높은 투과율을 가져야 한다. 이를 위하여, 캐소드 전극(CE)은 제1 광학 영역(OA1)에서 복수의 캐소드 홀(CH)을 포함할 수 있다. 즉, 제1 광학 영역(OA1)에서, 캐소드 전극(CE)은 복수의 캐소드 홀(CH)을 포함할 수 있다.
도 4를 참조하면, 캐소드 전극(CE)은 일반 영역(NA)에서는 캐소드 홀(CH)을 포함하지 않는다. 즉, 일반 영역(NA)에서, 캐소드 전극(CE)은 캐소드 홀(CH)을 포함하지 않는다.
또한, 캐소드 전극(CE)은 제1 광학 베젤 영역(OBA1)에서는 캐소드 홀(CH)을 포함하지 않는다. 즉, 제1 광학 베젤 영역(OBA1)에서, 캐소드 전극(CE)은 캐소드 홀(CH)을 포함하지 않는다.
제1 광학 영역(OA1)에서, 캐소드 전극(CE)에 형성된 복수의 캐소드 홀(CH)을 복수의 제1 투과 영역(TA1) 또는 복수의 개구부이라고도 할 수 있다. 여기서, 도 4에서, 1개의 캐소드 홀(CH)은 원형을 가지고 있으나, 원형 이외에도, 타원형, 다각형, 또는 불규칙한 형상 등의 다양한 형상을 가질 수 있다.
도 4를 참조하면, 제2 광학 영역(OA2)이 제1 광학 영역(OA1)과 인접하여 배치될 수 있으며, 제2 광학 영역(OA2)에서의 발광 영역들(EA)의 배치에 대해서는, 도 11을 참조하여 더욱 상세하게 설명한다.
도 5는 본 개시의 실시 예들에 따른 표시 패널(110)에서, 일반 영역(NA), 제1 광학 베젤 영역(OBA1), 및 제1 광학 영역(OA1)에 배치된 발광 소자들(ED1, ED2, ED3, ED4)과, 발광 소자들(ED1, ED2, ED3, ED4)을 구동하기 위한 서브 픽셀 회로부들(SPC1, SPC2, SPC3, SPC4)을 나타낸다.
단, 서브 픽셀 회로부들(SPC1, SPC2, SPC3, SPC4) 각각은 도 3과 같이 트랜지스터들(DT, ST) 및 스토리지 캐패시터(Cst) 등을 포함할 수 있다. 하지만, 설명의 편의를 위하여, 서브 픽셀 회로부들(SPC1, SPC2, SPC3, SPC4) 각각은 구동 트랜지스터(DT1, DT2, DT3, DT4)로 간략하게 표현된다.
도 5를 참조하면, 일반 영역(NA), 제1 광학 영역(OA1), 및 제1 광학 베젤 영역(OBA1)은 위치적인 차이점뿐만 아니라, 구조적인 차이점을 가질 수 있다.
구조적인 차이점으로서, 제1 광학 베젤 영역(OBA1) 및 일반 영역(NA)에는 서브 픽셀 회로부들(SPC1, SPC2, SPC3, SPC)이 배치될 수 있지만, 제1 광학 영역(OA1)에는 서브 픽셀 회로부가 배치되지 않는다. 즉, 제1 광학 베젤 영역(OBA1) 및 일반 영역(NA)에는 트랜지스터들(DT1, DT2, DT3, DT4)이 배치될 수 있지만, 제1 광학 영역(OA1)에는 트랜지스터들이 배치되지 않는다.
서브 픽셀 회로부들(SPC1, SPC2, SPC3, SPC4)에 포함된 트랜지스터들과 스토리지 캐패시터들은 투과율을 감소시킬 수 있는 구성들이다. 이에 따라, 제1 광학 영역(OA1)에 서브 픽셀 회로부들(SPC1, SPC2, SPC3, SPC)이 배치되지 않음으로써, 제1 광학 영역(OA1)의 투과율이 더욱더 높아질 수 있다.
서브 픽셀 회로부들(SPC1, SPC2, SPC3, SPC)은 일반 영역(NA) 및 제1 광학 베젤 영역(OBA1)에만 배치되지만, 발광 소자들(ED1, ED2, ED3, ED4)은 일반 영역(NA), 제1 광학 베젤 영역(OBA1), 및 제1 광학 영역(OA1) 모두에 배치될 수 있다.
도 5를 참조하면, 제1 광학 영역(OA1)에는 제1 발광 소자(ED1)가 배치되지만, 제1 광학 영역(OA1)에는 제1 발광 소자(ED1)를 구동하기 위한 제1 서브 픽셀 회로부(SPC1)가 배치되지 않는다.
도 5를 참조하면, 제1 광학 영역(OA1)에 배치된 제1 발광 소자(ED1)를 구동하기 위한 제1 서브 픽셀 회로부(SPC1)는, 제1 광학 영역(OA1)에 배치되지 않고, 제1 광학 베젤 영역(OBA1)에 배치될 수 있다.
아래에서, 일반 영역(NA), 제1 광학 영역(OA1), 및 제1 광학 베젤 영역(OBA1)에 대하여 더욱 상세하게 설명한다.
도 5를 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)에 포함된 복수의 발광 영역(EA)은 제1 발광 영역(EA1), 제2 발광 영역(EA2), 및 제3 발광 영역(EA3)을 포함할 수 있다. 여기서, 제1 발광 영역(EA1)은 제1 광학 영역(OA1)에 포함될 수 있고, 제2 발광 영역(EA2)은 제1 광학 베젤 영역(OBA1)에 포함될 수 있고, 제3 발광 영역(EA3)은 일반 영역(NA)에 포함될 수 있다. 이하에서, 제1 발광 영역(EA1), 제2 발광 영역(EA2), 및 제3 발광 영역(EA3)은 동일한 색상의 발광 영역이라고 가정한다.
도 5를 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)은, 제1 광학 영역(OA1)에 배치되며 제1 발광 영역(EA1)을 갖는 제1 발광 소자(ED1), 제1 광학 베젤 영역(OBA1)에 배치되며 제2 발광 영역(EA2)을 갖는 제2 발광 소자(ED2), 및 일반 영역(NA)에 배치되며 제3 발광 영역(EA3)을 갖는 제3 발광 소자(ED3)를 포함할 수 있다.
도 5를 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)은, 제1 발광 소자(ED1)를 구동하기 위해 구성된 제1 서브 픽셀 회로부(SPC1), 제2 발광 소자(ED2)를 구동하기 위해 구성된 제2 서브 픽셀 회로부(SPC2), 및 제3 발광 소자(ED3)를 구동하기 위해 구성된 제3 서브 픽셀 회로부(SPC3)를 더 포함할 수 있다.
도 5를 참조하면, 제1 서브 픽셀 회로부(SPC1)는 제1 구동 트랜지스터(DT1)를 포함할 수 있다. 제2 서브 픽셀 회로부(SPC2)는 제2 구동 트랜지스터(DT2)를 포함할 수 있다. 제3 서브 픽셀 회로부(SPC3)는 제3 구동 트랜지스터(DT3)를 포함할 수 있다.
도 5를 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)에서, 제2 서브 픽셀 회로부(SPC2)는 대응하는 제2 발광 소자(ED2)가 배치된 제1 광학 베젤 영역(OBA1)에 배치될 수 있고, 제3 서브 픽셀 회로부(SPC3)는 대응하는 제3 발광 소자(ED3)가 배치된 일반 영역(NA)에 배치될 수 있다.
도 5를 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)에서, 제1 서브 픽셀 회로부(SPC1)는 대응하는 제1 발광 소자(ED1)가 배치된 제1 광학 영역(OA1)에 배치되지 않고, 제1 광학 영역(OA1)의 외곽에 위치하는 제1 광학 베젤 영역(OBA1)에 배치될 수 있다. 이에 따라, 제1 광학 영역(OA1)의 투과율이 높아질 수 있다.
도 5를 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)은 제1 광학 베젤 영역(OBA1)에 배치된 제1 서브 픽셀 회로부(SPC1)와 제1 광학 영역(OA1)에 배치된 제1 발광 소자(ED1)를 전기적으로 연결해주는 애노드 연장 라인(AEL)을 더 포함할 수 있다.
애노드 연장 라인(AEL)은 제1 서브 픽셀 회로부(SPC1) 내 제1 구동 트랜지스터(DT1)의 제2 노드(N2)까지 제1 발광 소자(ED1)의 애노드 전극(AE)을 전기적으로 연장시켜줄 수 있다.
전술한 바와 같이, 본 개시의 실시 예들에 따른 표시 패널(110)에서, 제1 광학 영역(OA1)에 배치된 제1 발광 소자(ED1)를 구동하기 위한 제1 서브 픽셀 회로부(SPC1)가 제1 광학 영역(OA1)에 배치되지 않고 제1 광학 베젤 영역(OBA1)에 배치될 수 있다. 이러한 구조를 애노드 연장 구조(Anode Extension Structure)라고도 한다.
본 개시의 실시 예들에 따른 표시 패널(110)이 애노드 연장 구조를 갖는 경우, 애노드 연장 라인(AEL)의 전체 또는 일부분은 제1 광학 영역(OA1)에 배치될 수 있고, 애노드 연장 라인(AEL)은 투명 배선을 포함할 수 있다. 이에 따라, 제1 서브 픽셀 회로부(SPC1)와 제1 발광 소자(ED1)를 연결해주는 애노드 연장 라인(AEL)이 제1 광학 영역(OA1)에 배치되더라도, 제1 광학 영역(OA1)의 투과율 저하를 방지해줄 수 있다.
도 5를 참조하면, 복수의 발광 영역(EA)은, 제1 발광 영역(EA1)과 동일한 색상의 빛을 방출하며, 제1 광학 영역(OA1)에 포함된 제4 발광 영역(EA4)을 더 포함할 수 있다.
도 5를 참조하면, 제4 발광 영역(EA4)은 행 방향 또는 열 방향으로 제1 발광 영역(EA1)과 인접하게 배치될 수 있다.
도 5를 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)은, 제1 광학 영역(OA1)에 배치되며 제4 발광 영역(EA4)을 갖는 제4 발광 소자(ED4) 및 제4 발광 소자(ED4)를 구동하기 위해 구성된 제4 서브 픽셀 회로부(SPC4)를 더 포함할 수 있다.
도 5를 참조하면, 제4 서브 픽셀 회로부(SPC4)는 제4 구동 트랜지스터(DT4)를 포함할 수 있다. 설명의 편의를 위하여, 제4 서브 픽셀 회로부(SPC4)에 포함된 스캔 트랜지스터(ST) 및 스토리지 캐패시터(Cst) 등은 도 5에서 생략된다.
도 5를 참조하면, 제4 서브 픽셀 회로부(SPC4)은 제1 광학 영역(OA1)에 배치된 제4 발광 소자(ED4)를 구동하기 위한 회로이지만, 제1 광학 베젤 영역(OBA1)에 배치될 수 있다.
도 5를 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)은 제4 서브 픽셀 회로부(SPC4)와 제4 발광 소자(ED4)를 전기적으로 연결해주는 애노드 연장 라인(AEL)을 더 포함할 수 있다.
이러한 애노드 연장 라인(AEL)의 전체 또는 일부분은 제1 광학 영역(OA1)에 배치될 수 있고, 애노드 연장 라인(AEL)은 투명 배선을 포함할 수 있다.
전술한 바와 같이, 제1 광학 베젤 영역(OBA1)에 배치된 제1 서브 픽셀 회로부(SPC1)는 제1 광학 영역(OA1)에 배치된 1개의 발광 소자(ED1)를 구동할 수 있다. 이러한 회로부 연결 방식을 일대일(1:1) 회로부 연결 방식이라고 한다.
이에 따라, 제1 광학 베젤 영역(OBA1)에 배치되는 서브 픽셀 회로부들(SPC)의 개수가 상당히 증가할 수 있다. 제1 광학 베젤 영역(OBA1)의 구조가 복잡해지고 제1 광학 베젤 영역(OBA1)의 개구율(또는 발광 면적)이 감소할 수 있다.
애노드 연장 구조를 가짐에도 불구하고 제1 광학 베젤 영역(OBA1)의 개구율(또는 발광 면적)을 높이기 위하여, 본 개시의 실시 예들에 따른 표시 장치(100)는 1:N(N은 2 이상) 회로부 연결 방식을 가질 수 있다.
1:N 회로부 연결 방식에 따르면, 제1 광학 베젤 영역(OBA1)에 배치된 제1 서브 픽셀 회로부(SPC1)가 제1 광학 영역(OA1)에 배치된 2개 이상의 발광 소자(ED)를 동시에 구동할 수 있다.
도 6에서는, 설명의 편의를 위하여, 1:2 회로부 연결 방식이 적용된 경우, 즉, 제1 광학 베젤 영역(OBA1)에 배치된 제1 서브 픽셀 회로부(SPC1)가 제1 광학 영역(OA1)에 배치된 2개 이상의 발광 소자(ED1, ED4)를 동시에 구동하는 경우를 예로 든다.
도 6은 본 개시의 실시 예들에 따른 표시 패널(110)에서, 일반 영역(NA), 제1 광학 베젤 영역(OBA1), 및 제1 광학 영역(OA1)에 배치된 발광 소자들(ED1, ED2, ED3, ED4)와, 발광 소자들(ED1, ED2, ED3, ED4)을 구동하기 위한 서브 픽셀 회로부들(SPC1, SPC2, SPC3)를 나타낸다.
도 6을 참조하면, 제1 광학 영역(OA1)에 배치된 제4 발광 소자(ED4)는 제1 광학 영역(OA1)에 배치된 제1 발광 소자(ED1)를 구동하기 위한 제1 서브 픽셀 회로부(SPC1)에 의해 구동 될 수 있다. 즉, 제1 광학 베젤 영역(OBA1)에 배치된 제1 서브 픽셀 회로부(SPC1)는 제1 광학 영역(OA1)에 배치된 제1 발광 소자(ED1)와 제4 발광 소자(ED4)를 함께 구동하기 위한 구성될 수 있다.
이에 따라, 표시 패널(110)은 애노드 연장 구조를 가짐에도 불구하고 제1 광학 베젤 영역(OBA1)에 배치되는 서브 픽셀 회로부들(SPC)의 개수가 줄어들게 되어, 제1 광학 베젤 영역(OBA1)의 개구부 및 발광 면적을 높여줄 수 있다.
도 6에서는, 제1 광학 베젤 영역(OBA1)에 배치된 제1 서브 픽셀 회로부(SPC1)에 의해 함께 구동되는 제1 발광 소자(ED1)와 제4 발광 소자(ED4)는 동일한 색상의 빛을 방출하는 발광 소자들이고, 행 방향 또는 열 방향으로 인접한 발광 소자들일 수 있다.
도 6을 참조하면, 애노드 연장 라인(AEL)은, 제1 광학 베젤 영역(OBA1)에 배치된 제1 서브 픽셀 회로부(SPC1)를 제1 광학 영역(OA1)에 배치된 제1 발광 소자(ED1)와 제4 발광 소자(ED4)에 연결해줄 수 있다.
도 7은 본 개시의 실시 예들에 따른 표시 패널(110)에서, 일반 영역(NA), 제1 광학 베젤 영역(OBA1), 및 제1 광학 영역(OA1) 각각에서, 발광 영역들(EA1, EA2, EA3, EA4)의 배열을 나타내고, 도 8은 도 7의 A-B 선에 따른 평면도이다.
도 7 및 도 8을 참조하면, 복수의 발광 영역(EA)은, 제1 광학 영역(OA1)에 포함된 제1 발광 영역(EA1), 제1 발광 영역(EA1)과 동일한 색상의 빛을 방출하고 제1 광학 베젤 영역(OBA1)에 포함된 제2 발광 영역(EA2), 및 제1 발광 영역(EA1)과 동일한 색상의 빛을 방출하고 일반 영역(NA)에 포함된 제3 발광 영역(EA3)을 포함할 수 있다.
도 7 및 도 8을 참조하면, 제2 발광 영역(EA2)은, 제1 발광 영역(EA1) 및 제3 발광 영역(EA3) 각각의 면적과 동일한 면적을 가질 수 있거나, 제1 발광 영역(EA1) 및 제3 발광 영역(EA3) 각각의 면적과 일정 범위 내에서 상이한 면적을 가질 수 있다.
도 7 및 도 8을 참조하면, 복수의 발광 영역(EA)은, 제1 발광 영역(EA1)과 동일한 색상의 빛을 방출하고 제1 광학 영역(OA1)에 포함된 제4 발광 영역(EA4)을 더 포함할 수 있다.
도 7 및 도 8을 참조하면, 제4 발광 영역(EA4)은, 제1 발광 영역(EA1), 제2 발광 영역(EA2), 및 제3 발광 영역(EA3) 각각의 면적과 서로 동일한 면적을 갖거나, 제1 발광 영역(EA1), 제2 발광 영역(EA2), 및 제3 발광 영역(EA3) 각각의 면적과 일정 범위 내에서 상이한 면적을 가질 수 있다.
예를 들어, 제1 발광 영역(EA1), 제2 발광 영역(EA2), 제3 발광 영역(EA3), 및 제4 발광 영역(EA4)이 동일한 색상의 빛을 방출하는 발광 영역(EA)인 경우, 제1 발광 영역(EA1)의 직경, 제2 발광 영역(EA2)의 직경, 제3 발광 영역(EA3)의 직경, 제4 발광 영역(EA4)의 직경은 모두 동일할 수 있다.
도 7 및 도 8을 참조하면, 제1 광학 영역(OA1)에서 적색 발광 영역(EA_R)의 면적, 제1 광학 베젤 영역(OBA1)에서 적색 발광 영역(EA_R)의 면적, 및 일반 영역(NA)에서 적색 발광 영역(EA_R)의 면적은 서로 동일하거나 실질적으로 거의 동일할 수 있다.
예를 들어, 제1 광학 영역(OA1)에서 적색 발광 영역(EA_R)의 직경(Dr), 제1 광학 베젤 영역(OBA1)에서 적색 발광 영역(EA_R)의 직경(Dr), 및 일반 영역(NA)에서 적색 발광 영역(EA_R)의 직경(Dr)은 서로 동일하거나 실질적으로 거의 동일할 수 있다.
제1 광학 영역(OA1)에서 녹색 발광 영역(EA_G)의 면적, 제1 광학 베젤 영역(OBA1)에서 녹색 발광 영역(EA_G)의 면적, 및 일반 영역(NA)에서 녹색 발광 영역(EA_G)의 면적은 서로 동일하거나 실질적으로 거의 동일할 수 있다.
예를 들어, 제1 광학 영역(OA1)에서 녹색 발광 영역(EA_G)의 직경(Dg), 제1 광학 베젤 영역(OBA1)에서 녹색 발광 영역(EA_G)의 직경(Dg), 및 일반 영역(NA)에서 녹색 발광 영역(EA_G)의 직경(Dg)은 서로 동일하거나 실질적으로 거의 동일할 수 있다.
제1 광학 영역(OA1)에서 청색 발광 영역(EA_B)의 면적, 제1 광학 베젤 영역(OBA1)에서 청색 발광 영역(EA_B)의 면적, 및 일반 영역(NA)에서 청색 발광 영역(EA_B)의 면적은 서로 동일하거나 실질적으로 거의 동일할 수 있다.
예를 들어, 제1 광학 영역(OA1)에서 청색 발광 영역(EA_B)의 직경(Db), 제1 광학 베젤 영역(OBA1)에서 청색 발광 영역(EA_B)의 직경(Db), 및 일반 영역(NA)에서 청색 발광 영역(EA_B)의 직경(Db)은 서로 동일하거나 실질적으로 거의 동일할 수 있다.
한편, 적색 발광 영역(EA_R)의 직경(Dr), 녹색 발광 영역(EA_G)의 직경(Dg), 및 청색 발광 영역(EA_B)의 직경(Db) 중 적어도 하나는 나머지와 다를 수 있다. 예를 들어, 청색 발광 영역(EA_B)의 직경(Db)은 적색 발광 영역(EA_R)의 직경(Dr) 및 녹색 발광 영역(EA_G)의 직경(Dg)보다 클 수 있다.
도 7 및 도 8을 참조하면, 제1 광학 영역(OA1)에서 발광 영역들(EA)의 배열, 제1 광학 베젤 영역(OBA1)에서 발광 영역들(EA)의 배열, 및 일반 영역(NA)에서 발광 영역들(EA)의 배열은 서로 동일할 수 있다.
도 7 및 도 8을 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)은, 제1 광학 영역(OA1)에 배치되는 제1 애노드 전극(AE1), 제1 광학 베젤 영역(OBA1)에 배치되는 제2 애노드 전극(AE2), 일반 영역(NA)에 배치되는 제3 애노드 전극(AE3), 및 제1 광학 영역(OA1)에 배치되는 제4 애노드 전극(AE4)을 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 패널(110)은, 일반 영역(NA), 제1 광학 베젤 영역(OBA1), 및 제1 광학 영역(OA1)에 공통으로 배치되는 캐소드 전극(CE)을 더 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 패널(110)은, 제1 광학 영역(OA1)에 배치되는 제1 발광층(EL1), 제1 광학 베젤 영역(OBA1)에 배치되는 제2 발광층(EL2), 일반 영역(NA)에 배치되는 제3 발광층(EL3), 및 제1 광학 영역(OA1)에 배치되는 제4 발광층(EL4) 등을 포함할 수 있다.
제1 내지 제4 발광층(EL4)은 동일한 색상의 빛을 방출하는 발광층일 수 있다. 이 경우, 제1 내지 제4 발광층(EL4)은 개별로 분리되어 배치될 수도 있고, 통합되어 하나로 배치될 수도 있다.
도 7 및 도 8을 참조하면, 제1 애노드 전극(AE1), 제1 발광층(EL1), 및 캐소드 전극(CE)에 의해 제1 발광 소자(ED1)가 구성될 수 있고, 제2 애노드 전극(AE2), 제2 발광층(EL2), 및 캐소드 전극(CE)에 의해 제2 발광 소자(ED2)가 구성될 수 있고, 제3 애노드 전극(AE3), 제3 발광층(EL3), 및 캐소드 전극(CE)에 의해 제3 발광 소자(ED3)가 구성될 수 있고, 제4 애노드 전극(AE4), 제4 발광층(EL4), 및 캐소드 전극(CE)에 의해 제4 발광 소자(ED4)가 구성될 수 있다.
도 7 및 도 8을 참조하면, 캐소드 전극(CE)은 제1 광학 영역(OA1) 내에 위치하는 복수의 캐소드 홀(CH)을 포함할 수 있다. 즉, 캐소드 전극(CE)은 복수의 캐소드 홀(CH)을 포함할 수 있는데, 복수의 캐소드 홀(CH)은 제1 광학 영역(OA1), 제1 광학 베젤 영역(OBA1), 및 일반 영역(NA) 중 제1 광학 영역(OA1)에만 존재할 수 있다.
이에 따라, 제1 광학 영역(OA1)에서의 투과율이 제1 광학 베젤 영역(OBA1) 및 일반 영역(NA)에서의 투과율보다 높아질 수 있다.
전술한 본 개시의 실시 예들에 따른 표시 패널(110)에 대하여 간략하게 설명하면 아래와 같다.
본 개시의 실시 예들에 따른 표시 패널(110)은 영상이 표시되는 표시 영역(DA) 및 영상이 표시되지 않는 비 표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 제1 광학 영역(OA1), 제1 광학 영역(OA1)의 외곽에 위치하는 제1 광학 베젤 영역(OBA1), 및 제1 광학 베젤 영역(OBA1)의 외곽에 위치하는 일반 영역(NA)을 포함할 수 있다.
제1 광학 영역(OA1), 제1 광학 베젤 영역(OBA1), 및 일반 영역(NA) 각각은 복수의 발광 영역(EA)을 포함할 수 있다.
제1 광학 영역(OA1)은 투과 가능 영역일 수 있다.
제1 광학 영역(OA1)은 제1 발광 영역(EA1)을 갖는 제1 발광 소자(ED1)를 포함할 수 있다.
제1 광학 베젤 영역(OBA1)은 제2 발광 영역(EA2)을 갖는 제2 발광 소자(ED2)를 포함할 수 있다.
제1 광학 베젤 영역(OBA1)은, 제1 발광 소자(ED1)를 구동하기 위해 구성된 제1 서브 픽셀 회로부(SPC1) 및 제2 발광 소자(ED2)를 구동하기 위해 구성된 제2 서브 픽셀 회로부(SPC2)를 더 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 패널(110)은 제1 광학 베젤 영역(OBA1) 내 제1 서브 픽셀 회로부(SPC1)와 제1 광학 영역(OA1) 내 제1 발광 소자(ED1) 간의 전기적으로 연결을 위한 애노드 연장 라인(AEL)을 더 포함할 수 있다.
여기서, 애노드 연장 라인(AEL)의 전체 또는 일부는 제1 광학 영역(OA1)과 중첩되고 투명 배선을 포함할 수 있다.
일반 영역(NA)은 제3 발광 영역(EA3)을 갖는 제3 발광 소자(ED3) 및 제3 발광 소자(ED3)를 구동하기 위해 구성된 제3 서브 픽셀 회로부(SPC3)를 포함할 수 있다.
제1 발광 소바(ED1), 제2 발광 소자(ED2), 및 제3 발광 소자(ED3) 중 적어도 하나는 나머지와 다른 색상의 빛을 방출할 수 있다. 또는, 제1 발광 소바(ED1), 제2 발광 소자(ED2), 및 제3 발광 소자(ED3)는 모두 동일한 색상의 빛을 방출할 수 있다.
제1 발광 소바(ED1), 제2 발광 소자(ED2), 및 제3 발광 소자(ED3)가 모두 동일한 색상의 빛을 방출하는 경우, 제3 발광 영역(EA3)은, 제1 발광 영역(EA1) 및 제2 발광 영역(EA2) 각각의 면적과 동일한 면적을 갖거나, 제1 발광 영역(EA1) 및 제2 발광 영역(EA2) 각각의 면적과 일정 범위 내에서 상이한 면적을 가질 수 있다.
이하에서는, 도 8의 X-Y 선에 따른 단면 구조를 도 9 및 도 10을 통해 더욱 상세하게 살펴본다.
도 8의 X-Y 선이 표시된 부분은, 제1 광학 베젤 영역(OBA1)과 제1 광학 영역(OA1)의 경계를 기준으로, 제1 광학 베젤 영역(OBA1)의 일부분과 제1 광학 영역(OA1)의 일부분을 포함한다.
도 8의 X-Y 선이 표시된 부분은 제1 광학 영역(OA1)에 포함된 제1 발광 영역(EA1) 및 제4 발광 영역(EA4), 그리고 제1 광학 베젤 영역(OBA1)에 포함된 제2 발광 영역(EA2)을 포함할 수 있다. 제1 발광 영역(EA1), 제4 발광 영역(EA4), 및 제2 발광 영역(EA2)은 동일한 색상의 빛을 방출하는 발광 영역들(EA)의 예시이다.
도 9는 본 개시의 실시 예들에 따른 표시 패널(110)의 단면도들로서, 표시 패널(110)의 제1 광학 베젤 영역(OBA1) 및 제1 광학 영역(OA1)에서의 단면도들이다. 단, 도 9는 도 5와 같이, 1:1 회로부 연결 방식이 적용된 경우에 대한 단면도이다.
도 9를 참조하면, 표시 패널(110)은 수직 구조에서 볼 때 트랜지스터 형성부(transistor forming part), 발광 소자 형성부(light emitting element forming part), 및 봉지부(encapsulation part)를 포함할 수 있다.
트랜지스터 형성부(transistor forming part)는, 기판(SUB), 기판(SUB) 상의 제1 버퍼층(BUF1), 및 제1 버퍼층(BUF) 상에 형성되는 각종 트랜지스터들(DT1, DT2), 스토리지 캐패시터(Cst), 그리고 다양한 전극이나 신호 배선들을 포함할 수 있다.
기판(SUB)은 제1 기판(SUB1)과 제2 기판(SUB2)을 포함할 수 있고, 제1 기판(SUB1)과 제2 기판(SUB2) 사이의 중간막(INTL)을 포함할 수 있다. 여기서, 예를 들어, 중간막(INTL)은 무기막일 수 있으며, 수분 침투를 차단할 수 있다.
제1 버퍼층(BUF1)은 단일막 또는 다중막일 수 있다. 제1 버퍼층(BUF1)이 다중막일 경우, 제1 버퍼층(BUF1)은 멀티 버퍼층(MBUF) 및 액티브 버퍼층(ABUF)을 포함할 수 있다.
각종 트랜지스터들(DT1, DT2), 스토리지 캐패시터(Cst), 그리고 다양한 전극이나 신호 배선들이 제1 버퍼층(BUF1) 상에 형성될 수 있다.
예를 들어, 제1 버퍼층(BUF1) 상에 형성된 트랜지스터들(DT1, DT2)은 동일한 재료로 구성되고, 동일한 층들에 위치할 수 있다. 이와 다르게, 도 9에 도시된 바와 같이, 트랜지스터들(DT1, DT2) 중 제1 구동 트랜지스터(DT1)과 제2 구동 트랜지스터(DT2)는 서로 다른 재료로 구성되고, 다른 층들에 위치할 수 있다.
도 9를 참조하면, 제1 구동 트랜지스터(DT1)는 제1 광학 영역(OA1)에 포함된 제1 발광 소자(ED1)를 구동하기 위한 구동 트랜지스터(DT)이고, 제2 구동 트랜지스터(DT2)는 제1 광학 베젤 영역(OBA1)에 포함된 제2 발광 소자(ED2)를 구동하기 위한 구동 트랜지스터(DT)일 수 있다.
다시 말해, 제1 구동 트랜지스터(DT1)는 제1 광학 영역(OA1)에 포함된 제1 발광 소자(ED1)를 구동하기 위한 제1 서브 픽셀 회로부(SPC1)에 포함되는 구동 트랜지스터이고, 제2 구동 트랜지스터(DT2)는 제1 광학 베젤 영역(OBA1)에 포함된 제2 발광 소자(ED2)를 구동하기 위한 제2 서브 픽셀 회로부(SPC2)에 포함되는 구동 트랜지스터일 수 있다.
제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2)의 형성과 관련하여 설명하면 아래와 같다.
제1 구동 트랜지스터(DT1)는 제1 액티브층(ACT1), 제1 게이트 전극(G1), 제1 소스 전극(S1), 및 제1 드레인 전극(D1)을 포함할 수 있다.
제2 구동 트랜지스터(DT2)는 제2 액티브층(ACT2), 제2 게이트 전극(G2), 제2 소스 전극(S2), 및 제2 드레인 전극(D2)을 포함할 수 있다.
제2 구동 트랜지스터(DT2)의 제2 액티브층(ACT2)은 제1 구동 트랜지스터(DT1)의 제1 액티브층(ACT1)보다 높게 위치할 수 있다.
제1 구동 트랜지스터(DT1)의 제1 액티브층(ACT1) 아래에는 제1 버퍼층(BUF1)이 배치되고, 제2 구동 트랜지스터(DT2)의 제2 액티브층(ACT2) 아래에는 제2 버퍼층(BUF2)이 배치될 수 있다.
즉, 제1 구동 트랜지스터(DT1)의 제1 액티브층(ACT1)은 제1 버퍼층(BUF1) 상에 위치하고, 제2 구동 트랜지스터(DT2)의 제2 액티브층(ACT2)은 제2 버퍼층(BUF2) 상에 위치할 수 있다. 여기서, 제2 버퍼층(BUF2)은 제1 버퍼층(BUF1)보다 높게 위치할 수 있다.
제1 구동 트랜지스터(DT1)의 제1 액티브층(ACT1)은 제1 버퍼층(BUF1)상에 배치되고, 제1 구동 트랜지스터(DT1)의 제1 액티브층(ACT1) 상에 제1 게이트 절연막(GI1)이 배치될 수 있다. 제1 게이트 절연막(GI1) 상에 제1 구동 트랜지스터(DT1)의 제1 게이트 전극(G1)이 배치될 수 있고, 제1 구동 트랜지스터(DT1)의 제1 게이트 전극(G1) 상에 제1 층간 절연막(ILD1)이 배치될 수 있다.
여기서, 제1 구동 트랜지스터(DT1)의 제1 액티브층(ACT1)은 제1 게이트 전극(G1)과 중첩되는 제1 채널 영역, 제1 채널 영역의 일측에 위치하는 제1 소스 연결 영역, 및 채널 영역의 타측에 위치하는 제1 드레인 연결 영역을 포함할 수 있다.
제1 층간 절연막(ILD1) 상에 제2 버퍼층(BUF2)이 배치될 수 있다.
제2 버퍼층(BUF2) 상에 제2 구동 트랜지스터(DT2)의 제2 액티브층(ACT2)이 배치될 수 있고, 제2 액티브층(ACT2) 상에 제2 게이트 절연막(GI2)이 배치될 수 있다. 제2 게이트 절연막(GI2) 상에 제2 구동 트랜지스터(DT2)의 제2 게이트 전극(G2)이 배치될 수 있고, 제2 게이트 전극(G2) 상에 제2 층간 절연막(ILD2)이 배치될 수 있다.
여기서, 제2 구동 트랜지스터(DT2)의 제2 액티브층(ACT2)은 제2 게이트 전극(G2)과 중첩되는 제2 채널 영역, 제2 채널 영역의 일측에 위치하는 제2 소스 연결 영역, 및 채널 영역의 타측에 위치하는 제2 드레인 연결 영역을 포함할 수 있다.
제1 구동 트랜지스터(DT1)의 제1 소스 전극(S1) 및 제1 드레인 전극(D1)은 제2 층간 절연막(ILD2) 상에 배치될 수 있다. 또한, 제2 구동 트랜지스터(DT2)의 제2 소스 전극(S2) 및 제2 드레인 전극(D2)은 제2 층간 절연막(ILD2) 상에 배치될 수 있다.
제1 구동 트랜지스터(DT1)의 제1 소스 전극(S1) 및 제1 드레인 전극(D1)은, 제2 층간 절연막(ILD2), 제2 게이트 절연막(GI2), 제2 버퍼층(BUF2), 제1 층간 절연막(ILD1), 및 제1 게이트 절연막(GI1)의 관통 홀들을 통해, 제1 액티브층(ACT1)의 제1 소스 연결 영역 및 제1 드레인 연결 영역과 각각 연결될 수 있다.
제2 구동 트랜지스터(DT2)의 제2 소스 전극(S2) 및 제2 드레인 전극(D21)은, 제2 층간 절연막(ILD2) 및 제2 게이트 절연막(GI2)의 관통 홀들을 통해, 제2 액티브층(ACT2)의 제2 소스 연결 영역 및 제2 드레인 연결 영역과 각각 연결될 수 있다.
도 9에서는, 제2 서브 픽셀 회로부(SPC2)에 포함된 제1 구동 트랜지스터(DT1)와 스토리지 캐패시터(Cst)만 도시되고, 다른 트랜지스터는 생략되어 있다. 그리고, 도 9에서는, 제1 서브 픽셀 회로부(SPC1)에 포함된 제1 구동 트랜지스터(DT1)만 도시되고, 다른 트랜지스터와 스토리지 캐패시터는 생략되어 있다.
도 9를 참조하면, 제2 서브 픽셀 회로부(SPC2)에 포함된 스토리지 캐패시터(Cst)는 제1 캐패시터 전극(PLT1)과 제2 캐패시터 전극(PLT2)을 포함할 수 있다.
제1 캐패시터 전극(PLT1)은 제2 구동 트랜지스터(DT2)의 제2 게이트 전극(G2)과 전기적으로 연결되고, 제2 캐패시터 전극(PLT2)은 제2 구동 트랜지스터(DT2)의 제2 소스 전극(S2)과 전기적으로 연결될 수 있다.
한편, 도 9를 참조하면, 제2 구동 트랜지스터(DT2)의 제2 액티브층(ACT2)의 아래에 하부 메탈(BML)이 배치될 수 있다. 하부 메탈(BML)은 제2 액티브층(ACT2)의 전체 또는 일부와 중첩될 수 있다.
예를 들어, 하부 메탈(BML)은 제2 게이트 전극(G2)과 전기적으로 연결될 수 있다. 이와 다른 예로서, 하부 메탈(BML)은 하부에서 유입되는 광을 차단하는 라이트 쉴드 역할을 할 수도 있다. 이 경우, 하부 메탈(BML)은 제2 소스 전극(S2)과 전기적으로 연결될 수도 있다.
제1 구동 트랜지스터(DT1)는 제1 광학 영역(OA1)에 배치된 제1 발광 소자(ED1)를 구동하기 위한 트랜지스터지만, 제1 광학 베젤 영역(OBA1)에 배치될 수 있다.
제2 구동 트랜지스터(DT2)는 제1 광학 베젤 영역(OBA1)에 배치된 제2 발광 소자(ED2)를 구동하기 위한 트랜지스터로서, 제1 광학 베젤 영역(OBA1)에 배치될 수 있다.
도 9를 참조하면, 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2) 상에 제1 평탄화층(PLN1)이 배치될 수 있다. 즉, 제1 평탄화층(PLN1)은 제1 구동 트랜지스터(DT1)의 제1 소스 전극(S1) 및 제1 드레인 전극(D2)과 제2 구동 트랜지스터(DT2)의 제2 소스 전극(S2) 및 제2 드레인 전극(D2) 상에 배치될 수 있다.
도 9를 참조하면, 제1 평탄화층(PLN1) 상에 제1 중계 전극(RE1) 및 제2 중계 전극(RE2)이 배치될 수 있다.
여기서, 제1 중계 전극(RE1)은 제1 구동 트랜지스터(DT1)의 제1 소스 전극(S1)과 제1 발광 소자(ED1)의 제1 애노드 전극(AE1) 간의 전기적인 연결을 중계해주는 전극일 수 있다. 그리고, 제2 중계 전극(RE2)은 제2 구동 트랜지스터(DT2)의 제2 소스 전극(S2)과 제2 발광 소자(ED2)의 제2 애노드 전극(AE2) 간의 전기적인 연결을 중계해주는 전극일 수 있다.
제1 중계 전극(RE1)은 제1 평탄화층(PLN1)의 홀을 통해 제1 구동 트랜지스터(DT1)의 제1 소스 전극(S1)과 전기적으로 연결될 수 있다. 제2 중계 전극(RE2)은 제1 평탄화층(PLN1)의 다른 홀을 통해 제2 구동 트랜지스터(DT2)의 제2 소스 전극(S2)과 전기적으로 연결될 수 있다.
도 9를 참조하면, 제1 중계 전극(RE1) 및 제2 중계 전극(RE2)은 제1 광학 베젤 영역(OBA1)에 배치될 수 있다.
한편, 도 9를 참조하면, 애노드 연장 라인(AEL)은 제1 중계 전극(RE1)과 연결되어 제1 광학 베젤 영역(OBA1)에서 제1 광학 영역(OA1)으로 연장될 수 있다.
도 9를 참조하면, 애노드 연장 라인(AEL)은 제1 중계 전극(RE1) 상에 형성되는 금속층으로서 투명 재료로 구성될 수 있다.
도 9를 참조하면, 제2 평탄화층(PLN2)이 제1 중계 전극(RE1), 제2 중계 전극(RE2), 및 애노드 연장 라인(AEL)을 덮으면서 배치될 수 있다.
도 9를 참조하면, 발광 소자 형성부(light emitting element forming part)가 제2 평탄화층(PNL2) 상에 위치할 수 있다.
도 9를 참조하면, 발광 소자 형성부는 제2 평탄화층(PNL2) 상에 형성된 제1 발광 소자(ED1), 제2 발광 소자(ED2), 및 제4 발광 소자(ED4)를 포함할 수 있다.
도 9를 참조하면, 제1 발광 소자(ED1) 및 제4 발광 소자(ED4)는 제1 광학 영역(OA1)에 배치될 수 있고, 제2 발광 소자(ED2)는 제1 광학 베젤 영역(OBA1)에 배치될 수 있다.
도 9의 예시에서, 제1 발광 소자(ED1), 제2 발광 소자(ED2), 및 제4 발광 소자(ED4)는 동일한 색상의 빛을 방출하는 발광 소자들이다. 이하에서, 제1 발광 소자(ED1), 제2 발광 소자(ED2), 및 제4 발광 소자(ED4) 각각의 발광층(EL)은 별도로 형성될 수도 있지만, 공통으로 형성된 것으로 가정한다.
도 9를 참조하면, 제1 발광 소자(ED1)는 제1 애노드 전극(AE1), 발광층(EL), 및 캐소드 전극(CE)이 중첩되는 영역에서 구성될 수 있다. 제2 발광 소자(ED2)는 제2 애노드 전극(AE2), 발광층(EL), 및 캐소드 전극(CE)이 중첩되는 영역에서 구성될 수 있다. 제4 발광 소자(ED4)는 제4 애노드 전극(AE4), 발광층(EL), 및 캐소드 전극(CE)이 중첩되는 영역에서 구성될 수 있다.
도 9를 참조하면, 제1 애노드 전극(AE1), 제2 애노드 전극(AE2), 및 제4 애노드 전극(AE4)은 제2 평탄화층(PLN2) 상에 배치될 수 있다.
제2 애노드 전극(AE2)은 제2 평탄화층(PLN2)의 홀을 통해 제2 중계 전극(RE2)과 연결될 수 있다.
제1 애노드 전극(AE1)은 제2 평탄화층(PLN2)의 다른 홀을 통해, 제1 광학 베젤 영역(OBA1)에서 제1 광학 영역(OA1)까지 연장된 애노드 연장 라인(AEL)과 연결될 수 있다.
제4 애노드 전극(AE4)은 제2 평탄화층(PLN2)의 또 다른 홀을 통해, 제1 광학 베젤 영역(OBA1)에서 제1 광학 영역(OA1)까지 연장된 다른 애노드 연장 라인(AEL)과 연결될 수 있다.
도 9를 참조하면, 뱅크(BK)가 제1 애노드 전극(AE1), 제2 애노드 전극(AE2), 및 제4 애노드 전극(AE4) 상에 배치될 수 있다.
뱅크(BK)는 복수의 뱅크 홀을 포함할 수 있으며, 복수의 뱅크 홀을 통해 제1 애노드 전극(AE1), 제2 애노드 전극(AE2), 및 제4 애노드 전극(AE4) 각각의 일부분이 노출될 수 있다. 즉, 뱅크(BK)에 형성된 복수의 뱅크 홀은 제1 애노드 전극(AE1), 제2 애노드 전극(AE2), 및 제4 애노드 전극(AE4) 각각의 일부분과 중첩될 수 있다.
도 9를 참조하면, 발광층(EL)이 뱅크(BK) 상에 배치될 수 있다. 발광층(EL)은 복수의 뱅크 홀을 통해 제1 애노드 전극(AE1)의 일부분, 제2 애노드 전극(AE2)의 일부분, 및 제4 애노드 전극(AE4)의 일부분과 접촉할 수 있다.
도 9를 참조하면, 발광층(EL)과 뱅크(BK) 사이에 적어도 하나의 스페이스(SPC)가 존재할 수 있다.
도 9를 참조하면, 캐소드 전극(CE)이 발광층(EL) 상에 배치될 수 있다. 캐소드 전극(CE)은 복수의 캐소드 홀(CH)을 포함할 수 있다. 캐소드 전극(CE)에 형성된 복수의 캐소드 홀(CH)은 제1 광학 영역(OA1)에 배치될 수 있다.
도 9에서 예시된 하나의 캐소드 홀(CH)은 제1 발광 영역(EA1)과 제4 발광 영역(EA4) 사이에 위치하는 캐소드 홀이다.
도 9를 참조하면, 봉지부(encapsulation part)가 캐소드 전극(CE) 상에 위치할 수 있다. 봉지부는 캐소드 전극(CE) 상에 형성된 봉지층(ENCAP)을 포함할 수 있다.
도 9를 참조하면, 봉지층(ENCAP)은 봉지층(ENCAP) 아래에 배치된 발광 소자들(ED1, ED2, ED4)로 수분이나 산소가 침투되는 것을 방지해주는 층일 수 있다. 특히, 봉지층(ENCAP)은 유기막을 포함할 수 있는 발광층(EL)으로 수분 또는 산소가 침투되는 것을 방지해줄 수 있다. 여기서, 봉지층(ENCAP)은 단일막으로 구성될 수도 있고 다중막으로 구성될 수도 있다.
도 9를 참조하면, 봉지층(ENCAP)은 제1 봉지층(PAS1), 제2 봉지층(PCL), 및 제3 봉지층(PAS2)을 포함할 수 있다. 제1 봉지층(PAS1) 및 제3 봉지층(PAS2)은 무기막일 수 있으며, 제2 봉지층(PCL)은 유기막일 수 있다.
제2 봉지층(PCL)이 유기막으로 구성됨으로써, 제2 봉지층(PCL)은 평탄화층의 역할을 할 수도 있다.
한편, 본 개시의 실시 예들에 따른 표시 패널(110)은 터치 센서를 내장할 수도 있다. 이 경우, 본 개시의 실시 예들에 따른 표시 패널(110)은 봉지층(ENCAP) 상에 형성된 터치 센서부를 포함할 수 있다.
도 9를 참조하면, 터치 센서부는, 터치 센서 메탈들(TSM) 및 브리지 메탈들(BRG)을 포함할 수 있으며, 센서 버퍼층(S-BUF), 센서 층간 절연막(S-ILD), 및 센서 보호층(S-PAC) 등의 절연막 구성들을 더 포함할 수 있다.
센서 버퍼층(S-BUF)은 봉지층(ENCAP) 상에 배치될 수 있다. 브리지 메탈들(BRG)은 센서 버퍼층(S-BUF) 상에 배치될 수 있고, 센서 층간 절연막(S-ILD)은 브리지 메탈들(BRG) 상에 배치될 수 있다.
터치 센서 메탈들(TSM)은 센서 층간 절연막(S-ILD) 상에 배치될 수 있다. 터치 센서 메탈들(TSM)의 일부는 센서 층간 절연막(S-ILD)의 홀을 통해 해당 브리지 메탈(BRG)과 연결될 수 있다.
도 9를 참조하면, 터치 센서 메탈들(TSM) 및 브리지 메탈들(BRG)은 제1 광학 베젤 영역(OBA1)에 배치될 수 있다. 터치 센서 메탈들(TSM) 및 브리지 메탈들(BRG)은 제1 광학 베젤 영역(OBA1)의 제2 발광 영역(EA2)과 중첩되지 않도록 배치될 수 있다.
복수의 터치 센서 메탈들(TSM)은 하나의 터치 전극(또는 하나의 터치 전극 라인)을 구성할 수 있고, 메쉬 형태로 배치되고 전기적으로 연결될 수 있다. 터치 센서 메탈들(TSM)의 일부와 터치 센서 메탈들(TSM)의 다른 일부는 브리지 메탈(BRG)을 통해 전기적으로 연결되어, 하나의 터치 전극(또는 하나의 터치 전극 라인)을 구성할 수 있다.
센서 보호층(S-PAC)은 터치 센서 메탈들(TSM) 및 브리지 메탈들(BRG)을 덮으면서 배치될 수 있다.
한편, 표시 패널(110)이 터치 센서를 내장하는 타입인 경우, 표시 영역(DA)에서 봉지층(ENCAP) 상에 위치하는 터치 센서 메탈(TSM)의 적어도 일부가 연장되어 봉지층(ENCAP)의 외곽 경사면을 따라 배치되어, 봉지층(ENCAP)의 외곽 경사면보다 더 외곽에 위치하는 패드와 전기적으로 연결될 수 있다. 여기서, 패드는 비 표시 영역(NDA)에 배치될 수 있으며, 터치 구동 회로(260)가 전기적으로 연결되는 금속 패턴일 수 있다.
한편, 도 9를 참조하면, 제1 광학 영역(OA1)에 포함된 제1 발광 영역(EA1), 제1 광학 베젤 영역(OBA1)에 포함된 제2 발광 영역(EA2), 및 제1 광학 영역(OA1)에 포함된 및 제4 발광 영역(EA4)은 서로 동일한 면적(발광 면적)을 가질 수 있다.
이상에서 설명한 본 개시의 실시 예들에 따른 표시 패널(110)에 대하여 간략하게 설명하면 아래와 같다.
본 개시의 실시 예들에 따른 표시 패널(110)은, 제1 애노드 전극(AE1) 상에 위치하되 제1 애노드 전극(AE1)의 일부분을 노출시키는 뱅크 홀을 갖는 뱅크(BK) 및 뱅크(BK) 상에 위치하되 뱅크 홀을 통해 통해 노출된 제1 애노드 전극(AE1)의 일부분과 접촉하는 발광층(EL)을 더 포함할 수 있다.
뱅크(BK)에 형성된 뱅크 홀은 복수의 캐소드 홀(CH)과 중첩되지 않을 수 있다. 즉, 캐소드 홀(CH)이 있는 지점에서, 뱅크(BK)는 함몰되거나 뚫려 있지 않다. 따라서, 캐소드 홀(CH)이 있는 지점에서, 뱅크(BK) 아래에 위치하는 제2 평탄화층(PLN2) 및 제1 평탄화층(PLN1) 또한 함몰되거나 뚫려 있지 않다.
본 개시의 실시 예들에 따른 표시 패널(110)은 제1 광학 영역(OA1)에 배치된 제1 발광 소자(ED1)를 구동하기 위해 제1 광학 베젤 영역(OBA1)에 배치된 제1 구동 트랜지스터(DT1) 및 제1 광학 베젤 영역(OBA1)에 배치된 제2 발광 소자(ED2)를 구동하기 위해 제1 광학 베젤 영역(OBA1)에 배치된 제2 구동 트랜지스터(DT2)를 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 패널(110)은 제1 구동 트랜지스터(DT1) 및 제2 구동 트랜지스터(DT2) 상에 배치되는 제1 평탄화층(PLN1), 제1 평탄화층(PLN1) 상에 위치하며, 제1 평탄화층(PLN1)의 홀을 통해 제1 구동 트랜지스터(DT1)의 제1 소스 전극(S1)과 전기적으로 연결되는 제1 중계 전극(RE1), 제1 평탄화층(PLN1) 상에 위치하며, 제1 평탄화층(PLN1)의 다른 홀을 통해 제2 구동 트랜지스터(DT2)의 제2 소스 전극(S2)과 전기적으로 연결되는 제2 중계 전극(RE2), 및 제1 중계 전극(RE1) 및 제2 중계 전극(RE2) 상에 배치되는 제2 평탄화층(PLN2)을 더 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 패널(110)은 제1 중계 전극(RE1)과 제1 애노드 전극(AE1)을 연결해주며, 제1 평탄화층(PLN1) 상에 위치하는 애노드 연장 라인(AEL)을 더 포함할 수 있다.
제2 애노드 전극(AE2)은 제2 평탄화층(PLN2)의 홀을 통해 제2 중계 전극(RE2)과 전기적으로 연결되고, 제1 애노드 전극(AE1)은 제2 평탄화층(PLN2)의 다른 홀을 통해 애노드 연장 라인(AEL)과 전기적으로 연결될 수 있다.
애노드 연장 라인(AEL)의 전체 또는 일부분은 제1 광학 영역(OA1)에 배치되고, 애노드 연장 라인(AEL)은 투명 재료를 포함할 수 있다.
제1 서브 픽셀 회로부(SPC1)는 제1 발광 소자(ED1)를 구동하기 위한 제1 구동 트랜지스터(DT1)를 포함하고, 제2 서브 픽셀 회로부(SPC2)는 제2 발광 소자(ED2)를 구동하기 위한 제2 구동 트랜지스터(DT2)를 포함할 수 있다.
제1 구동 트랜지스터(DT1)의 제1 액티브층(ACT1)과 제2 구동 트랜지스터(DT2)의 제2 액티브층(ACT2)은 서로 다른 층일 수 있다.
본 개시의 실시 예들에 따른 표시 패널(110)은 기판(SUB), 기판(SUB)과 제1 구동 트랜지스터(DT1) 사이에 배치되는 제1 버퍼층(BUF1), 및 제1 구동 트랜지스터(DT1)와 제2 구동 트랜지스터(DT2) 사이에 배치되는 제2 버퍼층(BUF2)을 더 포함할 수 있다.
제1 구동 트랜지스터(DT1)의 제1 액티브층(ACT1)과 제2 구동 트랜지스터(DT2)의 제2 액티브층(ACT2)은 서로 다른 반도체 물질을 포함할 수 있다.
예를 들어, 제2 구동 트랜지스터(DT2)의 제2 액티브층(ACT2)은 산화물 반도체 물질을 포함할 수 있다. 예를 들어, 산화물 반도체 물질은 IGZO (Indium gallium zinc oxide), IGZTO (Indium gallium zinc tin oxide), ZnO (zinc oxide), CdO (cadmium oxide), InO (indium oxide), ZTO (zinc tin oxide), ZITO (zinc indium tin oxide) 등을 포함할 수 있다.
예를 들어, 제1 구동 트랜지스터(DT1)의 제1 액티브층(ACT1)은 제2 구동 트랜지스터(DT2)의 제2 액티브층(ACT2)과 다른 반도체 물질을 포함할 수 있다.
예를 들어, 제1 구동 트랜지스터(DT1)의 제1 액티브층(ACT1)은 실리콘 기반의 반도체 물질을 포함할 수 있다. 예를 들어, 실리콘 기반의 반도체 물질은 저온 폴리 실리콘(LTPS: Low-Temperature Polycrystalline Silicon) 등을 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 패널(110)은, 제1 발광 소자(ED1), 제2 발광 소자(ED2), 및 제3 발광 소자(ED3) 상의 봉지층(ENCAP), 및 봉지층(ENCAP) 상의 터치 센서 메탈(TSM)을 더 포함할 수 있다.
터치 센서 메탈(TSM)은 일반 영역(NA)과 제1 광학 베젤 영역(OBA1)에 배치될 수 있다.
도 9를 참조하면, 제1 광학 영역(OA1)은 제1 광학 전자 장치(11)와 중첩될 수 있다. 제1 광학 베젤 영역(OBA1)은 제1 광학 전자 장치(11)와 중첩되지 않을 수 있다. 경우에 따라, 제1 광학 베젤 영역(OBA1)의 일부는 제1 광학 전자 장치(11)와 중첩될 수도 있다.
도 9를 참조하면, 일반 영역(NA)의 단면 구조는 제1 광학 베젤 영역(OBA1)의 단면 구조와 동일할 수 있다. 단, 제1 광학 영역(OA1)에 배치된 제1 발광 소자(ED1)를 구동하기 위하여 제1 광학 베젤 영역(OBA1)에 배치되는 제1 서브 픽셀 회로부(SPC1)는 일반 영역(NA)에 배치되지 않는다.
도 10은 본 개시의 실시 예들에 따른 표시 패널(110)의 단면도들로서, 표시 패널(110)의 제1 광학 베젤 영역(OBA1) 및 제1 광학 영역(OA1)에서의 단면도들이다. 단, 도 10은 도 6과 같이, 1:2 회로부 연결 방식이 적용된 경우에 대한 단면도이다.
도 10의 단면도는 도 9의 단면도와 기본적으로 동일하다. 다만, 도 9의 단면도는 도 5와 같은 1:1 회로부 연결 방식이 적용된 경우이고, 도 10의 단면도는 도 6과 같은 1:2 회로부 연결 방식이 적용된 경우라는 점에서만, 차이가 있다. 따라서, 아래에서는, 도 10의 단면 구조를 설명함에 있어서, 도 9의 단면 구조와 차이가 있는 특징들을 위주로 설명한다.
도 10을 참조하면, 제1 광학 영역(OA1)에 배치된 제1 발광 소자(ED1)와 제4 발광 소자(ED4)는 제1 광학 베젤 영역(OBA1)에 배치된 제1 구동 트랜지스터(DT1)에 의해 동시에 구동될 수 있다.
따라서, 도 10에 도시된 바와 같이, 애노드 연장 라인(AEL)은 제1 애노드 전극(AE1)과 다른 제4 애노드 전극(AE4)과 전기적으로 더 연결될 수 있다. 즉, 애노드 연장 라인(AEL)은 제1 발광 소자(ED1)의 제1 애노드 전극(AE1) 및 제4 발광 소자(ED4)의 제4 애노드 전극(AE4) 모두에 전기적으로 연결될 수 있다.
도 10을 참조하면, 애노드 연장 라인(AEL)은 복수의 캐소드 홀(CH) 중 제1 발광 소자(ED1)와 제4 발광 소자(ED4) 사이에 위치하는 캐소드 홀(CH)과 중첩될 수 있다.
도 10을 참조하면, 제1 발광 소자(ED1)에 의한 제1 발광 영역(EA1)과 제4 발광 소자(ED4)에 의한 제4 발광 영역(EA4)은 동일한 색상의 빛을 방출하는 발광 영역들일 수 있다.
이상에서는, 제1 광학 전자 장치(11)와 중첩되는 제1 광학 영역(OA1)의 관점에서 여러 특징들을 살펴보았다. 이하에서는, 제2 광학 전자 장치(12)와 중첩되는 제2 광학 영역(OA2)의 관점에서 여러 특징들을 살펴본다.
도 11은 본 개시의 실시 예들에 따른 표시 패널(110)에 포함된 일반 영역(NA) 및 제2 광학 영역(OA2)을 개략적으로 나타낸다.
도 11을 참조하면, 표시 영역(DA)은 제2 광학 영역(OA2)을 포함할 수 있다. 제2 광학 영역(OA2)은 복수의 투과 영역(TA2) 및 복수의 발광 영역(EA)을 포함할 수 있다.
도 11을 참조하면, 제2 광학 영역(OA2)에서, 복수의 투과 영역(TA2)을 제외한 영역들은 비 투과 영역(NTA)일 수 있다.
도 11을 참조하면, 비 투과 영역(NTA)은 복수의 발광 영역(EA)을 포함할 수 있다. 복수의 발광 영역(EA)을 위한 복수의 발광 소자(ED)가 비 투과 영역(NTA)에 배치될 수 있다.
또한, 복수의 발광 소자(ED)를 구동하기 위한 복수의 서브 픽셀 회로부(SPC)가 비 투과 영역(NTA)에 배치될 수 있다. 즉, 제2 광학 영역(OA2)에는 복수의 서브 픽셀 회로부(SPC)가 배치될 수 있다. 이는 제1 광학 영역(OA1)에는 복수의 서브 픽셀 회로부(SPC)가 배치되지 않는 점과 상이하다.
따라서, 제1 광학 영역(OA1)에는 트랜지스터들(DT, ST) 및 스토리지 캐패시터들(Cst)이 배치되지 않고, 제2 광학 영역(OA2)에는 트랜지스터들(DT, ST) 및 스토리지 캐패시터들(Cst)이 배치될 수 있다.
도 11을 참조하면, 제2 광학 영역(OA2)에서의 발광 영역들(EA)의 배열은 일반 영역(NA)에서의 발광 영역들(EA)의 배열과 동일할 수 있으며, 제1 광학 영역(OA1)에서 발광 영역들(EA)의 배열과도 동일할 수 있다.
또한, 도 11을 참조하면, 제2 광학 영역(OA2)에 포함된 복수의 발광 영역(EA) 각각의 면적은, 일반 영역(NA)에 포함된 복수의 발광 영역(EA) 각각의 면적과 서로 동일하거나 미리 정해진 범위 이내에서 상이할 수 있다.
또한, 제2 광학 영역(OA2)에 포함된 복수의 발광 영역(EA) 각각의 면적은, 제1 광학 영역(OA1)에 포함된 복수의 발광 영역(EA) 각각의 면적과 서로 동일하거나 미리 정해진 범위 이내에서 상이할 수 있다.
제1 광학 영역(OA1)의 전체 또는 일부는 제1 광학 전자 장치(11)와 중첩될 수 있고, 제2 광학 영역(OA2)의 전체 또는 일부는 제2 광학 전자 장치(12)와 중첩될 수 있다.
제1 광학 영역(OA1)의 투과율과 제2 광학 영역(OA2)의 투과율은 일반 영역(NA)의 투과율보다 높을 수 있다.
예를 들어, 제1 광학 전자 장치(11)는 카메라이고, 제2 광학 전자 장치(12)는 카메라와 다른 센서일 수 있다.
예를 들어, 제1 광학 전자 장치(11)는 가시 광선을 수신하여 정해진 동작을 수행하는 장치일 수 있고, 제2 광학 전자 장치(12)는 가시 광선과 다른 광선(예: 적외선, 자외선)을 수신하여 정해진 동작을 수행하는 장치일 수 있다.
예를 들어, 제1 광학 전자 장치(11)가 제2 광학 전자 장치(12)보다 더 많은 광량을 필요로 하는 장치인 경우, 제1 광학 영역(OA1)의 투과율은 제2 광학 영역(OA2)의 투과율 이상일 수 있다.
도 12 및 도 13은 본 개시의 실시 예들에 따른 표시 패널(110)에서, 제2 광학 영역(OA2)에 대한 평면도들이다.
도12 및 도 13을 참조하면, 제2 광학 영역(OA2)은 비 투과 영역(NTA)과 비 투과 영역(NTA)을 제외한 제2 투과 영역(TA2)을 포함할 수 있다.
비 투과 영역(NTA)은 복수의 발광 영역(EA)을 포함할 수 있다.
복수의 발광 영역(EA) 각각에는 발광 소자(ED)가 배치될 수 있다.
발광 소자들(ED)과 발광 소자들(ED)을 구동하기 위한 서브 픽셀 회로부들(SPCr, SPCg, SPCb)이 비 투과 영역(NTA)에 배치될 수 있다.
발광 소자들(ED)과 서브 픽셀 회로부들(SPCr, SPCg, SPCb)은 서로 일부 중첩될 수 있다. 서브 픽셀 회로부들(SPCr, SPCg, SPCb)은 발광 영역들(EA)과 서로 일부 중첩될 수 있다.
예를 들어, 발광 영역들(EA)은 제1 색상(예: 적색)의 빛을 방출하는 제1 색상 발광 영역(EA_R), 제2 색상(예: 녹색)의 빛을 방출하는 제2 색상 발광 영역(EA_G), 및 제3 색상(예: 청색)의 빛을 방출하는 제3 색상 발광 영역(EA_B)을 포함할 수 있다.
도 12 및 도 13의 예시에서는, 하나의 제1 색상 발광 영역(EA_R), 하나의 제3 색상 발광 영역(EA_B) 및 2개의 제2 색상 발광 영역(EA_G)이 모여 하나의 발광 영역 그룹(EAG1~EAG4)을 형성할 수 있다.
도 12 및 도 13의 예시에서는, 4개의 발광 영역 그룹(EAG1~EAG4)이 도시되어 있다. 4개의 발광 영역 그룹(EAG1~EAG4)은 왼쪽 상단의 제1 발광 영역 그룹(EAG1), 오른쪽 상단의 제2 발광 영역 그룹(EAG2), 왼쪽 하단의 제3 발광 영역 그룹(EAG3), 및 오른쪽 하단의 제4 발광 영역 그룹(EAG4)을 포함할 수 있다.
4개의 발광 영역 그룹(EAG1~EAG4)은 4개의 서브 픽셀 회로부 그룹(SPCG1~SPCG4)에 의해 구동될 수 있다. 즉, 제1 발광 영역 그룹(EAG1)은 제1 서브 픽셀 회로부 그룹(SPCG1)에 의해 구동되고, 제2 발광 영역 그룹(EAG2)은 제2 서브 픽셀 회로부 그룹(SPCG2)에 의해 구동되고, 제3 발광 영역 그룹(EAG3)은 제3 서브 픽셀 회로부 그룹(SPCG3)에 의해 구동되고, 제4 발광 영역 그룹(EAG4)은 제4 서브 픽셀 회로부 그룹(SPCG4)에 의해 구동될 수 있다.
4개의 서브 픽셀 회로부 그룹(SPCG1~SPCG4) 각각은 3개의 서브 픽셀 회로부들(SPCr, SPCg, SPCb)를 포함할 수 있다.
3개의 서브 픽셀 회로부들(SPCr, SPCg, SPCb)은, 하나의 제1 색상 발광 영역(EA_R)에 대응하는 하나의 발광 소자(ED)를 구동하기 위한 제1 색상 서브 픽셀 회로부(SPCr), 2개의 제2 색상 발광 영역(EA_G)에 대응하는 2개의 발광 소자(ED)를 함께 구동하기 위한 제2 색상 서브 픽셀 회로부(SPCg), 및 하나의 제3 색상 발광 영역(EA_B)에 대응하는 하나의 발광 소자(ED)를 구동하기 위한 제3 색상 서브 픽셀 회로부(SPCb)를 포함할 수 있다.
도 12 및 도 13을 참조하면, 4개의 서브 픽셀 회로부 그룹(SPCG1~SPCG4) 각각은 3개의 데이터 라인과 4개의 게이트 라인이 연결될 수 있다.
도 12 및 도 13을 참조하면, 제1 서브 픽셀 회로부 그룹(SPCG1)과 제2 서브 픽셀 회로부 그룹(SPCG2)은 제1 내지 제4 게이트 라인(GL1, GL2, GL3, GL4)이 연결될 수 있고, 제3 서브 픽셀 회로부 그룹(SPCG3)과 제4 서브 픽셀 회로부 그룹(SPCG4)은 제5 내지 제8 게이트 라인(GL5, GL6, GL7, GL8)이 연결될 수 있다.
제1 게이트 라인(GL1)은 제1 서브 픽셀 회로부 그룹(SPCG1)에 포함된 제3 색상 서브 픽셀 회로부(SPCb)와 연결되고, 제2 서브 픽셀 회로부 그룹(SPCG2)에 포함된 제3 색상 서브 픽셀 회로부(SPCb)와 연결될 수 있다.
제1 서브 픽셀 회로부 그룹(SPCG1)에 포함된 제3 색상 서브 픽셀 회로부(SPCb)는, 제1 발광 영역 그룹(EAG1)에 포함된 제3 색상 발광 영역(EA_B)에 대응하는 제3 색상 발광 소자(ED)를 구동할 수 있다.
제2 서브 픽셀 회로부 그룹(SPCG2)에 포함된 제3 색상 서브 픽셀 회로부(SPCb)는, 제2 발광 영역 그룹(EAG2)에 포함된 제3 색상 발광 영역(EA_B)에 대응하는 제3 색상 발광 소자(ED)를 구동할 수 있다.
제2 게이트 라인(GL2)은 제1 서브 픽셀 회로부 그룹(SPCG1)에 포함된 제2 색상 서브 픽셀 회로부(SPCg)와 연결되고, 제2 서브 픽셀 회로부 그룹(SPCG2)에 포함된 제2 색상 서브 픽셀 회로부(SPCg)와 연결될 수 있다.
제1 서브 픽셀 회로부 그룹(SPCG1)에 포함된 제2 색상 서브 픽셀 회로부(SPCg)는, 제1 발광 영역 그룹(EAG1)에 포함된 2개의 제2 색상 발광 영역(EA_G) 중 하나에 대응하는 제2 색상 발광 소자(ED)를 구동할 수 있다.
제2 서브 픽셀 회로부 그룹(SPCG2)에 포함된 제2 색상 서브 픽셀 회로부(SPCg)는, 제2 발광 영역 그룹(EAG2)에 포함된 2개의 제2 색상 발광 영역(EA_G) 중 하나에 대응하는 제2 색상 발광 소자(ED)를 구동할 수 있다.
제3 게이트 라인(GL3)은 제1 서브 픽셀 회로부 그룹(SPCG1)에 포함된 제2 색상 서브 픽셀 회로부(SPCg)와 연결되고, 제2 서브 픽셀 회로부 그룹(SPCG2)에 포함된 제2 색상 서브 픽셀 회로부(SPCg)와 연결될 수 있다.
제1 서브 픽셀 회로부 그룹(SPCG1)에 포함된 제2 색상 서브 픽셀 회로부(SPCg)는, 제1 발광 영역 그룹(EAG1)에 포함된 2개의 제2 색상 발광 영역(EA_G) 중 다른 하나에 대응하는 제2 색상 발광 소자(ED)를 구동할 수 있다.
제2 서브 픽셀 회로부 그룹(SPCG2)에 포함된 제2 색상 서브 픽셀 회로부(SPCg)는, 제2 발광 영역 그룹(EAG2)에 포함된 2개의 제2 색상 발광 영역(EA_G) 중 다른 하나에 대응하는 제2 색상 발광 소자(ED)를 구동할 수 있다.
제4 게이트 라인(GL4)은 제1 서브 픽셀 회로부 그룹(SPCG1)에 포함된 제1 색상 서브 픽셀 회로부(SPCr)와 연결되고, 제2 서브 픽셀 회로부 그룹(SPCG2)에 포함된 제1 색상 서브 픽셀 회로부(SPCr)와 연결될 수 있다.
제1 서브 픽셀 회로부 그룹(SPCG1)에 포함된 제1 색상 서브 픽셀 회로부(SPCr)는, 제1 발광 영역 그룹(EAG1)에 포함된 제1 색상 발광 영역(EA_R)에 대응하는 제1 색상 발광 소자(ED)를 구동할 수 있다.
제2 서브 픽셀 회로부 그룹(SPCG2)에 포함된 제1 색상 서브 픽셀 회로부(SPCr)는, 제2 발광 영역 그룹(EAG2)에 포함된 제1 색상 발광 영역(EA_R)에 대응하는 제1 색상 발광 소자(ED)를 구동할 수 있다.
제5 게이트 라인(GL5)은 제3 서브 픽셀 회로부 그룹(SPCG3)에 포함된 제3 색상 서브 픽셀 회로부(SPCb)와 연결되고, 제4 서브 픽셀 회로부 그룹(SPCG4)에 포함된 제3 색상 서브 픽셀 회로부(SPCb)와 연결될 수 있다.
제3 서브 픽셀 회로부 그룹(SPCG3)에 포함된 제3 색상 서브 픽셀 회로부(SPCb)는, 제3 발광 영역 그룹(EAG3)에 포함된 제3 색상 발광 영역(EA_B)에 대응하는 제3 색상 발광 소자(ED)를 구동할 수 있다.
제4 서브 픽셀 회로부 그룹(SPCG4)에 포함된 제3 색상 서브 픽셀 회로부(SPCb)는, 제4 발광 영역 그룹(EAG4)에 포함된 제3 색상 발광 영역(EA_B)에 대응하는 제3 색상 발광 소자(ED)를 구동할 수 있다.
제6 게이트 라인(GL6)은 제3 서브 픽셀 회로부 그룹(SPCG3)에 포함된 제2 색상 서브 픽셀 회로부(SPCg)와 연결되고, 제4 서브 픽셀 회로부 그룹(SPCG4)에 포함된 제2 색상 서브 픽셀 회로부(SPCg)와 연결될 수 있다.
제3 서브 픽셀 회로부 그룹(SPCG3)에 포함된 제2 색상 서브 픽셀 회로부(SPCg)는, 제3 발광 영역 그룹(EAG3)에 포함된 2개의 제2 색상 발광 영역(EA_G) 중 하나에 대응하는 제2 색상 발광 소자(ED)를 구동할 수 있다.
제4 서브 픽셀 회로부 그룹(SPCG4)에 포함된 제2 색상 서브 픽셀 회로부(SPCg)는, 제4 발광 영역 그룹(EAG4)에 포함된 2개의 제2 색상 발광 영역(EA_G) 중 하나에 대응하는 제2 색상 발광 소자(ED)를 구동할 수 있다.
제7 게이트 라인(GL7)은 제3 서브 픽셀 회로부 그룹(SPCG3)에 포함된 제2 색상 서브 픽셀 회로부(SPCg)와 연결되고, 제4 서브 픽셀 회로부 그룹(SPCG4)에 포함된 제2 색상 서브 픽셀 회로부(SPCg)와 연결될 수 있다.
제3 서브 픽셀 회로부 그룹(SPCG3)에 포함된 제2 색상 서브 픽셀 회로부(SPCg)는, 제3 발광 영역 그룹(EAG3)에 포함된 2개의 제2 색상 발광 영역(EA_G) 중 다른 하나에 대응하는 제2 색상 발광 소자(ED)를 구동할 수 있다.
제4 서브 픽셀 회로부 그룹(SPCG4)에 포함된 제2 색상 서브 픽셀 회로부(SPCg)는, 제4 발광 영역 그룹(EAG4)에 포함된 2개의 제2 색상 발광 영역(EA_G) 중 다른 하나에 대응하는 제2 색상 발광 소자(ED)를 구동할 수 있다.
제8 게이트 라인(GL8)은 제3 서브 픽셀 회로부 그룹(SPCG3)에 포함된 제1 색상 서브 픽셀 회로부(SPCr)와 연결되고, 제4 서브 픽셀 회로부 그룹(SPCG4)에 포함된 제1 색상 서브 픽셀 회로부(SPCr)와 연결될 수 있다.
제3 서브 픽셀 회로부 그룹(SPCG3)에 포함된 제1 색상 서브 픽셀 회로부(SPCr)는, 제3 발광 영역 그룹(EAG3)에 포함된 제1 색상 발광 영역(EA_R)에 대응하는 제1 색상 발광 소자(ED)를 구동할 수 있다.
제4 서브 픽셀 회로부 그룹(SPCG4)에 포함된 제1 색상 서브 픽셀 회로부(SPCr)는, 제4 발광 영역 그룹(EAG4)에 포함된 제1 색상 발광 영역(EA_R)에 대응하는 제1 색상 발광 소자(ED)를 구동할 수 있다.
도 12 및 도 13을 참조하면, 제1 발광 영역 그룹(EAG1)과 제3 발광 영역 그룹(EAG3)은 제1 내지 제3 데이터 라인(DL1, DL2, DL3)이 연결될 수 있고, 제2 발광 영역 그룹(EAG2)과 제4 발광 영역 그룹(EAG4)은 제4 내지 제6 데이터 라인(DL4, DL5, DL6)이 연결될 수 있다.
제1 데이터 라인(DL1)은 제1 서브 픽셀 회로부 그룹(SPCG1)에 포함된 제1 색상 서브 픽셀 회로부(SPCr) 및 제3 서브 픽셀 회로부 그룹(SPCG3)에 포함된 제1 색상 서브 픽셀 회로부(SPCr)와 연결될 수 있다.
제2 데이터 라인(DL2)은 제1 서브 픽셀 회로부 그룹(SPCG1)에 포함된 제2 색상 서브 픽셀 회로부(SPCg) 및 제3 서브 픽셀 회로부 그룹(SPCG3)에 포함된 제2 색상 서브 픽셀 회로부(SPCg)와 연결될 수 있다.
제1 서브 픽셀 회로부 그룹(SPCG1)에 포함된 제2 색상 서브 픽셀 회로부(SPCg)는, 제1 타이밍에 제2 데이터 라인(DL2)을 이용하여 제1 발광 영역 그룹(EAG1)에 포함된 2개의 제2 색상 발광 영역(EA_G) 중 하나의 발광을 구동할 수 있고, 제2 타이밍에 제2 데이터 라인(DL2)을 이용하여 제1 발광 영역 그룹(EAG1)에 포함된 2개의 제2 색상 발광 영역(EA_G) 중 다른 하나의 발광을 구동할 수 있다.
제3 서브 픽셀 회로부 그룹(SPCG3)에 포함된 제2 색상 서브 픽셀 회로부(SPCg)는, 제3 타이밍에 제2 데이터 라인(DL2)을 이용하여 제3 발광 영역 그룹(EAG3)에 포함된 2개의 제2 색상 발광 영역(EA_G) 중 하나의 발광을 구동할 수 있고, 제4 타이밍에 제2 데이터 라인(DL2)을 이용하여 제3 발광 영역 그룹(EAG3)에 포함된 2개의 제2 색상 발광 영역(EA_G) 중 다른 하나의 발광을 구동할 수 있다.
제3 데이터 라인(DL3)은 제1 서브 픽셀 회로부 그룹(SPCG1)에 포함된 제3 색상 서브 픽셀 회로부(SPCb) 및 제3 서브 픽셀 회로부 그룹(SPCG3)에 포함된 제3 색상 서브 픽셀 회로부(SPCb)와 연결될 수 있다.
제4 데이터 라인(DL4)은 제2 서브 픽셀 회로부 그룹(SPCG2)에 포함된 제1 색상 서브 픽셀 회로부(SPCr) 및 제4 서브 픽셀 회로부 그룹(SPCG4)에 포함된 제1 색상 서브 픽셀 회로부(SPCr)와 연결될 수 있다.
제5 데이터 라인(DL5)은 제2 서브 픽셀 회로부 그룹(SPCG2)에 포함된 제2 색상 서브 픽셀 회로부(SPCg) 및 제4 서브 픽셀 회로부 그룹(SPCG4)에 포함된 제2 색상 서브 픽셀 회로부(SPCg)와 연결될 수 있다.
제2 서브 픽셀 회로부 그룹(SPCG2)에 포함된 제2 색상 서브 픽셀 회로부(SPCg)는, 제1 타이밍에 제5 데이터 라인(DL5)을 이용하여 제2 발광 영역 그룹(EAG2)에 포함된 2개의 제2 색상 발광 영역(EA_G) 중 하나의 발광을 구동할 수 있고, 제2 타이밍에 제5 데이터 라인(DL5)을 이용하여 제2 발광 영역 그룹(EAG2)에 포함된 2개의 제2 색상 발광 영역(EA_G) 중 다른 하나의 발광을 구동할 수 있다.
제4 서브 픽셀 회로부 그룹(SPCG4)에 포함된 제2 색상 서브 픽셀 회로부(SPCg)는, 제3 타이밍에 제5 데이터 라인(DL5)을 이용하여 제4 발광 영역 그룹(EAG4)에 포함된 2개의 제2 색상 발광 영역(EA_G) 중 하나의 발광을 구동할 수 있고, 제4 타이밍에 제5 데이터 라인(DL5)을 이용하여 제4 발광 영역 그룹(EAG4)에 포함된 2개의 제2 색상 발광 영역(EA_G) 중 다른 하나의 발광을 구동할 수 있다.
제6 데이터 라인(DL6)은 제2 서브 픽셀 회로부 그룹(SPCG2)에 포함된 제3 색상 서브 픽셀 회로부(SPCb) 및 제4 서브 픽셀 회로부 그룹(SPCG4)에 포함된 제3 색상 서브 픽셀 회로부(SPCb)와 연결될 수 있다.
도 12 및 도 13을 참조하면, 복수의 서브 픽셀 회로부(SPCr, SPCg, SPCb) 각각은 적어도 하나의 발광 영역(EA)의 전체 또는 일부와 중첩될 수 있다.
도 12를 참조하면, 복수의 서브 픽셀 회로부(SPCr, SPCg, SPCb) 각각은 열 방향으로 배치될 수 있다.
이에 따라, 제1 내지 제8 게이트 라인(GL1~GL8)은 행 방향으로 배치되고, 제1 내지 제6 데이터 라인(DL1~DL6)은 열 방향으로 배치될 수 있다.
도 13을 참조하면, 복수의 서브 픽셀 회로부(SPCr, SPCg, SPCb) 각각은 대각선 방향으로 비스듬하게 배치될 수 있다.
제1 서브 픽셀 회로부 그룹(SPCG1)에 포함된 3개의 서브 픽셀 회로부(SPCr, SPCg, SPCb)는 제1 대각선 방향으로 비스듬하게 배치될 수 있다.
제2 서브 픽셀 회로부 그룹(SPCG2)에 포함된 3개의 서브 픽셀 회로부(SPCr, SPCg, SPCb)는 제2 대각선 방향으로 비스듬하게 배치될 수 있다. 여기서, 제2 대각선 방향은 제1 대각선 방향과 교차하는 방항으로서, 일예로, 제1 대각선 방향과 수직할 수 있다.
제3 서브 픽셀 회로부 그룹(SPCG3)에 포함된 3개의 서브 픽셀 회로부(SPCr, SPCg, SPCb)는 제2 대각선 방향으로 비스듬하게 배치될 수 있다.
제4 서브 픽셀 회로부 그룹(SPCG4)에 포함된 3개의 서브 픽셀 회로부(SPCr, SPCg, SPCb)는 제1 대각선 방향으로 비스듬하게 배치될 수 있다.
도 13을 참조하면, 복수의 서브 픽셀 회로부(SPCr, SPCg, SPCb) 각각이 대각선 방향으로 비스듬하게 배치됨에 따라, 제1 내지 제8 게이트 라인(GL1~GL8) 각각은 꺾인 부분들을 가질 수 있다.
제1 내지 제4 게이트 라인(GL1~GL4) 각각은 행 방향으로 배치되는 제1 부분, 제2 대각선 방향으로 비스듬하게 배치되는 제2 부분, 행 방향으로 배치되는 제3 부분, 제1 대각선 방향으로 비스듬하게 배치되는 제4 부분, 및 행 방향으로 배치되는 제5 부분을 포함할 수 있다.
제5 내지 제8 게이트 라인(GL5~GL8) 각각은 행 방향으로 배치되는 제1 부분, 제1 대각선 방향으로 비스듬하게 배치되는 제2 부분, 행 방향으로 배치되는 제3 부분, 제2 대각선 방향으로 비스듬하게 배치되는 제4 부분, 및 행 방향으로 배치되는 제5 부분을 포함할 수 있다.
도 13을 참조하면, 복수의 서브 픽셀 회로부(SPCr, SPCg, SPCb) 각각이 대각선 방향으로 비스듬하게 배치됨에 따라, 제1 내지 제6 데이터 라인(DL1~DL6) 각각은 꺾인 부분들을 가질 수 있다.
제1 내지 제3 데이터 라인(DL1~DL3) 각각은 열 방향으로 배치되는 제1 부분, 제1 대각선 방향으로 비스듬하게 배치되는 제2 부분, 열 방향으로 배치되는 제3 부분, 제2 대각선 방향으로 비스듬하게 배치되는 제4 부분, 및 열 방향으로 배치되는 제5 부분을 포함할 수 있다.
제4 내지 제6 데이터 라인(DL4~DL6) 각각은 열 방향으로 배치되는 제1 부분, 제2 대각선 방향으로 비스듬하게 배치되는 제2 부분, 열 방향으로 배치되는 제3 부분, 제1 대각선 방향으로 비스듬하게 배치되는 제4 부분, 및 열 방향으로 배치되는 제5 부분을 포함할 수 있다.
이하에서는, 도 13에서 표시된 제5 발광 소자(ED5)에서 제6 발광 소자(ED6) 사이의 영역을 예로 들어, 제2 광학 영역(OA1)의 단면 구조를 살펴본다.
도 14는 본 개시의 실시 예들에 따른 표시 패널(110)의 단면도들로서, 표시 패널(110)의 제2 광학 영역(OA2)에서의 단면도이다.
도 14의 단면 구조에서 금속층들과 절연층들은 도 9 및 도 10의 단면 구조에서 금속층들과 절연층들은 동일하다. 따라서, 도 14의 단면 구조를 설명함에 있어서, 도 9 및 도 10의 단면 구조와 상이한 특징들을 위주로 설명한다.
도 14를 참조하면, 제2 광학 전자 장치(12)가 제2 광학 영역(OA2)의 전체 또는 일부와 중첩되어 배치될 수 있다.
도 14를 참조하면, 제5 발광 소자(ED5) 및 제6 발광 소자(ED6)는 제2 광학 영역(OA2)에 배치될 수 있다. 제5 발광 소자(ED5)에 의한 제5 발광 영역(EA5)과 제6 발광 소자(ED6)에 의한 제6 발광 영역(EA6)은 동일한 색상의 빛을 방출하는 발광 영역들일 수 있다.
도 14를 참조하면, 제5 발광 소자(ED5)와 제6 발광 소자(ED6)가 배치된 영역은 비 투과 영역(NTA)이고, 제5 발광 소자(ED5)와 제6 발광 소자(ED6) 사이에 제2 투과 영역(TA2)이 존재할 수 있다. 즉, 제5 발광 소자(ED5)에 의한 제5 발광 영역(EA5)과 제6 발광 소자(ED6)에 의한 제6 발광 영역(EA6) 사이에 제2 투과 영역(TA2)이 존재할 수 있다.
제5 발광 소자(ED5)를 구동시키기 위한 서브 픽셀 회로부(SPCg)는 제5 발광 소자(ED5)를 구동하기 위해 구성되고, 제2 광학 영역(OA2) 내에서 제5 발광 소자(ED5)의 전체 또는 일부와 중첩되도록 배치될 수 있다.
도 14를 참조하면, 제5 발광 소자(ED5)를 구동시키기 위한 서브 픽셀 회로부(SPCg)는 제5 구동 트랜지스터(DT5), 제5 스캔 트랜지스터(ST5), 및 제5 스토리지 캐패시터(Cst5)를 포함할 수 있다.
제6 발광 소자(ED6)를 구동시키기 위한 서브 픽셀 회로부(SPCg)는 제6 발광 소자(ED6)를 구동하기 위해 구성되고, 제2 광학 영역(OA2) 내에서 제6 발광 소자(ED6)의 전체 또는 일부와 중첩되도록 배치될 수 있다.
도 14를 참조하면, 제6 발광 소자(ED6)를 구동시키기 위한 서브 픽셀 회로부(SPCg)는 제6 구동 트랜지스터(DT6), 제6 스캔 트랜지스터(ST6), 및 제6 스토리지 캐패시터(Cst6)를 포함할 수 있다.
도 14를 참조하면, 제5 구동 트랜지스터(DT5)는 제5 액티브층(ACT5), 제5 게이트 전극(G5), 제5 소스 전극(S5), 및 제5 드레인 전극(D5)을 포함할 수 있다.
제5 발광 소자(ED5)는 제5 애노드 전극(AE5), 발광층(EL), 및 캐소드 전극(CE)이 중첩된 부분에서 구성될 수 있다.
제5 구동 트랜지스터(DT5)의 제5 소스 전극(S5)은 제5 중계 전극(RE5)을 통해 제5 애노드 전극(AE5)과 연결될 수 있다.
제5 스토리지 캐패시터(Cst5)는 제1 캐패시터 전극(PLT1)과 제2 캐패시터 전극(PLT2)을 포함할 수 있다.
제5 구동 트랜지스터(DT5)의 제5 소스 전극(S5)은 제5 스토리지 캐패시터(Cst5)의 제2 캐패시터 전극(PLT2)과 연결될 수 있다.
제5 구동 트랜지스터(DT5)의 제5 게이트 전극(G5)는 제5 스토리지 캐패시터(Cst5)의 제1 캐패시터 전극(PLT1)과 연결될 수 있다.
제5 스캔 트랜지스터(ST5)의 액티브층은 제1 버퍼층(BUF1) 상에 위치하며, 제5 구동 트랜지스터(DT5)의 제5 액티브층(ACT5)보다 낮게 위치할 수 있다.
도 14를 참조하면, 제6 구동 트랜지스터(DT6)는 제6 액티브층(ACT6), 제6 게이트 전극(G6), 제6 소스 전극(S6), 및 제6 드레인 전극(D6)을 포함할 수 있다.
제6 발광 소자(ED6)는 제6 애노드 전극(AE6), 발광층(EL), 및 캐소드 전극(CE)이 중첩된 부분에서 구성될 수 있다.
제6 구동 트랜지스터(DT6)의 제6 소스 전극(S6)은 제6 중계 전극(RE6)을 통해 제6 애노드 전극(AE6)과 연결될 수 있다.
제6 스토리지 캐패시터(Cst6)는 제1 캐패시터 전극(PLT1)과 제2 캐패시터 전극(PLT2)을 포함할 수 있다.
제6 구동 트랜지스터(DT6)의 제6 소스 전극(S6)은 제6 스토리지 캐패시터(Cst6)의 제2 캐패시터 전극(PLT2)과 연결될 수 있다.
제6 구동 트랜지스터(DT6)의 제6 게이트 전극(G6)는 제6 스토리지 캐패시터(Cst6)의 제1 캐패시터 전극(PLT1)과 연결될 수 있다.
제6 스캔 트랜지스터(ST6)의 액티브층은 제1 버퍼층(BUF1) 상에 위치하며, 제6 구동 트랜지스터(DT6)의 제6 액티브층(ACT6)보다 낮게 위치할 수 있다.
도 14를 참조하면, 캐소드 전극(CE)은 복수의 캐소드 홀(CH)을 포함하지 않을 수도 있고, 복수의 캐소드 홀(CH)을 포함할 수 있다. 캐소드 전극(CE)에 형성된 복수의 캐소드 홀(CH)은 제2 광학 영역(OA2) 내 제2 투과 영역(TA2)에서 위치할 수 있다.
뱅크(BK)에 형성된 뱅크 홀은 캐소드 홀(CH)과 중첩되지 않을 수 있다.
복수의 캐소드 홀(CH) 아래에 위치하는 뱅크(BK)의 상면은 함몰되거나 식각되지 않고 플랫한 상태일 수 있다. 다시 말해, 캐소드 홀(CH)이 있는 지점에서, 뱅크(BK)는 함몰되거나 뚫려 있지 않다. 이에 따라, 캐소드 홀(CH)이 있는 지점에서, 뱅크(BK) 아래에 위치하는 제2 평탄화층(PLN2) 및 제1 평탄화층(PLN1) 또한 함몰되거나 뚫려 있지 않다.
복수의 캐소드 홀(CH) 아래에 위치하는 뱅크(BK)의 상면이 플랫한 상태라는 것은, 캐소드 전극(CE)에 복수의 캐소드 홀(CH)을 형성하는 공정에 의해 캐소드 전극(CE)의 아래에 위치하는 절연층이나 금속패턴(전극이나 배선 등), 또는 발광층(EL)이 손상되지 않았음을 의미할 수 있다.
캐소드 전극(CE)에 복수의 캐소드 홀(CH)을 형성하는 공정에 대하여 간략하게 설명하면, 다음과 같다. 복수의 캐소드 홀(CH)이 형성될 위치에 특정 마스크 패턴을 증착해두고, 그 위에 캐소드 전극 물질을 증착하게 된다. 이에 따라, 캐소드 전극 물질은 특정 마스크 패턴이 없는 영역에만 증착되어, 복수의 캐소드 홀(CH)이 형성된 캐소드 전극(CE)이 형성될 수 있다.
예를 들어, 특정 마스크 패턴은 유기물을 포함할 수 있다. 캐소드 전극 물질은 마그네슘-은(Mg-Ag) 합금을 포함할 수 있다.
한편, 복수의 캐소드 홀(CH)을 갖는 캐소드 전극(CE)이 형성된 이후, 표시 패널(110)은 특정 마스크 패턴이 완전히 제거된 상태일 수도 있고, 특정 마스크 패턴의 전체 또는 일부가 남아 있는 상태일 수도 있다.
이상에서 설명한 본 개시의 실시예들을 간략하게 설명하면 아래와 같다.
본 개시의 실시 예들에 따른 표시 장치는, 영상이 표시되며 복수의 발광 영역을 포함하는 표시 영역, 및 영상이 표시되지 않는 비 표시 영역을 포함할 수 있다.
표시 영역은 제1 광학 영역, 제1 광학 영역의 외곽에 위치하는 제1 광학 베젤 영역, 및 제1 광학 베젤 영역의 외곽에 위치하는 일반 영역을 포함할 수 있다.
제1 광학 영역, 제1 광학 베젤 영역, 및 일반 영역 각각은 복수의 발광 영역 중 둘 이상의 발광 영역을 포함할 수 있다.
제1 광학 영역은 투과 가능 영역일 수 있다.
복수의 발광 영역은, 제1 광학 영역에 포함된 제1 발광 영역, 제1 발광 영역과 동일한 색상의 빛을 방출하고, 제1 광학 베젤 영역에 포함된 제2 발광 영역, 및 제1 발광 영역과 동일한 색상의 빛을 방출하고, 일반 영역에 포함된 제3 발광 영역을 포함할 수 있다.
제2 발광 영역은, 제1 발광 영역 및 제3 발광 영역 각각의 면적과 동일한 면적을 갖거나, 제1 발광 영역 및 제3 발광 영역 각각의 면적과 일정 범위 내에서 상이한 면적을 가질 수 있다.
제1 광학 영역에서 발광 영역들의 배열, 제1 광학 베젤 영역에서 발광 영역들의 배열, 및 일반 영역에서 발광 영역들의 배열은 서로 동일할 수 있다.
예를 들어, 제1 광학 영역, 제1 광학 베젤 영역, 및 일반 영역 각각에 포함된 둘 이상의 발광 영역은, 제1 색상의 빛을 발광하는 제1 색상 발광 영역, 제2 색상의 빛을 발광하는 제2 색상 발광 영역, 및 제3 색상의 빛을 발광하는 제3 색상 발광 영역을 포함할 수 있다.
제1 광학 영역, 제1 광학 베젤 영역, 및 일반 영역 각각에서, 제1 색상 발광 영역, 제2 색상 발광 영역, 및 제3 색상 발광 영역 중 적어도 하나는 나머지와 다른 면적을 가질 수 있다.
제1 광학 베젤 영역은, 제1 광학 영역의 일부 테두리의 외곽에만 배치되거나, 제1 광학 영역의 전체 테두리의 외곽에 배치되어 제1 광학 영역을 둘러싸는 링 형상을 가질 수 있다.
제1 광학 베젤 영역 및 일반 영역에는 트랜지스터들이 배치되고, 제1 광학 영역에는 트랜지스터들이 배치되지 않을 수 있다.
본 개시의 실시 예들에 따른 표시 장치는, 제1 광학 영역에 배치되며 제1 발광 영역을 갖는 제1 발광 소자, 제1 광학 베젤 영역에 배치되며 제2 발광 영역을 갖는 제2 발광 소자, 일반 영역에 배치되며 제3 발광 영역을 갖는 제3 발광 소자, 제1 발광 소자를 구동하기 위해 구성된 제1 서브 픽셀 회로부, 제2 발광 소자를 구동하기 위해 구성된 제2 서브 픽셀 회로부, 및 제3 발광 소자를 구동하기 위해 구성된 제3 서브 픽셀 회로부를 더 포함할 수 있다.
제2 서브 픽셀 회로부는 제2 발광 소자가 배치된 제1 광학 베젤 영역에 배치되고, 제3 서브 픽셀 회로부는 제3 발광 소자가 배치된 일반 영역에 배치될 수 있다.
제1 서브 픽셀 회로부는 제1 발광 소자가 배치된 제1 광학 영역에 배치되지 않고, 제1 광학 영역의 외곽에 위치하는 제1 광학 베젤 영역에 배치될 수 있다.
복수의 발광 영역은, 제1 발광 영역과 동일한 색상의 빛을 방출하며, 제1 광학 영역에 포함된 제4 발광 영역을 더 포함할 수 있다.
제4 발광 영역은, 제1 발광 영역, 제2 발광 영역, 및 제3 발광 영역 각각의 면적과 서로 동일한 면적을 갖거나, 제1 발광 영역, 제2 발광 영역, 및 제3 발광 영역 각각의 면적과 일정 범위 내에서 상이한 면적을 가질 수 있다.
제4 발광 영역은 행 방향 또는 열 방향으로 제1 발광 영역과 인접하게 배치될 수 있다.
본 개시의 실시 예들에 따른 표시 장치는 제1 광학 영역에 배치되며 제4 발광 영역을 갖는 제4 발광 소자를 더 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치는 제4 발광 소자를 구동하기 위해 구성되며 제1 광학 베젤 영역에 배치되는 제4 서브 픽셀 회로부를 더 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치에서, 제1 서브 픽셀 회로부는 제1 광학 영역에 배치된 제1 발광 소자와 제4 발광 소자를 함께 구동하기 위한 구성될 수 있다.
본 개시의 실시 예들에 따른 표시 장치는 제1 서브 픽셀 회로부와 제1 발광 소자를 전기적으로 연결해주는 애노드 연장 라인을 더 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치에서, 애노드 연장 라인의 전체 또는 일부분은 제1 광학 영역에 배치될 수 있다.
본 개시의 실시 예들에 따른 표시 장치에서, 애노드 연장 라인은 투명 재료를 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치는 제1 광학 영역에 배치되는 제1 애노드 전극, 제1 광학 베젤 영역에 배치되는 제2 애노드 전극, 일반 영역에 배치되는 제3 애노드 전극, 및 일반 영역, 제1 광학 베젤 영역, 및 제1 광학 영역에 공통으로 배치되는 캐소드 전극을 더 포함할 수 있다.
제1 애노드 전극과 캐소드 전극에 의해 제1 발광 소자가 구성되고, 제2 애노드 전극과 캐소드 전극에 의해 제2 발광 소자가 구성되고, 제3 애노드 전극과 캐소드 전극에 의해 제3 발광 소자가 구성될 수 있다.
캐소드 전극은 제1 광학 영역 내에 위치하는 복수의 캐소드 홀을 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치는 제1 애노드 전극 상에 위치하되, 제1 애노드 전극의 일부분을 노출시키는 뱅크 홀을 갖는 뱅크, 및 뱅크 상에 위치하되 뱅크 홀을 통해 통해 노출된 제1 애노드 전극의 일부분과 접촉하는 발광층을 더 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치에서, 뱅크 홀은 복수의 캐소드 홀과 중첩되지 않을 수 있다.
본 개시의 실시 예들에 따른 표시 장치는 제1 광학 영역에 배치된 제1 발광 소자를 구동하기 위해 제1 광학 베젤 영역에 배치된 제1 구동 트랜지스터, 제1 광학 베젤 영역에 배치된 제2 발광 소자를 구동하기 위해 제1 광학 베젤 영역에 배치된 제2 구동 트랜지스터, 제1 구동 트랜지스터 및 제2 구동 트랜지스터 상에 배치되는 제1 평탄화층, 제1 평탄화층 상에 위치하며, 제1 평탄화층의 홀을 통해 제1 구동 트랜지스터의 제1 소스 전극과 전기적으로 연결되는 제1 중계 전극, 제1 평탄화층 상에 위치하며, 제1 평탄화층의 다른 홀을 통해 제2 구동 트랜지스터의 제2 소스 전극과 전기적으로 연결되는 제2 중계 전극, 제1 중계 전극 및 제2 중계 전극 상에 배치되는 제2 평탄화층, 및 제1 중계 전극과 제1 애노드 전극을 연결해주며, 제1 평탄화층 상에 위치하는 애노드 연장 라인을 더 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치에서, 제2 애노드 전극은 제2 평탄화층의 홀을 통해 제2 중계 전극과 전기적으로 연결될 수 있고, 제1 애노드 전극은 제2 평탄화층의 다른 홀을 통해 애노드 연장 라인과 전기적으로 연결될 수 있다.
애노드 연장 라인의 전체 또는 일부분은 제1 광학 영역에 배치되고, 애노드 연장 라인은 투명 재료를 포함할 수 있다.
애노드 연장 라인은 복수의 캐소드 홀 중 제1 발광 소자 및 제1 발광 소자와 다른 제4 발광 소자 사이에 위치하는 캐소드 홀과 중첩될 수 있다.
제1 발광 소자에 의한 제1 발광 영역 및 제4 발광 소자에 의한 제4 발광 영역은 동일한 색상의 빛을 방출하는 발광 영역들일 수 있다.
애노드 연장 라인은 제1 애노드 전극과 다른 애노드 전극과 전기적으로 더 연결될 수 있다.
본 개시의 실시 예들에 따른 표시 장치에서, 제1 서브 픽셀 회로부는 제1 발광 소자를 구동하기 위한 제1 구동 트랜지스터를 포함할 수 있고, 제2 서브 픽셀 회로부는 제2 발광 소자를 구동하기 위한 제2 구동 트랜지스터를 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치에서, 제1 구동 트랜지스터의 제1 액티브층과 제2 구동 트랜지스터의 제2 액티브층은 서로 다른 층일 수 있다.
본 개시의 실시 예들에 따른 표시 장치는, 기판, 기판과 제1 구동 트랜지스터 사이에 배치되는 제1 버퍼층, 및 제1 구동 트랜지스터와 제2 구동 트랜지스터 사이에 배치되는 제2 버퍼층을 더 포함할 수 있다.
제1 구동 트랜지스터의 제1 액티브층과 제2 구동 트랜지스터의 제2 액티브층은 서로 다른 반도체 물질을 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치에서, 표시 영역은 제2 광학 영역을 더 포함할 수 있다.
제2 광학 영역은 둘 이상의 투과 영역 및 둘 이상의 발광 영역을 포함할 수 있다.
제2 광학 영역에 포함된 복수의 발광 영역 각각의 면적은, 제1 광학 영역에 포함된 제1 발광 영역의 면적과 서로 동일하거나 미리 정해진 범위 이내에서 상이할 수 있다.
제1 광학 영역에는 트랜지스터들이 배치되지 않고, 제2 광학 영역에는 트랜지스터들이 배치될 수 있다.
본 개시의 실시 예들에 따른 표시 장치는, 제2 광학 영역에 배치된 제5 발광 소자, 및 제5 발광 소자를 구동하기 위해 구성되고, 제2 광학 영역 내에서 제5 발광 소자의 전체 또는 일부와 중첩되도록 배치되는 제5 서브 픽셀 회로부를 더 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치는, 제1 광학 영역과 중첩되는 제1 광학 전자 장치, 및 제2 광학 영역과 중첩되는 제2 광학 전자 장치를 더 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치에서, 제1 광학 전자 장치는 카메라이고, 제2 광학 전자 장치는 카메라와 다른 센서일 수 있다.
본 개시의 실시 예들에 따른 표시 장치에서, 제1 광학 영역을 투과한 광은 가시 광선, 적외선, 또는 자외선을 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치는, 제1 발광 소자, 제2 발광 소자, 및 제3 발광 소자 상의 봉지층, 및 봉지층 상의 터치 센서 메탈을 더 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치에서, 터치 센서 메탈은 일반 영역과 제1 광학 베젤 영역에 배치될 수 있다.
본 개시의 실시 예들에 따른 표시 패널은, 제1 광학 영역, 제1 광학 영역의 외곽에 위치하는 제1 광학 베젤 영역, 및 제1 광학 베젤 영역의 외곽에 위치하는 일반 영역을 포함하고, 영상이 표시되는 표시 영역, 및 영상이 표시되지 않는 비 표시 영역을 포함할 수 있다.
제1 광학 영역, 제1 광학 베젤 영역, 및 일반 영역 각각은 복수의 발광 영역을 포함할 수 있다.
제1 광학 영역은 복수의 투과 영역을 포함할 수 있다.
제1 광학 영역은 제1 발광 영역을 갖는 제1 발광 소자를 포함할 수 있다.
제1 광학 베젤 영역은 제2 발광 영역을 갖는 제2 발광 소자를 포함할 수 있다.
제1 광학 베젤 영역은, 제1 발광 소자를 구동하기 위해 구성된 제1 서브 픽셀 회로부 및 제2 발광 소자를 구동하기 위해 구성된 제2 서브 픽셀 회로부를 더 포함할 수 있다.
제1 광학 베젤 영역 내 제1 서브 픽셀 회로부와 제1 광학 영역 내 제1 발광 소자 간의 전기적으로 연결을 위한 애노드 연장 라인을 더 포함할 수 있다.
애노드 연장 라인의 전체 또는 일부는 제1 광학 영역과 중첩되고 투명 배선을 포함할 수 있다.
일반 영역은 제3 발광 영역을 갖는 제3 발광 소자 및 제3 발광 소자를 구동하기 위해 구성된 제3 서브 픽셀 회로부를 포함할 수 있다.
제1 발광 소자, 제2 발광 소자, 및 제3 발광 소자가 동일한 색상의 빛을 방출하는 경우, 제3 발광 영역은, 제1 발광 영역 및 제2 발광 영역 각각의 면적과 동일한 면적을 갖거나, 제1 발광 영역 및 제2 발광 영역 각각의 면적과 일정 범위 내에서 상이한 면적을 가질 수 있다.
본 명세서의 실시 예들에 의하면, 표시 장치의 전면에서 광학 전자 장치가 노출되지 않으면서도, 광학 전자 장치가 정상적으로 빛(예: 가시광선, 적외선, 또는 자외선 등)을 수신할 수 있는 광 투과 구조를 갖는 표시 패널 및 표시 장치를 제공할 수 있다.
또한, 본 명세서의 실시 예들에 의하면, 투과 가능한 광학 영역과 투과 불가능한 일반 영역 간의 발광 영역 설계를 통해, 광학 영역과 일반 영역 사이에서 발생할 수 있는 영상 품질 편차를 줄여주거나 방지해줄 수 있는 효과가 있다.
또한, 본 명세서의 실시 예들에 의하면, 복수의 광학 전자 장치가 구비될 때, 복수의 광학 전자 장치 각각에 대응되는 복수의 광학 영역을 포함하되, 복수의 광학 전자 장치 각각에 적합한 복수의 광학 영역의 차등 구조를 갖는 효과가 있다.
또한, 본 명세서의 실시 예들에 의하면, 제1 및 제2 광학 영역(OA1, OA2)에서의 캐소드 홀 구조를 통해 투과율이 더욱 개선되어, 제1 및 제2 광학 전자 장치(11, 12)의 동작(예: 카메라의 이미지 또는 영상 촬영 동작, 센서의 감지 동작 등)의 성능이 향상될 수 있다.
또한, 본 명세서의 실시 예들에 의하면, 광학 영역에서의 캐소드 전극에 다수의 캐소드 홀이 형성되어 광학 영역의 투과율을 더욱 개선시키면서도, 캐소드 홀 형성 공정에 의해 다수의 캐소드 홀 주변이 손상되거나 변화되지 않는 효과가 있다.
또한, 본 명세서의 실시 예들에 의하면, 표시 패널(110)의 모든 영역(NA, OA1, OBA1, OA2)에서 동일한 서브 픽셀 구조를 가짐으로써, 이종의 마스크(예: FMM(Fine Metal Mask))를 사용하지 않아도 되고, 이로 인해, 표시 패널(110)의 제작 공정이 간단해지고 마스크 수가 저감되는 효과가 있을 수 있다.
본 명세서의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과는 본 명세서의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
이상 첨부된 도면을 참조하여 본 명세서의 실시예들을 더욱 상세하게 설명하였으나, 본 명세서는 반드시 이러한 실시예로 국한되는 것은 아니고, 본 명세서의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 명세서에 개시된 실시예들은 본 명세서의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 명세서의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 명세서의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 명세서의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (25)

  1. 영상이 표시되며 복수의 발광 영역을 포함하는 표시 영역; 및
    상기 영상이 표시되지 않는 비 표시 영역을 포함하고,
    상기 표시 영역은 제1 광학 영역, 상기 제1 광학 영역의 외곽에 위치하는 제1 광학 베젤 영역, 및 상기 제1 광학 베젤 영역의 외곽에 위치하는 일반 영역을 포함하고,
    상기 제1 광학 영역, 상기 제1 광학 베젤 영역, 및 상기 일반 영역 각각은 상기 복수의 발광 영역 중 둘 이상의 발광 영역을 포함하고, 상기 제1 광학 영역은 투과 가능 영역이고,
    상기 복수의 발광 영역은,
    상기 제1 광학 영역에 포함된 제1 발광 영역;
    상기 제1 발광 영역과 동일한 색상의 빛을 방출하고, 상기 제1 광학 베젤 영역에 포함된 제2 발광 영역; 및
    상기 제1 발광 영역과 동일한 색상의 빛을 방출하고, 상기 일반 영역에 포함된 제3 발광 영역을 포함하고,
    상기 제2 발광 영역은, 상기 제1 발광 영역 및 상기 제3 발광 영역 각각의 면적과 동일한 면적을 갖거나, 상기 제1 발광 영역 및 상기 제3 발광 영역 각각의 면적과 일정 범위 내에서 상이한 면적을 갖는 표시 장치.
  2. 제1항에 있어서,
    상기 제1 광학 영역에서 발광 영역들의 배열, 상기 제1 광학 베젤 영역에서 발광 영역들의 배열, 및 상기 일반 영역에서 발광 영역들의 배열은 서로 동일한 표시 장치.
  3. 제1항에 있어서,
    상기 제1 광학 영역, 상기 제1 광학 베젤 영역, 및 상기 일반 영역 각각에 포함된 상기 둘 이상의 발광 영역은,
    제1 색상의 빛을 발광하는 제1 색상 발광 영역,
    제2 색상의 빛을 발광하는 제2 색상 발광 영역, 및
    제3 색상의 빛을 발광하는 제3 색상 발광 영역을 포함하고,
    상기 제1 광학 영역, 상기 제1 광학 베젤 영역, 및 상기 일반 영역 각각에 서, 상기 제1 색상 발광 영역, 상기 제2 색상 발광 영역, 및 상기 제3 색상 발광 영역 중 적어도 하나는 나머지와 다른 면적을 갖는 표시 장치.
  4. 제1항에 있어서,
    상기 제1 광학 베젤 영역은,
    상기 제1 광학 영역의 일부 테두리의 외곽에만 배치되거나,
    상기 제1 광학 영역의 전체 테두리의 외곽에 배치되어 상기 제1 광학 영역을 둘러싸는 링 형상을 갖는 표시 장치.
  5. 제1항에 있어서,
    상기 제1 광학 베젤 영역 및 상기 일반 영역에는 트랜지스터들이 배치되고, 상기 제1 광학 영역에는 트랜지스터들이 배치되지 않는 표시 장치.
  6. 제1항에 있어서,
    상기 제1 광학 영역에 배치되며 상기 제1 발광 영역을 갖는 제1 발광 소자;
    상기 제1 광학 베젤 영역에 배치되며 상기 제2 발광 영역을 갖는 제2 발광 소자;
    상기 일반 영역에 배치되며 상기 제3 발광 영역을 갖는 제3 발광 소자;
    상기 제1 발광 소자를 구동하기 위해 구성된 제1 서브 픽셀 회로부;
    상기 제2 발광 소자를 구동하기 위해 구성된 제2 서브 픽셀 회로부; 및
    상기 제3 발광 소자를 구동하기 위해 구성된 제3 서브 픽셀 회로부를 더 포함하고,
    상기 제2 서브 픽셀 회로부는 상기 제2 발광 소자가 배치된 상기 제1 광학 베젤 영역에 배치되고,
    상기 제3 서브 픽셀 회로부는 상기 제3 발광 소자가 배치된 상기 일반 영역에 배치되고,
    상기 제1 서브 픽셀 회로부는 상기 제1 발광 소자가 배치된 상기 제1 광학 영역에 배치되지 않고, 상기 제1 광학 영역의 외곽에 위치하는 상기 제1 광학 베젤 영역에 배치되는 표시 장치.
  7. 제6항에 있어서,
    상기 복수의 발광 영역은, 상기 제1 발광 영역과 동일한 색상의 빛을 방출하며, 상기 제1 광학 영역에 포함된 제4 발광 영역을 더 포함하고,
    상기 제4 발광 영역은,
    상기 제1 발광 영역, 상기 제2 발광 영역, 및 상기 제3 발광 영역 각각의 면적과 서로 동일한 면적을 갖거나,
    상기 제1 발광 영역, 상기 제2 발광 영역, 및 상기 제3 발광 영역 각각의 면적과 일정 범위 내에서 상이한 면적을 갖고,
    상기 제4 발광 영역은 행 방향 또는 열 방향으로 상기 제1 발광 영역과 인접하게 배치되는 표시 장치.
  8. 제7항에 있어서,
    상기 제1 광학 영역에 배치되며 상기 제4 발광 영역을 갖는 제4 발광 소자; 및
    상기 제4 발광 소자를 구동하기 위해 구성되며 상기 제1 광학 베젤 영역에 배치되는 제4 서브 픽셀 회로부를 더 포함하는 표시 장치.
  9. 제7항에 있어서,
    상기 제1 광학 영역에 배치되며 상기 제4 발광 영역을 갖는 제4 발광 소자를 더 포함하고,
    상기 제1 서브 픽셀 회로부는 상기 제1 광학 영역에 배치된 상기 제1 발광 소자와 상기 제4 발광 소자를 함께 구동하기 위한 구성되는 표시 장치.
  10. 제6항에 있어서,
    상기 제1 서브 픽셀 회로부와 상기 제1 발광 소자를 전기적으로 연결해주는 애노드 연장 라인을 더 포함하고,
    상기 애노드 연장 라인의 전체 또는 일부분은 상기 제1 광학 영역에 배치되고,
    상기 애노드 연장 라인은 투명 재료를 포함하는 표시 장치.
  11. 제6항에 있어서,
    상기 제1 광학 영역에 배치되는 제1 애노드 전극;
    상기 제1 광학 베젤 영역에 배치되는 제2 애노드 전극;
    상기 일반 영역에 배치되는 제3 애노드 전극; 및
    상기 일반 영역, 상기 제1 광학 베젤 영역, 및 상기 제1 광학 영역에 공통으로 배치되는 캐소드 전극을 더 포함하고,
    상기 제1 애노드 전극과 상기 캐소드 전극에 의해 상기 제1 발광 소자가 구성되고, 상기 제2 애노드 전극과 상기 캐소드 전극에 의해 상기 제2 발광 소자가 구성되고, 상기 제3 애노드 전극과 상기 캐소드 전극에 의해 상기 제3 발광 소자가 구성되고,
    상기 캐소드 전극은 상기 제1 광학 영역 내에 위치하는 복수의 캐소드 홀을 포함하는 표시 장치.
  12. 제11항에 있어서,
    상기 제1 애노드 전극 상에 위치하되, 상기 제1 애노드 전극의 일부분을 노출시키는 뱅크 홀을 갖는 뱅크; 및
    상기 뱅크 상에 위치하되 상기 뱅크 홀을 통해 통해 노출된 상기 제1 애노드 전극의 일부분과 접촉하는 발광층을 더 포함하고,
    상기 뱅크 홀은 상기 복수의 캐소드 홀과 중첩되지 않고,
    상기 복수의 캐소드 홀 아래에 위치하는 상기 뱅크의 상면은 함몰되거나 식각되지 않고 플랫한 상태인 표시 장치.
  13. 제11항에 있어서,
    상기 제1 광학 영역에 배치된 상기 제1 발광 소자를 구동하기 위해 상기 상기 제1 광학 베젤 영역에 배치된 제1 구동 트랜지스터;
    상기 제1 광학 베젤 영역에 배치된 상기 제2 발광 소자를 구동하기 위해 상기 제1 광학 베젤 영역에 배치된 제2 구동 트랜지스터;
    상기 제1 구동 트랜지스터 및 상기 제2 구동 트랜지스터 상에 배치되는 제1 평탄화층;
    상기 제1 평탄화층 상에 위치하며, 상기 제1 평탄화층의 홀을 통해 상기 제1 구동 트랜지스터의 제1 소스 전극과 전기적으로 연결되는 제1 중계 전극;
    상기 제1 평탄화층 상에 위치하며, 상기 제1 평탄화층의 다른 홀을 통해 상기 제2 구동 트랜지스터의 제2 소스 전극과 전기적으로 연결되는 제2 중계 전극;
    상기 제1 중계 전극 및 상기 제2 중계 전극 상에 배치되는 제2 평탄화층; 및
    상기 제1 중계 전극과 상기 제1 애노드 전극을 연결해주며, 상기 제1 평탄화층 상에 위치하는 애노드 연장 라인을 더 포함하고,
    상기 제2 애노드 전극은 상기 제2 평탄화층의 홀을 통해 상기 제2 중계 전극과 전기적으로 연결되고,
    상기 제1 애노드 전극은 상기 제2 평탄화층의 다른 홀을 통해 상기 애노드 연장 라인과 전기적으로 연결되고,
    상기 애노드 연장 라인의 전체 또는 일부분은 상기 제1 광학 영역에 배치되고, 상기 애노드 연장 라인은 투명 재료를 포함하는 표시 장치.
  14. 제13항에 있어서,
    상기 애노드 연장 라인은 상기 복수의 캐소드 홀 중 상기 제1 발광 소자 및 상기 제1 발광 소자와 다른 제4 발광 소자 사이에 위치하는 캐소드 홀과 중첩되고,
    상기 제1 발광 소자에 의한 제1 발광 영역 및 상기 제4 발광 소자에 의한 제4 발광 영역은 동일한 색상의 빛을 방출하는 발광 영역들인 표시 장치.
  15. 제13항에 있어서,
    상기 애노드 연장 라인은 상기 제1 애노드 전극과 다른 애노드 전극과 전기적으로 더 연결되는 표시 장치.
  16. 제6항에 있어서,
    상기 제1 서브 픽셀 회로부는 상기 제1 발광 소자를 구동하기 위한 제1 구동 트랜지스터를 포함하고,
    상기 제2 서브 픽셀 회로부는 상기 제2 발광 소자를 구동하기 위한 제2 구동 트랜지스터를 포함하고
    상기 제1 구동 트랜지스터의 제1 액티브층과 상기 제2 구동 트랜지스터의 제2 액티브층은 서로 다른 층인 표시 장치.
  17. 제16항에 있어서,
    기판;
    상기 기판과 상기 제1 구동 트랜지스터 사이에 배치되는 제1 버퍼층; 및
    상기 제1 구동 트랜지스터와 상기 제2 구동 트랜지스터 사이에 배치되는 제2 버퍼층을 더 포함하는 표시 장치.
  18. 제16항에 있어서,
    상기 제1 구동 트랜지스터의 제1 액티브층과 상기 제2 구동 트랜지스터의 제2 액티브층은 서로 다른 반도체 물질을 포함하는 표시 장치.
  19. 제1항에 있어서,
    상기 표시 영역은 제2 광학 영역을 더 포함하고,
    상기 제2 광학 영역은 둘 이상의 투과 영역 및 둘 이상의 발광 영역을 포함하고,
    상기 제2 광학 영역에 포함된 둘 이상의 발광 영역 각각의 면적은,
    상기 제1 광학 영역에 포함된 상기 제1 발광 영역의 면적과 서로 동일하거나 미리 정해진 범위 이내에서 상이한 표시 장치.
  20. 제19항에 있어서,
    상기 제1 광학 영역에는 트랜지스터들이 배치되지 않고,
    상기 제2 광학 영역에는 트랜지스터들이 배치되는 표시 장치.
  21. 제19항에 있어서,
    상기 제2 광학 영역에 배치된 제5 발광 소자; 및
    상기 제5 발광 소자를 구동하기 위해 구성되고, 상기 제2 광학 영역 내에서 상기 제5 발광 소자의 전체 또는 일부와 중첩되도록 배치되는 제5 서브 픽셀 회로부를 더 포함하는 표시 장치.
  22. 제19항에 있어서,
    상기 제1 광학 영역과 중첩되는 제1 광학 전자 장치; 및
    상기 제2 광학 영역과 중첩되는 제2 광학 전자 장치를 더 포함하고,
    상기 제1 광학 전자 장치는 카메라이고, 상기 제2 광학 전자 장치는 상기 카메라와 다른 센서인 표시 장치.
  23. 제1항에 있어서,
    상기 제1 발광 소자, 상기 제2 발광 소자, 및 상기 제3 발광 소자 상의 봉지층; 및
    상기 봉지층 상의 터치 센서 메탈을 더 포함하고,
    상기 터치 센서 메탈은 상기 일반 영역과 상기 제1 광학 베젤 영역에 배치되는 표시 장치.
  24. 제1 광학 영역, 상기 제1 광학 영역의 외곽에 위치하는 제1 광학 베젤 영역, 및 상기 제1 광학 베젤 영역의 외곽에 위치하는 일반 영역을 포함하고, 영상이 표시되는 표시 영역; 및
    상기 영상이 표시되지 않는 비 표시 영역을 포함하고,
    상기 제1 광학 영역, 상기 제1 광학 베젤 영역, 및 상기 일반 영역 각각은 복수의 발광 영역을 포함하고,
    상기 제1 광학 영역은 복수의 투과 영역을 포함하고,
    상기 제1 광학 영역은 제1 발광 영역을 갖는 제1 발광 소자를 포함하고,
    상기 제1 광학 베젤 영역은 제2 발광 영역을 갖는 제2 발광 소자를 포함하고,
    상기 제1 광학 베젤 영역은, 상기 제1 발광 소자를 구동하기 위해 구성된 제1 서브 픽셀 회로부 및 상기 제2 발광 소자를 구동하기 위해 구성된 제2 서브 픽셀 회로부를 더 포함하고,
    상기 제1 광학 베젤 영역 내 상기 제1 서브 픽셀 회로부와 상기 제1 광학 영역 내 상기 제1 발광 소자 간의 전기적으로 연결을 위한 애노드 연장 라인을 더 포함하고,
    상기 애노드 연장 라인의 전체 또는 일부는 상기 제1 광학 영역과 중첩되고 투명 배선을 포함하는 표시 패널.
  25. 제24항에 있어서,
    상기 일반 영역은 제3 발광 영역을 갖는 제3 발광 소자 및 상기 제3 발광 소자를 구동하기 위해 구성된 제3 서브 픽셀 회로부를 포함하고,
    상기 제1 발광 소자, 상기 제2 발광 소자, 및 상기 제3 발광 소자가 동일한 색상의 빛을 방출하는 경우,
    상기 제3 발광 영역은, 상기 제1 발광 영역 및 상기 제2 발광 영역 각각의 면적과 동일한 면적을 갖거나, 상기 제1 발광 영역 및 상기 제2 발광 영역 각각의 면적과 일정 범위 내에서 상이한 면적을 갖는 표시 패널.
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