JP2004087765A - 静電気放電保護回路 - Google Patents
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- 230000003068 static effect Effects 0.000 title claims abstract 3
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- 239000004065 semiconductor Substances 0.000 claims description 7
- 230000005611 electricity Effects 0.000 claims 1
- 230000003071 parasitic effect Effects 0.000 abstract description 10
- 239000003990 capacitor Substances 0.000 description 41
- 230000006378 damage Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
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Abstract
【課題】ＥＳＤサージによるトランジスタの破損を防止する。
【解決手段】トランジスタＴｒ１のソース又はドレインとなる信号線Ｓ１，Ｓ２は、電源端子ＶＤ，ＶＳに接続される。ダイオードＤ１のアノードは信号線Ｓ１に接続され、カソードはトランジスタＴｒ１のバックゲート及びダイオードＤ２のカソードに接続される。ダイオードＤ２のアノードは、信号線Ｓ２に接続される。これにより、信号線Ｓ１，Ｓ２に生じるＥＳＤサージの電圧によって、トランジスタＴｒ１のソース、ドレインが切替わるので、ソース、ドレインのウェルタップ間に寄生動作を発生することなくソース、ドレイン間をＥＳＤサージによる電流が流れ、トランジスタＴｒ１の破損を防止する。
【選択図】 図１
【解決手段】トランジスタＴｒ１のソース又はドレインとなる信号線Ｓ１，Ｓ２は、電源端子ＶＤ，ＶＳに接続される。ダイオードＤ１のアノードは信号線Ｓ１に接続され、カソードはトランジスタＴｒ１のバックゲート及びダイオードＤ２のカソードに接続される。ダイオードＤ２のアノードは、信号線Ｓ２に接続される。これにより、信号線Ｓ１，Ｓ２に生じるＥＳＤサージの電圧によって、トランジスタＴｒ１のソース、ドレインが切替わるので、ソース、ドレインのウェルタップ間に寄生動作を発生することなくソース、ドレイン間をＥＳＤサージによる電流が流れ、トランジスタＴｒ１の破損を防止する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は静電気放電保護回路に関し、特に半導体装置の内部回路を静電気放電から保護する静電気放電保護回路に関する。
【０００２】
【従来の技術】
ＬＳＩの内部回路は、人による接触や収納箱との摩擦などにより、静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）を受け、破損することがある。ＬＳＩは、ＥＳＤから内部回路を保護するため、電源端子、信号の入出力端子にＥＳＤ保護回路を具備する。
【０００３】
図３は、従来のＥＳＤ保護回路を示す。図に示すように、ＥＳＤ保護回路は、内部回路３０、ダイオードＤ７，８、トランジスタＴｒ２、抵抗Ｒ２、及びコンデンサＣ３から構成される。
【０００４】
内部回路３０は、ＬＳＩに形成される回路である。内部回路３０は、信号を入出力するための入出力端子Ｖ、電源を入力するための電源端子ＶＳ，ＶＤと接続されている。電源端子ＶＳには負電圧、電源端子ＶＤには正電圧の電源が供給される。具体的には、電源端子ＶＳは、電源のグランドに接続され、電源端子ＶＤは、電源の正電圧側に接続される。
【０００５】
ダイオードＤ７のカソードは、電源端子ＶＤに接続されている。ダイオードＤ７のアノードは、入出力端子Ｖに接続されている。ダイオードＤ８のカソードは、入出力端子Ｖに接続されている。ダイオードＤ８のアノードは、電源端子ＶＳに接続されている。
【０００６】
トランジスタＴｒ２は、ＰチャネルのＭＯＳトランジスタである。トランジスタＴｒ２のソースは、電源端子ＶＤと接続されている。トランジスタＴｒ２のドレインは、電源端子ＶＳと接続されている。
【０００７】
抵抗Ｒ２の一端は、電源端子ＶＤと接続されている。抵抗Ｒ２の他端は、トランジスタＴｒ２のゲートと接続されている。
コンデンサＣ３の一端は、トランジスタＴｒ２のゲートと接続されている。コンデンサＣ３の他端は、電源端子ＶＳと接続されている。
【０００８】
以下、ＥＳＤ保護回路の動作について説明する。
電源端子ＶＤに正の直流電圧が供給されたとする。トランジスタＴｒ２のゲート、コンデンサＣ３は、高インピーダンスなので、抵抗Ｒ２には電流が流れない。従って、トランジスタＴｒ２のソース−ゲート間は、同電位であり、ソース−ドレイン間はオフ状態である。すなわち、電源電圧は、内部回路３０に供給され、内部回路３０は、所定の動作をする。
【０００９】
電源端子ＶＳを基準とした正のＥＳＤサージが、入出力端子Ｖに生じたとする。入出力端子Ｖの電位は、ＥＳＤサージにより上昇する。電源端子ＶＤには、ダイオードＤ７により、入出力端子Ｖの電位に対し、順方向電圧分だけ降下した電位が生じる。
【００１０】
電源端子ＶＳ，ＶＤ間には、抵抗Ｒ２とコンデンサＣ３の直列回路が接続されている。ＥＳＤサージの電圧上昇により、抵抗Ｒ２、コンデンサＣ３の直列回路には、ＥＳＤサージによる電流が流れる。コンデンサＣ３は、抵抗Ｒ２、コンデンサＣ３のＣＲ時定数に従って充電される。
【００１１】
コンデンサＣ３が充電されるＣＲ時定数の間、トランジスタＴｒ２のソース−ゲート間には電位差が生じ、ソース−ドレイン間は、オン状態（導通状態）となる。従って、ＥＳＤサージによる電流は、トランジスタＴｒ２のソース−ドレイン間を流れる。すなわち、電源端子ＶＳを基準に入出力端子Ｖに生じた正のＥＳＤサージによる電流は、ダイオードＤ７、トランジスタＴｒ２のソース−ドレイン間、電源端子ＶＳを流れ、内部回路３０は保護される。
【００１２】
電源端子ＶＳを基準とした正のＥＳＤサージが、電源端子ＶＤに生じた場合、上記の説明と同様にトランジスタＴｒ２が動作し、内部回路３０は、ＥＳＤサージによる電流から保護される。また、電源端子ＶＤを基準とした負のＥＳＤサージが、入出力端子Ｖに生じた場合、上記の説明と同様にトランジスタＴｒ２が動作し、ＥＳＤサージによる電流は、トランジスタＴｒ２のソース−ドレイン間、ダイオードＤ８、入出力端子Ｖを流れ、内部回路３０は保護される。
【００１３】
電源端子ＶＳを基準とした負のＥＳＤサージが、入出力端子Ｖに生じたとする。この場合、ＥＳＤサージによる電流は、電源端子ＶＳ、ダイオードＤ８の順方向を流れ、入出力端子Ｖに流れる。これにより、内部回路３０は、ＥＳＤサージによる電流から保護される。
【００１４】
電源端子ＶＤを基準とした正のＥＳＤサージが、入出力端子Ｖに生じたとする。この場合、ＥＳＤサージによる電流は、入出力端子Ｖ、ダイオードＤ７の順方向を流れ、電源端子ＶＤに流れる。これにより、内部回路３０は、ＥＳＤサージによる電流から保護される。
【００１５】
電源端子ＶＳを基準とした負のＥＳＤサージが、電源端子ＶＤに生じた場合、ＥＳＤサージによる電流は、電源端子ＶＳ、トランジスタＴｒ２のドレイン、バックゲート間の寄生ダイオード（バイポーラトランジスタ）及び、ダイオードＤ８，Ｄ７、電源端子ＶＤを流れる。これにより、内部回路３０は、ＥＳＤサージによる電流から保護される。
【００１６】
【発明が解決しようとする課題】
しかし、電源端子ＶＳを基準とした負のＥＳＤサージが電源端子ＶＤに生じた場合、トランジスタＴｒ２のソースに負の電圧が印加され、ドレインに正の電圧が印加された状態となる。そのため、トランジスタＴｒ２のドレインとソースのウェルタップ間に寄生動作（電源端子ＶＳから電源端子ＶＤ方向を順方向とするダイオード動作）が生じ電流が流れ、破損してしまうという問題点があった。
【００１７】
本発明はこのような点に鑑みてなされたものであり、静電気放電によるトランジスタの破損を防止する静電気放電保護回路を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明では、上記課題を解決するために、図１に示す半導体装置の内部回路を静電気放電から保護する静電気放電保護回路において、第１の電源端子ＶＤ及び第２の電源端子ＶＳと接続された内部回路１０と、第１の電源端子ＶＤ及び第２の電源端子ＶＳに接続されたソース及びドレインを、バックゲートに供給される電圧によって切替えるトランジスタＴｒ１と、第１の電源端子ＶＤとバックゲートとの間に接続され、第１の電源端子ＶＤに生じる正の放電電圧をバックゲートに供給する第１のダイオードＤ１と、第２の電源端子ＶＳとバックゲートとの間に接続され、第２の電源端子ＶＳに生じる正の放電電圧をバックゲートに供給する第２のダイオードＤ２と、放電電圧を分圧してトランジスタＴｒ１のゲートに供給し、ソース−ドレイン間のオン・オフ動作を制御する分圧回路２０と、を有することを特徴とする静電気放電保護回路が提供される。
【００１９】
このような、静電気放電保護回路によれば、第１の電源端子ＶＤ、第２の電源端子ＶＳに生じる正の放電電圧を、ダイオードＤ１，Ｄ２によって、トランジスタＴｒ１のバックゲートに供給し、第１の電源端子ＶＤ及び第２の電源端子ＶＳに接続されたソース及びドレインを切替える。よって、ソース、ドレインのウェルタップ間に寄生動作を発生することなくソース、ドレイン間を放電電圧による電流が流れる。
【００２０】
【発明の実施の形態】
以下、本発明の第１の実施の形態を図面を参照して説明する。
図１は、本発明の第１の実施の形態に係るＥＳＤ保護回路を示す。ＥＳＤ保護回路は、半導体装置の半導体チップ上に形成され、半導体装置の入出力端子、電源端子に生じるＥＳＤサージから半導体装置の内部回路を保護する。
【００２１】
図１に示すようにＥＳＤ保護回路は、内部回路１０、分圧回路２０、ダイオードＤ１〜Ｄ４、トランジスタＴｒ１から構成されている。
内部回路１０は、入出力端子Ｖ、電源端子ＶＳ，ＶＤと接続されている。電源端子ＶＳには、負電圧、電源端子ＶＤには、正電圧の電源が供給される。具体的には、電源端子ＶＳは、電源のグランドに接続され、電源端子ＶＤは、電源の正電圧側に接続される。内部回路１０は、電源端子ＶＤ，ＶＳから電源が供給され、入出力端子Ｖから信号を入出力し所定の動作をする。なお、入出力端子Ｖは、信号の入力のみ、出力のみの端子であってもよい。
【００２２】
ダイオードＤ１のアノードは、電源端子ＶＤと接続されている。ダイオードＤ１のカソードは、トランジスタＴｒ１のバックゲートと接続されている。ダイオードＤ２のカソードは、トランジスタＴｒ１のバックゲートと接続されている。ダイオードＤ２のアノードは、電源端子ＶＳと接続されている。
【００２３】
ダイオードＤ３のカソードは、電源端子ＶＤと接続されている。ダイオードＤ３のアノードは、入出力端子Ｖと接続されている。ダイオードＤ４のカソードは、入出力端子Ｖと接続されている。ダイオードＤ４のアノードは、電源端子ＶＳと接続されている。
【００２４】
トランジスタＴｒ１は、信号線Ｓ１，Ｓ２を有するＰチャネルのＭＯＳトランジスタである。トランジスタＴｒ１の信号線Ｓ１は、ダイオードＤ１のアノード及び電源端子ＶＤと接続されている。トランジスタＴｒ１の信号線Ｓ２は、ダイオードＤ２のアノード及び電源端子ＶＳと接続されている。トランジスタＴｒ１のバックゲートは、ダイオードＤ１，Ｄ２のカソードと接続されている。
【００２５】
分圧回路２０は、電源端子ＶＤ，ＶＳに生じる電圧を分圧して、トランジスタＴｒ１のゲートに供給する。分圧回路２０は、抵抗Ｒ１、コンデンサＣ１，Ｃ２から構成されている。抵抗Ｒ１の一端は、電源端子ＶＤと接続されている。抵抗Ｒ１の他端は、トランジスタＴｒ１のゲートと接続されている。
【００２６】
コンデンサＣ１の一端は、電源端子ＶＤと接続されている。コンデンサＣ１の他端は、トランジスタＴｒ１のゲートと接続されている。コンデンサＣ２の一端は、電源端子ＶＳと接続されている。コンデンサＣ２の他端は、トランジスタＴｒ１のゲートと接続されている。すなわち、抵抗Ｒ１とコンデンサＣ１の並列回路が、コンデンサＣ２と直列接続され、その接続点がトランジスタＴｒ１のゲートに接続されている。
【００２７】
以下、ＥＳＤ保護回路の動作について説明する。
電源端子ＶＳを基準とした正のＥＳＤサージが電源端子ＶＤに生じたとする。ダイオードＤ３，Ｄ４は、ＥＳＤサージの電圧の極性に対し、逆方向接続なのでＥＳＤサージによる電流は流れない。
【００２８】
電源端子ＶＤの電位は電源端子ＶＳより高電位なので、電源端子ＶＤから見たダイオードＤ１のインピーダンスは低く（電源端子ＶＳから見たダイオードＤ２のインピーダンスは高い）、ダイオードＤ１を介して、電源端子ＶＤの電位がトランジスタＴｒ１のバックゲートに供給される。これにより、トランジスタＴｒ１の信号線Ｓ１はソースとなり、トランジスタＴｒ１の信号線Ｓ２はドレインとなる。
【００２９】
ＥＳＤサージの電圧上昇により、コンデンサＣ１，Ｃ２の直列回路は、ＥＳＤサージの瞬間だけコンデンサＣ１、Ｃ２の接続点に電源端子ＶＤ、ＶＳ間の差電圧の分圧された電位に定まる。コンデンサＣ１，Ｃ２は、抵抗Ｒ１、コンデンサＣ１，Ｃ２のＣＲ時定数に従って充電される。
【００３０】
トランジスタＴｒ１のゲートの電圧は、少なくともＣＲ時定数の間、電源端子ＶＤ、ＶＳ間の差電圧の分圧された電圧によりソース（信号線Ｓ１）の電圧より低く、トランジスタＴｒ１のソース−ドレイン間は、オン状態となる。従って、ＥＳＤサージによる電流は、トランジスタＴｒ１のソース−ドレイン間を流れる。すなわち、電源端子ＶＳを基準に電源端子ＶＤに生じた正のＥＳＤサージによる電流は、トランジスタＴｒ１のソース−ドレイン間、電源端子ＶＳを流れるので、内部回路１０は保護される。
【００３１】
次に、電源端子ＶＳを基準とした正のＥＳＤサージが入出力端子Ｖに生じたとする。ＥＳＤサージによる電流は、ダイオードＤ３の順方向に流れる。ダイオードＤ４は、逆方向接続なので、ＥＳＤサージによる電流は流れない。電源端子ＶＤの電圧は、入出力端子Ｖより順方向電圧分下がった電圧が生じる。
【００３２】
電源端子ＶＤの電位は電源端子ＶＳより高電位なので、電源端子ＶＤから見たダイオードＤ１のインピーダンスは低く（電源端子ＶＳから見たダイオードＤ２のインピーダンスは高い）、ダイオードＤ１を介して、電源端子ＶＤの電位がトランジスタＴｒ１のバックゲートに供給される。これにより、トランジスタＴｒ１の信号線Ｓ１はソースとなり、トランジスタＴｒ１の信号線Ｓ２はドレインとなる。
【００３３】
ＥＳＤサージの電圧上昇により、コンデンサＣ１，Ｃ２の直列回路は、ＥＳＤサージの瞬間にコンデンサＣ１、Ｃ２の接続点に電源端子ＶＤ、ＶＳ間の差電圧の分圧された電位に定まる。コンデンサＣ１，Ｃ２は、抵抗Ｒ１、コンデンサＣ１，Ｃ２のＣＲ時定数に従って充電される。
【００３４】
トランジスタＴｒ１のゲートの電圧は、少なくともＣＲ時定数の間、電源端子ＶＤ、ＶＳ間の差電圧の分圧された電圧によりソース（信号線Ｓ１）の電圧より低く、トランジスタＴｒ１のソース−ドレイン間は、オン状態となる。従って、ＥＳＤサージによる電流は、トランジスタＴｒ１のソース−ドレイン間を流れる。すなわち、電源端子ＶＳを基準に入出力端子Ｖに生じた正のＥＳＤサージによる電流は、ダイオードＤ３、トランジスタＴｒ１のソース−ドレイン間、電源端子ＶＳを流れるので、内部回路１０は保護される。
【００３５】
次に、電源端子ＶＤを基準とした負のＥＳＤサージが入出力端子Ｖに生じたとする。ダイオードＤ３は、印加されたＥＳＤサージの電圧の極性に対し、逆方向接続なので電流は流れない。
【００３６】
電源端子ＶＤの電位は電源端子ＶＳより高電位なので、電源端子ＶＤから見たダイオードＤ１のインピーダンスは低く（電源端子ＶＳから見たダイオードＤ２のインピーダンスは高い）、ダイオードＤ１を介して、電源端子ＶＤの電位がトランジスタＴｒ１のバックゲートに供給される。これにより、トランジスタＴｒ１の信号線Ｓ１はソースとなり、トランジスタＴｒ１の信号線Ｓ２はドレインとなる。
【００３７】
ＥＳＤサージの電圧上昇により、コンデンサＣ１，Ｃ２の直列回路は、ＥＳＤサージの瞬間にコンデンサＣ１、Ｃ２の接続点に電源端子ＶＤ、ＶＳ間の差電圧の分圧された電位に定まる。コンデンサＣ１，Ｃ２は、抵抗Ｒ１、コンデンサＣ１，Ｃ２のＣＲ時定数に従って充電される。
【００３８】
トランジスタＴｒ１のゲートの電圧は、少なくともＣＲ時定数の間、電源端子ＶＤ、ＶＳ間の差電圧の分圧された電圧によりソース（信号線Ｓ１）の電圧より低く、トランジスタＴｒ１のソース−ドレイン間は、オン状態となる。従って、ＥＳＤサージによる電流は、トランジスタＴｒ１のソース−ドレイン間を流れる。すなわち、電源端子ＶＤを基準に入出力端子Ｖに生じた負のＥＳＤサージによる電流は、トランジスタＴｒ１のソース−ドレイン間、ダイオードＤ４を流れるので、内部回路１０は保護される。
【００３９】
次に、電源端子ＶＳを基準とした負のＥＳＤサージが入出力端子Ｖに生じたとする。ダイオードＤ４は、印加されたＥＳＤサージの電圧の極性に対し、順方向なので、ＥＳＤサージによる電流は、電源端子ＶＳ、ダイオードＤ４、入出力端子Ｖを流れ、内部回路１０は保護される。
【００４０】
次に、電源端子ＶＤを基準とした正のＥＳＤサージが入出力端子Ｖに生じたとする。ダイオードＤ３は、印加されたＥＳＤサージの電圧の極性に対し、順方向なので、ＥＳＤサージによる電流は、入出力端子Ｖ、ダイオードＤ３、電源端子ＶＤを流れ、内部回路１０は保護される。
【００４１】
次に、電源端子ＶＳを基準とした負のＥＳＤサージが電源端子ＶＤに生じたとする。ダイオードＤ３，Ｄ４は、電源端子ＶＤ，ＶＳに生じたＥＳＤサージの電圧の極性に対し順方向なので、ＥＳＤサージによる電流は、電源端子ＶＳ、ダイオードＤ４，Ｄ３、電源端子ＶＤを流れ、内部回路１０は保護される。しかし、トランジスタＴｒ１の信号線Ｓ１，Ｓ２には、ＥＳＤサージによる電圧が印加された状態にある。電源端子ＶＳの電位は電源端子ＶＤより高電位なので、電源端子ＶＳから見たダイオードＤ２のインピーダンスは低く（電源端子ＶＳから見たダイオードＤ１のインピーダンスは高い）、ダイオードＤ２を介して、電源端子ＶＳの電位がトランジスタＴｒ１のバックゲートに供給される。これにより、トランジスタＴｒ１の信号線Ｓ２はソースとなり、トランジスタＴｒ１の信号線Ｓ１はドレインとなる。
【００４２】
電源端子ＶＳを基準とした電源端子ＶＤのＥＳＤサージの電圧降下により、ＥＳＤサージの瞬間にコンデンサＣ１、Ｃ２の接続点に電源端子ＶＤ、ＶＳ間の差電圧の分圧された電位に定まる。コンデンサＣ１，Ｃ２は、抵抗Ｒ１、コンデンサＣ１，Ｃ２のＣＲ時定数に従って充電される。
【００４３】
トランジスタＴｒ１のゲートの電圧は、少なくともＣＲ時定数の間、電源端子ＶＤ、ＶＳ間の差電圧の分圧された電圧によりソース（信号線Ｓ２）の電圧より低く、トランジスタＴｒ１のソース−ドレイン間は、オン状態となる。従って、ＥＳＤサージによる電流は、トランジスタＴｒ１のソース−ドレイン間を流れる。すなわち、トランジスタＴｒ１のドレインとソースのウェルタップ間は、寄生動作をすることなく電流を流す。
【００４４】
このように、ダイオードＤ１，Ｄ２を電源端子ＶＳ，ＶＤとトランジスタＴｒ１のバックゲートとの間に接続して、電源端子ＶＳ，ＶＤに生じるＥＳＤサージの電圧をトランジスタＴｒ１のバックゲートに供給し、トランジスタＴｒ１のソース、ドレインを切替えるようにした。よって、ソース、ドレインのウェルタップ間に寄生動作が発生することなくソース−ドレイン間をＥＳＤサージによる電流が流れ、トランジスタＴｒ１の破壊を防止することができる。
【００４５】
また、ダイオードＤ１，Ｄ２をトランジスタＴｒ１のバックゲートと信号線Ｓ１，Ｓ２の間に接続するだけであり、回路面積を大きくすることなく、トランジスタＴｒ１の破壊を防止することができる。
【００４６】
また、抵抗Ｒ１とコンデンサＣ１の並列回路のインピーダンスと、コンデンサＣ２のインピーダンスとを等しくすることが望ましい。トランジスタＴｒ１の信号線Ｓ１とゲート間の電圧降下と、信号線Ｓ２とゲート間との電圧降下を同様にすることによって、信号線Ｓ１がソースの場合の、トランジスタＴｒ１のソース−ドレイン間がオンする動作と、信号線Ｓ２がソースの場合の、トランジスタＴｒ１のソース−ドレイン間がオンする動作を同じ特性とすることができる。
【００４７】
なお、電源端子ＶＳをグランドとし、電源端子ＶＤに正の直流電圧が印加されたときは、トランジスタＴｒ１のゲートは、高インピーダンスであり、コンデンサＣ１も高インピーダンスであるので、抵抗Ｒ１には直流電圧による電流が流れない。従って、トランジスタＴｒ１のソース−ゲート間には、電位差がなく、トランジスタＴｒ１のソース−ドレイン間は、オフ状態となる。すなわち、内部回路１０には、直流電圧が印加され、所定の動作をする。
【００４８】
また、複数の内部回路を保護するときは、各内部回路の電源が供給される電源線を電源端子ＶＳ，ＶＤに接続し、各内部回路の入出力端子と電源端子ＶＳ，ＶＤ間にダイオードを接続するようにすればよい。
【００４９】
次に、本発明の第２の実施の形態を図面を参照して説明する。
図２は、本発明の第２の実施の形態に係るＥＳＤ保護回路を示す。図１と同じものには同じ符号を付しその説明を省略する。図２では、分圧回路２１の構成が図１の分圧回路２０と異なる。図２に示すように、分圧回路２１では、分圧回路２０に対し、コンデンサＣ１の替わりにダイオードＤ５が接続されている。ダイオードＤ５のアノードは、トランジスタのＴｒ１のゲートに接続されている。トランジスタＴｒ１のゲートとコンデンサＣ２との間にダイオードＤ６が接続される。ダイオードＤ６のアノードは、トランジスタＴｒ１のゲートに接続されている。
【００５０】
図２において、電源端子ＶＳを基準とした正のＥＳＤサージが電源端子ＶＤに生じたとする。ダイオードＤ３，Ｄ４は、ＥＳＤサージの電圧の極性に対し、逆接続なので電流は流れない。
【００５１】
電源端子ＶＤの電位は、電源端子ＶＳより高電位なので、電源端子ＶＤから見たダイオードＤ１のインピーダンスは低く（電源端子ＶＳから見たダイオードＤ２のインピーダンスは高い）、ダイオードＤ１を介して、電源端子ＶＤの電位がトランジスタＴｒ１のバックゲートに供給される。これにより、トランジスタＴｒ１の信号線Ｓ１はソースとなり、トランジスタＴｒ１の信号線Ｓ２はドレインとなる。
【００５２】
ダイオードＤ６は、ＥＳＤサージによる電圧の極性に対し順方向なので、抵抗Ｒ１、ダイオードＤ５及びコンデンサＣ２に電流が流れる。コンデンサＣ２は、抵抗Ｒ１、コンデンサＣ２のＣＲ時定数に従って充電される。トランジスタＴｒ１のゲートの電圧は、少なくともＣＲ時定数の間、抵抗Ｒ１の電圧降下によりソース（信号線Ｓ１）の電圧より低く、トランジスタＴｒ１のソース−ドレイン間は、オン状態となる。すなわち、電源端子ＶＳを基準に電源端子ＶＤに生じた正のＥＳＤサージによる電流は、トランジスタＴｒ１のソース−ドレイン間、電源端子ＶＳを流れるので、内部回路１０は、保護される。
【００５３】
次に、電源端子ＶＳを基準とした負のＥＳＤサージが電源端子ＶＤに生じたとする。ダイオードＤ３，Ｄ４は、ＥＳＤサージの電圧の極性に対し、順方向なのでＥＳＤサージによる電流は、電源端子ＶＳ、ダイオードＤ４，Ｄ３、電源端子ＶＤを流れ、内部回路１０は保護される。しかし、トランジスタＴｒ１の信号線Ｓ１，Ｓ２には、ＥＳＤサージによる電圧が印加された状態にある。電源端子ＶＳの電位は電源端子ＶＤより高電位なので、電源端子ＶＳから見たダイオードＤ２のインピーダンスは低く（電源端子ＶＳから見たダイオードＤ１のインピーダンスは高い）、ダイオードＤ２を介して、電源端子ＶＳの電位がトランジスタＴｒ１のバックゲートに供給される。これにより、トランジスタＴｒ１の信号線Ｓ２はソースとなり、トランジスタＴｒ１の信号線Ｓ１はドレインとなる。
【００５４】
トランジスタＴｒ１のゲートは、ダイオードＤ６が逆接続であるため、抵抗Ｒ１に電流が流れず、電源端子ＶＤと同電位となる。すなわち、トランジスタＴｒ１の信号線Ｓ２に生じている電圧は、ゲートの電圧より大きいので、トランジスタＴｒ１のソース−ドレイン間は、オン状態となる。ところが、ダイオードＤ６の寄生容量を持ち、トランジスタＴｒ１のゲート電圧は、その寄生容量に依存する時間だけソース（信号線Ｓ２）と同電位となり、トランジスタＴｒ１のソース−ドレイン間はオフ状態となる。しかし、ダイオードＤ５によって、ダイオードＤ６の寄生容量に電荷をチャージすることによって、トランジスタＴｒ１のゲートとソースの同電位となることを妨げ、トランジスタＴｒ１のソース−ドレイン間をオンする。
【００５５】
なお、ＥＳＤサージが電源端子ＶＤ，ＶＳ、入出力端子Ｖに生じる他の組み合わせにおける動作は、第１の実施の形態における分圧回路２０、トランジスタＴｒ１が、上記の分圧回路２１、トランジスタＴｒ１による動作をし、その他同じであるので説明を省略する。
【００５６】
このように、ダイオードＤ５，Ｄ６によって、分圧回路２１に流れる電流に方向性を持たせることによって、トランジスタＴｒ１の信号線Ｓ１，Ｓ２とゲートとの間に確実に電位差を生じさせて、トランジスタＴｒ１のソースドレイン間をオンすることができる。また、電流を一方向に流すことによって、極性を有するコンデンサを使用することができるようになる。
【００５７】
【発明の効果】
以上説明したように本発明では、第１の電源端子に生じる正の放電電圧を、第１のダイオードによって、トランジスタのバックゲートに供給し、第２の電源端子に生じる正の放電電圧を、第２のダイオードによって、トランジスタのバックゲートに供給し、第１の電源端子及び第２の電源端子に接続されたソース及びドレインを切替えるようにした。
【００５８】
これにより、ソース、ドレインのウェルタップ間に寄生動作を発生することなく、ソース、ドレイン間を放電電圧による電流が流れるので、トランジスタの破損を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＥＳＤ保護回路を示す。
【図２】本発明の第２の実施の形態に係るＥＳＤ保護回路を示す。
【図３】従来のＥＳＤ保護回路を示す。
【符号の説明】
１０ 内部回路
Ｄ１〜Ｄ６ ダイオード
Ｔｒ１ トランジスタ
Ｒ１ 抵抗
Ｃ１，Ｃ２ コンデンサ
【発明の属する技術分野】
本発明は静電気放電保護回路に関し、特に半導体装置の内部回路を静電気放電から保護する静電気放電保護回路に関する。
【０００２】
【従来の技術】
ＬＳＩの内部回路は、人による接触や収納箱との摩擦などにより、静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）を受け、破損することがある。ＬＳＩは、ＥＳＤから内部回路を保護するため、電源端子、信号の入出力端子にＥＳＤ保護回路を具備する。
【０００３】
図３は、従来のＥＳＤ保護回路を示す。図に示すように、ＥＳＤ保護回路は、内部回路３０、ダイオードＤ７，８、トランジスタＴｒ２、抵抗Ｒ２、及びコンデンサＣ３から構成される。
【０００４】
内部回路３０は、ＬＳＩに形成される回路である。内部回路３０は、信号を入出力するための入出力端子Ｖ、電源を入力するための電源端子ＶＳ，ＶＤと接続されている。電源端子ＶＳには負電圧、電源端子ＶＤには正電圧の電源が供給される。具体的には、電源端子ＶＳは、電源のグランドに接続され、電源端子ＶＤは、電源の正電圧側に接続される。
【０００５】
ダイオードＤ７のカソードは、電源端子ＶＤに接続されている。ダイオードＤ７のアノードは、入出力端子Ｖに接続されている。ダイオードＤ８のカソードは、入出力端子Ｖに接続されている。ダイオードＤ８のアノードは、電源端子ＶＳに接続されている。
【０００６】
トランジスタＴｒ２は、ＰチャネルのＭＯＳトランジスタである。トランジスタＴｒ２のソースは、電源端子ＶＤと接続されている。トランジスタＴｒ２のドレインは、電源端子ＶＳと接続されている。
【０００７】
抵抗Ｒ２の一端は、電源端子ＶＤと接続されている。抵抗Ｒ２の他端は、トランジスタＴｒ２のゲートと接続されている。
コンデンサＣ３の一端は、トランジスタＴｒ２のゲートと接続されている。コンデンサＣ３の他端は、電源端子ＶＳと接続されている。
【０００８】
以下、ＥＳＤ保護回路の動作について説明する。
電源端子ＶＤに正の直流電圧が供給されたとする。トランジスタＴｒ２のゲート、コンデンサＣ３は、高インピーダンスなので、抵抗Ｒ２には電流が流れない。従って、トランジスタＴｒ２のソース−ゲート間は、同電位であり、ソース−ドレイン間はオフ状態である。すなわち、電源電圧は、内部回路３０に供給され、内部回路３０は、所定の動作をする。
【０００９】
電源端子ＶＳを基準とした正のＥＳＤサージが、入出力端子Ｖに生じたとする。入出力端子Ｖの電位は、ＥＳＤサージにより上昇する。電源端子ＶＤには、ダイオードＤ７により、入出力端子Ｖの電位に対し、順方向電圧分だけ降下した電位が生じる。
【００１０】
電源端子ＶＳ，ＶＤ間には、抵抗Ｒ２とコンデンサＣ３の直列回路が接続されている。ＥＳＤサージの電圧上昇により、抵抗Ｒ２、コンデンサＣ３の直列回路には、ＥＳＤサージによる電流が流れる。コンデンサＣ３は、抵抗Ｒ２、コンデンサＣ３のＣＲ時定数に従って充電される。
【００１１】
コンデンサＣ３が充電されるＣＲ時定数の間、トランジスタＴｒ２のソース−ゲート間には電位差が生じ、ソース−ドレイン間は、オン状態（導通状態）となる。従って、ＥＳＤサージによる電流は、トランジスタＴｒ２のソース−ドレイン間を流れる。すなわち、電源端子ＶＳを基準に入出力端子Ｖに生じた正のＥＳＤサージによる電流は、ダイオードＤ７、トランジスタＴｒ２のソース−ドレイン間、電源端子ＶＳを流れ、内部回路３０は保護される。
【００１２】
電源端子ＶＳを基準とした正のＥＳＤサージが、電源端子ＶＤに生じた場合、上記の説明と同様にトランジスタＴｒ２が動作し、内部回路３０は、ＥＳＤサージによる電流から保護される。また、電源端子ＶＤを基準とした負のＥＳＤサージが、入出力端子Ｖに生じた場合、上記の説明と同様にトランジスタＴｒ２が動作し、ＥＳＤサージによる電流は、トランジスタＴｒ２のソース−ドレイン間、ダイオードＤ８、入出力端子Ｖを流れ、内部回路３０は保護される。
【００１３】
電源端子ＶＳを基準とした負のＥＳＤサージが、入出力端子Ｖに生じたとする。この場合、ＥＳＤサージによる電流は、電源端子ＶＳ、ダイオードＤ８の順方向を流れ、入出力端子Ｖに流れる。これにより、内部回路３０は、ＥＳＤサージによる電流から保護される。
【００１４】
電源端子ＶＤを基準とした正のＥＳＤサージが、入出力端子Ｖに生じたとする。この場合、ＥＳＤサージによる電流は、入出力端子Ｖ、ダイオードＤ７の順方向を流れ、電源端子ＶＤに流れる。これにより、内部回路３０は、ＥＳＤサージによる電流から保護される。
【００１５】
電源端子ＶＳを基準とした負のＥＳＤサージが、電源端子ＶＤに生じた場合、ＥＳＤサージによる電流は、電源端子ＶＳ、トランジスタＴｒ２のドレイン、バックゲート間の寄生ダイオード（バイポーラトランジスタ）及び、ダイオードＤ８，Ｄ７、電源端子ＶＤを流れる。これにより、内部回路３０は、ＥＳＤサージによる電流から保護される。
【００１６】
【発明が解決しようとする課題】
しかし、電源端子ＶＳを基準とした負のＥＳＤサージが電源端子ＶＤに生じた場合、トランジスタＴｒ２のソースに負の電圧が印加され、ドレインに正の電圧が印加された状態となる。そのため、トランジスタＴｒ２のドレインとソースのウェルタップ間に寄生動作（電源端子ＶＳから電源端子ＶＤ方向を順方向とするダイオード動作）が生じ電流が流れ、破損してしまうという問題点があった。
【００１７】
本発明はこのような点に鑑みてなされたものであり、静電気放電によるトランジスタの破損を防止する静電気放電保護回路を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明では、上記課題を解決するために、図１に示す半導体装置の内部回路を静電気放電から保護する静電気放電保護回路において、第１の電源端子ＶＤ及び第２の電源端子ＶＳと接続された内部回路１０と、第１の電源端子ＶＤ及び第２の電源端子ＶＳに接続されたソース及びドレインを、バックゲートに供給される電圧によって切替えるトランジスタＴｒ１と、第１の電源端子ＶＤとバックゲートとの間に接続され、第１の電源端子ＶＤに生じる正の放電電圧をバックゲートに供給する第１のダイオードＤ１と、第２の電源端子ＶＳとバックゲートとの間に接続され、第２の電源端子ＶＳに生じる正の放電電圧をバックゲートに供給する第２のダイオードＤ２と、放電電圧を分圧してトランジスタＴｒ１のゲートに供給し、ソース−ドレイン間のオン・オフ動作を制御する分圧回路２０と、を有することを特徴とする静電気放電保護回路が提供される。
【００１９】
このような、静電気放電保護回路によれば、第１の電源端子ＶＤ、第２の電源端子ＶＳに生じる正の放電電圧を、ダイオードＤ１，Ｄ２によって、トランジスタＴｒ１のバックゲートに供給し、第１の電源端子ＶＤ及び第２の電源端子ＶＳに接続されたソース及びドレインを切替える。よって、ソース、ドレインのウェルタップ間に寄生動作を発生することなくソース、ドレイン間を放電電圧による電流が流れる。
【００２０】
【発明の実施の形態】
以下、本発明の第１の実施の形態を図面を参照して説明する。
図１は、本発明の第１の実施の形態に係るＥＳＤ保護回路を示す。ＥＳＤ保護回路は、半導体装置の半導体チップ上に形成され、半導体装置の入出力端子、電源端子に生じるＥＳＤサージから半導体装置の内部回路を保護する。
【００２１】
図１に示すようにＥＳＤ保護回路は、内部回路１０、分圧回路２０、ダイオードＤ１〜Ｄ４、トランジスタＴｒ１から構成されている。
内部回路１０は、入出力端子Ｖ、電源端子ＶＳ，ＶＤと接続されている。電源端子ＶＳには、負電圧、電源端子ＶＤには、正電圧の電源が供給される。具体的には、電源端子ＶＳは、電源のグランドに接続され、電源端子ＶＤは、電源の正電圧側に接続される。内部回路１０は、電源端子ＶＤ，ＶＳから電源が供給され、入出力端子Ｖから信号を入出力し所定の動作をする。なお、入出力端子Ｖは、信号の入力のみ、出力のみの端子であってもよい。
【００２２】
ダイオードＤ１のアノードは、電源端子ＶＤと接続されている。ダイオードＤ１のカソードは、トランジスタＴｒ１のバックゲートと接続されている。ダイオードＤ２のカソードは、トランジスタＴｒ１のバックゲートと接続されている。ダイオードＤ２のアノードは、電源端子ＶＳと接続されている。
【００２３】
ダイオードＤ３のカソードは、電源端子ＶＤと接続されている。ダイオードＤ３のアノードは、入出力端子Ｖと接続されている。ダイオードＤ４のカソードは、入出力端子Ｖと接続されている。ダイオードＤ４のアノードは、電源端子ＶＳと接続されている。
【００２４】
トランジスタＴｒ１は、信号線Ｓ１，Ｓ２を有するＰチャネルのＭＯＳトランジスタである。トランジスタＴｒ１の信号線Ｓ１は、ダイオードＤ１のアノード及び電源端子ＶＤと接続されている。トランジスタＴｒ１の信号線Ｓ２は、ダイオードＤ２のアノード及び電源端子ＶＳと接続されている。トランジスタＴｒ１のバックゲートは、ダイオードＤ１，Ｄ２のカソードと接続されている。
【００２５】
分圧回路２０は、電源端子ＶＤ，ＶＳに生じる電圧を分圧して、トランジスタＴｒ１のゲートに供給する。分圧回路２０は、抵抗Ｒ１、コンデンサＣ１，Ｃ２から構成されている。抵抗Ｒ１の一端は、電源端子ＶＤと接続されている。抵抗Ｒ１の他端は、トランジスタＴｒ１のゲートと接続されている。
【００２６】
コンデンサＣ１の一端は、電源端子ＶＤと接続されている。コンデンサＣ１の他端は、トランジスタＴｒ１のゲートと接続されている。コンデンサＣ２の一端は、電源端子ＶＳと接続されている。コンデンサＣ２の他端は、トランジスタＴｒ１のゲートと接続されている。すなわち、抵抗Ｒ１とコンデンサＣ１の並列回路が、コンデンサＣ２と直列接続され、その接続点がトランジスタＴｒ１のゲートに接続されている。
【００２７】
以下、ＥＳＤ保護回路の動作について説明する。
電源端子ＶＳを基準とした正のＥＳＤサージが電源端子ＶＤに生じたとする。ダイオードＤ３，Ｄ４は、ＥＳＤサージの電圧の極性に対し、逆方向接続なのでＥＳＤサージによる電流は流れない。
【００２８】
電源端子ＶＤの電位は電源端子ＶＳより高電位なので、電源端子ＶＤから見たダイオードＤ１のインピーダンスは低く（電源端子ＶＳから見たダイオードＤ２のインピーダンスは高い）、ダイオードＤ１を介して、電源端子ＶＤの電位がトランジスタＴｒ１のバックゲートに供給される。これにより、トランジスタＴｒ１の信号線Ｓ１はソースとなり、トランジスタＴｒ１の信号線Ｓ２はドレインとなる。
【００２９】
ＥＳＤサージの電圧上昇により、コンデンサＣ１，Ｃ２の直列回路は、ＥＳＤサージの瞬間だけコンデンサＣ１、Ｃ２の接続点に電源端子ＶＤ、ＶＳ間の差電圧の分圧された電位に定まる。コンデンサＣ１，Ｃ２は、抵抗Ｒ１、コンデンサＣ１，Ｃ２のＣＲ時定数に従って充電される。
【００３０】
トランジスタＴｒ１のゲートの電圧は、少なくともＣＲ時定数の間、電源端子ＶＤ、ＶＳ間の差電圧の分圧された電圧によりソース（信号線Ｓ１）の電圧より低く、トランジスタＴｒ１のソース−ドレイン間は、オン状態となる。従って、ＥＳＤサージによる電流は、トランジスタＴｒ１のソース−ドレイン間を流れる。すなわち、電源端子ＶＳを基準に電源端子ＶＤに生じた正のＥＳＤサージによる電流は、トランジスタＴｒ１のソース−ドレイン間、電源端子ＶＳを流れるので、内部回路１０は保護される。
【００３１】
次に、電源端子ＶＳを基準とした正のＥＳＤサージが入出力端子Ｖに生じたとする。ＥＳＤサージによる電流は、ダイオードＤ３の順方向に流れる。ダイオードＤ４は、逆方向接続なので、ＥＳＤサージによる電流は流れない。電源端子ＶＤの電圧は、入出力端子Ｖより順方向電圧分下がった電圧が生じる。
【００３２】
電源端子ＶＤの電位は電源端子ＶＳより高電位なので、電源端子ＶＤから見たダイオードＤ１のインピーダンスは低く（電源端子ＶＳから見たダイオードＤ２のインピーダンスは高い）、ダイオードＤ１を介して、電源端子ＶＤの電位がトランジスタＴｒ１のバックゲートに供給される。これにより、トランジスタＴｒ１の信号線Ｓ１はソースとなり、トランジスタＴｒ１の信号線Ｓ２はドレインとなる。
【００３３】
ＥＳＤサージの電圧上昇により、コンデンサＣ１，Ｃ２の直列回路は、ＥＳＤサージの瞬間にコンデンサＣ１、Ｃ２の接続点に電源端子ＶＤ、ＶＳ間の差電圧の分圧された電位に定まる。コンデンサＣ１，Ｃ２は、抵抗Ｒ１、コンデンサＣ１，Ｃ２のＣＲ時定数に従って充電される。
【００３４】
トランジスタＴｒ１のゲートの電圧は、少なくともＣＲ時定数の間、電源端子ＶＤ、ＶＳ間の差電圧の分圧された電圧によりソース（信号線Ｓ１）の電圧より低く、トランジスタＴｒ１のソース−ドレイン間は、オン状態となる。従って、ＥＳＤサージによる電流は、トランジスタＴｒ１のソース−ドレイン間を流れる。すなわち、電源端子ＶＳを基準に入出力端子Ｖに生じた正のＥＳＤサージによる電流は、ダイオードＤ３、トランジスタＴｒ１のソース−ドレイン間、電源端子ＶＳを流れるので、内部回路１０は保護される。
【００３５】
次に、電源端子ＶＤを基準とした負のＥＳＤサージが入出力端子Ｖに生じたとする。ダイオードＤ３は、印加されたＥＳＤサージの電圧の極性に対し、逆方向接続なので電流は流れない。
【００３６】
電源端子ＶＤの電位は電源端子ＶＳより高電位なので、電源端子ＶＤから見たダイオードＤ１のインピーダンスは低く（電源端子ＶＳから見たダイオードＤ２のインピーダンスは高い）、ダイオードＤ１を介して、電源端子ＶＤの電位がトランジスタＴｒ１のバックゲートに供給される。これにより、トランジスタＴｒ１の信号線Ｓ１はソースとなり、トランジスタＴｒ１の信号線Ｓ２はドレインとなる。
【００３７】
ＥＳＤサージの電圧上昇により、コンデンサＣ１，Ｃ２の直列回路は、ＥＳＤサージの瞬間にコンデンサＣ１、Ｃ２の接続点に電源端子ＶＤ、ＶＳ間の差電圧の分圧された電位に定まる。コンデンサＣ１，Ｃ２は、抵抗Ｒ１、コンデンサＣ１，Ｃ２のＣＲ時定数に従って充電される。
【００３８】
トランジスタＴｒ１のゲートの電圧は、少なくともＣＲ時定数の間、電源端子ＶＤ、ＶＳ間の差電圧の分圧された電圧によりソース（信号線Ｓ１）の電圧より低く、トランジスタＴｒ１のソース−ドレイン間は、オン状態となる。従って、ＥＳＤサージによる電流は、トランジスタＴｒ１のソース−ドレイン間を流れる。すなわち、電源端子ＶＤを基準に入出力端子Ｖに生じた負のＥＳＤサージによる電流は、トランジスタＴｒ１のソース−ドレイン間、ダイオードＤ４を流れるので、内部回路１０は保護される。
【００３９】
次に、電源端子ＶＳを基準とした負のＥＳＤサージが入出力端子Ｖに生じたとする。ダイオードＤ４は、印加されたＥＳＤサージの電圧の極性に対し、順方向なので、ＥＳＤサージによる電流は、電源端子ＶＳ、ダイオードＤ４、入出力端子Ｖを流れ、内部回路１０は保護される。
【００４０】
次に、電源端子ＶＤを基準とした正のＥＳＤサージが入出力端子Ｖに生じたとする。ダイオードＤ３は、印加されたＥＳＤサージの電圧の極性に対し、順方向なので、ＥＳＤサージによる電流は、入出力端子Ｖ、ダイオードＤ３、電源端子ＶＤを流れ、内部回路１０は保護される。
【００４１】
次に、電源端子ＶＳを基準とした負のＥＳＤサージが電源端子ＶＤに生じたとする。ダイオードＤ３，Ｄ４は、電源端子ＶＤ，ＶＳに生じたＥＳＤサージの電圧の極性に対し順方向なので、ＥＳＤサージによる電流は、電源端子ＶＳ、ダイオードＤ４，Ｄ３、電源端子ＶＤを流れ、内部回路１０は保護される。しかし、トランジスタＴｒ１の信号線Ｓ１，Ｓ２には、ＥＳＤサージによる電圧が印加された状態にある。電源端子ＶＳの電位は電源端子ＶＤより高電位なので、電源端子ＶＳから見たダイオードＤ２のインピーダンスは低く（電源端子ＶＳから見たダイオードＤ１のインピーダンスは高い）、ダイオードＤ２を介して、電源端子ＶＳの電位がトランジスタＴｒ１のバックゲートに供給される。これにより、トランジスタＴｒ１の信号線Ｓ２はソースとなり、トランジスタＴｒ１の信号線Ｓ１はドレインとなる。
【００４２】
電源端子ＶＳを基準とした電源端子ＶＤのＥＳＤサージの電圧降下により、ＥＳＤサージの瞬間にコンデンサＣ１、Ｃ２の接続点に電源端子ＶＤ、ＶＳ間の差電圧の分圧された電位に定まる。コンデンサＣ１，Ｃ２は、抵抗Ｒ１、コンデンサＣ１，Ｃ２のＣＲ時定数に従って充電される。
【００４３】
トランジスタＴｒ１のゲートの電圧は、少なくともＣＲ時定数の間、電源端子ＶＤ、ＶＳ間の差電圧の分圧された電圧によりソース（信号線Ｓ２）の電圧より低く、トランジスタＴｒ１のソース−ドレイン間は、オン状態となる。従って、ＥＳＤサージによる電流は、トランジスタＴｒ１のソース−ドレイン間を流れる。すなわち、トランジスタＴｒ１のドレインとソースのウェルタップ間は、寄生動作をすることなく電流を流す。
【００４４】
このように、ダイオードＤ１，Ｄ２を電源端子ＶＳ，ＶＤとトランジスタＴｒ１のバックゲートとの間に接続して、電源端子ＶＳ，ＶＤに生じるＥＳＤサージの電圧をトランジスタＴｒ１のバックゲートに供給し、トランジスタＴｒ１のソース、ドレインを切替えるようにした。よって、ソース、ドレインのウェルタップ間に寄生動作が発生することなくソース−ドレイン間をＥＳＤサージによる電流が流れ、トランジスタＴｒ１の破壊を防止することができる。
【００４５】
また、ダイオードＤ１，Ｄ２をトランジスタＴｒ１のバックゲートと信号線Ｓ１，Ｓ２の間に接続するだけであり、回路面積を大きくすることなく、トランジスタＴｒ１の破壊を防止することができる。
【００４６】
また、抵抗Ｒ１とコンデンサＣ１の並列回路のインピーダンスと、コンデンサＣ２のインピーダンスとを等しくすることが望ましい。トランジスタＴｒ１の信号線Ｓ１とゲート間の電圧降下と、信号線Ｓ２とゲート間との電圧降下を同様にすることによって、信号線Ｓ１がソースの場合の、トランジスタＴｒ１のソース−ドレイン間がオンする動作と、信号線Ｓ２がソースの場合の、トランジスタＴｒ１のソース−ドレイン間がオンする動作を同じ特性とすることができる。
【００４７】
なお、電源端子ＶＳをグランドとし、電源端子ＶＤに正の直流電圧が印加されたときは、トランジスタＴｒ１のゲートは、高インピーダンスであり、コンデンサＣ１も高インピーダンスであるので、抵抗Ｒ１には直流電圧による電流が流れない。従って、トランジスタＴｒ１のソース−ゲート間には、電位差がなく、トランジスタＴｒ１のソース−ドレイン間は、オフ状態となる。すなわち、内部回路１０には、直流電圧が印加され、所定の動作をする。
【００４８】
また、複数の内部回路を保護するときは、各内部回路の電源が供給される電源線を電源端子ＶＳ，ＶＤに接続し、各内部回路の入出力端子と電源端子ＶＳ，ＶＤ間にダイオードを接続するようにすればよい。
【００４９】
次に、本発明の第２の実施の形態を図面を参照して説明する。
図２は、本発明の第２の実施の形態に係るＥＳＤ保護回路を示す。図１と同じものには同じ符号を付しその説明を省略する。図２では、分圧回路２１の構成が図１の分圧回路２０と異なる。図２に示すように、分圧回路２１では、分圧回路２０に対し、コンデンサＣ１の替わりにダイオードＤ５が接続されている。ダイオードＤ５のアノードは、トランジスタのＴｒ１のゲートに接続されている。トランジスタＴｒ１のゲートとコンデンサＣ２との間にダイオードＤ６が接続される。ダイオードＤ６のアノードは、トランジスタＴｒ１のゲートに接続されている。
【００５０】
図２において、電源端子ＶＳを基準とした正のＥＳＤサージが電源端子ＶＤに生じたとする。ダイオードＤ３，Ｄ４は、ＥＳＤサージの電圧の極性に対し、逆接続なので電流は流れない。
【００５１】
電源端子ＶＤの電位は、電源端子ＶＳより高電位なので、電源端子ＶＤから見たダイオードＤ１のインピーダンスは低く（電源端子ＶＳから見たダイオードＤ２のインピーダンスは高い）、ダイオードＤ１を介して、電源端子ＶＤの電位がトランジスタＴｒ１のバックゲートに供給される。これにより、トランジスタＴｒ１の信号線Ｓ１はソースとなり、トランジスタＴｒ１の信号線Ｓ２はドレインとなる。
【００５２】
ダイオードＤ６は、ＥＳＤサージによる電圧の極性に対し順方向なので、抵抗Ｒ１、ダイオードＤ５及びコンデンサＣ２に電流が流れる。コンデンサＣ２は、抵抗Ｒ１、コンデンサＣ２のＣＲ時定数に従って充電される。トランジスタＴｒ１のゲートの電圧は、少なくともＣＲ時定数の間、抵抗Ｒ１の電圧降下によりソース（信号線Ｓ１）の電圧より低く、トランジスタＴｒ１のソース−ドレイン間は、オン状態となる。すなわち、電源端子ＶＳを基準に電源端子ＶＤに生じた正のＥＳＤサージによる電流は、トランジスタＴｒ１のソース−ドレイン間、電源端子ＶＳを流れるので、内部回路１０は、保護される。
【００５３】
次に、電源端子ＶＳを基準とした負のＥＳＤサージが電源端子ＶＤに生じたとする。ダイオードＤ３，Ｄ４は、ＥＳＤサージの電圧の極性に対し、順方向なのでＥＳＤサージによる電流は、電源端子ＶＳ、ダイオードＤ４，Ｄ３、電源端子ＶＤを流れ、内部回路１０は保護される。しかし、トランジスタＴｒ１の信号線Ｓ１，Ｓ２には、ＥＳＤサージによる電圧が印加された状態にある。電源端子ＶＳの電位は電源端子ＶＤより高電位なので、電源端子ＶＳから見たダイオードＤ２のインピーダンスは低く（電源端子ＶＳから見たダイオードＤ１のインピーダンスは高い）、ダイオードＤ２を介して、電源端子ＶＳの電位がトランジスタＴｒ１のバックゲートに供給される。これにより、トランジスタＴｒ１の信号線Ｓ２はソースとなり、トランジスタＴｒ１の信号線Ｓ１はドレインとなる。
【００５４】
トランジスタＴｒ１のゲートは、ダイオードＤ６が逆接続であるため、抵抗Ｒ１に電流が流れず、電源端子ＶＤと同電位となる。すなわち、トランジスタＴｒ１の信号線Ｓ２に生じている電圧は、ゲートの電圧より大きいので、トランジスタＴｒ１のソース−ドレイン間は、オン状態となる。ところが、ダイオードＤ６の寄生容量を持ち、トランジスタＴｒ１のゲート電圧は、その寄生容量に依存する時間だけソース（信号線Ｓ２）と同電位となり、トランジスタＴｒ１のソース−ドレイン間はオフ状態となる。しかし、ダイオードＤ５によって、ダイオードＤ６の寄生容量に電荷をチャージすることによって、トランジスタＴｒ１のゲートとソースの同電位となることを妨げ、トランジスタＴｒ１のソース−ドレイン間をオンする。
【００５５】
なお、ＥＳＤサージが電源端子ＶＤ，ＶＳ、入出力端子Ｖに生じる他の組み合わせにおける動作は、第１の実施の形態における分圧回路２０、トランジスタＴｒ１が、上記の分圧回路２１、トランジスタＴｒ１による動作をし、その他同じであるので説明を省略する。
【００５６】
このように、ダイオードＤ５，Ｄ６によって、分圧回路２１に流れる電流に方向性を持たせることによって、トランジスタＴｒ１の信号線Ｓ１，Ｓ２とゲートとの間に確実に電位差を生じさせて、トランジスタＴｒ１のソースドレイン間をオンすることができる。また、電流を一方向に流すことによって、極性を有するコンデンサを使用することができるようになる。
【００５７】
【発明の効果】
以上説明したように本発明では、第１の電源端子に生じる正の放電電圧を、第１のダイオードによって、トランジスタのバックゲートに供給し、第２の電源端子に生じる正の放電電圧を、第２のダイオードによって、トランジスタのバックゲートに供給し、第１の電源端子及び第２の電源端子に接続されたソース及びドレインを切替えるようにした。
【００５８】
これにより、ソース、ドレインのウェルタップ間に寄生動作を発生することなく、ソース、ドレイン間を放電電圧による電流が流れるので、トランジスタの破損を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＥＳＤ保護回路を示す。
【図２】本発明の第２の実施の形態に係るＥＳＤ保護回路を示す。
【図３】従来のＥＳＤ保護回路を示す。
【符号の説明】
１０ 内部回路
Ｄ１〜Ｄ６ ダイオード
Ｔｒ１ トランジスタ
Ｒ１ 抵抗
Ｃ１，Ｃ２ コンデンサ
Claims (5)
- 半導体装置の内部回路を静電気放電から保護する静電気放電保護回路において、
第１の電源端子及び第２の電源端子と接続された内部回路と、
前記第１の電源端子及び前記第２の電源端子に接続されたソース及びドレインを、バックゲートに供給される電圧によって切替えるトランジスタと、
前記第１の電源端子と前記バックゲートとの間に接続され、前記第１の電源端子に生じる正の放電電圧を前記バックゲートに供給する第１のダイオードと、
前記第２の電源端子と前記バックゲートとの間に接続され、前記第２の電源端子に生じる正の放電電圧を前記バックゲートに供給する第２のダイオードと、
前記放電電圧を分圧して前記トランジスタのゲートに供給し、ソース−ドレイン間のオン・オフ動作を制御する分圧回路と、
を有することを特徴とする静電気放電保護回路。 - 前記トランジスタは、
前記正の放電電圧を前記第１の電源端子から前記バックゲートに供給されたとき、前記第１の電源端子側を前記ソースとし、
前記正の放電電圧を前記第２の電源端子から前記バックゲートに供給されたとき、前記第２の電源端子側を前記ソースとすることを特徴とする請求項１記載の静電気放電保護回路。 - 前記分圧回路は、前記放電電圧を等分圧して前記ゲートに供給することを特徴とする請求項１記載の静電気放電保護回路。
- 前記分圧回路は、前記放電電圧によって流れる電流を一方向にのみ流すことを特徴とする請求項１記載の静電気保護回路。
- 前記内部回路の入出力端子と前記第１の電源端子及び前記第２の電源端子との間に接続され、前記入出力端子に生じる前記放電電圧を前記第１の電源端子及び前記第２の電源端子に電流として流すダイオードを有することを特徴とする請求項１記載の静電気放電保護回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002246410A JP2004087765A (ja) | 2002-08-27 | 2002-08-27 | 静電気放電保護回路 |
| US10/643,082 US20040070901A1 (en) | 2002-08-27 | 2003-08-19 | Electrostatic discharge protection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002246410A JP2004087765A (ja) | 2002-08-27 | 2002-08-27 | 静電気放電保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004087765A true JP2004087765A (ja) | 2004-03-18 |
Family
ID=32054318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002246410A Withdrawn JP2004087765A (ja) | 2002-08-27 | 2002-08-27 | 静電気放電保護回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20040070901A1 (ja) |
| JP (1) | JP2004087765A (ja) |
Cited By (6)
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| US10236684B2 (en) | 2016-10-24 | 2019-03-19 | Kabushiki Kaisha Toshiba | ESD protection circuit |
| JPWO2019145827A1 (ja) * | 2018-01-25 | 2021-01-28 | 株式会社半導体エネルギー研究所 | 半導体材料、および半導体装置 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4516102B2 (ja) * | 2007-09-26 | 2010-08-04 | 株式会社東芝 | Ｅｓｄ保護回路 |
| EP2290691A1 (fr) * | 2009-08-24 | 2011-03-02 | STmicroelectronics SA | Structure de protection d'un circuit intégré contre des décharges électrostatiques |
| JP2018120955A (ja) * | 2017-01-25 | 2018-08-02 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| EP3518284A1 (en) * | 2018-01-25 | 2019-07-31 | Nexperia B.V. | Semiconductor device and method of operation |
| US10819110B2 (en) * | 2018-02-27 | 2020-10-27 | Globalfoundries Inc. | Electrostatic discharge protection device |
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| CN117498845A (zh) * | 2023-11-23 | 2024-02-02 | 上海类比半导体技术有限公司 | 低漏电开关及芯片 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0560666A2 (en) * | 1992-03-10 | 1993-09-15 | Fu Ming Zhou | DC voltage divider |
| US5796296A (en) * | 1996-10-07 | 1998-08-18 | Texas Instruments Incorporated | Combined resistance-capacitance ladder voltage divider circuit |
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| JP2001244418A (ja) * | 2000-03-01 | 2001-09-07 | Nec Corp | 半導体集積回路装置 |
| US6552879B2 (en) * | 2001-01-23 | 2003-04-22 | International Business Machines Corporation | Variable voltage threshold ESD protection |
-
2002
- 2002-08-27 JP JP2002246410A patent/JP2004087765A/ja not_active Withdrawn
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2003
- 2003-08-19 US US10/643,082 patent/US20040070901A1/en not_active Abandoned
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Also Published As
| Publication number | Publication date |
|---|---|
| US20040070901A1 (en) | 2004-04-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050822 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20070803 |