JP2018120955A - 半導体装置 - Google Patents

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Abstract

【課題】従来の半導体装置では、静電破壊保護回路の回路面積が大きくなる問題がある。
【解決手段】一実施の形態によれば、半導体装置は、２つの端子間に接続され、静電気に起因して流れる電流を放電するＭＯＳトランジスタＭＮと、ＭＯＳトランジスタＭＮのバックゲートとソースとの間にとＭＯＳトランジスタＭＮのバックゲート・ソース間に形成される寄生ダイオードＤｓｎの極性と逆の極性となるような極性となるダイオードＤと、を有する。
【選択図】図３

Description

本発明は半導体装置に関し、例えば、半導体チップ内に形成された素子を静電破壊から保護する静電破壊保護回路を含む半導体装置に関する。
半導体装置では、内部回路を構成する素子を静電破壊から保護するために、静電破壊保護回路が組み込まれる。この静電破壊保護回路の一例が特許文献１に開示されている。
特許文献１に記載の半導体装置では、第１、第２電源電圧を供給する第１、第２電源パッドに対応した第１、第２電源セル、第１信号パッドに対応した入出力セル、第１電源電圧を供給する第１電源線、第２電源電圧を供給する第２電源線を有する。そして、入出力セルは、信号入出力を行う回路、静電保護回路及び第１電源線と第２電源線との間に設けられた第１ＭＯＳを有する。第１電源セルは、第１電源パッドの正静電気に応答して第１ＭＯＳを一時的にオンにさせる時定数回路、第１電源パッドに向かう電流を流す一方向性素子を有する。第２電源セルは、第２電源パッドの正静電気に応答して第１ＭＯＳを一時的にオンにさせる時定数回路、第２電源パッドに向かう電流を流す一方向性素子を有する。第１ＭＯＳのゲートとウェルは時定数回路と接続される。
特開２０１１−２５４１００号公報
しかしながら、特許文献１に記載の半導体装置では、静電気の印加極性によって放電経路となる素子が異なるため、静電破壊保護回路の回路面積が大きくなる問題がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、２つの端子間に接続され、静電気に起因して流れる電流を放電するＭＯＳトランジスタと、当該ＭＯＳトランジスタのバックゲートとソースとの間に当該ＭＯＳトランジスタのバックゲート・ソース間に形成される寄生ダイオードの極性と逆の極性となるような極性となるダイオードと、を有する。
前記一実施の形態によれば、静電気に起因して流れる電流を放電することで回路素子を保護する静電破壊保護回路の回路面積を小さくすることができる。
実施の形態１にかかる半導体装置のチップレイアウトを説明する図である。 実施の形態１にかかる半導体装置の静電破壊保護回路のブロック図である。 実施の形態１にかかる半導体装置のメイン静電破壊保護回路の回路図である。 実施の形態１にかかる半導体装置のメイン静電破壊保護回路の第１の動作を説明する図である。 実施の形態１にかかる半導体装置のメイン静電破壊保護回路の第２の動作を説明する図である。 実施の形態１にかかる半導体装置のメイン静電破壊保護回路のレイアウトの第１の例を説明する図である。 実施の形態１にかかる半導体装置のメイン静電破壊保護回路のレイアウトの第２の例を説明する図である。 実施の形態１にかかる半導体装置のメイン静電破壊保護回路のレイアウトの第３の例を説明する図である。 実施の形態１にかかる半導体装置のメイン静電破壊保護回路のレイアウトの第４の例を説明する図である。 実施の形態１にかかる半導体装置のメイン静電破壊保護回路のレイアウト面積を説明する図である。 実施の形態１にかかる半導体装置のメイン静電破壊保護回路の別の例を説明する回路図である。 実施の形態１にかかる半導体装置のメイン静電破壊保護回路のＭＯＳトランジスタ及びダイオードの構造の別の例を説明する半導体チップの断面図である。 実施の形態２にかかる半導体装置のメイン静電破壊保護回路の回路図である。 実施の形態２にかかる半導体装置のメイン静電破壊保護回路の第１の動作を説明する図である。 実施の形態２にかかる半導体装置のメイン静電破壊保護回路の第２の動作を説明する図である。 実施の形態２にかかる半導体装置のメイン静電破壊保護回路のレイアウトの第１の例を説明する図である。 実施の形態２にかかる半導体装置のメイン静電破壊保護回路のレイアウトの第２の例を説明する図である。 実施の形態２にかかる半導体装置のメイン静電破壊保護回路のレイアウトの第３の例を説明する図である。 実施の形態２にかかる半導体装置のメイン静電破壊保護回路のレイアウトの第４の例を説明する図である。 実施の形態２にかかる半導体装置のメイン静電破壊保護回路の別の例を説明する回路図である。 実施の形態３にかかる半導体装置の静電破壊保護回路の回路図である。
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
まず、図１に実施の形態１にかかる半導体装置１のチップレイアウトを説明する図を示す。図１に示すように、実施の形態１にかかる半導体装置１は、チップの外周に沿ってパッドが設けられる。そして、パッドの内側に、パッドに対応した入出力インタフェース回路が並べられる。そして、図１に示す例では、入出力インタフェース回路が並べられる領域の一部にメイン静電破壊保護回路が配置される。入出力インタフェース回路が並べられる領域の内側に半導体装置１の各種機能を実現する内部回路が設けられる。なお、メイン静電破壊保護回路は、内部回路が設けられる領域に設けられていても良い。実施の形態１にかかる半導体装置１では、静電破壊保護回路の回路構成に特徴の１つを有する。
続いて、実施の形態１にかかる半導体装置１の静電破壊保護回路のブロック図を示す。図２では、メイン静電破壊保護回路１０ａと、入出力インタフェース回路のうち入力インタフェース回路１１ａと、を示した。図２に示すように、メイン静電破壊保護回路１０ａは、電源配線ＶＤＤと接地配線ＧＮＤとの間に設けられる。また、入力インタフェース回路１１ａは入力バッファ回路１４に加えて、信号端子静電破壊保護回路１２、１３が設けられる。
信号端子静電破壊保護回路１２は、信号入力端子Ｔｉｎと電源端子ＶＤＤとの間に設けられる。信号端子静電破壊保護回路１２は、例えば、信号入力端子Ｔｉｎにアノードが接続され、電源端子ＶＤＤにカソードが接続されるダイオードである。信号端子静電破壊保護回路１３は、接地端子ＧＮＤと信号入力端子Ｔｉｎとの間に設けられる。信号端子静電破壊保護回路１３は、例えば、接地端子ＧＮＤにアノードが接続され、信号入力端子Ｔｉｎにカソードが接続されるダイオードである。
また、入力バッファ回路１４は、電源端子ＶＤＤと接地端子ＧＮＤとの間にＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とが直列に接続されるインバータである。このインバータには信号入力端子Ｔｉｎから信号が与えられ、出力が内部回路に接続される。
ここで、メイン静電破壊保護回路１０ａについて詳細に説明する。図３に実施の形態１にかかる半導体装置１のメイン静電破壊保護回路の回路図を示す。図３に示すように、メイン静電破壊保護回路１０ａは、コンデンサＣ１、抵抗Ｒ１、静電破壊保護トランジスタ（例えば、ＮＭＯＳ保護トランジスタＭＮ）、ダイオードＤ１を有する。なお、図３では、ＮＭＯＳ保護トランジスタＭＮの構造上ＮＭＯＳ保護トランジスタＭＮに形成される寄生ダイオードとの極性の関係を示す図を参考に示した。また、図３に示すメイン静電破壊保護回路１０ａは、静電破壊保護素子としてとして、Ｎ型の導電型のＭＯＳトランジスタ（例えば、ＮＭＯＳ保護トランジスタＭＮ）を用いるものである。
ＮＭＯＳ保護トランジスタＭＮは、第１の端子（例えば、接地端子ＧＮＤ）にソースが接続され、第２の端子（例えば、電源端子ＶＤＤ）にドレインが接続される。ダイオードＤ１は、ＮＭＯＳ保護トランジスタＭＮのバックゲートと第１の端子（例えば、接地端子ＧＮＤ）との間に接続される。そして、ダイオードＤ１は、接続方向の極性がＮＭＯＳ保護トランジスタＭＮのバックゲートとソースとの間に形成される寄生ダイオードＤｓｎの極性と逆になるように設けられる。より具体的には、実施の形態１にかかるメイン静電破壊保護回路１０ａでは、ＮＭＯＳ保護トランジスタＭＮにバックゲートノードＮＢＧをアノード、ソースをカソードとする寄生ダイオードＤｓｎが形成される。そこで、メイン静電破壊保護回路１０ａでは、ダイオードＤ１のアノードを接地端子ＧＮＤに接続し、ダイオードＤ１のカソードをＮＭＯＳ保護トランジスタＭＮのバックゲートノードＮＢＧに接続する。なお、ＮＭＯＳ保護トランジスタＭＮのドレインには、バックゲートノードＮＢＧをアノード、ドレインをカソードとする寄生ダイオードＤｄｎが形成される。
コンデンサＣ１と抵抗Ｒ１は、電源端子ＶＤＤにプラス極性の静電サージが印加された場合、又は、接地端子ＧＮＤにマイナス極性の静電サージが印加された場合、にＮＭＯＳ保護トランジスタＭＮを導通した状態に制御するＲＣトリガ回路を構成する。抵抗Ｒ１は、一端が第１の端子（例えば、接地端子ＧＮＤ）に接続され、他端がＮＭＯＳ保護トランジスタＭＮのゲート及びバックゲートに接続される。また、抵抗Ｒ１は、ダイオードＤ１と並列に接続される。コンデンサＣ１は、一端がＮＭＯＳ保護トランジスタＭＮのゲートに接続され、他端が第２の端子（例えば、電源端子ＶＤＤ）に接続される。
続いて、実施の形態１にかかるメイン静電破壊保護回路１０ａの動作について説明する。そこで、図４に実施の形態１にかかる半導体装置１のメイン静電破壊保護回路１０ａの第１の動作を説明する図を示す。この第１の動作は、接地端子ＧＮＤをコモン端子として電源端子ＶＤＤにプラスサージ（チップに電流が流入する方向のサージ）が印加された場合を示すものである。なお、電源端子ＶＤＤをコモン端子として接地端子ＧＮＤにマイナスサージ（チップから電流を引き抜く方向のサージ）が印加された場合も図４に示した第１の動作と同じ放電経路が形成される。
なお、図４では、上図にＮＭＯＳ保護トランジスタＭＮをトランジスタシンボルとして示した放電経路を示し、下図にＮＭＯＳ保護トランジスタＭＮ及びダイオードＤ１の断面構造として見た場合の放電経路を示した。
図４の下図に示すように、ＮＭＯＳ保護トランジスタＭＮは、Ｐウェル領域ＰＷの表層にＮ型の導電型を有するソース拡散領域２４及びドレイン拡散領域２５が形成される。また、ソース拡散領域２４及びドレイン拡散領域２５を跨ぐように半導体基板の上層にゲートが形成される。また、ＮＭＯＳ保護トランジスタＭＮは、Ｐウェル領域ＰＷの表層には、バックゲートとなるＰウェル領域ＰＷに電位を与えるＰ型コンタクト領域２３が形成される。ダイオードＤ１は、Ｎウェル領域ＮＷの表層に、アノード端子となるＰ型拡散領域２１と、カソード端子となるＮ型拡散領域２２が形成される。
図４に示すように、第１の動作では、サージが印加されるとＮＭＯＳ保護トランジスタＭＮのゲート電圧が上昇するため、ＮＭＯＳ保護トランジスタＭＮが導通した状態となり、ＮＭＯＳ保護トランジスタＭＮのＭＯＳトランジスタとしての動作によりサージ電流が電源端子ＶＤＤから接地端子ＧＮＤに向かって放電される。
次いで、図５に実施の形態１にかかる半導体装置１のメイン静電破壊保護回路１０ａの第２の動作を説明する図を示す。この第２の動作は、電源端子ＶＤＤをコモン端子として接地端子ＧＮＤにプラスサージが印加された場合を示すものである。なお、接地端子ＧＮＤをコモン端子として電源端子ＶＤＤにマイナスサージが印加された場合も図５に示した第２の動作と同じ放電経路が形成される。
なお、図５においても、上図にＮＭＯＳ保護トランジスタＭＮをトランジスタシンボルとして示した放電経路を示し、下図にＮＭＯＳ保護トランジスタＭＮ及びダイオードＤ１の断面構造として見た場合の放電経路を示した。
図５に示すように、第２の動作では、サージが印加されるとダイオードＤ１を介してＮＭＯＳ保護トランジスタＭＮのバックゲートにサージ電流の一部（図５の電流Ｉ１）が流れ込む。これにより、ＮＭＯＳ保護トランジスタＭＮのバックゲートをベース、ソースをコレクタ、ドレインをエミッタとする寄生バイポーラトランジスタが動作する。そのため、第２の動作では、この寄生バイポーラトランジスタの動作によりサージ電流（図５のＩ２）が接地端子ＧＮＤから電源端子ＶＤＤに向かって放電される。
図５を用いて説明した様に、実施の形態１にかかる半導体装置１では、ＮＭＯＳ保護トランジスタＭＮがＭＯＳトランジスタとして動作しない電源端子ＶＤＤをコモン端子として接地端子ＧＮＤにサージが印加された場合においても、サージ電流の大部分をＮＭＯＳ保護トランジスタＭＮを介して放電する。これにより、実施の形態１にかかる半導体装置１のメイン静電破壊保護回路１０ａでは、ダイオードＤ１に求められる電流能力を小さくすることができる。つまり、実施の形態１にかかる半導体装置１では、ダイオードＤ１を小さくすることができる。そこで、実施の形態１にかかる半導体装置１におけるＮＭＯＳ保護トランジスタＭＮ及びダイオードＤ１のレイアウト例を以下で説明する。
図６に実施の形態１にかかる半導体装置のメイン静電破壊保護回路のレイアウトの第１の例を説明する図を示す。図６に示すように、実施の形態１にかかるＮＭＯＳ保護トランジスタＭＮは、Ｐ型ウェル領域の上層にゲート端子となるポリシリコンが複数本配置される。また、ポリシリコンを跨ぐようにＮ型拡散領域が形成され、このＮ型拡散領域は交互にＮＭＯＳ保護トランジスタＭＮのソースとドレインとなる。また、ゲート、ソース及びドレインとなる各領域を囲むように、ＮＭＯＳ保護トランジスタＭＮのバックゲートへのコンタクト領域となるＰ型拡散領域が形成される。
ダイオードＤ１は、Ｎ型ウェル領域の表層に、アノード端子となるＰ型拡散領域と、カソード端子となるＮ型拡散領域と、が形成される。
上記のＮＭＯＳ保護トランジスタＭＮ及びダイオードＤ１の基本的な構成は、後述する実施の形態１にかかるＮＭＯＳ保護トランジスタＭＮ及びダイオードＤ１のレイアウトの第２の例から第４の例に共通する構成となる。
そして、図６に示すレイアウトの第１の例では、ＮＭＯＳ保護トランジスタＭＮに隣接する領域の１つにダイオードＤ１が形成される。
続いて、図７から図９に実施の形態１にかかる半導体装置のメイン静電破壊保護回路のレイアウトの第２の例から第４の例を説明する図を示す。図７に示す第２の例では、ＮＭＯＳ保護トランジスタＭＮが形成される領域を挟むようにダイオードＤ１が分割して形成される。図８に示す第３の例では、ＮＭＯＳ保護トランジスタＭＮのコンタクト領域となるＰ型拡散領域の内部の領域の一部にダイオードＤ１が形成される。図９に示す第４の例では、ＮＭＯＳ保護トランジスタＭＮのコンタクト領域となるＰ型拡散領域の内部の領域の複数の領域（図９の例では２つの領域）に分割してダイオードＤ１が形成される。
続いて、実施の形態１にかかる半導体装置１におけるメイン静電破壊保護回路１０ａのレイアウト面積について説明する。そこで、図１０に実施の形態１にかかる半導体装置のメイン静電破壊保護回路のレイアウト面積を説明する図を示す。なお、図１０では、比較例として、例えば、特許文献１のようにダイオードをサージ電流の大部分を放電する経路として用いた場合のレイアウト面積を示した。
実施の形態１にかかる半導体装置１では、ダイオードＤ１をＮＭＯＳ保護トランジスタＭＮに形成される寄生バイポーラトランジスタのベース電流を流せる程度の電流能力とすることができる。そのため、図１０に示すように、実施の形態１にかかる半導体装置１では、メイン静電破壊保護回路１０ａのダイオードＤ１に要する面積を比較例にかかる半導体装置よりも大幅に小さくすることができる。
上記説明より、実施の形態１にかかる半導体装置１では、ＮＭＯＳ保護トランジスタＭＮのＭＯＳトランジスタとしての動作によりサージ電流を放電出来ない場合、ダイオードＤ１によりＮＭＯＳ保護トランジスタＭＮの寄生バイポーラトランジスタのベースを供給する。そして、実施の形態１にかかる半導体装置１は、ＮＭＯＳ保護トランジスタＭＮの寄生バイポーラトランジスタの動作により、サージ電流を放電する。これにより、実施の形態１にかかる半導体装置１は、ダイオードＤ１に求められる電流能力を低く抑え、ダイオードＤ１のレイアウト面積を小さくすることができる。
また、メイン静電破壊保護回路１０ａのレイアウト面積を小さくすることで、半導体チップの一辺に並べる事ができる入出力インタフェース回路の数を増やすことできる。或いは、メイン静電破壊保護回路１０ａのレイアウト面積を小さくすることで、必要な個数の入出力インタフェース回路を配置しながら半導体チップの一辺の長さを短くし、チップ面積を削減することができる。
なお、実施の形態１にかかるメイン静電破壊保護回路１０ａは、変形例を考えることができる。そこで、図１１に実施の形態１にかかる半導体装置１のメイン静電破壊保護回路１０ａの別の例（例えば、メイン静電破壊保護回路１０ｂ）を説明する回路図に示す。
図１１に示すように、メイン静電破壊保護回路１０ｂでは、コンデンサＣ２の一端が第１の端子（例えば、接地端子ＧＮＤ）に接続される。また、抵抗Ｒ１は、一端が第２の端子（例えば、電源端子ＶＤＤ）に接続され、他端がコンデンサＣ２の他端に接続される。そして、第１のインバータ（例えば、インバータ３１）がコンデンサＣ１と抵抗Ｒ１とを接続する配線とＮＭＯＳ保護トランジスタＭＮのゲートとの間に設けられる。インバータ３１は、コンデンサＣ１と抵抗Ｒ１とを接続する配線に入力端子が接続され、出力端子がＮＭＯＳ保護トランジスタＭＮのゲートに接続される。また、第２のインバータ（例えば、インバータ３２）がコンデンサＣ１と抵抗Ｒ１とを接続する配線とＮＭＯＳ保護トランジスタＭＮのバックゲートとの間に設けられる。インバータ３２は、コンデンサＣ１と抵抗Ｒ１とを接続する配線に入力端子が接続され、出力端子がＰＭＯＳ保護トランジスタＭＰのバックゲートに接続される。
なお、インバータ３１、３２は、電源端子ＶＤＤと接地端子ＧＮＤから電源の供給を受ける。また、インバータ３１、３２は、サージ電流を放電する主経路とはならないため、インバータ３１、３２を構成するトランジスタは小さな素子サイズで構わない。
メイン静電破壊保護回路１０ｂのように、ＲＣトリガ回路とＮＭＯＳ保護トランジスタＭＮのゲート或いはバックゲートとの間に他の回路が含まれても、ダイオードＤ１が小さければレイアウト面積は十分に小さく出来る。
また、ＮＭＯＳ保護トランジスタＭＮ及びダイオードＤ１の断面構造は、図４或いは図５に示した例以外の構造とすることもできる。そこで、図１２に実施の形態１にかかる半導体装置のメイン静電破壊保護回路のＭＯＳトランジスタ及びダイオードの構造の別の例を説明する半導体チップの断面図を示す。
図１２に示す例では、ＮＭＯＳ保護トランジスタＭＮのＰウェル領域ＰＷをディープＮウェル領域ＤＮＷ及びＮウェル領域ＮＷで囲み、ダイオードＤ１をＰウェル領域ＰＷ上に形成する。このような断面構造とすることでも、ＮＭＯＳ保護トランジスタＭＮとダイオードＤ１とを素子分離することができる。
実施の形態２
実施の形態２では、静電破壊保護トランジスタをＰ型のＭＯＳトランジスタ（例えば、ＰＭＯＳ保護トランジスタＭＰ）に置き換えた例について説明する。そこで、図１３に実施の形態２にかかる半導体装置のメイン静電破壊保護回路１０ｃの回路図を示す。図１３に示すように、メイン静電破壊保護回路１０ｃは、コンデンサＣ２、抵抗Ｒ２、ＰＭＯＳ保護トランジスタＭＰ、ダイオードＤ２を有する。なお、図１３では、ＰＭＯＳ保護トランジスタＭＰの構造上ＰＭＯＳ保護トランジスタＭＰに形成される寄生ダイオードとの極性の関係を示す図を参考に示した。また、図１３に示すメイン静電破壊保護回路１０ｃは、静電破壊保護素子としてとして、Ｐ型の導電型のＭＯＳトランジスタ（例えば、ＰＭＯＳ保護トランジスタＭＰ）を用いるものである。
ＰＭＯＳ保護トランジスタＭＰは、第１の端子（例えば、電源端子ＶＤＤ）にソースが接続され、第２の端子（例えば、接地端子ＧＮＤ）にドレインが接続される。ダイオードＤ２は、ＰＭＯＳ保護トランジスタＭＰのバックゲートと第１の端子（例えば、電源端子ＶＤＤ）との間に接続される。そして、ダイオードＤ２は、接続方向の極性がＰＭＯＳ保護トランジスタＭＰのバックゲートとソースとの間に形成される寄生ダイオードＤｓｐの極性と逆になるように設けられる。より具体的には、実施の形態２にかかるメイン静電破壊保護回路１０ｃでは、ＰＭＯＳ保護トランジスタＭＰにバックゲートノードＮＢＧをカソード、ソースをアノードとする寄生ダイオードＤｓｐが形成される。そこで、メイン静電破壊保護回路１０ｃでは、ダイオードＤ２のアノードをＰＭＯＳ保護トランジスタＭＰのバックゲートノードＮＢＧに接続し、ダイオードＤ２のカソードを電源端子ＶＤＤに接続する。なお、ＰＭＯＳ保護トランジスタＭＰのドレインには、バックゲートノードＮＢＧをカソード、ドレインをアノードとする寄生ダイオードＤｄｐが形成される。
コンデンサＣ２と抵抗Ｒ２は、電源端子ＶＤＤにプラス極性の静電サージが印加された場合、又は、接地端子ＧＮＤにマイナス極性の静電サージが印加された場合、にＰＭＯＳ保護トランジスタＭＰを導通した状態に制御するＲＣトリガ回路を構成する。抵抗Ｒ２は、一端が第１の端子（例えば、電源端子ＶＤＤ）に接続され、他端がＰＭＯＳ保護トランジスタＭＰのゲート及びバックゲートに接続される。また、抵抗Ｒ２は、ダイオードＤ２と並列に接続される。コンデンサＣ２は、一端がＰＭＯＳ保護トランジスタＭＰのゲートに接続され、他端が第２の端子（例えば、接地端子ＧＮＤ）に接続される。
続いて、実施の形態２にかかるメイン静電破壊保護回路１０ｃの動作について説明する。そこで、図１４に実施の形態２にかかる半導体装置のメイン静電破壊保護回路１０ｃの第１の動作を説明する図を示す。この第１の動作は、接地端子ＧＮＤをコモン端子として電源端子ＶＤＤにプラスサージが印加された場合を示すものである。なお、電源端子ＶＤＤをコモン端子として接地端子ＧＮＤにマイナスサージが印加された場合も図１４に示した第１の動作と同じ放電経路が形成される。
なお、図１４では、上図にＰＭＯＳ保護トランジスタＭＰをトランジスタシンボルとして示した放電経路を示し、下図にＰＭＯＳ保護トランジスタＭＰ及びダイオードＤ２の断面構造として見た場合の放電経路を示した。
図１４の下図に示すように、ＰＭＯＳ保護トランジスタＭＰは、Ｎウェル領域ＮＷの表層にＰ型の導電型を有するソース拡散領域４４及びドレイン拡散領域４５が形成される。また、ソース拡散領域４４及びドレイン拡散領域４５を跨ぐように半導体基板の上層にゲートが形成される。また、ＰＭＯＳ保護トランジスタＭＰは、Ｎウェル領域ＮＷの表層には、バックゲートとなるＮウェル領域ＮＷに電位を与えるＮ型コンタクト領域４３が形成される。ダイオードＤ２は、Ｐウェル領域ＰＷの表層に、アノード端子となるＰ型拡散領域４１と、カソード端子となるＮ型拡散領域４２が形成される。
図１４に示すように、第１の動作では、サージが印加されるとＰＭＯＳ保護トランジスタＭＰのゲート電圧がソースの電圧より低下するため、ＰＭＯＳ保護トランジスタＭＰが導通した状態となり、ＰＭＯＳ保護トランジスタＭＰのＭＯＳトランジスタとしての動作によりサージ電流が電源端子ＶＤＤから接地端子ＧＮＤに向かって放電される。
次いで、図１５に実施の形態２にかかる半導体装置のメイン静電破壊保護回路１０ｃの第２の動作を説明する図を示す。この第２の動作は、電源端子ＶＤＤをコモン端子として接地端子ＧＮＤにプラスサージが印加された場合を示すものである。なお、接地端子ＧＮＤをコモン端子として電源端子ＶＤＤにマイナスサージが印加された場合も図１５に示した第２の動作と同じ放電経路が形成される。
なお、図１５においても、上図にＰＭＯＳ保護トランジスタＭＰをトランジスタシンボルとして示した放電経路を示し、下図にＰＭＯＳ保護トランジスタＭＰ及びダイオードＤ２の断面構造として見た場合の放電経路を示した。
図１５に示すように、第２の動作では、ＰＭＯＳ保護トランジスタＭＰのバックゲートをベース、ソースをコレクタ、ドレインをエミッタとする寄生バイポーラトランジスタが形成される。そして、サージが印加されるとダイオードＤ２を介してＰＭＯＳ保護トランジスタＭＰの寄生バイポーラトランジスタのベース電流（図１５の電流Ｉ１）が引き抜かれる。これにより、ＰＭＯＳ保護トランジスタＭＰの寄生バイポーラトランジスタが動作する。そのため、第２の動作では、この寄生バイポーラトランジスタの動作によりサージ電流（図１５のＩ２）が接地端子ＧＮＤから電源端子ＶＤＤに向かって放電される。
図１５を用いて説明した様に、実施の形態２にかかる半導体装置では、ＰＭＯＳ保護トランジスタＭＰがＭＯＳトランジスタとして動作しない電源端子ＶＤＤをコモン端子として接地端子ＧＮＤにサージが印加された場合においても、サージ電流の大部分をＰＭＯＳ保護トランジスタＭＰを介して放電する。これにより、実施の形態２にかかる半導体装置のメイン静電破壊保護回路１０ｃでは、ダイオードＤ２に求められる電流能力を小さくすることができる。つまり、実施の形態２にかかる半導体装置では、ダイオードＤ２を小さくすることができる。そこで、実施の形態２にかかる半導体装置におけるＰＭＯＳ保護トランジスタＭＰ及びダイオードＤ２のレイアウト例を以下で説明する。
図１６に実施の形態２にかかる半導体装置のメイン静電破壊保護回路のレイアウトの第１の例を説明する図を示す。図１６に示すように、実施の形態２にかかるＰＭＯＳ保護トランジスタＭＰは、Ｎ型ウェル領域の上層にゲート端子となるポリシリコンが複数本配置される。また、ポリシリコンを跨ぐようにＰ型拡散領域が形成され、このＰ型拡散領域は交互にＰＭＯＳ保護トランジスタＭＰのソースとドレインとなる。また、ゲート、ソース及びドレインとなる各領域を囲むように、ＰＭＯＳ保護トランジスタＭＰのバックゲートへのコンタクト領域となるＮ型拡散領域が形成される。
ダイオードＤ２は、Ｐ型ウェル領域の表層に、アノード端子となるＰ型拡散領域と、カソード端子となるＮ型拡散領域と、が形成される。
上記のＰＭＯＳ保護トランジスタＭＰ及びダイオードＤ２の基本的な構成は、後述する実施の形態２にかかるＰＭＯＳ保護トランジスタＭＰ及びダイオードＤ２のレイアウトの第２の例から第４の例に共通する構成となる。
そして、図１６に示すレイアウトの第１の例では、ＰＭＯＳ保護トランジスタＭＰに隣接する領域の１つにダイオードＤ２が形成される。
続いて、図１７から図１９に実施の形態２にかかる半導体装置のメイン静電破壊保護回路のレイアウトの第２の例から第４の例を説明する図を示す。図１７に示す第２の例では、ＰＭＯＳ保護トランジスタＭＰが形成される領域を挟むようにダイオードＤ２が分割して形成される。図１８に示す第３の例では、ＰＭＯＳ保護トランジスタＭＰのコンタクト領域となるＮ型拡散領域の内部の領域の一部にダイオードＤ２が形成される。図１９に示す第４の例では、ＰＭＯＳ保護トランジスタＭＰのコンタクト領域となるＮ型拡散領域の内部の領域の複数の領域（図１９の例では２つの領域）に分割してダイオードＤ２が形成される。
上記説明より、実施の形態２にかかる半導体装置においても、実施の形態１にかかる半導体装置の静電破壊保護トランジスタをＰＭＯＳトランジスタにより形成しても、実施の形態１と同様にダイオードＤ２に求められる電流能力を低く抑え、ダイオードＤ２のレイアウト面積を小さくすることができる。
また、メイン静電破壊保護回路１０ｃのレイアウト面積を小さくすることで、半導体チップの一辺に並べる事ができる入出力インタフェース回路の数を増やすことできる。或いは、メイン静電破壊保護回路１０ｃのレイアウト面積を小さくすることで、必要な個数の入出力インタフェース回路を配置しながら半導体チップの一辺の長さを短くし、チップ面積を削減することができる。
なお、実施の形態２にかかるメイン静電破壊保護回路１０ｃは、変形例を考えることができる。そこで、図２０に実施の形態２にかかる半導体装置のメイン静電破壊保護回路１０ｃの別の例（例えば、メイン静電破壊保護回路１０ｄ）を説明する回路図に示す。
図２０に示すように、メイン静電破壊保護回路１０ｄでは、コンデンサＣ２の一端が第１の端子（例えば、電源端子ＶＤＤ）に接続される。また、抵抗Ｒ１は、一端が第２の端子（例えば、接地端子ＧＮＤ）に接続され、他端がコンデンサＣ２の他端に接続される。そして、第１のインバータ（例えば、インバータ５１）がコンデンサＣ２と抵抗Ｒ２とを接続する配線とＰＭＯＳ保護トランジスタＭＰのゲートとの間に設けられる。インバータ５１は、コンデンサＣ２と抵抗Ｒ２とを接続する配線に入力端子が接続され、出力端子がＰＭＯＳ保護トランジスタＭＰのゲートに接続される。また、第２のインバータ（例えば、インバータ５２）がコンデンサＣ２と抵抗Ｒ２とを接続する配線とＰＭＯＳ保護トランジスタＭＰのバックゲートとの間に設けられる。インバータ５２は、コンデンサＣ２と抵抗Ｒ２とを接続する配線に入力端子が接続され、出力端子がＰＭＯＳ保護トランジスタＭＰのバックゲートに接続される。
メイン静電破壊保護回路１０ｄのように、ＲＣトリガ回路とＰＭＯＳ保護トランジスタＭＰのゲート或いはバックゲートとの間に他の回路が含まれても、ダイオードＤ２が小さければレイアウト面積は十分に小さく出来る。
実施の形態３
実施の形態３では、出力インタフェース回路に適用される静電破壊保護回路について説明する。そこで、図２１に実施の形態３にかかる半導体装置の静電破壊保護回路の回路図を示す。
図２１に示すように、出力インタフェース回路は、電源端子ＶＤＤと接地端子ＧＮＤとの間に直列に接続されたＰ型の出力ＭＯＳトランジスタ（例えば、ＰＭＯＳトランジスタＰ２）とＮ型の出力ＭＯＳトランジスタ（例えば、ＮＭＯＳトランジスタＮ２）とを有する。ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２は内部回路領域に設けられる制御回路によりプシュプル制御が行われる。
このＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２は、出力バッファ回路となるものであり、所定の電流駆動能力を実現するため図２に示した入力バッファ回路のトランジスタよりも大きなトランジスタサイズで形成される。
そこで、実施の形態３にかかる出力インタフェース回路１１ｂでは、このＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２をサージ印加時に静電破壊保護トランジスタとして機能させる。また、実施の形態３にかかる出力インタフェース回路１１ｂでは、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ１をサージ電流の極性にかかわらずにサージ電流の放電経路とするために、実施の形態１、２と同様にダイオードＤ３、Ｄ４を設ける。
ダイオードＤ３は、ＰＭＯＳトランジスタＰ２のバックゲートとソース間に、接続方向の極性がＰＭＯＳトランジスタＰ２のバックゲートとソースとの間に形成される寄生ダイオードの極性と逆になるように設けられる。具体的には、ダイオードＤ３は、アノードがＰＭＯＳトランジスタＰ２のバックゲートに接続され、カソードが電源端子ＶＤＤに接続される。また、抵抗Ｒ３がダイオードＤ３と並列になるように接続される。
ダイオードＤ４は、ＮＭＯＳトランジスタＮ２のバックゲートとソース間に、接続方向の極性がＮＭＯＳトランジスタＮ２のバックゲートとソースとの間に形成される寄生ダイオードの極性と逆になるように設けられる。具体的には、ダイオードＤ４は、アノードが接地端子ＧＮＤに接続され、カソードがＮＭＯＳトランジスタＮ２のバックゲートに接続される。また、抵抗Ｒ４がダイオードＤ４と並列になるように接続される。
上記のような構成とすることにより、出力端子Ｔｏｕｔに印加されるサージ電流は以下のように放電される。電源端子ＶＤＤと出力端子Ｔｏｕｔとの間に流れる電流は、実施の形態２の図１４及び図１５の接地端子ＧＮＤを出力端子Ｔｏｕｔに置き換えた経路で放電される。また、接地端子ＧＮＤと出力端子Ｔｏｕｔとの間に流れる電流は、実施の形態１の図４及び図５の電源端子ＶＤＤを出力端子Ｔｏｕｔに置き換えた経路で放電される。
上記説明より、実施の形態３にかかる出力インタフェース回路１１ｂでは、出力バッファ回路を構成するトランジスタを静電破壊保護トランジスタとしても利用し、かつ、各トランジスタのバックゲートとソースとの間にダイオードを設ける。これにより、実施の形態３にかかる出力インタフェース回路１１ｂは、サージ電流を放電するために大きな静電破壊保護素子（例えば、ダイオード）を設ける必要がなく、回路面積を小さくすることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
１ 半導体装置
１０ａ、１０ｂ、１０ｃ メイン静電破壊保護回路
１１ａ 入力インタフェース回路
１１ｂ 出力インタフェース回路
１２、１３ 信号端子静電破壊保護回路
１４ 入力バッファ回路
２１ Ｐ型拡散領域
２２ Ｎ型拡散領域
２３ Ｐ型コンタクト領域
２４ ソース拡散領域
２５ ドレイン拡散領域
３１、３２ インバータ
４１ Ｐ型拡散領域
４２ Ｎ型拡散領域
４３ Ｎ型コンタクト領域
４４ ソース拡散領域
４５ ドレイン拡散領域
５１、５２ インバータ
ＰＷ Ｐウェル領域
ＮＷ Ｎウェル領域
ＤＮＷ ディープＮウェル領域
ＭＮ ＮＭＯＳ保護トランジスタ
ＭＰ ＰＭＯＳ保護トランジスタ
Ｐ１、Ｐ２ ＰＭＯＳトランジスタ
Ｎ１、Ｎ２ ＮＭＯＳトランジスタ
Ｃ１、Ｃ２ コンデンサ
Ｒ１〜Ｒ４ 抵抗
Ｄ１〜Ｄ４ ダイオード
Ｄｄｎ、Ｄｓｎ、Ｄｓｐ、Ｄｄｐ 寄生ダイオード

Claims (7)

  1. 半導体チップの外部端子となる第１の端子及び第２の端子と、
    前記第１の端子にソースが接続され、前記第２の端子にドレインが接続される静電破壊保護トランジスタと、
    前記静電破壊保護トランジスタのバックゲートと前記第１の端子との間に接続されるダイオードと、を有し、
    前記ダイオードは、接続方向の極性が前記静電破壊保護トランジスタのバックゲートとソースとの間に形成される寄生ダイオードの極性と逆になるように設けられる半導体装置。
  2. 一端が前記第１の端子に接続され、他端が前記静電破壊保護トランジスタのゲート及びバックゲートに接続される抵抗、
    一端が前記静電破壊保護トランジスタのゲートに接続され、他端が前記第２の端子に接続されるコンデンサと、を有し、
    前記抵抗は前記ダイオードと並列に接続される
    を有する請求項１に記載の半導体装置。
  3. 一端が前記第１の端子に接続されるコンデンサと、
    一端が前記第２の端子に接続され、他端が前記コンデンサの他端に接続される抵抗と、
    前記コンデンサと前記抵抗とを接続する配線に入力端子が接続され、出力端子が前記静電破壊保護トランジスタのゲートに接続される第１のインバータと、
    前記コンデンサと前記抵抗とを接続する配線に入力端子が接続され、出力端子が前記静電破壊保護トランジスタのバックゲートに接続される第２のインバータと、
    を有する請求項１に記載の半導体装置。
  4. 前記静電破壊保護トランジスタは、Ｎ型のＭＯＳトランジスタであり、
    前記第１の端子は、接地端子であり、
    前記第２の端子は、電源端子である請求項１に記載の半導体装置。
  5. 前記静電破壊保護トランジスタは、Ｐ型のＭＯＳトランジスタであり、
    前記第１の端子は、電源端子であり、
    前記第２の端子は、接地端子である請求項１に記載の半導体装置。
  6. 前記静電破壊保護トランジスタは、Ｎ型の出力ＭＯＳトランジスタであり、
    前記第１の端子は、接地端子であり、
    前記第２の端子は、出力端子であり、
    前記ダイオードに並列に接続される抵抗を更に有する請求項１に記載の半導体装置。
  7. 前記静電破壊保護トランジスタは、Ｐ型の出力ＭＯＳトランジスタであり、
    前記第１の端子は、電源端子であり、
    前記第２の端子は、出力端子であり、
    前記ダイオードに並列に接続される抵抗を更に有する請求項１に記載の半導体装置。
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