JP5593160B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関する。特に、オープンドレイン信号端子を有する半導体装置においてオープンドレイン信号端子のＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：静電気放電）保護素子を備えた半導体装置に関する。

半導体装置において、電源電圧以上の電圧が印加されることが想定される出力端子、入力端子、または入出力端子（以下、信号端子と呼ぶ。）には、オープンドレイン信号端子が用いられる。オープンドレインではない一般的な信号端子（入力端子、出力端子、入出力端子のいずれか）の場合には、例えば、特許文献１の図１１に示すように、高電圧側の電源端子ＶＤＤと信号端子との間と、低電圧側の電源端子ＧＮＤと信号端子との間の両方に信号端子のＥＳＤ保護素子（保護ダイオード等）を設けるのが一般的である。しかし、オープンドレイン信号端子の場合、信号端子には、通常使用状態で、電源端子ＶＤＤを超える電圧が印加される（Ｎチャンネルオープンドレインの場合）か、電源端子ＧＮＤ未満の電圧が印加される（Ｐチャンネルオープンドレインの場合）。したがって、Ｎチャンネルオープンドレインの場合は、信号端子と高電圧側の電源ＶＤＤとの間にダイオード等のＥＳＤ保護素子を設けることが困難である。同様にＰチャンネルオープンドレインの場合は、信号端子と低電圧側の電源ＧＮＤとの間にＥＳＤ保護素子を設けることが困難である。そのため、オープンドレイン信号端子のＥＳＤ信号端子のＥＳＤ保護は、通常の信号端子とは、異なるＥＳＤ保護対策が必要になる。

特に近年は、半導体装置の低消費電力化のため、その半導体装置の動作状況に応じて、全機能のうち、一部の機能ブロックの動作を必要としない場合は、その機能ブロックへの電源の供給を停止して消費電力を削減する制御が行われるようになって来ている。短チャンネル化に伴うＭＯＳトランジスタのリーク電流が無視できなくなって来ているためである。この場合、電源の供給が停止し、高電圧側の電源電圧ＶＤＤが低電圧側の電源電圧ＧＮＤまで低下する。すると、その機能ブロックの信号端子には、電源電圧ＶＤＤ以上の信号電圧が印加されることになる。そのため、信号端子は、Ｎチャンネルオープンドレイン構造とする必要が生じ、信号端子と電源端子ＶＤＤとの間には、一般的な信号端子と電源端子ＶＤＤとの間に用いられるＥＳＤ保護素子を設けることはできない。

図１に、従来用いられているオープンドレイン信号端子のＥＳＤ保護回路を示す。図１において、３１はオープンドレイン信号端子、３２は高電圧側の電源端子であるＶＤＤ端子、３３は低電圧側の電源端子であるＧＮＤ端子、４０は入力ゲート、３４はオープンドレイン信号端子３１とＧＮＤ端子３３との間に設けられたオープンドレイン信号端子保護素子である。図１のオープンドレイン信号端子３１は、信号入力端子であり、オープンドレイン信号端子３１の論理レベルを半導体装置の内部に取り込む入力ゲート４０が設けられている。入力ゲート４０は、Ｐ型ＭＯＳトランジスタ４１とＮ型ＭＯＳトランジスタ４２とにより構成されるＣＭＯＳインバータタイプの入力ゲートである。

また、オープンドレイン信号端子保護素子３４は、Ｎ型ＭＯＳトランジスタの構造が保護素子として用いられており、図１のオープンドレイン信号端子３１は入力端子であるので、オープンドレイン信号端子保護素子３４を構成するＮ型ＭＯＳトランジスタのゲートは低電圧（ＧＮＤ）に固定されている。このオープンドレイン信号端子保護素子３４は、オープンドレイン信号端子３１とＧＮＤ端子３３との間でオープンドレイン信号端子３１に高電圧のＥＳＤが印加されたときは、寄生バイポーラトランジスタ（ＮＰＮ型バイポーラトランジスタ）として機能し、オープンドレイン信号端子３１に印加された正の電荷をＧＮＤ端子３３へと放電することにより保護素子として機能する。

このオープンドレイン信号端子３１を出力端子として用いる場合には、オープンドレイン信号端子保護素子３４を構成するＮ型ＭＯＳトランジスタのゲートを制御信号により導通、非導通を制御すれば、オープンドレイン信号端子３１を出力端子として機能させることができる。また、オープンドレイン信号端子３１を出力端子としてのみ用い、入力端子として用いない場合は、入力ゲート４０を省略することができる。

このオープンドレイン信号端子３１とＶＤＤ端子３２との間で、ＶＤＤ端子３２に対してオープンドレイン信号端子３１に高電圧がＥＳＤとして印加されたときに電流が流れるルートを図２に示す。図２に示すように、オープンドレイン信号端子３１とＶＤＤ端子３２との間には直接の保護素子が設けられてないので、オープンドレイン信号端子３１に印加された電荷はまず、オープンドレイン信号端子３１とＧＮＤ端子３３との間に設けられたオープンドレイン信号端子保護素子３４を経由してＧＮＤ端子に放電し、さらにＧＮＤ端子３３とＶＤＤ端子３２との間に設けられた電源端子間保護素子５０を経由してＶＤＤ端子３２へと放電される。

次に、オープンドレイン信号端子に限られるものではないが、特許文献１には、オープンドレイン信号端子の保護を含め、広く適用できるＥＳＤ保護構造を備えた半導体装置が記載されている。図３（ａ）は、その半導体装置のＥＳＤ保護構造を示す平面図であり、図３（ｂ）は、そのＡＡ断面図である。図３を参照してその構造を説明する。Ｐ型半導体基板１００の表面に設けられたＰウェル１０１の表面に、Ｎ型ＭＯＳトランジスタのソース領域１０６ａ、ドレイン領域１０７ａ、ソース領域１０６ｂ、ドレイン領域１０７ｂ、ソース領域１０６ｃがＸ方向にソースとドレインが交互に配置されている。各ソース領域１０６ａ〜ｃ、ドレイン領域１７０ａ、ｂには、それぞれ外部接続用のコンタクト１１２が設けられている。また、各ドレイン領域１０７ａ、ｂとソース領域１０６ａ〜ｃの間のＰ型半導体基板１００の表面にはゲート酸化膜を挟んでゲート電極１０８が配置されている。これらのソース領域１０６ａ〜ｃ、ドレイン領域１０７ａ、ｂすべてを囲んでＰウェル１０１の表面にＰ型ガードリング領域１１０が設けられている。また、交互に配置されたソース領域１０６ａ〜ｃ、ドレイン領域１０７ａ、ｂ全体のＸ方向（チャンネルに電流が流れる方向）の両端に配置されたソース領域１０６ａ、１０６ｃとＰ型ガードリング領域１１０との間には、Ｐウェル１０１より低濃度の低濃度Ｐ型基板領域１０４が設けられている。さらに、ＭＯＳトランジスタを形成しない領域の表面には、素子分離領域（絶縁層）１０５が設けられている。

各ソース領域１０６ａ〜ｃと各ドレイン領域１０７ａ、ｂに設けられたコンタクト１１２には図示しない配線が接続され、ソース同士、ドレイン同士が相互に接続されている。また、Ｎ型のソース領域１０６ａ〜ｃとＰ型ガードリング領域１１０は図示しない配線により低電圧電源端子ＧＮＤに接続され、ドレイン領域１０７ａ、ｂは図示しない配線により信号端子に接続される。Ｎ型ＭＯＳトランジスタが導通するときは、各ドレイン領域１０７ａ、ｂからＸ方向に隣接して両側に配置されたソース領域１０６ａ〜ｃへと電流が流れる。

次に、図３の半導体装置がＥＳＤに対して保護素子として機能するときの動作について説明する。Ｐウェル１０１の表面に形成されたドレイン領域１０７ａ、ｂとソース領域１０６ａ〜ｃとの間には、Ｎ型ドレイン領域１０７ａ、ｂをコレクタ、Ｐウェル１０１をベース、Ｎ型ソース領域１０６ａ〜ｃをエミッタとする寄生バイポーラトランジスタ（ＮＰＮ型トランジスタ）が形成される。通常使用時には、Ｐウェル１０１とソース領域１０６ａ〜ｃは共に低電圧電源ＧＮＤに接続され、同電位であるので、この寄生バイポーラトランジスタが導通することはない。しかし、信号端子に低電圧電源端子ＧＮＤに対して高電圧のＥＳＤが印加されると信号端子に接続されたＮ型ドレイン領域１０７と低電圧電源ＧＮＤに接続されたＰウェル１０１との間のＰＮ接合がブレイクダウンし、ドレイン領域１０７とＰ型ガードリング領域１１０との間にある程度の電流が流れる。ドレイン領域１０７とＰ型ガードリング領域１１０との間に電流が流れ始めるとＰウェル１０１の抵抗によりソース領域１０６近傍のＰウェルの電圧が上昇する。Ｐウェルの電位の上昇が寄生バイポーラトランジスタの閾値ＶＢＥである０．６〜０．７Ｖを超えると寄生バイポーラトランジスタが導通し、ドレイン領域１０７からソース領域１０６へ放電が行われる。

ここで、低濃度Ｐ型基板領域１０４を設けない場合、Ｐ型ガードリング領域１１０から各ソース領域１０６ａ〜ｃまでのＰウェル抵抗は、Ｐ型ガードリング領域１１０から離れて配置されたソース領域１０６ｂの方が、Ｐ型ガードリング領域１１０の近くに配置されたソース領域１０６ａ、ｃよりＰウェル抵抗が大きくなる。したがって、ドレイン領域１０７ａ、ｂとＰウェル１０１との間のＰＮ接合ダイオード構造がブレイクダウンしたときのＰウェルの電圧の上昇は、Ｐ型ガードリング領域１１０の近くに配置されたソース領域１０６ａ、ｃよりＰ型ガードリング領域１１０から離れて配置されたソース領域１０６ｂの方が大きくなり、ＥＳＤ印加時に、ベース領域がＰ型ガードリング領域１１０近傍に配置された寄生バイポーラトランジスタよりベース領域がＰ型ガードリング領域１１０から離れて配置されたＭＯＳトランジスタによる寄生バイポーラトランジスタの方が導通しやすくなり、Ｐ型ガードリング領域１１０近傍に配置された寄生バイポーラトランジスタが保護素子として十分に機能しないことが考えられる。

特許文献１では、Ｐ型ガードリング領域１１０の近傍に配置されるＭＯＳトランジスタとＰ型ガードリング領域１１０との間に低濃度Ｐ型基板領域１０４を設けることにより、Ｐウェル抵抗を大きくして保護素子として設けた各ＭＯＳトランジスタがＥＳＤ印加時に、ほぼ同時に寄生バイポーラトランジスタとしてトリガされるようにして、Ｐ型ガードリング領域１１０近傍に配置された寄生バイポーラトランジスタについても十分保護素子として機能するようにしている。

また、複数の保護素子を並列に設けたＥＳＤ保護構造において、一部の保護素子にのみ電流が集中せずに、各保護素子が並行して保護素子として同時に動作するように、各保護素子と端子との間に直列にバラスト抵抗をそれぞれ設け、各保護素子が同時に並行して動作するようにする構造に効果があることが知られている。図４は、特許文献２に記載された改良されたバラスト抵抗構造を備えた半導体装置の一部の構造を示す斜視図である。図４において、シリコン基板２の表面には、Ｐウェル２６が設けられ、Ｐウェル２６の表面には、Ｎ型ＭＯＳトランジスタ２３のソース領域６とドレイン領域１４が設けられている。ドレイン領域１４は、コンタクト１８とメタル配線２０とコンタクト１９を介してＮ＋型拡散領域１５に接続される。Ｎ＋型拡散領域１５には、さらに別のコンタクト２１が設けられ、メタル配線２２に接続されている。メタル配線２２は図示しないパッドに接続されている。また、ドレイン領域１４とＮ＋型拡散領域１５とはＳＴＩ領域５により絶縁されている。このドレイン領域１４、ＳＴＩ領域５、Ｎ＋型拡散領域１５は全体でバラスト抵抗領域７を構成している。特許文献２では、このバラスト抵抗領域７により、ドレイン領域１４からコンタクト１８、メタル配線２０、コンタクト１９、Ｎ＋型拡散領域１５、コンタクト２１、メタル配線２２を経由してパッドに接続することにより少ない面積の増加で充分な抵抗値のバラスト抵抗を実現している。

また、特許文献３には、Ｐウェルに設けたＮ型ＭＯＳトランジスタを囲むＰ型ガードリング領域の内側のＰウェルの表面であって、信号端子に接続されたＮ型ＭＯＳトランジスタのドレインよりもＰ型ガードリングの近くに信号端子に接続されたＮ型カソード領域を設け、Ｎ型カソード領域とＰ型ガードリングとを保護ダイオードとして用いることにより、ＭＯＳトランジスタのドレインとＰ型ガードリングとにより構成される保護ダイオードを補い、十分な放電能力を得ようとするＥＳＤ保護素子を備えた半導体装置が記載されている。

特開平１１−２７４４０４号公報 特開２００５−１８３６６１号公報 特開２００９−７１１７３号公報

以下の分析は本発明により与えられる。オープンドレイン信号端子（図５（ｃ）の３１参照）とオープンドレイン信号端子との間に直接の保護素子が設けられていない電源（図５（ｃ）のＶＤＤ端子３２参照）との間でオープンドレイン信号端子３１に電源電圧を超える電圧（電源が正電源である場合には正電源以上の高電圧、電源が負電源である場合には、負電源以下の低電圧）のＥＳＤが印加された場合、本来のドレイン領域とソース領域との間の寄生横型バイポーラトランジスタ（図５（ｃ）のＢＤＳ１、ＢＤＳ２、ＢＤＳ３、ＢＤＳ４、図６（ａ）の電流ルートＩ１参照）以外にも、ドレイン領域１０７と同一導電型のガードリング領域（Ｎ型ガードリング領域１１１）との間に形成される寄生縦型バイポーラトランジスタ（図５（ａ）（ｃ）のＢＤＧ１、ＢＤＧ２、ＢＤＧ３、ＢＤＧ４、ＢＤＧｕ１、ＢＤＧｄ１、図８の電流ルートＩ３参照）も動作する。特に寄生バイポーラトランジスタは、一旦バイポーラトランジスタとして動作を開始すると、ベース領域が小さい（Ｎ型ガードリング領域１１１に近い）寄生バイポーラトラジスタ（ＢＤＧ１、ＢＤＧｕ１、ＢＤＧｄ１）に集中して電流が流れ、ドレイン拡散層が破壊される。この問題については、実施形態の説明の中でさらに詳しく説明する。

本発明の第１の側面による半導体装置は、第１、第２の電源端子と、オープンドレイン信号端子と、半導体基板の表面に設けられた第１導電型ウェルと、前記第１導電型ウェルの表面に設けられソース領域が前記第２の電源端子に接続され、ドレイン領域が前記オープンドレイン信号端子に接続された第２導電型ＭＩＳトランジスタと、前記第１導電型ウェルの表面に前記第２導電型ＭＩＳトランジスタのゲート幅方向に沿って前記第２導電型ＭＩＳトランジスタの両側に設けられ、それぞれ前記オープンドレイン信号端子に接続された一対の第２導電型第１領域と、前記第２導電型ＭＩＳトランジスタと前記一対の第２導電型第１領域とを囲んで前記第１導電型ウェルの外周部の表面に設けられて前記第２の電源端子に接続され、前記第１導電型ウェルより高濃度の第１導電型ガードリング領域と、前記第１導電型ガードリング領域をさらに外側から囲んで前記半導体基板の表面に設けられ、前記第１の電源端子に接続された第２導電型ガードリング領域と、前記第１の電源端子と前記第２の電源端子との間に接続された電源端子間保護素子と、を備える。

本発明によれば、オープンドレイン信号端子に接続された一対の第２導電型第１領域を設けることにより、前記一対の第２導電型第１領域と第２導電型ガードリング領域との間に形成される寄生バイポーラトランジスタにより、オープンドレイン信号端子から直接第１の電源端子にＥＳＤを放電することができる。上記寄生バイポーラトランジスタは、第１の電源端子と第２の電源端子の電圧が通常使用時と逆転しなければ動作しないので、通常使用状態で動作することはない。

一般的なオープンドレイン信号端子の回路ブロック図である。 図１のオープンドレイン信号端子におけるＥＳＤ放電経路を説明する図面である。 特許文献１に記載の信号端子のＥＳＤ保護回路の（ａ）平面図と、（ｂ）Ａ−Ａ断面図である。 特許文献２に記載のＥＳＤ保護素子の一部を示す斜視図である。 オープンドレイン信号端子を有する半導体装置におけるＥＳＤ保護の問題を説明する図面である。 オープンドレイン信号端子を有する半導体装置においてＥＳＤ印加時の電流の流れる経路を説明する図面その１である。 オープンドレイン信号端子を有する半導体装置においてＥＳＤ印加時の電流の流れる経路を説明する図面その２である。 オープンドレイン信号端子を有する半導体装置においてＥＳＤ印加時の電流の流れる経路を説明する図面その３である。 図５におけるＡ−Ａ断面図部分の（ａ）等価回路図と、（ｂ）放電経路を説明する図面である。 図５におけるＢ−Ｂ断面図部分の等価回路と放電経路を説明する図面である。 図５全体の等価回路と放電経路を説明する図面である。 本発明の実施例１による半導体装置の（ａ）Ｂ−Ｂ断面図、（ｂ）平面図、（ｃ）Ｃ−Ｃ断面図、（ｄ）Ａ−Ａ断面図である。 実施例１の半導体装置における放電経路を示す（ａ）Ｂ−Ｂ断面図と（ｂ）Ｃ−Ｃ断面図である。 実施例１による半導体装置の（ａ）Ａ−Ａ断面図部分の等価回路図と、（ｂ）放電経路を説明する図である。 実施例１による半導体装置のＢ−Ｂ断面図部分の等価回路と放電経路を説明する図面である。 実施例１による半導体装置のＣ−Ｃ断面図部分の等価回路と放電経路を説明する図面である。 実施例１による半導体装置の図１４乃至図１６に示す部分全体の等価回路と放電経路を説明する図面である。 比較例２となる半導体装置の平面図である。 図１８の比較例２となる半導体装置の放電経路を示す等価回路図である。 実施例２による半導体装置の平面図である。 実施例３による半導体装置の平面図である。

本発明の具体的な実施例について説明する前に、本発明の課題に関連する問題についてもう少し補足して説明しておく。

図５は、本発明の比較例１となる半導体装置の平面図と断面図である。図５（ｂ）が平面図であり、図５（ａ）がそのＢ−Ｂ断面図、図５（ｃ）がＡ−Ａ断面図である。図５の半導体装置は、図３で説明した特許文献１に記載の保護構造をＮチャンネルオープンドレイン信号端子の保護構造に採用し、さらに特許文献２のバラスト抵抗の構造をＮチャンネルオープンドレイン信号端子のドレインに適用した構造におおよそ相当する。

図５の半導体装置の構造について説明する。Ｐ型半導体基板１００の表面に、Ｐウェル１０１が設けられ、このＰウェル１０１を囲んでＮウェル１０２が設けられている。Ｐウェルの表面には、複数のＮ型ＭＯＳトランジスタがＸ方向に複数配置されている。なお、図５のＰウェルはＸ方向に長い形状に形成されており、図５では、Ｘ方向の一端しか図示しておらず、他端の図示を省略しているが、図示しない他端の構成も図示した一端の構成と対称に構成されている。また、Ｘ方向の長さは必要に応じてＥＳＤ保護や出力バッファに必要な駆動能力に合わせて任意に決められる。したがって、Ｘ方向の長さに応じて、Ｘ方向に配置されるＮ型ＭＯＳトランジスタの数も決められる。

各Ｎ型ＭＯＳトランジスタは、それぞれソース領域１０６とドレイン領域１０７とを備えており、各Ｎ型ＭＯＳトランジスタのソース領域１０６とドレイン領域１０７との間のＰウェル１０１の表面には図示しないゲート酸化膜を隔ててゲート電極１０８が設けられている。また各Ｎ型ＭＯＳトランジスタはＸ方向の端に配置されたＮ型ＭＯＳトランジスタを除いてＸ方向に隣接して配置されるＮ型ＭＯＳトランジスタとソース領域１０６を共有して配置され、ソース領域を共通するＮ型ＭＯＳトランジスタ同士はソース領域のＸ方向の中心でＸ方向と直交するＹ方向の軸を対称軸として対称に配置されている。

また、トランジスタが設けられていないＰ型半導体基板１００の表面には素子分離領域１０５が設けられている。Ｘ方向に隣接するＮ型ＭＯＳトランジスタのドレイン領域１０７の間には、素子分離領域１０５を隔ててバラスト抵抗領域１０９となるＮ型の高濃度領域が設けられている。各Ｎ型ＭＯＳトランジスタのドレイン領域１０７は、図５（ｂ）の平面図に示すように、ドレイン領域１０７からコンタクト１１２とドレイン・バラスト抵抗領域間配線１１３を介してバラスト抵抗領域１０９に一旦接続され、バラスト抵抗領域１０９からさらに図５（ｂ）では図示を省略している配線を介してオープンドレイン信号端子３１に接続されている。なお、コンタクト１１２のコンタクト抵抗、ドレイン・バラスト抵抗領域間配線１１３の配線抵抗、バラスト抵抗領域１０９の拡散層抵抗の直列抵抗がドレイン領域１０７からオープンドレイン信号端子への配線接続のバラスト抵抗となる。上記バラスト抵抗の構造は、特許文献２を引用して説明した図４に示す構造と同一の構造を用いることができる。

また、これらの複数のＮ型ＭＯＳトランジスタ全体を囲んでＰウェル１０１の表面にＰ型ガードリング領域１１０が設けられている。さらに、図３に示す従来例と同様に、Ｘ方向の端のＮ型ＭＯＳトランジスタとＰ型ガードリングの間のＰ型半導体基板１００の表面には、低濃度Ｐ型基板領域１０４が設けられている。また、外周部にＰ型ガードリング領域１１０が設けられたＰウェル１０１の外側のＰ型半導体基板１００の表面にＮウェル１０２が設けられ、Ｎウェル１０２の表面には、Ｎ型ガードリング領域１１１が設けられ、Ｎ型ガードリング領域は配線を介して第１の電源端子であるＶＤＤ端子３２に接続されている。また、ソース領域１０６とＰ型ガードリング領域１１０は第２の電源端子であるＧＮＤ端子３３に接続されている。さらに、ＶＤＤ端子３２とＧＮＤ端子３３との間には電源端子間保護素子５０が設けられている。なお、ＶＤＤ端子３２とＧＮＤ端子３３の電圧は通常動作時には、ＧＮＤ端子３３よりＶＤＤ端子３２に高い電圧が印加される電源端子である。

また、各Ｎ型ＭＯＳトランジスタのソースとドレインの間には、半導体装置の構造上、ＮＰＮ型の寄生バイポーラトランジスタＢＤＳ１、ＢＤＳ２、ＢＤＳ３、ＢＤＳ４が形成されることになる。さらに、ドレイン領域１０７のＮ型領域をコレクタ、Ｐウェル１０１、Ｐ型半導体基板１００をベース、Ｎ型ガードリング領域１１１をエミッタとする寄生バイポーラトランジスタＢＤＧ１、ＢＤＧ２、ＢＤＧ３、ＢＤＧ４、ＢＤＧｕ１、ＢＤＧｄ１も形成されることになる。なお、この他にもバラスト抵抗領域１０９にＮＰＮ型の寄生バイポーラトランジスタが形成されるが、図が煩雑になることを避けるため、図示を省略している。

次に図５に示す比較例１の半導体装置についてオープンドレイン信号端子３１とＶＤＤ端子３２との間にＶＤＤ端子に対してオープンドレイン信号端子３１の電圧が高くなるＥＳＤが印加された場合の電流が流れる経路について、図６、図７、図８を用いて説明する。図６（ａ）、図７（ａ）、図８（ａ）はそれぞれ、図５（ｂ）のＡ−Ａ断面における構造と電流経路を示す。また、図６（ｂ）、図７（ｂ）、図８（ｂ）はそれぞれ、図５（ｂ）のＢ−Ｂ断面における構造と電流経路を示す。

図６（ａ）に電流経路Ｉ１として白抜きの矢印で示すようにオープンドレイン信号端子３１→バラスト抵抗領域１０９→ドレイン領域１０７→ソース領域１０６→ＧＮＤ端子３３→電源端子間保護素子５０→ＶＤＤ端子のルートで放電するのが本来の放電ルートである。このドレイン領域１０７からソース領域１０６へは、図５で説明した寄生バイポーラトランジスタＢＤＳ１〜ＢＤＳ４が導通することにより電流が流れる。

しかし、図７の電流経路Ｉ２に示すように、ＧＮＤ端子からＶＤＤ端子へは、電源端子間保護素子５０を経由するルートの他、ＧＮＤ端子３３→Ｐ型ガードリング領域１１０→Ｐウェル１０１→Ｎウェル１０２→Ｎ型ガードリング領域１１１のルートを経由してもＶＤＤ端子にサージ電流が流れる。

図７に示す電流経路Ｉ２において、ＧＮＤ端子３３からＶＤＤ端子３２に電流が流れるとドレイン領域１０７とＮ型ガードリング領域１１１との間に存在する寄生バイポーラトランジスタＢＤＧ１、ＢＤＧ２、ＢＤＧ３、ＢＤＧ４、ＢＤＧｕ１、ＢＤＧｄ１にベース電流が供給され、寄生バイポーラトランジスタＢＤＧ１、ＢＤＧ２、ＢＤＧ３、ＢＤＧ４、ＢＤＧｕ１、ＢＤＧｄ１も動作を開始する。これらの寄生バイポーラトランジスタＢＤＧ１、ＢＤＧ２、ＢＤＧ３、ＢＤＧ４、ＢＤＧｕ１、ＢＤＧｄ１のうち、ベース領域が最も小さい（Ｎ型ガードリング領域１１１、Ｎウェル１０２に近い）寄生バイポーラトランジスタＢＤＧ１、ＢＤＧｕ１、ＢＤＧｄ１が他の寄生バイポーラトランジスタＢＤＧ２、ＢＤＧ３、ＢＤＧ４と比べて最も動作しやすく、また動作したときに流れる電流も大きい（図８の電流経路Ｉ３参照）。このため、寄生バイポーラトランジスタＢＤＳ１、ＢＤＧ１、ＢＤＧｕ１、ＢＤＧｄ１に電流が集中し、寄生バイポーラトランジスタＢＤＳ１、ＢＤＧ１、ＢＤＧｕ１、ＢＤＧｄ１を構成するドレイン領域１０７（ドレイン拡散層）が破壊される。

図９は、図５（ｃ）のＡ−Ａ断面図に示した寄生素子を抜き出して回路図イメージとした図面である。図６（ａ）、図７（ａ）、図８（ａ）のＡ−Ａ断面図で示した放電経路を重ねて示している。ただし、図が煩雑になるのを避けるため、寄生バイポーラトランジスタＢＤＳ１、ＢＤＧ１に流れる電流のみを示し、寄生バイポーラトランジスタＢＤＳ２〜ＢＤＳ４、ＢＤＧ２〜ＢＤＧ４に流れる電流の図示は省略している。図中のダイオードは、電源端子間保護素子５０のダイオード特性を示している。放電経路は、電流経路Ｉ１がオープンドレイン信号端子３１→ＢＤＳ１コレクタ→ＢＤＳ１エミッタ→電源端子間保護素子５０→ＶＤＤ端子３２の経路である。電流経路Ｉ２は、電流経路Ｉ１のＢＤＳ１エミッタ（すなわちＧＮＤ端子３３）から分岐してＢＤＧ１ベース→ＢＤＧ１エミッタ→ＶＤＤ端子３２の経路である。さらに、電流経路Ｉ３は、オープンドレイン信号端子３１→ＢＤＧ１コレクタ→ＢＤＧ１エミッタ→ＶＤＤ端子の経路である。

図１０は図５（ｂ）のＹ方向（図５（ａ）のＢ−Ｂ断面図と同じ方向）の断面で寄生素子を抜き出して回路図イメージとした図面である。図５（ａ）ではＢ−Ｂ断面図のみを示したが、図１０では、図５（ｂ）に示す４つのドレイン領域１０７ａ〜１０７ｄそれぞれのＹ方向の両側のＮ型ガードリング領域１１１と各ドレイン領域１０７ａ〜１０７ｄとの間に形成される８つの寄生バイポーラトランジスタＢＤＧｕ１〜ＢＤＧｕ４、ＢＤＧｄ１〜ＢＤＧｄ４を示している。この図１０においても、寄生素子に電流が流れる経路は、寄生バイポーラトランジスタＢＤＧｕ１、ＢＤＧｄ１を経由してＥＳＤ電流が流れる経路のみを示している。図１０において、寄生バイポーラトランジスタＢＤＧｕ１、ＢＤＧｄ１ベースからエミッタへ流れる電流が電流経路Ｉ２の電流であり、コレクタからエミッタへと流れる電流が電流経路Ｉ３の電流である。

図９と図１０を接続点ｅ１〜ｅ４、ｂ１〜ｂ４、ｖ１〜ｖ４で接続した図が図１１（ａ）となる。図１１（ａ）も図が煩雑になるのを避けるため、寄生バイポーラトランジスタＢＤＧｕ１〜ＢＤＧｕ４の記載は省略している。図１１（ｂ）に寄生バイポーラトランジスタＢＤＳ１、ＢＤＧ１、ＢＤＧｄ１にＥＳＤ電流が流れる放電経路を示す。図６、図７、図８で説明した電流経路Ｉ１、Ｉ３を実線の矢印で、電流経路Ｉ２を破線の矢印で示す。すでに説明したように電流経路Ｉ１がオープンドレイン信号端子３１からＢＤＳ１のコレクタとエミッタと電源端子間保護素子５０とを経由してＶＤＤ端子３２に流れる経路であり、電流経路Ｉ２は、電流経路Ｉ１のＢＤＳ１のエミッタ（またはＧＮＤ端子３３）から分岐してＢＤＧ１及びＢＤＧｄ１のベースからエミッタを経由してＶＤＤ端子３２に流れる経路であり、電流経路Ｉ３は、オープンドレイン信号端子３１からＢＤＧ１、ＢＤＧｄ１のコレクタからエミッタを経由してＶＤＤ端子３２に流れる経路である。図１１（ｂ）に示す寄生バイポーラトランジスタＢＤＳ１、ＢＤＧ１、ＢＤＧｄ１、（図１１（ｂ）には記載を省略しているが、ＢＤＧｕ１も同様）に電流が集中してドレイン拡散層が破壊する。

プロセスの微細化により、保護素子自体が微細化するためゲートピッチが狭まり、よりドレイン拡散層幅ｄ（図５（ｂ）に図示）が縮小する方向にあり、ドレイン拡散層破壊が起こり易くなる。破壊を防止するために、ドレイン拡散層幅ｄを増加させるとゲートピッチの増大を招き、保護素子面積が増加してしまう。

本発明の実施例１による半導体装置の平面図と断面図を図１２に示す。図１２（ｂ）は、平面図であり、図１２（ａ）は図１２（ｂ）のＢ−Ｂ断面図、図１２（ｃ）は図１２（ｂ）のＣ−Ｃ断面図、図１２（ｄ）は図１２（ｂ）のＡ−Ａ断面図である。

実施例１の半導体装置の構造について、図１２を用いて説明する。図１２では、比較例１として説明した図５と構造、機能がほぼ同一である部分については、同一の符号を付し、重複する説明は省略する。

図１２に示す実施例１の半導体装置は、図５の比較例１に対して、バイパス領域（第２導電型第１領域）１２０ａ、１２０ｂが設けられている。バイパス領域１２０ａ、１２０ｂは、Ｐウェル１０１の表面のＸ方向に複数配置されたＮ型ＭＯＳトランジスタの電流の流れる方向（Ｘ方向）に沿って、各Ｎ型ＭＯＳトランジスタの電流の流れる方向に直交する方向（Ｙ方向）の両側に沿って設けられる。バイパス領域１２０ａ、１２０ｂはＰウェル１０１の表面に設けられたＮ型の高濃度領域である。

図１２（ａ）のＢ−Ｂ断面図によるとドレイン領域１０７を挟んで両側のＰウェル１０１の表面にバイパス領域１２０ａと１２０ｂが設けられ、その外側のＰウェル１０１の表面には、Ｐ型ガードリング領域１１０が設けられ、さらにその外側のＰ型半導体基板１００の表面にＮ型ガードリング領域１１１が設けられることになる。この構造によるとドレイン領域をコレクタとする縦型の寄生バイポーラトランジスタＢＧＤｕ１、ＢＤＧｄ１よりＮウェル１０２、Ｎ型ガードリング領域１１１の近くに、バイパス領域１２０ａ、１２０ｂをそれぞれコレクタとする縦型の寄生バイポーラトランジスタＢＤＧａｕ１、ＢＤＧａｄ１が形成されることになる。このＮＰＮ型寄生バイポーラトランジスタＢＤＧａｕ１、ＢＤＧａｄ１のベースはＰウェル１０１を介してＰ型ガードリング領域１１０に接続され、Ｐ型ガードリング領域１１０はさらに配線によりＧＮＤ端子３３に接続される。エミッタは、Ｎウェル１０２を介してＮ型ガードリング領域１１１に接続され、さらにＮ型ガードリング領域１１１は配線によりＶＤＤ端子３２に接続される。また、コレクタとなるバイパス領域１２０ａ、１２０ｂは、オープンドレイン信号端子３１に配線により接続されている。

また、図１２（ｃ）のＣ−Ｃ断面図に示すとおり、ソース領域１０６を挟んで両側のＰウェル１０１の表面にバイパス領域１２０ａと１２０ｂが設けられ、その外側のＰウェル１０１の表面には、Ｐ型ガードリング領域１１０が設けられ、さらにその外側のＰ型半導体基板１００の表面にＮ型ガードリング領域１１１が設けられることになる。この構造によると図１２（ａ）と同様に、バイパス領域１２０ａ、１２０ｂをそれぞれコレクタとする縦型の寄生バイポーラトランジスタＢＤＧａｕ２ａ、ＢＤＧａｄ２ａが形成されることになる。このＮＰＮ型寄生バイポーラトランジスタＢＤＧａｕ２ａ、ＢＤＧａｄ２ａは、ＢＤＧａｕ１、ＢＤＧａｄ１と同様に、ベースはＰウェル１０１を介してＰ型ガードリング領域１１０に接続され、エミッタは、Ｎウェル１０２を介してＮ型ガードリング領域１１１に接続される。また、コレクタとなるバイバス領域１２０ａ、１２０ｂは、オープンドレイン信号端子３１に配線により接続される。

また、バイパス領域１２０ａ、１２０ｂをコレクタとして、ベースがＰウェル１０１を介してＰ型ガードリング領域１１０に接続され、エミッタがソース領域１０６に接続された横型の寄生ＮＰＮバイポーラトランジスタＢＤＳａｕ２、ＢＤＳａｄ２も形成される。それ以外の構成については、おおよそ図５に示す比較例１の構成と同一である。

図１３をさらに参照して実施例１の半導体装置について、オープンドレイン信号端子３１とＶＤＤ端子３２との間に、オープンドレイン信号端子３１の電圧をＶＤＤ端子３２の電圧より高電圧とするＥＳＤが印加されたときに電流が流れる経路について説明する。図１３（ａ）は、図１２（ｂ）のＢ−Ｂ断面においてＥＳＤ電流が流れる経路を説明する図面であり、図１３（ｂ）は、図１２（ｂ）のＣ−Ｃ断面においてＥＳＤ電流が流れる経路を説明する図面である。図１３（ａ）において、電流経路Ｉ１〜Ｉ３は、比較例１の図６〜図１１に示した放電電流の流れる経路と同一である。図１３（ａ）において、ＧＮＤ端子３３とＶＤＤ端子３２との間に電流経路Ｉ２により、ＧＮＤ端子３３→Ｐ型ガードリング領域１１０→Ｐウェル１０１→Ｎウェル１０２→Ｎ型ガードリング領域１１１→ＶＤＤ端子３２を経由して電流が流れると、Ｐウェル１０１→Ｎウェル１０２に流れる電流により、縦型寄生バイポーラトランジスタＢＤＧａｕ１、ＢＤＧａｄ１にベース電流が流れることにより、縦型寄生バイポーラトランジスタＢＤＧａｕ１、ＢＤＧａｄ１が導通し、オープンドレイン信号端子３１に接続されたバイパス領域１２０ａ、１２０ｂから寄生バイポーラトランジスタＢＤＧａｕ１、ＢＤＧａｄ１を経由してＶＤＤ端子に接続されたＮ型ガードリング領域へと電流Ｉ４が流れる。

同様に、図１３（ｂ）を参照すると、ＧＮＤ端子３３とＶＤＤ端子３２との間に形成される電流経路Ｉ２により、Ｐウェル１０１→Ｎウェル１０２へ流れる電流がベース電流となって縦型寄生バイポーラトランジスタＢＤＧａｄ２ａ、ＢＤＧａｕ２ａが共に導通し、オープンドレイン信号端子３１から電流経路Ｉ４を通ってＶＤＤ端子へと電流が流れる。さらに、横型の寄生バイポーラトランジスタＢＤＳａｄ２、ＢＤＳａｕ２も導通し、電流経路Ｉ５により、オープンドレイン信号端子３１→バイパス領域１２０ａ、１２０ｂ→Ｐウェル１０１→ソース領域１０６→ＧＮＤ端子３３→電源端子間保護素子５０→ＶＤＤ端子３２の経路を経由して放電電流（ＥＳＤ電流）が流れる。したがって、図８等に示す比較例１の電流経路Ｉ３のように一部の寄生バイポーラトランジスタ（ＢＤＳ１、ＢＤＧ１、ＢＤＧｕ１、ＢＤＧｄ１）に電流が集中して流れることが生ぜず、電流経路Ｉ４、Ｉ５にも分散して電流が流れるため、一部のドレイン領域に電流が集中して流れ、ドレイン領域が破壊されてしまうような不具合が発生することを避けることができる。

図１４（ａ）は図１２（ｂ）のＡ−Ａ断面に示す寄生素子を回路図イメージとして表した等価回路図であり、図１４（ｂ）はそれに電流が流れる経路を示したものである。図１２（ｂ）のＡ−Ａ断面のおいては、比較例１として示した図９の等価回路、電流が流れる経路と大きな差異は生じない。

図１５は図１２（ｂ）の各ドレイン領域１０７ａ〜１０７ｄをＹ方向（図１２（ａ）に示すＢ−Ｂ断面図と同じ方向）の断面で寄生素子を抜き出して回路図イメージ化した図である。図１２（ａ）では、４つのドレイン領域１０７ａ〜１０７ｄのうち、ドレイン領域１０７ａのＢ−Ｂ断面図のみを示したが、図１５では、図１２（ｂ）に示す４つのドレイン領域１０７ａ〜１０７ｄそれぞれのＹ方向の両側のＮ型ガードリング領域１１１と各ドレイン領域１０７ａ〜１０７ｄとの間に形成される８つの寄生バイポーラトランジスタＢＤＧｕ１〜ＢＤＧｕ４、ＢＤＧｄ１〜ＢＤＧｄに加えて、Ｙ方向の同一断面におけるバイパス領域１２０ａ、１２０ｂとＮ型カードリング領域１１１との間に形成される縦型寄生バイポーラトランジスタＢＤＧａｕ１〜ＢＤＧａｕ４、ＢＤＧａｄ１〜ＢＤＧａｄ４の合計１６個の寄生バイポーラトランジスタを示している。この図１５において、Ｐ型ガードリング領域１１０からＮ型ガードリング領域１１１へ流れる上記各寄生バイポーラトランジスタのベース電流となる電流経路Ｉ２の経路を破線で示し、寄生バイポーラトランジスタＢＤＧｕ１〜ＢＤＧｕ４、ＢＤＧｄ１〜ＢＤＧｄのコレクタからエミッタへ流れる電流を電流経路Ｉ３の実線で示し、寄生バイポーラトランジスタＢＤＧａｕ１〜ＢＤＧａｕ４、ＢＤＧａｄ１〜ＢＤＧａｄのコレクタからエミッタへ流れる電流を電流経路Ｉ４の実線で示している。

図１６は、図１２（ｂ）の各ソース領域１０６ａ〜１０６ｃをＹ方向（図１２（ｃ）に示すＣ−Ｃ断面図と同じ方向）の断面で寄生素子を抜き出して回路図イメージ化した図である。図１２（ｃ）では、３つのソース領域１０６ａ〜１０６ｃのうち、ソース領域１０６ｂのＣ−Ｃ断面図のみを示したが、図１２では、図１６（ｂ）に示す３つのソース領域１０６ａ〜１０６ｃとバイパス領域１２０ａ、１２０ｂとの間にそれぞれ形成される横型寄生バイポーラトランジスタＢＤＳａｕ１〜ＢＤＳａｕ３、ＢＤＳａｄ１〜ＢＤＳａｄ３と、Ｙ方向の同一断面におけるバイパス領域１２０ａ、１２０ｂとＮ型カードリング領域１１１との間に形成される縦型寄生バイポーラトランジスタＢＤＧａｕ１ａ〜ＢＤＧａｕ３ａ、ＢＤＧａｄ１ａ〜ＢＤＧａｄ３ａの合計１２個の寄生バイポーラトランジスタを示している。この図１６において、Ｐ型ガードリング領域１１０からＮ型ガードリング領域１１１へ流れる寄生バイポーラトランジスタのベース電流となる電流経路Ｉ２の経路を破線で示し、寄生バイポーラトランジスタＢＤＳａｕ１〜ＢＤＳａｕ３、ＢＤＳａｄ１〜ＢＤＳａｄ３、ＢＤＧａｕ１ａ〜ＢＤＧａｕ３ａ、ＢＤＧａｄ１ａ〜ＢＤＧａｄ３ａのコレクタからエミッタへ流れる電流を電流経路Ｉ５の実線で示している。

図１７は、図１４、図１５、図１６を接続点ｅ１〜ｅ７、ｂ１〜ｂ４、ｃ１〜ｃ３、ｖ１〜ｖ７で接続した図である。図１７では図が煩雑になるのを避けるため、寄生バイポーラトランジスタＢＤＧａｕ１〜ＢＤＧａｕ４、ＢＤＧｕ１〜ＢＤＧｕ４、ＢＤＧａｄ１ａ〜ＢＤＧａｄ４ａ、ＢＤＳａｄ１〜ＢＤＳａｄ４、ＢＤＧａｄ１〜ＢＤＧａｄ４の記載は省略している。

実施例１の放電経路を示す等価回路図である図１７を比較例１の等価回路図である図１１（ａ）と比べると、寄生バイポーラトランジスタＢＤＧａｕ１、ＢＤＧａｄ１、ＢＤＧａｕ１ａ、ＢＤＧａｄ１ａ、ＢＤＳａｕ１、ＢＤＳａｄ１を構成する拡散層（バイパス領域、第２導電型第１領域１２０ａ、１２０ｂ）が追加されたことでエミッタ面積が増加するため、従来技術で破壊した電流と同等の電流が流れた場合でも寄生バイポーラトランジスタＢＤＳ１、ＢＤＧ１を構成するＸ方向の端に配置されたドレイン拡散層（ドレイン領域１０７ａ）の破壊を抑制することができる。また、寄生バイポーラトランジスタＢＤＧａｕ２〜ＢＤＧａｕ４、ＢＤＧａｄ２〜ＢＤＧａｄ４、ＢＤＧａｕ２ａ〜ＢＤＧａｕ４ａ、ＢＤＧａｄ２ａ〜ＢＤＧａｄ４ａ、ＢＤＳａｕ２〜ＢＤＳａｕ４、ＢＤＳａｄ２〜ＢＤＳａｄ４に電流を流すことによって、より寄生バイポーラトランジスタＢＤＳ２〜ＢＤＳ４のベース電流を増やし、寄生バイポーラトランジスタＢＤＳ２〜ＢＤＳ４のインピーダンスを低くできるため、電流を分散し易くなり、寄生バイポーラトランジスタＢＤＳ１、ＢＤＧ１に電流が集中することを防止できる。

また、ＶＤＤ端子３２を共通にして、オープンドレイン信号端子３１に負の電荷を印加する場合など、オープンドレイン信号端子３１とＧＮＤ端子３３との間に設けられるオープンドレイン信号端子保護素子（Ｎｃｈ保護素子）がダイオード動作する場合には、バイパス領域１２０ａ、１２０ｂをコレクタとする寄生バイポーラトランジスタのベース・コレクタ間にも電流が流れるためＥＳＤ耐量向上に寄与する。

図１８は、比較例２の半導体装置を示す平面図である。比較例２では、実施例１では、ＭＯＳトランジスタの電流の流れる方向（Ｘ方向）に沿って、ＭＯＳトランジスタの両側に設けたバイパス領域１２０ａ、１２０ｂを電流の流れる方向の端に配置している（バイバス領域２２０）。比較例２の半導体装置がＥＳＤ保護素子として機能するときの等価回路図を図１９に示す。図１９に示すように寄生バイポーラトランジスタＢＤＳａ、ＢＤＧａがバイパス経路として形成されるが、Ｘ方向の端に配置される寄生バイポーラトランジスタＢＤＳ１、ＢＤＧ１、ＢＤＳａ、ＢＤＧａに電流が集中することに変わりは無い。均一動作という観点から、寄生バイポーラトランジスタＢＤＳ２〜ＢＤＳ４、ＢＤＧ２〜ＢＤＧ４にも電流を流すために、寄生バイポーラトランジスタＢＤＳ２〜ＢＤＳ４、ＢＤＧ２〜ＢＤＧ４のインピーダンスを下げる手段としては、実施例１のようにＭＯＳトランジスタの電流の流れる方向（Ｘ方向）に沿って、バイパス領域１２０ａ、１２０ｂを配置することが効果的である。

また、ＭＯＳトランジスタを囲んで、ガードリングとの間にバイパス領域をリング状に配置することも考えられるが、素子分離領域を挟んで拡散層（バイパス領域）を配置する必要があるため、ＭＯＳトランジスタの電流が流れる方向（ゲートに直交する方向、Ｘ方向）の面積が増大してしまう。

図２０は実施例２の半導体装置の平面図である。実施例１と構成が同一である部分については、同一の符号を付し、重複する説明は省略する。また、バラスト抵抗部の配線の記載は省略しているが、実施例１と同様である。図２０に示す実施例２では、ＭＯＳトランジスタのチャンネル幅をｕｎｉｔＷとしたときに、ｕｎｉｔＷの長さは、各トランジスタのドレイン領域１０７及びバラスト領域１０９のＭＯＳトランジスタの電流が流れる方向（ゲートに直交する方向）の長さの和より長い。すなわち、各ドレイン領域のＸ方向の長さをｄ１、ｄ３、ｄ４、ｄ６、ｄ７、ｄ９として、各バラスト抵抗領域のＸ方向の長さをｄ２、ｄ５、ｄ８としたときに、式（１）が成立する。

ｕｎｉｔＷ＞ｄ１＋ｄ２＋〜＋ｄ９ 式（１）

式（１）が成立するような場合、Ｘ方向の端に配置されたドレイン領域１０７をコレクタとし、Ｐ型ガードリング領域１１０をベース、Ｎ型ガードリング領域１１１をエミッタとする寄生バイポーラトランジスタ（図１２のＢＤＧ１に相当）のインピーダンスが低くなり、Ｘ方向の両端のドレインに電流が集中しやすくなる。この場合、Ｘ方向の端にソース領域で折り返したトランジスタを追加することで両端のドレインへの電流の集中を避けることができる。

図２１は、実施例３の半導体装置の平面図である。実施例３では、図２０に示す実施例２では設けていた素子分離領域により絶縁されていた低濃度Ｐ型基板領域１０４を設けていない。この場合、一般に素子分離領域１０５の加工寸法よりゲート加工寸法が高精度で微細な加工が可能であるため、素子分離領域を用いず、ゲート電極によって拡散層を分離することでゲートに直交する方向（ＭＯＳトランジスタの電流が流れる方向）の面積増加を低減することができる。また、ただ拡散層を追加するだけでなく、トランジスタの形状とすることにより、保護素子自体を出力バッファとして駆動する場合にその駆動能力を調整することが可能となる。

なお、上記実施例では、Ｎチャンネルオープンドレイン信号端子の保護について説明したが、Ｐチャンネルオープンドレイン信号端子の保護についても適用できることは言うまでもない。また、トランジスタはＭＯＳトランジスタの実施例について説明したが、ゲート絶縁膜は酸化膜に限られるものではなく、ＭＩＳトランジスタ一般に適用できる。

なお、本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

２：シリコン基板
５：ＳＴＩ領域
６：ソース領域
７：バラスト抵抗領域
８：チャンネル領域
９：ゲート絶縁膜
１０：ゲート電極
１１：ゲートの幅方向
１２：ゲートの長さ方向
１３：側壁
１４：ドレイン領域
１５：ｎ＋型拡散領域
１６、１８、１９、２１：コンタクト
１７、２０、２２：メタル配線
２３、４２：Ｎ型ＭＯＳトランジスタ
２６、１０１：Ｐウェル
３１：オープンドレイン信号端子（ＯＤ端子）
３２：ＶＤＤ端子（第１の電源端子）
３３：ＧＮＤ端子（第２の電源端子）
３４：オープンドレイン信号端子保護素子
４０：入力ゲート
４１：Ｐ型ＭＯＳトランジスタ
５０：電源端子間保護素子
１００：基板（Ｐ型半導体基板）
１０２：Ｎウェル
１０４：低濃度Ｐ型基板領域
１０５：絶縁層（素子分離領域）
１０６、１０６ａ〜ｃ：（Ｎ型ＭＯＳトランジスタ）ソース領域
１０７、１０７ａ〜１０７ｄ：（Ｎ型ＭＯＳトランジスタ）ドレイン領域
１０８：ゲート電極
１０９：バラスト抵抗領域
１１０：Ｐ型ガードリング領域
１１１：Ｎ型ガードリング領域
１１２：コンタクト（バラスト抵抗の一部）
１１３：ドレイン・バラスト抵抗領域間配線（バラスト抵抗の一部）
１２０、１２０ａ、１２０ｂ：バイパス領域（第２導電型第１領域、Ｎ型高濃度領域）

Claims (11)

1. 第１、第２の電源端子と、
   オープンドレイン信号端子と、
   半導体基板の表面に設けられた第１導電型ウェルと、
   前記第１導電型ウェルの表面に設けられソース領域が前記第２の電源端子に接続され、ドレイン領域が前記オープンドレイン信号端子に接続された第２導電型ＭＩＳトランジスタと、
   前記第１導電型ウェルの表面に前記第２導電型ＭＩＳトランジスタのゲート幅方向に沿って前記第２導電型ＭＩＳトランジスタの両側に設けられ、それぞれ前記オープンドレイン信号端子に接続された一対の第２導電型第１領域と、
   前記第２導電型ＭＩＳトランジスタと前記一対の第２導電型第１領域とを囲んで前記第１導電型ウェルの外周部の表面に設けられて前記第２の電源端子に接続され、前記第１導電型ウェルより高濃度の第１導電型ガードリング領域と、
   前記第１導電型ガードリング領域をさらに外側から囲んで前記半導体基板の表面に設けられ、前記第１の電源端子に接続された第２導電型ガードリング領域と、
   前記第１の電源端子と前記第２の電源端子との間に接続された電源端子間保護素子と、
   を備えることを特徴とする半導体装置。
2. 前記一対の第２導電型第１領域の間に前記第２導電型ＭＩＳトランジスタが前記ゲート幅方向に複数配置され、前記複数の第２導電型ＭＩＳトランジスタはそれぞれ、ソース領域が前記第２の電源端子に、ドレイン領域が前記オープンドレイン信号端子に接続されていることを特徴とする請求項１記載の半導体装置。
3. 前記一対の第２導電型第１領域の平面の形状は、それぞれ前記ゲート幅方向と直交する前記第２導電型ＭＩＳトランジスタのゲート長方向の長さより、前記ゲート幅方向の長さが大きい略直線状の形状であることを特徴とする請求項２記載の半導体装置。
4. 前記複数配置された第２導電型ＭＩＳトランジスタ全体の第１方向の両端と、前記両端に対向する前記第１導電型ガードリング領域と、の間の前記第１導電型ウェルの表面に前記第１導電型ウェルより濃度の薄い低濃度第１導電型領域が、設けられていることを特徴とする請求項２または３記載の半導体装置。
5. 前記複数の第２導電型ＭＩＳトランジスタはそれぞれ他の前記第２導電型ＭＩＳトランジスタとソース領域を共有して前記ゲート幅方向に向かいあわせに配置され、前記ゲート幅方向に複数配置された第２導電型ＭＩＳトランジスタ全体の両端がドレイン領域となるように配置されていることを特徴とする請求項２乃至４いずれか１項記載の半導体装置。
6. 前記複数の第２導電型ＭＩＳトランジスタのドレイン領域は、それぞれバラスト抵抗を介して前記オープンドレイン信号端子に接続されていることを特徴とする請求項２乃至５いずれか１項記載の半導体装置。
7. 前記複数の第２導電型ＭＩＳトランジスタのドレイン領域にそれぞれ対応して前記第１導電型ウェルの表面に設けられ、前記対応する第２導電型ＭＩＳトランジスタのドレイン領域と複数並列に設けられた配線を介して接続され、さらに前記オープンドレイン信号端子と配線により接続された複数の第２導電型バラスト抵抗領域を備え、
   前記複数の第２導電型ＭＩＳトランジスタのドレイン領域と、前記オープンドレイン信号端子とは、前記第２導電型バラスト抵抗領域を介して接続されていることを特徴とする請求項２乃至５いずれか１項記載の半導体装置。
8. 前記第１導電型ウェルの表面に設けられた複数の第２導電型ＭＩＳトランジスタのドレイン領域の前記ゲート幅方向の長さと、複数の前記第２導電型バラスト抵抗領域の前記ゲート幅方向の長さとの総和より、前記第２導電型ＭＩＳトランジスタの各ドレイン領域の前記ゲート幅方向と直交する前記第２導電型ＭＩＳトランジスタのゲート長方向の長さが大きいことを特徴とする請求項７記載の半導体装置。
9. 前記複数の第２導電型ＭＩＳトランジスタのうち、少なくとも一部のＭＩＳトランジスタのゲートが当該ＭＩＳトランジスタの導通非導通を制御する制御信号に接続され、前記オープンドレイン信号端子は、オープンドレイン出力端子として機能させることができるように構成されていることを特徴とする請求項２乃至８いずれか１項記載の半導体装置。
10. 前記オープンドレイン信号端子が接続される入力ゲートを備え、
    前記複数の第２導電型ＭＩＳトランジスタのゲートをいずれも前記第２の電源端子の電位に固定し、前記オープンドレイン信号端子を信号入力端子として機能させることができるように構成されていることを特徴とする請求項２乃至９いずれか１項記載の半導体装置。
11. 前記半導体基板は第１導電型半導体基板であって、
    前記第１導電型ウェルの外側の前記半導体基板の表面に前記第１導電型ウェルを囲んで第２導電型ウェルが設けられ、前記第２導電型ウェルの表面に前記第２導電型ガードリング領域が設けられていることを特徴とする請求項１乃至１０いずれか１項記載の半導体装置。

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