JP5593160B2 - 半導体装置 - Google Patents
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Description
5:STI領域
6:ソース領域
7:バラスト抵抗領域
8:チャンネル領域
9:ゲート絶縁膜
10:ゲート電極
11:ゲートの幅方向
12:ゲートの長さ方向
13:側壁
14:ドレイン領域
15:n+型拡散領域
16、18、19、21:コンタクト
17、20、22:メタル配線
23、42:N型MOSトランジスタ
26、101:Pウェル
31:オープンドレイン信号端子(OD端子)
32:VDD端子(第1の電源端子)
33:GND端子(第2の電源端子)
34:オープンドレイン信号端子保護素子
40:入力ゲート
41:P型MOSトランジスタ
50:電源端子間保護素子
100:基板(P型半導体基板)
102:Nウェル
104:低濃度P型基板領域
105:絶縁層(素子分離領域)
106、106a〜c:(N型MOSトランジスタ)ソース領域
107、107a〜107d:(N型MOSトランジスタ)ドレイン領域
108:ゲート電極
109:バラスト抵抗領域
110:P型ガードリング領域
111:N型ガードリング領域
112:コンタクト(バラスト抵抗の一部)
113:ドレイン・バラスト抵抗領域間配線(バラスト抵抗の一部)
120、120a、120b:バイパス領域(第2導電型第1領域、N型高濃度領域)
Claims (11)
- 第1、第2の電源端子と、
オープンドレイン信号端子と、
半導体基板の表面に設けられた第1導電型ウェルと、
前記第1導電型ウェルの表面に設けられソース領域が前記第2の電源端子に接続され、ドレイン領域が前記オープンドレイン信号端子に接続された第2導電型MISトランジスタと、
前記第1導電型ウェルの表面に前記第2導電型MISトランジスタのゲート幅方向に沿って前記第2導電型MISトランジスタの両側に設けられ、それぞれ前記オープンドレイン信号端子に接続された一対の第2導電型第1領域と、
前記第2導電型MISトランジスタと前記一対の第2導電型第1領域とを囲んで前記第1導電型ウェルの外周部の表面に設けられて前記第2の電源端子に接続され、前記第1導電型ウェルより高濃度の第1導電型ガードリング領域と、
前記第1導電型ガードリング領域をさらに外側から囲んで前記半導体基板の表面に設けられ、前記第1の電源端子に接続された第2導電型ガードリング領域と、
前記第1の電源端子と前記第2の電源端子との間に接続された電源端子間保護素子と、
を備えることを特徴とする半導体装置。 - 前記一対の第2導電型第1領域の間に前記第2導電型MISトランジスタが前記ゲート幅方向に複数配置され、前記複数の第2導電型MISトランジスタはそれぞれ、ソース領域が前記第2の電源端子に、ドレイン領域が前記オープンドレイン信号端子に接続されていることを特徴とする請求項1記載の半導体装置。
- 前記一対の第2導電型第1領域の平面の形状は、それぞれ前記ゲート幅方向と直交する前記第2導電型MISトランジスタのゲート長方向の長さより、前記ゲート幅方向の長さが大きい略直線状の形状であることを特徴とする請求項2記載の半導体装置。
- 前記複数配置された第2導電型MISトランジスタ全体の第1方向の両端と、前記両端に対向する前記第1導電型ガードリング領域と、の間の前記第1導電型ウェルの表面に前記第1導電型ウェルより濃度の薄い低濃度第1導電型領域が、設けられていることを特徴とする請求項2または3記載の半導体装置。
- 前記複数の第2導電型MISトランジスタはそれぞれ他の前記第2導電型MISトランジスタとソース領域を共有して前記ゲート幅方向に向かいあわせに配置され、前記ゲート幅方向に複数配置された第2導電型MISトランジスタ全体の両端がドレイン領域となるように配置されていることを特徴とする請求項2乃至4いずれか1項記載の半導体装置。
- 前記複数の第2導電型MISトランジスタのドレイン領域は、それぞれバラスト抵抗を介して前記オープンドレイン信号端子に接続されていることを特徴とする請求項2乃至5いずれか1項記載の半導体装置。
- 前記複数の第2導電型MISトランジスタのドレイン領域にそれぞれ対応して前記第1導電型ウェルの表面に設けられ、前記対応する第2導電型MISトランジスタのドレイン領域と複数並列に設けられた配線を介して接続され、さらに前記オープンドレイン信号端子と配線により接続された複数の第2導電型バラスト抵抗領域を備え、
前記複数の第2導電型MISトランジスタのドレイン領域と、前記オープンドレイン信号端子とは、前記第2導電型バラスト抵抗領域を介して接続されていることを特徴とする請求項2乃至5いずれか1項記載の半導体装置。 - 前記第1導電型ウェルの表面に設けられた複数の第2導電型MISトランジスタのドレイン領域の前記ゲート幅方向の長さと、複数の前記第2導電型バラスト抵抗領域の前記ゲート幅方向の長さとの総和より、前記第2導電型MISトランジスタの各ドレイン領域の前記ゲート幅方向と直交する前記第2導電型MISトランジスタのゲート長方向の長さが大きいことを特徴とする請求項7記載の半導体装置。
- 前記複数の第2導電型MISトランジスタのうち、少なくとも一部のMISトランジスタのゲートが当該MISトランジスタの導通非導通を制御する制御信号に接続され、前記オープンドレイン信号端子は、オープンドレイン出力端子として機能させることができるように構成されていることを特徴とする請求項2乃至8いずれか1項記載の半導体装置。
- 前記オープンドレイン信号端子が接続される入力ゲートを備え、
前記複数の第2導電型MISトランジスタのゲートをいずれも前記第2の電源端子の電位に固定し、前記オープンドレイン信号端子を信号入力端子として機能させることができるように構成されていることを特徴とする請求項2乃至9いずれか1項記載の半導体装置。 - 前記半導体基板は第1導電型半導体基板であって、
前記第1導電型ウェルの外側の前記半導体基板の表面に前記第1導電型ウェルを囲んで第2導電型ウェルが設けられ、前記第2導電型ウェルの表面に前記第2導電型ガードリング領域が設けられていることを特徴とする請求項1乃至10いずれか1項記載の半導体装置。
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