JP4170210B2

JP4170210B2 - 半導体装置

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Publication number: JP4170210B2
Application number: JP2003422108A
Authority: JP
Inventors: 基嗣奥島
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2003-12-19
Filing date: 2003-12-19
Publication date: 2008-10-22
Anticipated expiration: 2023-12-19
Also published as: CN1630078A; CN100505240C; EP1544918A3; JP2005183661A; US20050133839A1; EP1544918A2; US7183612B2

Description

本発明はＥＳＤ（Electro Static Discharge：静電気放電）保護素子を備えた半導体装置に関する。

近時、半導体装置の高機能化及び高性能化に伴い、Ｉ／Ｏピン（入出力ピン）が数千を超えるような多ピン化の半導体装置が要求されている。このため、一つひとつのＩ／Ｏブロックの面積が、半導体装置全体のサイズ及び価格の低減に大きな影響を及ぼすようになってきている。Ｉ／Ｏブロックの面積に占める割合が大きな素子は、静電気放電保護素子（ＥＳＤ保護素子）及び高駆動力のドライバ素子である。ＥＳＤ保護素子としては、例えば、ゲート幅が数十μｍのＭＯＳ（Metal Oxide Semiconductor：金属酸化物半導体）トランジスタ（フィンガ）を多数本並列に接続して形成されたマルチフィンガ型の保護素子が使用されている。

図１７は横軸にＥＳＤ保護素子に印加される電圧をとり、縦軸にＥＳＤ保護素子を流れる電流をとって、ＥＳＤ保護素子の動作特性を示す模式図である。なお、図１７は模式図であり、電圧及び電流の尺度が実際の測定値と一致するとは限らない。図１７に示すように、実際にＥＳＤ保護素子に印加される電圧には、スナップバックが発生する方向の電圧と、スナップバックが発生しない方向の電圧の２種類がある。スナップバック発生方向の電圧とは、ＭＯＳトランジスタにおいて、ゲート電圧を制御して流れる電流の大きさを変えうる方向、即ち通常動作させる際に印加する方向の電圧をいう。例えば、ＮＭＯＳトランジスタの場合は、ドレインが正電位でソースが負電位となる方向の電圧をいう。また、ＰＭＯＳトランジスタの場合は、ソースが正電位でドレインが負電位となる方向の電圧をいう。一方、スナップバック不発生方向の電圧とは、スナップバック発生方向の電圧と逆方向に印加される電圧をいう。以下、本明細書においては、説明を簡単にするために、印加電圧の方向を問題とする場合は、スナップバック発生方向の電圧を正のＥＳＤ電圧、この方向に流れるＥＳＤ電流を正のＥＳＤ電流といい、スナップバック不発生方向の電圧を負のＥＳＤ電圧、この方向に流れるＥＳＤ電流を負のＥＳＤ電流という。また、通常、ＥＳＤ保護素子に関する議論では、スナップバックがどう生じるかが問題となるため、正のＥＳＤ電圧が議論されることが多い。このため、本明細書においても、特に正負を断らなければ、ＥＳＤ電圧は正のＥＳＤ電圧であり、ＥＳＤ電流は正のＥＳＤ電流を指すものとする。

図１７の実線１０１に示すように、ＥＳＤ保護素子に印加される電圧が低い範囲では、電流は電圧に対して単調増加するが、電圧があるしきい値を超えると、ＭＯＳトランジスタにおいてドレイン領域がコレクタ、チャネル領域がベース、ソース領域がエミッタとなる寄生バイポーラトランジスタが形成され、この寄生バイポーラトランジスタが動作することによりＥＳＤ保護素子がスナップバックして抵抗が下がり、大きな電流が流れるようになる。このとき、ＥＳＤ保護素子がＭＯＳトランジスタのみから構成されており、このトランジスタがサリサイドプロセス（セルフアラインシリサイドプロセス）により形成されたものであると、その動作特性は破線１０２に示すようになる。

しかし、この場合は問題が生じることになる。即ち、図１７に示すように、マルチフィンガのうちフィンガ１個当たりの最大許容電流値がＸであるとすると、各フィンガの特性が破線１０２に示すような特性である場合、最初にスナップバックしたフィンガに流れる電流でこのフィンガが破壊する。このため、ＭＯＳトランジスタのドレインにバラスト抵抗を付加し、各フィンガの特性を破線１０３に示すような特性にしている。つまり、フィンガが破壊される破壊電圧Ｖ_Ｂ１を、スナップバック開始電圧Ｖ_ＳＰ１よりも高くしている。このようにすれば、最初にスナップバックしたフィンガが破壊される前に、他のフィンガが順次スナップバックしてＥＳＤ電流を流すことになるため、１つのフィンガに電流が集中することなく、ＥＳＤ保護素子全体として破壊されることがない。

一方、周知のように、半導体素子の高集積化に伴い、ゲート電極並びにソース領域及びドレイン領域の表面にシリサイドが形成されるようになっている。しかし、このシリサイドは面抵抗が低いため、ＥＳＤ保護素子の動作特性は、図１７の破線１０２に示すようなものとなり、ＥＳＤに対する保護の点で問題が生じていた。

このため、特許文献１には、ドレイン領域においてシリサイドを形成しない領域、即ちシリサイドブロッキング領域を設定し、ドレイン領域の抵抗を増大させる技術が開示されている。図１８は、特許文献１に記載された従来のＥＳＤ保護素子を示す平面図である。図１８に示すように、この従来のＥＳＤ保護素子１１１においては、半導体基板の表面にソース領域１１２及びドレイン領域１１３が設けられている。また、ソース領域１１２とドレイン領域１１３の間の領域上にはゲート１１４が設けられている。そして、ドレイン領域１１３の表面にはシリサイドブロッキング領域１１５が設定されている。なお、ソース領域１１２、ゲート１１４及びドレイン領域１１３の表面におけるシリサイドブロッキング領域１１５以外の領域には、Ｔｉシリサイド１１６が形成されている。これにより、ドレイン領域の抵抗値を増大させ、バラスト抵抗を付加している。

また、特許文献２には、ウエル抵抗を利用してバラスト抵抗を付加する技術が開示されている。即ち、シリコン基板の表面に深いドレイン拡散領域を形成する。そして、この深いドレイン拡散領域及びその表面に形成されたサリサイドを、チャネル側及びコンタクト側の２つに分離するようにトレンチ分離層を形成する。このとき、トレンチ分離層はドレイン拡散領域よりも浅く形成し、ドレイン拡散領域内にトレンチ分離層の下方を回り込むように、電流経路が形成されるようにする。特許文献２には、これにより、ＥＳＤ電流の電流経路にバラスト抵抗を付加することができ、トレンチ分離層の大きさ及び位置を制御することにより、スナップバック電圧を制御できると記載されている。

更に、非特許文献１には、ドレイン領域にポリシリコンからなる抵抗体を接続する技術が開示されている。図１９は非特許文献１に記載された従来のＥＳＤ保護素子を示す断面図である。図１９に示すように、この従来のＥＳＤ保護素子１２０においては、Ｐ型シリコン基板１２１の表面にＰウエル１３３が形成され、このＰウエル１３３の表面にｎ^＋型拡散領域であるソース領域１２２、ゲート１２３及びｎ型拡散領域であるドレイン領域１２４が形成されており、これによりＭＯＳトランジスタ１２５が形成されている。また、ドレイン領域１２４は、コンタクト１２６、配線１２７、コンタクト１２８を介してポリシリコンからなる抵抗体１２９の一端に接続されている。更に、抵抗体１２９の他端はコンタクト１３０を介してパッド１３１に接続されている。なお、抵抗体１２９は、シリコン基板１２１の表面に形成された素子分離膜１３２上に形成されており、素子分離膜１３２によりシリコン基板１２１から絶縁されている。また、Ｐウエル１３３の表面にはｐ^＋型拡散領域１３４が形成されており、接地電位が印加されている。非特許文献１には、ポリシリコンからなる抵抗体１２９により、バラスト抵抗を付加できると記載されている。

特許第２７７３２２１号特開２００１−２８４５８３号公報 Koen G. Verhaege and Christian C. Russ, "Wafer Cost Reduction through Design of High Performance Fully Silicided ESD Devices", EOS/ESD Symposium 2000, p.18-28

しかしながら、上述の従来の技術には、以下に示すような問題点がある。先ず、前述の特許文献１に記載された技術、即ち、シリサイドブロッキング領域によりバラスト抵抗を形成する技術においては、シリサイドブロッキング領域のシート抵抗が２００Ω／□程度であるため、静電気保護素子の総ゲート幅が６００μｍである場合、０．６Ωのバラスト抵抗を形成するためには、シリサイドブロッキング領域の幅を２μｍとする必要がある。従って、必要な大きさのバラスト抵抗を得ようとすると、ソース・ドレイン間隔が例えば３乃至４μｍ程度と大きくなってしまう。また、この技術においては、シリサイドブロッキング領域を形成するために、特別な工程が必要になる。

また、前述の特許文献２に記載された技術、即ちドレイン拡散領域の抵抗によりバラスト抵抗を形成する技術においては、ドレイン拡散領域を深く形成する必要がある。そのためにはドレイン拡散領域を形成する際に厚いレジストが必要となり、従って、水平方向における形状を精密に制御することが困難になり、素子の小型化を図ることができないという問題点がある。

更に、前述の非特許文献１に記載された技術、即ち、ポリシリコンからなる抵抗体によりバラスト抵抗を形成する技術においては、図１９に示すように、パッド１３１に負のＥＳＤ電流が印加されたときに、ＥＳＤ電流の電流経路に抵抗が付加されてしまうという問題点がある。ＥＳＤ保護素子１２０においては、Ｐ型シリコン基板１２１とＮ型のドレイン領域１２４との間にＰＮダイオードが形成されている。従って、パッド１３１に負のＥＳＤ電流が印加されると、図１９に矢印で示されているように、Ｐウエル１３３→ドレイン領域１２４→コンタクト１２６→配線１２７→コンタクト１２８→抵抗体１２９→コンタクト１３０→パッド１３１の経路で電流が流れるため、この電流経路に抵抗体１２９による抵抗が付加されてしまう。しかしながら、パッド１３１に負のＥＳＤ電流が印加された場合は、ＥＳＤ保護素子はスナップバックしないため、バラスト抵抗は必要なく、バラスト抵抗があると却って保護性能を低下させてしまう。即ち、この従来のＥＳＤ保護素子は、負のＥＳＤ電流に対する保護性能が低い。

本発明はかかる問題点に鑑みてなされたものであって、小型化を図ることができ、作製に際して特別な工程を必要とせず、負のＥＳＤ電流に対しても十分な保護性能を示す半導体装置を提供することを目的とする。

本発明に係る半導体装置は、半導体基板の表面に形成されソース・ドレインの一方に基準電位が印加される第１導電型トランジスタと、前記半導体基板の表面における前記第１導電型トランジスタから絶縁された位置に形成された第１導電型拡散層と、前記第１導電型トランジスタのソース・ドレインの他方の直上域の少なくとも一部及び前記第１導電型拡散層の直上域の少なくとも一部を含む領域に設けられた配線と、パッドを前記第１導電型拡散層に接続する第１のコンタクトと、前記第１導電型拡散層を前記配線に接続する第２のコンタクトと、前記配線を前記ソース・ドレインの他方に接続する第３のコンタクトと、を有し、複数個の前記第１導電型トランジスタがそのゲートの長さ方向に沿って配列されており、相互に隣り合う前記第１導電型トランジスタが対をなしており、この各対を構成する前記第１導電型トランジスタにおいてはソース領域が共通化されており、相互に隣り合う前記対において、前記配線及び前記第１導電型拡散層が共通化されていることを特徴とする。

本発明においては、パッドとソース・ドレインの他方との間に、第１のコンタクト、第２導電型拡散層、第２のコンタクト、配線及び第３のコンタクトが直列に接続されている。このため、パッドに正のＥＳＤ電流が印加された場合には、後述する実質的な素子長を従来と比較して小さく維持したまま、パッドとソース・ドレインの他方との間にコンタクト抵抗を付加することができる。また、パッドに負のＥＳＤ電流が印加された場合には、半導体基板の表面、第２導電型拡散層及び第１のコンタクトからなる電流経路に電流が流れるため、この電流経路の抵抗が小さい。更に、第１乃至第３のコンタクトは通常のコンタクト製造工程において製造することができ、特別な工程を必要としない。

また、前記第１のコンタクトから前記第２のコンタクトに向かう方向が、前記第２導電型トランジスタのゲートの幅方向であることが好ましい。なお、ゲートの幅方向とは、ソースからドレインに向かう方向に直交する方向である。これにより、第２導電型拡散層内の電流経路がソースからドレインに向かう方向に直交する方向となり、ソース・ドレイン間の距離を増大させずに、拡散層抵抗によるバラスト抵抗を付加することができる。また、後述するように、各フィンガを近接配置できるため、基板カップリング効果が大きくなり、バラスト抵抗の値を相対的に小さくすることができる。

更に、本発明に係る半導体装置は、前記パッドに前記第１導電型トランジスタと並列に接続された集積回路部を有し、前記第１導電型トランジスタは前記パッドに静電気放電電流が入力されたときにこの静電気放電電流を流すものであってもよい。これにより、集積回路部を静電気放電から保護することができる。また、このとき、パッドは集積回路部の出力パッドを兼用していてもよく、入力パッドを兼用していてもよい。更に、パッドは電源パッドであってもよい。

本発明により、マルチフィンガ型の静電気放電保護素子を形成することができる。

更にまた、相互に隣り合う前記対において、前記配線及び前記第２導電型拡散層が共通化されていてもよい。これにより、レイアウト面積をより一層低減することができる。

このとき、相互に隣り合う前記対において、前記第１及び第２のコンタクトが共通化されていてもよい。これにより、レイアウト面積をより一層低減することができる。

本発明に係る他の半導体装置は、半導体基板の表面に形成されソース・ドレインの一方に基準電位が印加される第１導電型トランジスタと、前記半導体基板の表面における前記第１導電型トランジスタから絶縁された位置に形成された第１導電型拡散層と、前記第１導電型トランジスタのソース・ドレインの他方の直上域の少なくとも一部及び前記第１導電型拡散層の直上域の少なくとも一部を含む領域に設けられた配線と、前記第１導電型拡散層に接続された第１のコンタクトと、前記第１導電型拡散層を前記配線に接続する第２のコンタクトと、前記配線を前記ソース・ドレインの他方に接続する第３のコンタクトと、前記半導体基板の表面における前記第１導電型トランジスタ及び前記第１導電型拡散層から絶縁された位置に形成された他の第１導電型拡散層と、前記第１導電型拡散層の直上域の少なくとも一部及び前記他の前記第１導電型拡散層の直上域の少なくとも一部を含む領域に設けられ前記第１のコンタクトにより前記第１導電型拡散層に接続された他の配線と、パッドを前記他の第１導電型拡散層に接続する第４のコンタクトと、前記他の第１導電型拡散層を前記他の配線に接続する第５のコンタクトと、を有することを特徴とする。これにより、ソース・ドレインの他方に付加される抵抗を、より一層高くすることができる。

本発明に係る更に他の半導体装置は、半導体基板の表面に形成された第１導電型領域と、この第１導電型領域の表面に形成されたゲート絶縁膜と、このゲート絶縁膜上に設けられたゲート電極と、前記第１導電型領域内における前記ゲート電極の直下域の両側に夫々形成された第１及び第２の第２導電型領域と、を備えた半導体装置において、前記第１導電型領域内における前記第２の第２導電型領域と絶縁分離層により絶縁分離された位置に形成された第３の第２導電型領域と、この第３の第２導電型領域上に設けられた第１及び第２のコンタクトと、前記第２の第２導電型領域上に設けられた第３のコンタクトと、を有し、前記第１及び第２のコンタクトは相互に離間した位置に配置されており、前記第３の第２導電型領域には前記第１のコンタクトを介して基準電位が印加され、前記第３の第２導電型領域は前記第２のコンタクト、配線層及び前記第３のコンタクトを介して前記第２の第２導電型領域に接続されており、前記第１の第２導電型領域はパッドと接続されていることを特徴とする。

本発明によれば、パッドとソース・ドレインの一方との間に、第１乃至第３のコンタクト及び第２導電型拡散層が接続されているため、パッドとソース・ドレインの一方との間にコンタクト抵抗を利用したバラスト抵抗を付加することができる。これにより、第２導電型トランジスタをＥＳＤ保護素子として使用すれば、後述する実質的な素子長が小さく、従って必要なレイアウト面積が小さく、負のＥＳＤ電流に対しても保護性能が高いＥＳＤ保護素子を、特別な工程によらずに得ることができる。

以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施形態について説明する。図１は本実施形態の原理を模式的に示す平面図である。図２は本実施形態に係る半導体装置の一部を示す断面図である。図３は本実施形態に係る半導体装置におけるＥＳＤ保護素子を示す平面図である。図４は図３に示すＥＳＤ保護素子の一部を示す平面図である。図５は図４に示すＥＳＤ保護素子の一部を示す斜視図である。なお、図１及び図２は本実施形態の半導体装置を模式的に示す図であり、代表的な構成要素のみを図示しており、他の構成要素は図示を省略している。

図１に示すように、本実施形態のポイントは、半導体基板（図示せず）の表面に形成された第１導電型領域３０１と、この第１導電型領域３０１の表面に形成されたゲート絶縁膜（図示せず）と、このゲート絶縁膜上に設けられたゲート電極３０２と、第１導電型領域３０１内におけるゲート電極３０２の直下域の両側に夫々形成された第１の第２導電型領域３０３及び第２の第２導電型領域３０４と、を備えた半導体装置において、この半導体装置が、第１導電型領域３０１内における第２の第２導電型領域３０４と絶縁分離層３０５により絶縁分離された位置に形成された第３の第２導電型領域３０６と、この第３の第２導電型領域３０６上に設けられた第１のコンタクト３０７及び第２のコンタクト３０８と、第２の第２導電型領域３０４上に設けられた第３のコンタクト３１０と、を有し、第１のコンタクト３０７及び第２のコンタクト３０８は相互に離間した位置に配置されており、第３の第２導電型領域３０６は第１のコンタクト３０７を介してパッド（図示せず）に接続されており、第３の第２導電型領域３０６は第２のコンタクト３０８、配線層３０９及び第３のコンタクト３１０を介して第２の第２導電型領域３０４に接続されており、第１の第２導電型領域３０３には基準電位が印加されることである。上述の第１導電型領域３０１は例えばＰウエルであり、第１の第２導電型領域３０３はソース・ドレインの一方、例えばソースであり、第２の第２導電型領域３０４はソース・ドレインの他方、例えばドレインである。

なお、図１は本実施形態の特徴をモデル的に記載している図であるため、コンタクトも中央部分のものしか図示しておらず、他のコンタクトは図示を省略している。また、本実施形態においては、第１導電型領域がＰウエルである場合について説明しているが、周知のように、通常、半導体装置の基板にはＰ型シリコン基板が使用されている。

図２及び図３に示すように、本実施形態に係る半導体装置１においては、Ｐ型のシリコン基板２（以下、単にシリコン基板２ともいう）が設けられており、シリコン基板２の表面にはＰウエル（Ｐ−ｗｅｌｌ）２６及びＮウエル（Ｎ−ｗｅｌｌ、図示せず）が相互に離隔して形成されている。Ｐウエル２６とＮウエルとは分離層２９により相互に分離されている。そして、Ｐウエル２６の表面にＥＳＤ保護素子３が形成されている。また、Ｎウエルの表面には他のＥＳＤ保護素子（図示せず）が形成されている。これらのＥＳＤ保護素子は、ＭＯＳトランジスタの寄生バイポーラ動作を使用した保護素子である。

以下、Ｐウエル２６の表面に形成されたＥＳＤ保護素子３の構成について詳細に説明するが、Ｎウエルの表面に形成された他のＥＳＤ保護素子の構成も同様である。但し、この他のＥＳＤ保護素子においては、各部の極性がＥＳＤ保護素子３に対して逆転している。図２及び図３に示すように、シリコン基板２の表面におけるＥＳＤ保護素子３を囲む領域にはリング状のｐ＋型拡散領域が形成されており、ガードリング４となっている。シリコン基板２の表面におけるＥＳＤ保護素子３及びガードリング４以外の領域にはＳＴＩ（Shallow Trench Isolation：浅溝埋込分離）領域５が形成されている。そして、ＥＳＤ保護素子３においては、夫々複数のソース領域６及びバラスト抵抗領域７が形成されており、ソース領域６及びバラスト抵抗領域７は一方向に沿って交互に配列されており、その配列の両端部はソース領域６になっている。ソース領域６はｎ^＋型拡散領域である。

図４は図３に示す領域Ｓを示しており、図５は図４に示す領域Ｔを示している。図４及び図５に示すように、Ｐウエル２６の表面におけるソース領域６とバラスト抵抗領域７との間の領域はチャネル領域８となっている。チャネル領域８上にはゲート絶縁膜９が設けられており、ゲート絶縁膜９上にはゲート電極１０が設けられている。従って、複数のゲート電極１０が相互に平行又はほぼ平行、即ち実質的に平行に延びている。なお、ゲート電極１０が延びる方向をゲートの幅方向１１とする。また、ゲート電極１０が配列されている方向、即ち、シリコン基板２の表面に平行でありゲートの幅方向１１に直交する方向をゲートの長さ方向１２とする。また、ゲート絶縁膜９及びゲート電極１０の両側には側壁１３が形成されているが、図３乃至図４においては図示を省略している。

また、バラスト抵抗領域７におけるチャネル領域８に接する領域にはｎ^＋型拡散領域であるドレイン領域１４が形成されている。バラスト抵抗領域７におけるドレイン領域１４間の領域には、ｎ^＋型拡散領域１５が設けられている。また、ドレイン領域１４とｎ^＋型拡散領域１５との間の領域には、ＳＴＩ領域５が形成されている。これにより、シリコン基板２内においては、ｎ^＋型拡散領域１５はドレイン領域１４から絶縁されている。ソース領域６、バラスト抵抗領域７及びゲート電極１０の表面には、ＳＴＩ領域５の表面を除いて、シリサイド層３０（図６参照）が形成されている。なお、シリサイド層３０は、図１乃至図５においては図示を省略されている。

更に、ソース領域６上には複数のコンタクト１６が設けられている。コンタクト１６はゲートの幅方向１１に沿って１列に配列されている。コンタクト１６の下端はソース領域６に接続されている。コンタクト１６は２本ずつ対をなしている。この対の上方には対毎にメタル配線１７が設けられており、コンタクト１６の上端はメタル配線１７に接続されている。即ち、１本のメタル配線１７に２本のコンタクト１６が接続されている。また、ドレイン領域１４上におけるコンタクト１６対間に相当する領域には、夫々１本のコンタクト１８が設けられている。更に、ｎ^＋型拡散領域１５上には複数のコンタクト１９が設けられている。バラスト抵抗領域７において、相互に異なる２つのドレイン領域１４上に設けられた２本のコンタクト１８及びｎ^＋型拡散領域１５に設けられた１本のコンタクト１９は、方向１２に沿って１列に配列されている。そして、この２本のコンタクト１８及び１本のコンタクト１９の上方にはメタル配線２０が設けられている。２本のコンタクト１８及び１本のコンタクト１９の上端がメタル配線２０に接続されている。

更にまた、ｎ^＋型拡散領域１５上におけるコンタクト１９間には各１本のコンタクト２１が設けられている。コンタクト２１の上方にはメタル配線２２が設けられている。コンタクト２１の上端はメタル配線２２の下面に接続されている。従って、コンタクト２１とコンタクト１９とはゲートの幅方向１１に沿って交互に配列されている。即ち、コンタクト２１からコンタクト１９に向かう方向はゲートの幅方向１１となっている。なお、コンタクト１６、１８、１９、２１は相互に同層に形成されており、この半導体装置における他の同層のコンタクトと同時に形成されたものである。また、メタル配線１７、２０、２２は相互に同層に形成されており、この半導体装置における他の同層のメタル配線と同時に形成されたものである。そして、シリコン基板２上には層間絶縁膜（図示せず）が設けられている。コンタクト１６、１８、１９、２１及びメタル配線１７、２０、２２はこの層間絶縁膜に埋め込まれている。

ソース領域６、ドレイン領域１４、チャネル領域８、ゲート絶縁膜９、ゲート電極１０及び側壁１３によりＮ型ＭＯＳトランジスタ２３が構成されている。そして、ソース領域６はコンタクト１６及びメタル配線１７を介して接地電位配線に接続されている。一方、ドレイン領域１４はコンタクト１８、メタル配線２０、コンタクト１９、ｎ^＋型拡散領域１５、コンタクト２１及びメタル配線２２を介してパッド（図示せず）に接続されている。また、１つのＮ型ＭＯＳトランジスタ２３が１つのフィンガになっている。そして、複数のフィンガが相互に並列に接続されることにより、ＥＳＤ保護素子３が構成されている。即ち、ＥＳＤ保護素子３においては、複数個のＮ型ＭＯＳトランジスタ２３がゲートの長さ方向１２に沿って配列されており、相互に隣り合うＮ型ＭＯＳトランジスタ２３が対をなしている。なお、この各対を構成するＮ型ＭＯＳトランジスタ２３においてはソース領域６が共通化されている。また、相互に隣り合うＮ型ＭＯＳトランジスタ２３の対においては、メタル配線２０及び２２、ｎ^＋型拡散領域１５、並びにコンタクト１９及び２１が共通化されている。そして、このＥＳＤ保護素子３は、ＥＳＤから保護すべき内部回路（図示せず）と並列に接続されている。

ＥＳＤ保護素子３における各部のサイズの一例を示す。半導体装置１は例えば９０ｎｍルールにより設計されたものである。各コンタクトのシリコン基板２の表面に平行な断面形状は、例えば縦の長さが０．１２μｍ、横の長さが０．１２μｍの矩形又は直径が０．１２μｍの円形である。また、ドレイン領域１４とｎ^＋型拡散領域１５との間の距離は例えば０．１４μｍであり、相互に隣り合うコンタクト１９とコンタクト２１との間の距離は例えば０．２０μｍである。そして、このゲートの長さ方向、即ち方向１２における比較素子長ＬＣは、例えば、１．０乃至１．５μｍであり、例えば１．１４μｍである。このとき、各コンタクトのコンタクト抵抗は例えば２０Ωであり、ドレイン領域１４及びｎ^＋型拡散領域１５のシート抵抗は例えば１０Ωである。

比較素子長ＬＣとは、ゲート長方向１２におけるフィンガ１個当たりの長さを示す指標であり、従来の半導体装置のフィンガ１個当たりの必要寸法と、本発明の実施形態の半導体装置のフィンガ１個当たりの必要寸法とを比較するために設けた概念である。従って、比較素子長ＬＣは実質的な素子長であるともいえる。図４に示すように、比較素子長ＬＣは、方向１１に延びるソース領域６の中心線ＳＣと、方向１１に延びるバラスト抵抗領域７の中心線ＤＣとの間の距離と定義される。なお、ソース領域６の中心線ＳＣは、ソース領域６の両側のゲート電極１０（ゲート電極１０ａ及び１０ｂ）における相互に対向する端部間の中心線である。また、バラスト抵抗領域７の中心線ＤＣは、バラスト抵抗領域７の両側のゲート電極１０（ゲート電極１０ｂ及び１０ｃ）における相互に対向する端部間の中心線である。

次に、本実施形態に係る半導体装置の製造方法について説明する。図６は本実施形態に係る半導体装置の製造方法を示す断面図である。図１乃至図６に示すように、先ず、Ｐ型のシリコン基板２の表面に、公知の方法によりＳＴＩ領域５及び分離層２９を同一工程で形成する。次に、シリコン基板２の表面の所定の場所に、Ｐウエル２６及びＮウエル（図示せず）を形成する。このとき、Ｐウエル２６とＮウエルとは分離層２９を挟んで離隔するように形成する。

以下、Ｐウエル２６の表面にＥＳＤ保護素子３を形成する方法について説明するが、Ｎウエルの表面に他のＥＳＤ保護素子を形成する方法も同様である。Ｐウエル２６の表面に、ゲート絶縁膜９、ゲート電極１０及び側壁１３を形成する。次に、Ｐウエル２６の表面に、ソース領域６、ドレイン領域１４及びｎ^＋型拡散領域１５として、ｎ^＋型拡散領域１５を形成する。このとき、ソース領域６及びドレイン領域１４は、ゲート電極１０の直下域を挟んで相互に対向する位置に形成する。そして、ゲート電極１０の直下域、即ち、ソース領域６とドレイン領域１４との間の領域が、チャネル領域８になる。また、Ｐウエル２６の表面に、ガードリング４としてｐ^＋型拡散領域を形成する。

次に、公知の方法により、図６に示すように、ソース領域６、ドレイン領域１４、ｎ^＋型拡散領域１５、ガードリング４及びゲート電極１０の表面に、シリサイド層３０を形成する。シリサイド層３０の厚さは、例えば約３０ｎｍとする。次に、公知の方法により、全面にシリコン窒化膜又はシリコン酸化膜等からなる層間絶縁膜（図示せず）を厚さが０．６μｍ程度になるように成膜する。

次に、シリコン基板２上にコンタクトを形成する。このとき、ソース領域６上にはコンタクト１６を形成し、ドレイン領域１４上にはコンタクト１８を形成し、ｎ^＋型拡散領域１５上にはコンタクト１９及び２１を形成する。コンタクトの形成方法は以下のとおりである。即ち、プラズマエッチング等の公知の方法により、前記層間絶縁膜の所定の位置に、直径が０．１２μｍ程度の円柱形の孔を形成する。この孔の深さは層間絶縁膜を貫通する深さ、即ち例えば０．６μｍ程度とする。そして、この孔の内面に（Ｔｉ／ＴｉＮ）２層膜等からなるバリアメタルを成膜し、シリサイド層３０と接続させる。次に、この孔の内部にＷ等の導電材料を埋め込み、コンタクトを形成する。このようにして形成されたコンタクトの抵抗は約２０Ωであり、このうち、バリアメタル層自体の抵抗と、バリアメタル層とシリサイド層との接触抵抗との割合が、約半分ずつである。

次に、コンタクト１６同士を接続するメタル配線１７、コンタクト１８及び１９を相互に接続するメタル配線２０、コンタクト２１をパッド（外部端子）に接続するメタル配線２２を同時に形成する。これらのメタル配線は、アルミニウム又は銅等の材料を使用して、公知の方法により行う。なお、このメタル配線形成工程は、本半導体装置における他の拡散層上のコンタクト間を接続するメタル配線、ゲート電極上に形成されたコンタクト間を相互に接続するメタル配線等、必要なメタル配線の形成と同時に行う。

次に、上層の層間絶縁膜、上層配線、パッドの取出手段等を形成する。そして、パッケージング等通常必要とされる処理を行い、本実施形態に係る半導体装置を完成する。

次に、上述の如く構成された本実施形態に係る半導体装置の動作について説明する。図７（ａ）は本実施形態に係る半導体装置の動作を示す平面図であり、（ｂ）は（ａ）に示すＡ−Ｂ−Ｃ−Ｄ線による断面図である。図７（ａ）及び（ｂ）に示すように、Ｐウエル２６とｎ^＋型拡散領域であるソース領域６、ドレイン領域１４及びｎ^＋型拡散領域１５との間にはＰＮ接合が形成される。

メタル配線１７に基準電位としての接地電位が印加され、メタル配線２２がパッドに接続された状態で、パッドに正のＥＳＤ電流が印加された場合の動作について説明する。このとき、パッドから入力された正のＥＳＤ電流は、メタル配線２２→コンタクト２１→ｎ^＋型拡散領域１５→コンタクト１９→メタル配線２０→コンタクト１８の電流経路を経て、ドレイン領域１４に流入する。このとき、ｎ^＋型拡散領域１５における電流経路は、コンタクト２１からコンタクト１９に向かう経路であり、ゲートの幅方向１１に延びる経路となる。従って、この電流経路には３本のコンタクト２１、１９及び１８並びにｎ^＋型拡散領域１５が含まれ、各要素の抵抗が直列に接続される。１本当たりのコンタクト抵抗は例えば２０Ω程度であり、ｎ^＋型拡散領域１５の拡散層抵抗は例えば１０Ω程度である。このため、この電流経路全体の抵抗は例えば７０Ω程度となる。また、１つのフィンガのドレイン領域１４にこのような電流経路を１０組、相互に並列に接続すると、その全体の抵抗、即ち、１つのフィンガに付加されるバラスト抵抗は例えば７Ω程度となる。更に、ＥＳＤ保護素子全体では、２０個のフィンガを相互に並列に接続した場合、バラスト抵抗は例えば０．３５Ω程度となる。

そして、ドレイン領域１４に印加される電圧が所定のしきい値を超えると、Ｎ型ＭＯＳトランジスタ２３がスナップバックし、Ｎ型ＭＯＳトランジスタ２３の下に形成される寄生バイポーラトランジスタが動作し、電流がドレイン領域１４→チャネル領域８→ソース領域６→コンタクト１６→メタル配線１７を介して、接地電位配線に流れる。これにより、パッドに印加されたＥＳＤ電流が接地電位配線に放電され、このＥＳＤ電流から内部回路が保護される。

次に、パッドに負のＥＳＤ電流が印加された場合の動作について説明する。この場合は、電流は、シリコン基板２（Ｐウエル２６）→ｎ^＋型拡散領域１５→コンタクト２１→メタル配線２２の電流経路を経て、パッドに流入する。これにより、パッドに印加された負のＥＳＤ電流が放電され、内部回路が保護される。このとき、電流経路には１本のコンタクト２１しか含まれず、また、ｎ^＋型拡散領域１５を流れる距離も小さいため、正のＥＳＤ電流が入力された場合と比較して、バラスト抵抗は極めて小さくなる。

本実施形態においては、パッドに正のＥＳＤ電流が印加された場合は、ＥＳＤ電流の電流経路に３本のコンタクト２１、１９及び１８が介在している。このため、これらのコンタクトのコンタクト抵抗をバラスト抵抗として利用することができる。また、ｎ^＋型拡散領域１５において、電流がゲートの幅方向１１に流れるため、ｎ^＋型拡散領域１５の拡散層抵抗をバラスト抵抗として利用することができる。この結果、必要なバラスト抵抗を確保しつつ、ＥＳＤ保護素子の小型化を図ることができる。例えば、前述の如く、従来のＥＳＤ保護素子においては、比較素子長は例えば３乃至４μｍであるのに対し、本実施形態においては、比較素子長を例えば１．１４μｍとすることができる。

図８（ａ）及び（ｂ）は本実施形態の効果を説明する平面図である。図８（ａ）はｎ^＋型拡散領域における電流経路をゲートの幅方向に形成したＥＳＤ保護素子を示し、（ｂ）はｎ^＋型拡散領域における電流経路をゲートの長さ方向に形成したＥＳＤ保護素子を示す。図８（ａ）に示すように、本実施形態では、ｎ^＋型拡散領域１５上においてコンタクト１９及びコンタクト２１をゲートの幅方向１１に沿って配列しているため、ｎ^＋型拡散領域１５における電流経路をゲートの幅方向１１に平行に形成することができる。このため、比較素子長ＬＣを小さくしたまま、十分な長さの電流経路を形成することができる。一方、図８（ｂ）に示すように、仮に、ｎ^＋型拡散領域１５上においてコンタクト１９及びコンタクト２１をゲートの長さ方向１２に沿って配列すると、必要な電流経路を確保するためには比較素子長ＬＣを大きくとる必要がある。このように、本実施形態においては、コンタクト１９及びコンタクト２１をゲートの幅方向１１に沿って配列することにより、ＥＳＤ保護素子３を小面積化することができる。これにより、従来の半導体装置と比較して、Ｉ／Ｏブロックの面積を５０乃至７０％程度削減することができる。この結果、半導体装置１の小型化を図ることができる。

また、本実施形態においては、パッドに負のＥＳＤ電流が印加された場合には、バラスト抵抗が僅かしか付加されない。また、比較素子長を小さくすることにより、電流経路の抵抗をより一層低減することができる。この結果、パッドに負のＥＳＤ電流が印加された場合においても、十分な保護性能を得ることができる。

更に、比較素子長を低減することにより、フィンガ間の距離を低減することができ、相互に隣り合うフィンガ同士を近づけることができる。これにより、基板カップリング効果が増大し、１のフィンガがスナップバックすると、このフィンガの近くに配置された他のフィンガもスナップバックしやすくなる。これにより、最初にスナップバックしたフィンガに電流が集中することをより効果的に抑制でき、フィンガが破壊されることを防止できる。

図９は横軸にＥＳＤ保護素子に印加される電圧をとり、縦軸にＥＳＤ保護素子を流れる電流をとって、基板カップリング効果を説明する模式図である。従来の技術の項で述べたように、ＥＳＤ保護素子３を構成する複数のＮ型ＭＯＳトランジスタ２３のうち、通常は中央部に位置するトランジスタ（フィンガ）が最初にスナップバックし、その後、他のフィンガが順次スナップバックしていく。このとき、実際には各フィンガが相互に近接しているため、前述の寄生バイポーラトランジスタが動作することにより基板のカップリング効果が生じ、２番目以降にスナップバックするフィンガはしきい値電圧が低下する。

即ち、図９の実線１０１に示すように、１つのフィンガがスナップバックしてこのフィンガに電流が流れると、このフィンガ近傍の基板電位が上昇する。この結果、この最初にスナップバックしたフィンガの近傍にある他のフィンガのベース電位が上昇する。このため、破線１０４に示すように、この最初にスナップバックしたフィンガの近傍に位置する他のフィンガは、最初にスナップバックしたフィンガのスナップバック開始電圧Ｖ_ＳＰ１よりも低い電圧Ｖ_ＳＰ２でスナップバックが生じる。従って、各フィンガには、実線１０５に示すように、破壊電圧Ｖ_Ｂ２がスナップバック電圧Ｖ_ＳＰ２を超える程度に低いバラスト抵抗を付加すればよい。

このベース電位の上昇は、最初にスナップバックしたフィンガに近い位置にあるフィンガほど大きいため、ＥＳＤ保護素子３を構成する複数のフィンガが相互に近接していればいるほど、スナップバック電圧Ｖ_ＳＰ２が低下する。この結果、相対的に低いバラスト抵抗でもＥＳＤに対する保護性能が確保される。これにより、通常の回路動作において付加される余分な抵抗が少なくて済み、その分、通常の回路動作における性能を向上させることができる。

更にまた、本実施形態においては、コンタクト１６、１８、１９及び２１は、この半導体装置における他の部分のコンタクトと同時に形成することができる。また、メタル配線１７、２０及び２２は、この半導体装置における他の部分のメタル配線と同時に形成することができる。このため、本実施形態におけるＥＳＤ保護素子を形成するために、特別な工程を設ける必要がない。従って、ＥＳＤ保護素子の製造コストが大きく増大することがない。

なお、上述の実施形態においては、多数本（例えば２０本）のゲート電極が全て相互に並列に接続されている場合を示したが、本発明においては、必ずしも全てのゲート電極が並列に接続されている必要はない。例えば、一の群に属する複数本のゲート電極が相互に並列に接続され、これとは別に、他の群に属する複数本のゲート電極が相互に並列に接続されていてもよい。この場合、前記一の群に属する複数本のゲート電極と他の群に属する複数本のゲート電極とは、電気的に相互に独立しているような形態をとることができる。また、この場合、前述の群の数は２以上であってもよい。

次に、本発明の第２の実施形態について説明する。図１０は本実施形態におけるＥＳＤ保護素子を示す平面図である。図１０に示すように、本実施形態においては、前述の第１の実施形態と比較して以下の点が異なっている。即ち、本実施形態においては、ｎ^＋型拡散領域１５、メタル配線２０及び２２の幅、即ち、ゲートの長さ方向１２における長さが大きくなっている。また、前述の第１の実施形態におけるコンタクト１９の替わりに、ゲートの長さ方向に配列された２つのコンタクト１９ａが設けられている。更に、前述の第１の実施形態におけるコンタクト２１の替わりに、ゲートの長さ方向に配列された２つのコンタクト２１ａが設けられている。この対をなすコンタクト２１ａ同士は、メタル配線２２により相互に接続されている。

このため、比較素子長ＬＣは、前述の第１の実施形態と比較してやや増加し、例えば１．２２μｍとなる。更に、本実施形態においては、コンタクト１６のコンタクト抵抗が例えば２０Ωであり、２本のコンタクト１９ａのコンタクト抵抗の合計値が例えば１０Ωであり、２本のコンタクト２１ａのコンタクト抵抗の合計値が例えば１０Ωであり、ｎ^＋型拡散領域１５のシート抵抗が例えば５Ωであり、これらの抵抗が直列に接続される。このため、パッドに正のＥＳＤ電流が印加されたときに、パッドと接地電位配線との間に形成される電流経路の抵抗は、例えば４５Ωとなる。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。

前述の第１の実施形態及び本実施形態において、ｎ^＋型拡散領域１５はその両側に配置された２つのドレイン領域１４に接続されている。このため、前述の第１の実施形態においては、コンタクト１９及び２１の夫々に、コンタクト１６及び１８の夫々に流れる電流の２倍の電流が流れる。この結果、ＥＳＤ電流が大きい場合には、コンタクト１９及び２１が破壊されやすくなる。これに対して、本実施形態においては、夫々の電流経路に２本のコンタクト１９ａが相互に並列に設けられ、２本のコンタクト２１ａが相互に並列に設けられている。従って、コンタクト１９ａ及び２１ａに流れる電流の大きさが、コンタクト１６及び１８に流れる電流の大きさと等しくなる。このため、コンタクト１９ａ及び２１ａに電流が集中することがなく、ＥＳＤ耐性が向上する。本実施形態における上記以外の動作及び効果は、前述の第１の実施形態と同様である。

次に、本発明の第３の実施形態について説明する。図１１は本実施形態におけるＥＳＤ保護素子を示す平面図である。図１１に示すように、本実施形態においては、前述の第２の実施形態と比較して以下の点が異なっている。即ち、ｎ^＋型拡散領域１５が方向１２に相互に分離されて２つのｎ^＋型拡散領域１５ａとなっている。そして、ｎ^＋型拡散領域１５ａ間にはＳＴＩ領域５が形成されている。また、対をなす２つのコンタクト１９ａは２つのｎ^＋型拡散領域１５ａ上に夫々１つずつ設けられている。そして、対をなす２つのコンタクト２１ａは２つのｎ^＋型拡散領域１５ａ上に夫々１つずつ設けられている。更に、これに伴い、メタル配線２０が方向１２に相互に分離されて２つのメタル配線２０ａとなっている。そして、各メタル配線２０ａには、各１本のコンタクト１９ａ及びこのコンタクト１９ａと隣り合う１本のコンタクト１８が接続されている。

このため、比較素子長ＬＣは、前述の第２の実施形態と比較してやや増加し、例えば１．３４μｍとなる。更に、本実施形態においては、コンタクト１８のコンタクト抵抗が例えば２０Ωであり、コンタクト１９ａのコンタクト抵抗が例えば２０Ωであり、コンタクト２１ａのコンタクト抵抗が例えば２０Ωであり、ｎ^＋型拡散領域１５のシート抵抗が例えば１０Ωであり、これらの抵抗が直列に接続される。従って、パッドに正のＥＳＤ電流が印加されたときに、パッドと接地電位配線との間に形成される電流経路の抵抗は、例えば７０Ωとなる。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。

本実施形態においては、コンタクト１９ａ及び２１ａに流れる電流の大きさが、コンタクト１６及び１８に流れる電流の大きさと等しいため、前述の第１の実施形態と比較してＥＳＤ耐性が向上する。また、本実施形態は、前述の第２の実施形態と比較して、ＥＳＤ耐性を同等に維持したまま、バラスト抵抗を向上させることができる。本実施形態における上記以外の動作及び効果は、前述の第１の実施形態と同様である。

次に、本発明の第４の実施形態について説明する。図１２は本実施形態におけるＥＳＤ保護素子を示す平面図である。図１２に示すように、本実施形態においては、バラスト抵抗領域７において、ｎ^＋型拡散領域１５が方向１２に沿って４つに分離され、各２つのｎ^＋型拡散領域１５ｂ及び１５ｃとなっている。このとき、各バラスト抵抗領域７において、ｎ^＋型拡散領域１５ｂ及び１５ｃは、ｎ^＋型拡散領域１５ｂ、ｎ^＋型拡散領域１５ｃ、ｎ^＋型拡散領域１５ｃ、ｎ^＋型拡散領域１５ｂの順に配列されている。また、ｎ^＋型拡散領域１５ｂ及び１５ｃの相互間には、ＳＴＩ領域５が形成されている。更に、メタル配線２０は方向１２に沿って２つのメタル配線２０ａに分割されており、メタル配線２２は方向１２に沿って２つのメタル配線２２ａに分割されており、メタル配線２２ａ間には配線２５が設けられている。

ｎ^＋型拡散領域１５ｂ上におけるコンタクト１８に相当する位置には、コンタクト１９ａが設けられている。そして、コンタクト１８の下端はドレイン領域１４に接しており、上端はメタル配線２０ａに接している。また、コンタクト１９ａの上端はメタル配線２０ａに接しており、下端はｎ^＋型拡散領域１５ｂに接している。これにより、ドレイン領域１４はコンタクト１８、メタル配線２０ａ、コンタクト１９ａを介してｎ^＋型拡散領域１５ｂに接続されている。

また、ｎ^＋型拡散領域１５ｂ上におけるコンタクト１９ａ間には、コンタクト２１ｂが設けられている。更に、ｎ^＋型拡散領域１５ｃ上におけるコンタクト２１ｂに相当する位置には、コンタクト２１ｃが設けられている。そして、コンタクト２１ｂの下端はｎ^＋型拡散領域１５ｂに接しており、上端はメタル配線２２ａに接している。また、コンタクト２１ｃの上端はメタル配線２２ａに接しており、下端はｎ^＋型拡散領域１５ｃに接している。これにより、ｎ^＋型拡散領域１５ｂはコンタクト２１ｂ、メタル配線２２ａ、コンタクト２１ｃを介して、ｎ^＋型拡散領域１５ｃに接続されている。

更に、ｎ^＋型拡散領域１５ｃ上におけるコンタクト２１ｃ間、即ち、コンタクト１８及び１９ａに相当する位置には、コンタクト２４が設けられている。また、２つのｎ^＋型拡散領域１５ｃ上に形成された２本のコンタクト２４は対をなしており、このコンタクト２４対の上方にはメタル配線２５が配置されている。そして、コンタクト２４の下端はｎ^＋型拡散領域１５ｃに接しており、上端はメタル配線２５に接している。これにより、対をなすコンタクト２４は、メタル配線２５により相互に接続されている。そして、メタル配線２５はパッドに接続されている。

本実施形態においては、比較素子長ＬＣは、前述の第１乃至第３の実施形態と比較してやや増加し、例えば１．７５μｍとなる。更に、パッドに印加された正のＥＳＤ電流は、メタル配線２５→コンタクト２４→ｎ^＋型拡散領域１５ｃ→コンタクト２１ｃ→メタル配線２２ａ→コンタクト２１ｂ→ｎ^＋型拡散領域１５ｂ→コンタクト１９ａ→メタル配線２０ａ→コンタクト１８という電流経路を経て、ドレイン領域１４に流入する。即ち、この電流経路には、５本のコンタクト及び２つのｎ^＋型拡散領域が介在する。また、ｎ^＋型拡散領域１５ｂ及び１５ｃにおける電流経路は、ゲートの幅方向１１に延びている。各コンタクトのコンタクト抵抗は例えば２０Ωであり、各ｎ^＋型拡散領域の拡散層抵抗は例えば１０Ωであるため、前記電流経路の抵抗、即ち、バラスト抵抗は、例えば１２０Ωとなる。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。

本実施形態においては、パッドに正のＥＳＤ電流が印加されたときの電流経路に５本のコンタクト及び２つのｎ^＋型拡散領域が介在する。このため、前述の第１の実施形態と比較して、バラスト抵抗を大きくすることができる。また、各コンタクトに流れる電流は相互に等しいため、特定のコンタクトに電流が集中することが抑制され、ＥＳＤ耐性が高い。本実施形態における上記以外の動作及び効果は、前述の第１の実施形態と同様である。

なお、前述の第１乃至第４の実施形態においては、電流経路に３本又は５本のコンタクトを介在させてバラスト抵抗を形成する例を示したが、本発明はこれに限定されず、７本又はそれ以上のコンタクトを介在させてもよい。また、前述の第１乃至第４の実施形態においては、ＥＳＤ保護素子としてＮ型ＭＯＳトランジスタを使用する例を示したが、本発明はこれに限定されず、Ｐ型ＭＯＳトランジスタを使用してもよい。この場合はドレインにバラスト抵抗を付加し、ソース領域に電源電位を印加する。更に、前述の第１乃至第４の実施形態においては、Ｎ型ＭＯＳトランジスタのドレインにバラスト抵抗を付加する例を示したが、ソースにバラスト抵抗を付加してもよい。この場合は、ソースの替わりにドレインを対をなすフィンガ間の共通領域とすることもできる。

次に、本発明の第５の実施形態について説明する。図１３は本実施形態に係る半導体装置を示す回路図である。図１３に示すように、本実施形態に係る半導体装置においては、内部回路の出力バッファを兼用したＥＳＤ保護素子が設けられている。即ち、半導体装置３１には、ＥＳＤ保護素子３４及び３９が設けられている。

ＥＳＤ保護素子３４には、Ｎ型ＭＯＳトランジスタ３２及びバラスト抵抗３３が設けられている。バラスト抵抗３３はＮ型ＭＯＳトランジスタ３２のドレインに接続されている。そして、Ｎ型ＭＯＳトランジスタ３２のソースは接地電位配線３５に接続されており、ドレインは出力パッド３６に接続されている。ＥＳＤ保護素子３４のレイアウトは、前述の第１乃至第４のいずれかの実施形態と同様である。

また、ＥＳＤ保護素子３９には、Ｐ型ＭＯＳトランジスタ３７及びバラスト抵抗３８が設けられている。バラスト抵抗３８はＰ型ＭＯＳトランジスタ３７のドレインに接続されている。そして、Ｐ型ＭＯＳトランジスタ３７のソースは電源電位配線４０に接続されており、ドレインは出力パッド３６に接続されている。ＥＳＤ保護素子３９のレイアウトは、前述の第１乃至第４のいずれかの実施形態と同様である。

更に、半導体装置３１には内部回路４１が設けられており、内部回路４１の出力信号が、Ｎ型ＭＯＳトランジスタ３２のゲート及びＰ型ＭＯＳトランジスタ３７のゲートに印加されるようになっている。つまり、前述の第１乃至第４の実施形態においては、ＥＳＤ保護素子に複数のゲートが設けられているため、同一の出力信号がこの複数のゲートに印加されることになる。なお、図１３においては、内部回路は１つしか示されていないが、複数の内部回路から複数のゲートに出力信号が印加されるようにしてもよい。この場合、例えば、内部回路４１から出力された出力信号は１５個のゲートに印加され、他の内部回路（図示せず）から出力された出力信号は他の５個のゲートに印加されるというように、出力信号を別々に印加することもできる。なお、言うまでもないことであるが、上述のように複数の信号出力を複数のゲートの夫々に印加する場合は、夫々のゲート電極は相互に電気的に独立した形態としておく。更にこの場合、一部のゲート電極には出力信号を印加せず、接地電位又は電源電位に固定しておくこともできる。

次に、上述の如く構成された本実施形態に係る半導体装置の動作について説明する。内部回路４１からハイレベルの信号が出力されると、Ｎ型ＭＯＳトランジスタ３２がオフになり、Ｐ型ＭＯＳトランジスタ３７がオンになるため、出力パッド３６からはハイレベルの信号が出力される。一方、内部回路４１からロウレベルの信号が出力されると、Ｎ型ＭＯＳトランジスタ３２がオンになり、Ｐ型ＭＯＳトランジスタ３７がオフになるため、出力パッド３６からはロウレベルの信号が出力される。

そして、出力パッド３６にＥＳＤ電流が入力されると、このＥＳＤ電流はＥＳＤ保護素子３４及びＥＳＤ保護素子３９を流れ、接地電位配線３５及び電源電位配線４０に放電される。これにより、内部回路４１をＥＳＤ電流から保護することができる。本実施形態における上記以外の動作及び効果は、前述の第１の実施形態と同様である。

次に、本発明の第６の実施形態について説明する。図１４は本実施形態に係る半導体装置を示す回路図である。図１４に示す回路は、入力回路のＥＳＤ保護を目的とする回路である。図１４に示すように、半導体装置５１には、ＥＳＤ保護素子５４及びＥＳＤ保護素子５９が設けられている。

ＥＳＤ保護素子５４においては、Ｎ型ＭＯＳトランジスタ５２及びバラスト抵抗５３が設けられている。バラスト抵抗５３はＮ型ＭＯＳトランジスタ５２のドレインに接続されている。そして、Ｎ型ＭＯＳトランジスタ５２のソース及びゲートは接地電位配線５５に接続されており、ドレインは入力パッド５６に接続されている。ＥＳＤ保護素子５４のレイアウトは、前述の第１乃至第４のいずれかの実施形態と同様である。なお、Ｎ型ＭＯＳトランジスタ５２のゲートは接地電位配線５５に直接接続されていてもよく、又は、抵抗若しくはトランジスタを介して接続されていてもよい。Ｎ型ＭＯＳトランジスタ５２のゲートを抵抗又はトランジスタを介して接地電位配線５５に接続すると、ＥＳＤ保護素子５４のスナップバック開始電圧をより一層低減させることができる。

ＥＳＤ保護素子５４においては、Ｐ型ＭＯＳトランジスタ５７及びバラスト抵抗５８が設けられている。バラスト抵抗５８はＰ型ＭＯＳトランジスタ５７のドレインに接続されている。そして、Ｐ型ＭＯＳトランジスタ５７のソース及びゲートは電源電位配線６０に接続されており、ドレインは入力パッド５６に接続されている。ＥＳＤ保護素子５９のレイアウトは、前述の第１乃至第４のいずれかの実施形態と同様である。

更に、半導体装置５１には、内部回路の一部であるＮ型ＭＯＳトランジスタ６１及びＰ型ＭＯＳトランジスタ６２が設けられている。Ｎ型ＭＯＳトランジスタ６１のゲートは入力パッド５６に接続されており、ソースは接地電位配線５５に接続されている。また、Ｐ型ＭＯＳトランジスタ６２のゲートは入力パッド５６に接続されており、ソースは電源電位配線６０に接続されている。更にまた、半導体装置５１には他の内部回路６３が設けられており、内部回路６３の入力端子がＮ型ＭＯＳトランジスタ６１のドレイン及びＰ型ＭＯＳトランジスタ６２のドレインに接続されている。

次に、上述の如く構成された本実施形態に係る半導体装置の動作について説明する。入力パッド５６にハイレベルな信号が入力されると、Ｎ型ＭＯＳトランジスタ６１がオフになり、Ｐ型ＭＯＳトランジスタ６２がオンになるため、他の内部回路６３にはハイレベルな信号が入力する。一方、入力パッド５６にロウレベルな信号が入力されると、Ｎ型ＭＯＳトランジスタ６１がオンになり、Ｐ型ＭＯＳトランジスタ６２がオフになるため、他の内部回路６３にはロウレベルな信号が入力する。

そして、入力パッド５６にＥＳＤ電流が入力されると、このＥＳＤ電流はＥＳＤ保護素子５４及びＥＳＤ保護素子５９を流れ、接地電位配線５５及び電源電位配線６０に放電される。これにより、内部回路の一部であるＮ型ＭＯＳトランジスタ６１及びＰ型ＭＯＳトランジスタ６２並びに他の内部回路６３をＥＳＤ電流から保護することができる。本実施形態における上記以外の動作及び効果は、前述の第１の実施形態と同様である。

なお、前述の第５の実施形態において、接地電位配線３５及び／又は電源電位配線４０と出力パッド３６との間に、バイポーラトランジスタ又はサイリスタを使用したＥＳＤ保護素子を設けてもよい。この場合、ＥＳＤ保護素子３４及び３９にはバラスト抵抗が形成されているため、印加されたＥＳＤ電流の大部分はバイポーラトランジスタ又はサイリスタを使用したＥＳＤ保護素子に流れ、ＥＳＤ保護素子３４及び３９にはあまり流れない。この結果、ＥＳＤ保護素子３４及び３９が破壊されることを防止できる。同様に、前述の第６の実施形態において、接地電位配線５５及び／又は電源電位配線６０と入力パッド５６との間に、バイポーラトランジスタ又はサイリスタを使用したＥＳＤ保護素子を設けてもよい。

次に、本発明の第７の実施形態について説明する。図１５は本実施形態に係る半導体装置を示す回路図である。図１５に示すように、電源電位配線７０と接地電位配線７１との間に、ＥＳＤ保護素子７２及び内部回路７３が相互に並列に接続されている。ＥＳＤ保護素子７２には、Ｎ型ＭＯＳトランジスタ７４及びバラスト抵抗７５が設けられている。Ｎ型ＭＯＳトランジスタ７４のソース及びゲートは接地電位配線７１に接続されており、ドレインはバラスト抵抗７５の一端に接続されている。バラスト抵抗７５の他端は電源電位配線７０に接続されている。ＥＳＤ保護素子７２のレイアウトは、前述の第１乃至第４のいずれかの実施形態と同様である。本実施形態によれば、電源電位配線７０及び接地電位配線７１を介して伝達されるＥＳＤ電流から、内部回路７３を保護することができる。なお、Ｎ型ＭＯＳトランジスタ７４のゲートは接地電位配線７１に直接接続されていてもよく、又は、抵抗若しくはトランジスタを介して接続されていてもよい。Ｎ型ＭＯＳトランジスタ７４のゲートを抵抗又はトランジスタを介して接地電位配線７１に接続すると、ＥＳＤ保護素子７２のスナップバック開始電圧をより一層低減することができる。

なお、上述の各実施形態においては、ＥＳＤ保護素子を備えた半導体装置について説明したが、本発明はこれに限定されず、制約された面積内において一定の抵抗を設けることを必要とする半導体装置に広く適用することができる。特に、微細化が進んだ半導体装置においては、コンタクト抵抗が高いため、本発明が有効である。

以下、本発明の実施例の効果について、後述する比較例と比較して具体的に説明する。図１６は横軸にＥＳＤ保護素子の面積（ＥＳＤ面積）をとり、縦軸にこのＥＳＤ保護素子のＥＳＤ耐性をとって、ＥＳＤ保護素子の性能を示すグラフ図である。ＥＳＤ耐性とは、ＥＳＤの駆動能力を示す指標であり、ＥＳＤ保護素子に短時間に流すことができる電流量に相当する。本発明の実施例Ｎｏ．１乃至Ｎｏ．４として夫々前述の第１乃至第４の実施形態に係るＥＳＤ保護素子を作製した。また、比較例として、前述の特許文献２に記載された従来のＥＳＤ保護素子（図１８参照）を作製した。そして、実施例Ｎｏ．１乃至Ｎｏ．４及び比較例のＥＳＤ耐性を評価した。

図１６に示すように、本発明の実施例に係るＥＳＤ保護素子においては、ＥＳＤ耐性がＥＳＤ面積にほぼ比例し、ＥＳＤ面積が増大するほどＥＳＤ耐性が向上した。そして、比較例と、この比較例とＥＳＤ耐性が同等な実施例とを比較すると、実施例のＥＳＤ保護素子は比較例のＥＳＤ保護素子と比較して、ＥＳＤ面積を約半分にすることができた。

本発明は、制約された面積内において一定の抵抗を設けることが必要とされる半導体装置に適用することができ、特に、ＥＳＤ保護素子のバラスト抵抗を設ける場合に好適に適用することができる。

本発明の第１の実施形態の原理を模式的に示す平面図である。本実施形態に係る半導体装置の一部を示す断面図である本実施形態に係る半導体装置におけるＥＳＤ保護素子を示す平面図である。図３に示すＥＳＤ保護素子の一部を示す平面図である。図４に示すＥＳＤ保護素子の一部を示す斜視図である。本実施形態に係る半導体装置の製造方法を示す断面図である。（ａ）は本実施形態に係る半導体装置の動作を示す平面図であり、（ｂ）は（ａ）に示すＡ−Ｂ−Ｃ−Ｄ線による断面図である。（ａ）及び（ｂ）は本実施形態の効果を説明する平面図であり、（ａ）はｎ^＋型拡散領域における電流経路をゲートの幅方向に形成したＥＳＤ保護素子を示し、（ｂ）はｎ^＋型拡散領域における電流経路をゲートの長さ方向に形成したＥＳＤ保護素子を示す。横軸にＥＳＤ保護素子に印加される電圧をとり、縦軸にＥＳＤ保護素子を流れる電流をとって、基板カップリング効果を説明する模式図である。本発明の第２の実施形態におけるＥＳＤ保護素子を示す平面図である。本発明の第３の実施形態におけるＥＳＤ保護素子を示す平面図である。本発明の第４の実施形態におけるＥＳＤ保護素子を示す平面図である。本発明の第５の実施形態に係る半導体装置を示す回路図である。本発明の第６の実施形態に係る半導体装置を示す回路図である。本発明の第７の実施形態に係る半導体装置を示す回路図である。横軸にＥＳＤ保護素子の面積（ＥＳＤ面積）をとり、縦軸にこのＥＳＤ保護素子のＥＳＤ耐性をとって、ＥＳＤ保護素子の性能を示すグラフ図である。横軸にＥＳＤ保護素子に印加される電圧をとり、縦軸にＥＳＤ保護素子を流れる電流をとって、ＥＳＤ保護素子の動作特性を示すグラフ図である。特許文献１に記載された従来のＥＳＤ保護素子を示す平面図である。非特許文献１に記載された従来のＥＳＤ保護素子を示す断面図である。

符号の説明

１；半導体装置
２；シリコン基板
３；ＥＳＤ保護素子
４；ガードリング
５；ＳＴＩ領域
６；ソース領域
７；バラスト抵抗領域
８；チャネル領域
９；ゲート絶縁膜
１０；ゲート電極
１１；ゲートの幅方向
１２；ゲートの長さ方向
１３；側壁
１４；ドレイン領域
１５、１５ａ、１５ｂ、１５ｃ；ｎ^＋型拡散領域
１６、１８、１９、１９ａ、２１、２１ａ、２４；コンタクト
１７、２０、２０ａ、２２、２２ａ、２５；メタル配線
２３；Ｎ型ＭＯＳトランジスタ
２６；Ｐウエル
３０；シリサイド層
３１；半導体装置
３２；Ｎ型ＭＯＳトランジスタ
３３；バラスト抵抗
３４；ＥＳＤ保護素子
３５；接地電位配線
３６；出力パッド
３７；Ｐ型ＭＯＳトランジスタ
３８；バラスト抵抗
３９；ＥＳＤ保護素子
４０；電源電位配線
４１；内部回路
５１；半導体装置
５２；Ｎ型ＭＯＳトランジスタ
５３；バラスト抵抗
５４；ＥＳＤ保護素子
５５；接地電位配線
５６：入力パッド
５７；Ｐ型ＭＯＳトランジスタ
５８；バラスト抵抗
５９；ＥＳＤ保護素子
６０；電源電位配線
６１；Ｎ型ＭＯＳトランジスタ
６２；Ｐ型ＭＯＳトランジスタ
６３；内部回路
７０；電源電位配線
７１；接地電位配線
７２；ＥＳＤ保護素子
７３；内部回路
７４；Ｎ型ＭＯＳトランジスタ
７５；バラスト抵抗
１０１、１０５；実線
１０２、１０３、１０４；破線
１１１；ＥＳＤ保護素子
１１２；ソース領域
１１３；ドレイン領域
１１４；ゲート
１１５；シリサイドブロッキング領域
１１６；Ｔｉシリサイド
１２０；ＥＳＤ保護素子
１２１；Ｐ型シリコン基板
１２２；ソース領域
１２３；ゲート
１２４；ドレイン領域
１２５；ＭＯＳトランジスタ
１２６、１２８、１３０；コンタクト
１２７；配線
１２９；抵抗体
１３１；パッド
１３２；素子分離膜
１３３；Ｐウエル
１３４；ｐ^＋型拡散領域
３０１；第１導電型領域
３０２；ゲート電極
３０３；第１の第２導電型領域
３０４；第２の第２導電型領域
３０５；絶縁分離層
３０６；第３の第２導電型領域
３０７；第１のコンタクト
３０８；第２のコンタクト
３０９；配線層
３１０；第３のコンタクト
ＬＣ；比較素子長
Ｓ、Ｔ；領域
ＳＣ；ソース領域６の中心線
ＤＣ；バラスト抵抗領域７の中心線

Claims

半導体基板の表面に形成されソース・ドレインの一方に基準電位が印加される第１導電型トランジスタと、前記半導体基板の表面における前記第１導電型トランジスタから絶縁された位置に形成された第１導電型拡散層と、前記第１導電型トランジスタのソース・ドレインの他方の直上域の少なくとも一部及び前記第１導電型拡散層の直上域の少なくとも一部を含む領域に設けられた配線と、パッドを前記第１導電型拡散層に接続する第１のコンタクトと、前記第１導電型拡散層を前記配線に接続する第２のコンタクトと、前記配線を前記ソース・ドレインの他方に接続する第３のコンタクトと、を有し、複数個の前記第１導電型トランジスタがそのゲートの長さ方向に沿って配列されており、相互に隣り合う前記第１導電型トランジスタが対をなしており、この各対を構成する前記第１導電型トランジスタにおいてはソース領域が共通化されており、相互に隣り合う前記対において、前記配線及び前記第１導電型拡散層が共通化されていることを特徴とする半導体装置。
前記第１のコンタクトから前記第２のコンタクトに向かう方向が、前記第１導電型トランジスタのゲートの幅方向であることを特徴とする請求項１に記載の半導体装置。
前記パッドに前記第１導電型トランジスタと並列に接続された集積回路部を有し、前記第１導電型トランジスタは前記パッドに静電気放電電流が入力されたときにこの静電気放電電流を流すものであることを特徴とする請求項１又は２に記載の半導体装置。
前記パッドが前記集積回路部の出力パッドであることを特徴とする請求項３に記載の半導体装置。
前記パッドが前記集積回路部の入力パッドであることを特徴とする請求項３に記載の半導体装置。
前記パッドが前記集積回路部の電源パッドであることを特徴とする請求項３に記載の半導体装置。
相互に隣り合う前記対において、前記第１及び第２のコンタクトが共通化されていることを特徴とする請求項１に記載の半導体装置。
前記複数個の第１導電型トランジスタのゲートに相互に同一の信号が印加されることを特徴とする請求項１に記載の半導体装置。
半導体基板の表面に形成されソース・ドレインの一方に基準電位が印加される第１導電型トランジスタと、前記半導体基板の表面における前記第１導電型トランジスタから絶縁された位置に形成された第１導電型拡散層と、前記第１導電型トランジスタのソース・ドレインの他方の直上域の少なくとも一部及び前記第１導電型拡散層の直上域の少なくとも一部を含む領域に設けられた配線と、前記第１導電型拡散層に接続された第１のコンタクトと、前記第１導電型拡散層を前記配線に接続する第２のコンタクトと、前記配線を前記ソース・ドレインの他方に接続する第３のコンタクトと、前記半導体基板の表面における前記第１導電型トランジスタ及び前記第１導電型拡散層から絶縁された位置に形成された他の第１導電型拡散層と、前記第１導電型拡散層の直上域の少なくとも一部及び前記他の前記第１導電型拡散層の直上域の少なくとも一部を含む領域に設けられ前記第１のコンタクトにより前記第１導電型拡散層に接続された他の配線と、パッドを前記他の第１導電型拡散層に接続する第４のコンタクトと、前記他の第１導電型拡散層を前記他の配線に接続する第５のコンタクトと、を有することを特徴とする半導体装置。
前記半導体基板の表面に第２導電型ウエルが形成されており、この第２導電型ウエルの表面に前記第１導電型トランジスタ及び前記第１導電型拡散層が形成されていることを特徴とする請求項１又は９に記載の半導体装置。
半導体基板の表面に形成された第１導電型領域と、この第１導電型領域の表面に形成されたゲート絶縁膜と、このゲート絶縁膜上に設けられたゲート電極と、前記第１導電型領域内における前記ゲート電極の直下域の両側に夫々形成された第１及び第２の第２導電型領域と、を備えた半導体装置において、前記第１導電型領域内における前記第２の第２導電型領域と絶縁分離層により絶縁分離された位置に形成された第３の第２導電型領域と、この第３の第２導電型領域上に設けられた第１及び第２のコンタクトと、前記第２の第２導電型領域上に設けられた第３のコンタクトと、を有し、前記第１及び第２のコンタクトは相互に離間した位置に配置されており、前記第３の第２導電型領域には前記第１のコンタクトを介して基準電位が印加され、前記第３の第２導電型領域は前記第２のコンタクト、配線層及び前記第３のコンタクトを介して前記第２の第２導電型領域に接続されており、前記第１の第２導電型領域はパッドと接続されていることを特徴とする半導体装置。
前記第１のコンタクトから前記第２のコンタクトに向かう方向が、前記ゲート電極の幅方向であることを特徴とする請求項１１に記載の半導体装置。
複数個の前記ゲート電極が前記第１導電型領域上に第１の方向に沿って配列されており、前記第１の第２導電型領域は前記第１導電型領域における前記ゲート電極の直下域間の領域のうち１つおきの領域に形成されており、前記第２の第２導電型領域は前記直下域間の領域のうち前記第１の第２導電型領域が形成されていない領域内における前記直下域に接する領域に形成されており、前記第３の第２導電型領域は前記第２の第２導電型領域間に形成されており、前記第１のコンタクトの下端は前記第３の第２導電型領域の表面に接し上端はパッドに接続されており、前記第２のコンタクトの下端は前記第３の第２導電型領域に接し上端は前記配線層に接しており、前記第３のコンタクトの下端は前記第２の第２導電型領域に接し上端は前記配線に接していることを特徴とする請求項１１に記載の半導体装置。
前記半導体基板の表面に形成された集積回路部を有し、前記パッドが前記集積回路部の出力パッドであることを特徴とする請求項１１乃至１３のいずれか１項に記載の半導体装置。
前記半導体基板の表面に形成された集積回路部を有し、前記パッドが前記集積回路部の入力パッドであることを特徴とする請求項１１乃至１３のいずれか１項に記載の半導体装置。
前記半導体基板の表面に形成された集積回路部を有し、前記パッドが前記集積回路部の電源パッドであることを特徴とする請求項１１乃至１３のいずれか１項に記載の半導体装置。
半導体基板上に形成され、一方の拡散層に基準電位が供給される第１導電型の第１，第２のトランジスタと、前記第１，第２のトランジスタ間の絶縁された位置に形成される第１導電型の拡散層と、前記第１導電型の拡散層上に互いに離間した位置に配置される第１，第２のコンタクトと、前記第１，第２のトランジスタが有する他方の拡散層に配置される第３のコンタクトと、を備え、
前記第１導電型の拡散層は、前記第１のコンタクトを介してパッドに接続され、前記第２のコンタクトと配線と前記第３のコンタクトとを介して前記第１，第２のトランジスタが有する他方の拡散層に接続されていることを特徴とする半導体装置。
前記第１、第２のコンタクトが配置された前記第１導電型の拡散層が、前記第1、第２のトランジスタ間に互いに絶縁された位置に複数配置され、前記複数の拡散層のそれぞれは、隣接する拡散層及び前記第１又は第２のトランジスタが隣接している場合は前記第１又は第２のトランジスタが有する他方の拡散層と、前記第１、第２のコンタクトと配線と前記第３のコンタクトとを介して接続され、前記複数の拡散層のうち、少なくとも１つが前記第１のコンタクトを介してパッドに接続されていることを特徴とする請求項１７に記載の半導体装置。
前記第１、第２のトランジスタと前記第１導電型の拡散層は、前記半導体基板の第２導電型領域に形成されることを特徴とする請求項１７に記載の半導体装置。
前記第１導電型の拡散層は、更に前記第１、第２のコンタクトから離間した位置に第４のコンタクトが配置され、前記第４のコンタクトと配線を介して前記第１のトランジスタが有する他方の拡散層に接続されていることを特徴とする請求項１７に記載の半導体装置。
前記第１のトランジスタに隣接する拡散層は、更に前記第１、第２のコンタクトから離間した位置に第４のコンタクトが配置され、前記第４のコンタクトと配線を介して前記第１のトランジスタが有する他方の拡散層に接続されていることを特徴とする請求項１８に記載の半導体装置。
前記半導体基板上に、基準電位に接続される第２導電型の拡散層を更に備えたことを特徴とする請求項１７に記載の半導体装置。