KR102513493B1 - 파워 디바이스의 아이솔레이션을 위한 가드링 구조를 포함하는 반도체 소자 - Google Patents

파워 디바이스의 아이솔레이션을 위한 가드링 구조를 포함하는 반도체 소자 Download PDF

Info

Publication number
KR102513493B1
KR102513493B1 KR1020210076469A KR20210076469A KR102513493B1 KR 102513493 B1 KR102513493 B1 KR 102513493B1 KR 1020210076469 A KR1020210076469 A KR 1020210076469A KR 20210076469 A KR20210076469 A KR 20210076469A KR 102513493 B1 KR102513493 B1 KR 102513493B1
Authority
KR
South Korea
Prior art keywords
guard ring
region
well region
conductivity type
type
Prior art date
Application number
KR1020210076469A
Other languages
English (en)
Other versions
KR20220167467A (ko
Inventor
김광일
이태훈
김현철
정인수
이경배
Original Assignee
주식회사 키파운드리
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 키파운드리 filed Critical 주식회사 키파운드리
Priority to KR1020210076469A priority Critical patent/KR102513493B1/ko
Priority to US17/575,166 priority patent/US20220399437A1/en
Publication of KR20220167467A publication Critical patent/KR20220167467A/ko
Application granted granted Critical
Publication of KR102513493B1 publication Critical patent/KR102513493B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7823—Lateral DMOS transistors, i.e. LDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7817—Lateral DMOS transistors, i.e. LDMOS transistors structurally associated with at least one other device

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 개시는 파워 디바이스 및 파워 디바이스를 둘러 싸면서 형성되는 가드링 구조를 포함하고, 상기 파워 디바이스는 기판에 형성되고, 서로 다른 도전형을 갖는 제1 도전형 매몰 층 및 제2 도전형 매몰층; 및 상기 제1 도전형 매몰층 상에 형성되는 제1 도전형 바디 영역 및 제2 도전형 드리프트 영역; 및 상기 제1 도전형 바디 영역 및 제2 도전형 드리프트 영역 상에 형성된 게이트 전극, 소스 전극 및 드레인 전극을 포함하고, 상기 가드링 구조는 상기 파워 디바이스에 인접하여 형성된 제2 도전형의 제1 가드링; 상기 제1 가드링에 인접하여 형성된 제1 도전형의 제2 가드링; 및 상기 제2 가드링에 인접하여 형성된 제2 도전형의 제3 가드링을 포함하고, 상기 제2 도전형 매몰층은 상기 가드링 구조까지 연장되어 형성되는 반도체 소자에 관한 것이다.

Description

파워 디바이스의 아이솔레이션을 위한 가드링 구조를 포함하는 반도체 소자{Semiconductor Device having Guard Rings Isolating Power Device}
본 개시는 파워 디바이스의 아이솔레이션을 위한 가드링 구조에 관한 것으로서, 더욱 상세하게는 홀 억제 가드링을 구비한 반도체 소자에 관한 것이다.
PMIC(power management integrated circuit)에 내장되는 고전압 파워 디바이스(high-voltage power device)는 아날로그 블럭, 디지털 블럭, 메모리 블럭 등 다양한 회로를 포함하는 반도체 칩에 같이 제조 될 수 있다. 그래서 고전압 파워 디바이스(high-voltage power device) 주변에 저전압 CMOS 소자 등이 위치할 수 있다. 고전압 파워 디바이스(high-voltage power device)의 높은 동작 전압으로 인해 인접한 저전압 CMOS 소자와 노이즈 문제가 발생할 수 있다.
파워 디바이스에서 발생하는 노이즈를 제거하기 위해 다양한 타입의 가드링(Guard rings)이 구비되고 있다. 그런데, 파워 디바이스 내의 기생 바이폴라 트랜지스터(parasitic bipolar transistor)(예를 들어, 기생 NPN 트랜지스터, 기생 PNP 트랜지스터)가 때때로 동작할 수 있다. 이로 인해 발생된 기생 전류는 다른 회로 블록에 노이즈로 작용할 수 있고, 래치업(latch-up)을 발생시킬 수도 있다.
실시 예는 파워 디바이스에서 발생되는 노이즈 성분이 주변 블록으로 이동하는 것을 효과적으로 차단하기 위한 것으로서, 파워 디바이스를 둘러싸는 홀 억제 가드링을 구비한 반도체 소자를 제공하는 것을 목적으로 한다.
본 개시의 실시 예는 전술한 과제를 해결하기 위한 수단으로서 다음의 실시 예를 가진다.
일 실시 예에 따른 반도체 소자는 파워 디바이스 및 파워 디바이스를 둘러 싸면서 형성되는 가드링 구조를 포함하고, 상기 파워 디바이스는 기판에 형성되고, 서로 다른 도전형을 갖는 제1 도전형 매몰 층 및 제2 도전형 매몰층; 및 상기 제1 도전형 매몰층 상에 형성되는 제1 도전형 바디 영역 및 제2 도전형 드리프트 영역; 및 상기 제1 도전형 바디 영역 및 제2 도전형 드리프트 영역 상에 형성된 게이트 전극, 소스 전극 및 드레인 전극을 포함하고, 상기 가드링 구조는 상기 파워 디바이스에 인접하여 형성된 제2 도전형의 제1 가드링; 상기 제1 가드링에 인접하여 형성된 제1 도전형의 제2 가드링; 및 상기 제2 가드링에 인접하여 형성된 제2 도전형의 제3 가드링을 포함하고, 상기 제2 도전형 매몰층은 상기 가드링 구조까지 연장되어 형성되는 것을 특징으로 한다.
상기 제1 가드링은 상기 파워 디바이스를 둘러싸고, 상기 제2 가드링은 상기 제1 가드링을 둘러싸고, 상기 제3 가드링은 상기 제2 가드링을 둘러싸는 것을 특징으로 한다.
상기 제2 도전형 매몰층과 상기 가드링 구조 사이에 형성된 제2 도전형 깊은 웰 영역을 더 포함하고, 상기 가드링 구조는 상기 제2 도전형 깊은 웰 영역 상에 형성된 것을 특징으로 한다.
상기 제1 가드링 및 제3 가드링은 제2 도전형 웰 및 상기 제2 도전형 웰 내부에 형성되는 N형 불순물층을 포함하고, 상기 제2 가드링은 제1 도전형 웰 및 상기 제1 도전형 웰 내부에 형성되는 P형 불순물층을 포함하는 것을 특징으로 한다.
상기 가드링 구조는 상기 제3 가드링에 인접하여 형성된 제1 도전형의 제4 가드링; 및 상기 제4 가드링에 인접하여 형성된 제2 도전형의 제5 가드링을 더 포함하는 것을 특징으로 한다.
상기 제1 가드링 및 상기 제2 가드링 및 제3 가드링에 동일 바이어스 전압이 인가되는 것을 특징으로 한다.
일 실시 예에 따른 반도체 소자는 기판에 형성되고, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 파워 디바이스 및 상기 파워 디바이스를 둘러싸는 가드링 구조를 포함하고, 상기 가드링 구조는 상기 파워 디바이스에 인접하여 형성된 N형 제1 가드링; 상기 제1 가드링과 인접하여 형성되고, P형 제2 가드링; 및 상기 제2 가드링과 인접하여 형성되고, N형 제3 가드링을 포함하고, 상기 제1 가드링, 상기 제2 가드링 및 상기 제3 가드링은 동일한 제1 바이어스를 인가 받는 것을 특징으로 한다.
상기 가드링 구조는 상기 제3 가드링과 인접하여 형성되고, P형 제4 가드링; 및 상기 제4 가드링과 인접하여 형성되고, N형 제5 가드링을 더 포함한다.
상기 제1 가드링 및 제3 가드링은 N형 웰 및 상기 N형 웰 내부에 형성되는 N형 불순물층을 포함하고, 상기 제2 가드링은 P형 웰 및 상기 P형 웰 내부에 형성되는 P형 불순물층을 포함하는 것을 특징으로 한다.
상기 파워 디바이스는 상기 기판에 형성된 N형 매몰층; 상기 N형 매몰층 상에 형성된 P형 매몰층; 상기 P형 매몰층 상에 형성된 P형 바디 영역 및 N형 드리프트 영역; 상기 P형 바디 영역에 형성된 N형 소스 영역 및 상기 N형 드리프트 영역에 형성된 N형 드레인 영역을 더 포함한다.
상기 제1 가드링, 상기 제2 가드링 및 상기 제3 가드링 하부와 접촉하며 형성되는 N형 깊은 웰 영역을 더 포함하고, 상기 N형 깊은 웰 영역은 상기 가드링 구조와 상기 N형 매몰층 사이에 형성되는 것을 특징으로 한다.
상기 파워 디바이스는 파워 블럭에 형성되고, 상기 파워 블럭은 전원 전압(PVCC)과 접지 전압(PGND)을 포함하고, 상기 제1 가드링, 상기 제2 가드링 및 상기 제3 가드링에 인가한 상기 제1 바이어스는 상기 전원 전압(PVCC)와 연결되고, 상기 파워 디바이스의 상기 드레인 전극은 상기 전원 전압(PVCC)와 연결되어, 상기 드레인 전극과 상기 가드링 구조는 같은 상기 전원 전압(PVCC)에 연결되는 것을 특징으로 하고, 상기 기판은 제2 바이어스가 인가되고, 상기 제2 바이어스는 상기 접지 전압(PGND)와 연결되는 것을 특징으로 한다.
상기 N형 깊은 웰 영역과 상기 P형 매몰층은 상기 N형 매몰층 상에 서로 나란히 형성된다.
실시 예에 따른 반도체 소자는 가드링 구조를 구비함으로써, 파워 디바이스에서 발생되는 노이즈 성분이 주변 블록으로 이동하는 것을 효과적으로 차단할 수 있다.
도 1A는 파워 블럭, 아날로그 블럭, 디지털 블럭, 메모리 블럭 등 다양한 회로를 포함하는 반도체 칩에 대한 도면이다.
도 1B는 도 1A에서 전원 및 접지 전압을 제외한, 파워 블럭, 아날로그 블럭, 디지털 블럭, 메모리 블럭 등 다양한 회로를 포함하는 반도체 칩에 대한 도면이다.
도 2는 파워 디바이스를 둘러싸는 가드링 구조를 구비한 반도체 소자의 평면도를 나타낸다.
도 3은 본 발명의 일 실시 예에 따른 파워 디바이스를 감싸는 홀 억제 가드링을 구비한 반도체 소자의 구조를 설명하기 위한 단면도이다.
도 4는 본 발명의 실시 예에 따른 파워 디바이스를 둘러싸는 홀 억제 가드링을 구비한 반도체 소자의 단면과 평면도를 같이 설명하기 위한 도면이다.
도 5는 본 발명의 실시 예에 따른 파워 디바이스를 둘러싸는 홀 억제 가드링 구조에서 PNP 바이폴라 트랜지스터 동작을 설명하기 위한 도면이다.
도 6 및 도 7은 본 발명의 다른 실시 예에 따른 파워 디바이스를 둘러싸는 홀 억제 가드링을 구비한 반도체 소자의 구조를 설명하기 위한 도면이다.
도 8은 본 발명의 다른 실시 예에 따른 파워 디바이스를 둘러싸는 가드링을 구비한 반도체 소자의 구조를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술 되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전 하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1A는 파워 블럭, 아날로그 블럭, 디지털 블럭, 메모리 블럭 등 다양한 회로를 포함하는 반도체 칩에 대한 도면이다.
도 1A를 참조하면, 반도체 칩(Wafer level)은 파워 블럭, 아날로그 블럭, 디지털 블럭(또는 로직 블럭), 메모리 블럭 등 다양한 회로를 포함한. 그리고 파워 블럭, 아날로그 블럭, 디지털 블럭(또는 로직 블럭), 메모리 블럭 주변에는 ESD I/O 블럭이 배치된다.
메모리 블럭, 아날로그 블럭, 디지털 블럭 (또는 로직 블럭)에는 전원 전압을 공급하기 위한 각각 전원 전압(AVDD2, AVDD, DVDD)가 배치된다. 또한 접지 전압을 공급하기 위한, 접지 전압(AGND2, AGND, DGND)가 각각 배치된다. 전원 전압(AVDD2, AVDD, DVDD)은 리드 프레임(Package lead frame)에 배치된 제1 전원 전압(Power1, VDD)에 연결된다. 접지 전압(AGND2, AGND, DGND)은 리드 프레임(Package lead frame)에 배치된 접지 전압(GND)에 연결된다. 여기서 제1 전원 전압(Power1, VDD), 제2 전원 전압(Power2, VCC) 및 하나의 접지 전압(GND)은 패키지 리드 프레임에 형성된다.
마찬가지로, 파워 블럭에는 복수의 전원 전압(PVCC), 복수의 접지 전압(PGND)가 배치된다. 복수의 전원 전압(PVCC)은 서로 묶어서 하나의 제2 전원 전압(Power2, VCC)에 연결된다. 복수의 접지 전압(PGND)도 리드 프레임(Package lead frame)에 배치된 하나의 접지 전압(GND)에 연결된다. 결국, 접지 전압(AGND2, AGND, DGND)과 복수의 접지 전압(PGND)이 리드 프레임(Package lead frame)에 배치된 접지 전압(GND)에 연결된다.
전원 전압(AVDD2, AVDD, DVDD), 접지 전압(AGND2, AGND, DGND), 복수의 전원 전압(PVCC) 및 복수의 접지 전압(PGND)은 웨이퍼 상(wafer level)에 형성된다. 웨이퍼는 복수 개의 IC를 포함할 수 있다. 도 1A에 보여주고 있는 반도체 칩은 그 복수 개의 IC 중에서 어느 하나를 패키징한 칩인 것이다.
도 1B는 도 1A에서 전원 및 접지 전압을 제외한, 파워 블럭, 아날로그 블럭, 디지털 블럭, 메모리 블럭 등 다양한 회로를 포함하는 반도체 칩에 대한 도면이다.
도 1B를 참조하면, 파워 블럭(10)에는 PMIC(power management integrated circuit)가 포함될 수 있고, 고전압 파워 디바이스(high-voltage power device, 70)이 다수 포함될 수 있다. 예를 들어, 고전압 파워 디바이스(high-voltage power device, 10)은 20V 내지 120V까지 동작할 수 있다. 그래서 더 높은 전압에서 동작하는 고전압 파워 디바이스(high-voltage power device)가 포함된 파워 블럭은 아날로그 블럭 또는 디지털 블럭(또는 로직 블럭)에 비해, 보다 많은 면적을 차지 할 수 있다.
그리고 아날로그 블럭 또는 디지털 블럭(또는 로직 블럭)에는 저전압 CMOS 소자가 다수 포함될 수 있다. 그래서 고전압 파워 디바이스(high-voltage power device) 주변에 저전압 CMOS 소자 등이 위치할 수 있다. 아날로그 블럭 또는 디지털 블럭 등에 사용되는 저전압 CMOS 소자는, 예를 들어 낮은 전압 1V 내지 5V에서 동작할 수 있다.
여기서 고전압 파워 디바이스(high-voltage power device)의 높은 동작 전압으로 인해 인접한 아날로그 블럭 또는 디지털 블럭 등에 사용되는 저전압 CMOS 소자에 노이즈(60)이 전달될 수 있다. 이를 차단 또는 줄이기 위해 가드링 구조가 필요한 것이다. 여기서 노이즈(60)은 주로 표류하는 홀 또는 전자 캐리어를 말한다.
도 2는 파워 디바이스를 둘러싸는 가드링 구조를 구비한 반도체 소자 평면도를 나타낸다.
도 2를 참조하면, 앞의 도 1B에서 보여준 파워 블럭에 위치하는 파워 디바이스(70)을 둘러싸는 가드링 구조를 구비한 반도체 소자(100)을 보여 주고 있다. 그리고 파워 디바이스(70)에서 발생하는 노이즈(60)을 주변 블록(20-40)으로 이동하는 것을 차단하기 위해 파워 디바이스(70)를 둘러 싸는 가드링 구조(80)을 설치하는 것이다.
가드링 구조(80)은 여러가지 웰 영역으로 이루어질 수 있다. 가드링 구조(80)은 N형의 제1 가드링(210), P형의 제2 가드링(220), N형의 제3 가드링(230)을 포함한다. 가드링 구조(80)에 의해 인접 소자로 흘러가는 홀 또는 전자의 이동을 막을 수 있다. 기생 diode 또는 BJT 동작에 의한 노이즈 성분들을 차단할 수 있다. 그리고 가드링 구조(80)을 둘러싸는 제1 P형 웰 영역(PW, 260)이 배치된다. 제1 P형 웰 영역(PW, 260)은 기판에 대해 접지 전압을 공급하는 역할을 하면서, 표류하는 홀 캐리어를 캡쳐(capture)하는 역할을 할 수 있다.
도 3은 본 발명의 일 실시 예에 따른 파워 디바이스를 감싸는 홀 억제 가드링을 구비한 반도체 소자의 구조를 설명하기 위한 단면도이다.
도 3을 참조하면, 도 2에서 A-A'에 대한 단면도이다. 본 발명의 일 실시 예에 따른 반도체 소자(100)은 제1 영역(region I), 제2 영역(region II), 제3 영역(region III)을 포함한다. 제1 영역(region I)에는 파워 디바이스(70)이 형성될 수 있다. 파워 디바이스(70)은 N형 또는 P형의 LDMOS 소자로 구성될 수 있다. 본 발명에서는 N형 LDMOS 소자를 예를 들었다. 여기서 LDMOS 소자는 array 형태로도 구성될 수 있다. LDMOS 소자로 구성된 파워 디바이스(70)은 게이트 전극(G), 소스 전극(S), 및 드레인 전극(D)을 포함하여 구성될 수 있다.
제2 영역(region II)은 제1 영역(region I)과 제3 영역(region III) 사이의 영역이다. 제2 영역(region II)에는 홀 억제 가드링 구조(80)이 형성된다.
제3 영역(region III)은 제2 영역(region II)의 인접한 블록 영역을 의미한다. 예를 들어, 제3 영역(region III)에는 Logic & analog 회로 블록이 형성될 수 있다.
제1 영역(region I)을 기준으로 먼저 설명을 하면, 기판은 예시적으로, 제1 도전형(예를 들어, P형)의 베이스 기판(P-SUB, 105)을 포함할 수 있다. 예를 들어, 베이스 기판(P-SUB)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수도 있고, SOI(Semiconductor On Insulator) 기판일 수도 있다.
계속해서, 제1 매몰층(이하 NBL, 110)과, 제2 매몰층(이하 PBL, 120)은 베이스 기판(P-SUB) 내에 형성될 수 있다. NBL(110)은 제2 도전형(N형)으로 형성되고, PBL(120)은 제1 도전형(P형)으로 형성될 수 있다. NBL(110)은 제1 영역(region I) 및 제2 영역(region II)에 형성되고, PBL(120)은 제1 영역(region I)에서 NBL(110) 상부에 형성될 수 있다.
제2 도전형(N형)의 LDMOS(70)은 드레인 전극(D)을 중심으로 양측에 소스 전극(S)이 배치될 수 있다. 이는 LDMOS(70)의 면적을 감소하기 위함이다. LDMOS(70)은 게이트 전극(G), 드레인 전극(D), 소스 전극(S), 드레인 영역, 소스 영역, 픽업 영역을 포함할 수 있다. 게이트 전극(G)는 폴리-실리콘 또는 금속으로 형성된다. 드레인 전극(D)과 소스 전극(S)은 컨택 플러그를 말한다. 여기서 드레인 전극(D)은 출력 노드와 연결될 수 있다. 드레인 전극(D)은 드레인 영역(170) 위에 형성된다. 소스 전극(S)은 소스 영역(180)과 픽업 영역(190) 위에 형성된다. 픽업 영역(190)은 제1 도전형(P형)이고, 드레인 영역(170)과 소스 영역(180)은 제2 도전형(N형)이다.
드레인 영역(170)은 제2 도전형(N형)의 드리프트 영역(이하 NDRIFT, 180) 내에 형성될 수 있다. 드레인 영역(170)은 NDRIFT(160)보다 농도가 높다. NDRIFT(160)이 필요한 이유는 고전압에 대한 Breakdown Voltage를 확보하기 위함이다. 또한 소스 영역(180)과 픽업 영역(190)은 제1 도전형(P형)의 바디(이하 PBODY, 150)에 형성된다. PBODY(150)은 채널 영역이다. NDRIFT(160)과 NBL(110) 사이에 PBL(120)이 배치된다.
본 발명의 실시 예에 따른 LDMOS(70)은 fully isolation 구조이다. 왜냐하면, NDRIFT(160)이 PBODY(150) 및 PBL(120)에 의해 완전히 둘러싸여 있기 때문이다. 즉, NDRIFT(160)은 기판(P-SUB)와도 분리되고, PBL(120)에 의해 NBL(110)과도 분리되어 있다. PBL(120)은 PBODY(150), NDRIFT(160) 및 NBL(110)과 직접 접촉하고 있다. PBL(120)이 형성됨으로써 더 높은 내압을 형성할 수 있다. 또한 NDRIFT(160)의 농도를 일정 부분 증가시킬 수 있도록 도와 준다. 그래서 LDMOS(70) 소자의 전류 능력이 더 증가될 수 있다. 그렇게 할수록 낮은 저항에서 소자가 작동할 수 있어 스위칭 속도도 빨라질 수 있다. 여기서 PBL(120)의 길이는 NBL(110)의 길이보다 짧다.
다음으로, 제2 영역(region II) 내에는 홀 억제 가드링 구조(80)이 형성된다. 홀 억제 가드링 구조(80)은 LDMOS(70)에 인접하여 형성될 수 있다. 홀 억제 가드링 구조(80)은 상기 파워 디바이스(70)에 인접하여 형성된 제2 도전형의 제1 가드링(210), 상기 제1 가드링(210)에 인접하여 형성된 제1 도전형의 제2 가드링(220), 상기 제2 가드링(220)에 인접하여 형성된 제2 도전형의 제3 가드링(230)을 포함하여 구성될 수 있다.
제1 가드링(210)은 상기 파워 디바이스(70)을 둘러싸고, 상기 제2 가드링(220)은 상기 제1 가드링(210)을 둘러싸고, 상기 제3 가드링(230)은 상기 제2 가드링(220)을 둘러싸도록 구성될 수 있다.
제1 가드링(210)은 제2 도전형 웰(NW, 210) 및 상기 제2 도전형 웰(NW, 210) 내부에 형성되는 N형 불순물층(N+, 310)을 포함한다.
상기 제2 가드링(220)은 제1 도전형 웰(PW, 220) 및 상기 제1 도전형 웰(PW) 내부에 형성되는 P형 불순물층(P+, 320)을 포함한다.
제3 가드링(230)은 제2 도전형 웰(NW, 230) 및 상기 제2 도전형 웰(NW) 내부에 형성되는 N형 불순물층(N+, 330)을 포함한다.
홀 억제 가드링 구조(80) 하부에 N형의 매립형 고전압 깊은 웰 영역(buried high voltage deep N-type well, 이하 BHDNW, 130)이 형성된다. NBL(110)과 가드링 구조(80) 사이에 BHDNW(130)이 형성되는 것이다. 단면도에서 보듯이 BHDNW(130)은 NBL(120)과 가드링 구조(80)인 NW(210), PW(220), NW(230)과 연결시켜 주는 역할을 한다. BHDNW(130)은 가드링 구조(80)인 NW(210), PW(220), NW(230) 각각 중첩되면서 형성된다. NBL(120)의 끝부분보다 더 연장되어 형성된다. BHDNW(130)의 농도는 NBL(120)의 농도보다는 작게 형성된다.
N+(310), P+(320), N+(330)은 각각 NW(210), PW(220), NW(230)에 형성된다. 그리고 NW(210), PW(220), NW(230)은 모두 BHDNW(130)과 직접 접촉하면서 형성된다. 그리고 BHDNW(130)은 NBL(110)과 직접 접촉하며 형성된다.
NBL(110)은 NW(210), PW(220), NW(230)과 전기적으로 연결된다. 또한 NBL(110)은 NW(210), PW(220), NW(230) 중첩해서 형성된다. 마찬가지로, BHDNW(130)도 NW(210), PW(220), NW(230) 중첩해서 형성된다. NBL(110)과 BHDNW(130)도 서로 중첩된다. PBL(120)과 BHDNW(130)은 서로 떨어져 형성되지만, 모두 NBL(110) 위에 형성된다. 아울러, PBL(120)과 BHDNW(130) 모두 비슷한 위치에 형성된다. 즉, PBL(120)과 BHDNW(130)은 서로 나란히 옆에 형성된다.
NBL(110)은 PBL(120), BHDNW(130), PBODY(150), NDRIFT(160), NW(210), PW(220), NW(230)과 중첩되도록 형성된다. NBL(110)이 LDMOS(70) 소자 아래에서부터 시작하여 BHDNW(130)까지 수평으로 길게 연장되어 형성되기 때문이다. 그리고 NBL(110)이 BHDNW(130), NW(210), PW(220), NW(230)과 전기적으로 연결된다.
그리고 LDMOS(70) 소자의 PBODY(150)과 제1 가드링(210)의 NW(210)은 서로 마주 보면서 가장 가까이에 위치한다. NDRIFT(160) 구조가 제1 가드링(210)의 NW(210)에 근처에 위치하는 것보다 PBODY(150)이 더 가까이 배치하는 것이 바람직하다. 그 이유는 이웃 소자와 더 전기적으로 분리하는데 유리하기 때문이다. 서로 같은 도전형인 NDRIFT(160)과 NW(210)이 서로 가까이 있는 것보다, 서로 반대 도전형을 갖는 NW(210), PBODY(150)이 서로 인접하도록 배치하는 것이 더 유리하다.
가드링 구조를 둘러싸는 P-sub(105) 픽업 영역인 PW(260)은 접지 전압(PGND, 도 1A 참조)으로 연결될 수 있다. 제1 도전형의 웰(이하 PW, 260)과 제1 도전형의 고농도 도핑 영역(이하 P+, 360)이 형성된 것을 도시하였으나, 이에 한정되는 것이 아니다. PW(260)은 LDMOS(70)로부터 발생한 홀 캐리어가 Logic & Analog 블록(30, 40)으로 전자 또는 정공이 흐르지 못하도록 캡쳐(capture)하는 역할을 한다. PW(260) 및 P+(360)은 P-SUB에 대한 픽업 영역 역할도 한다. PW(260) 및 P+(360)은 파워 블록(10)의 접지 전압(PGND, 도 1A 참조)로 연결된다. PW(260) 및 P+(360)은 Sub(530)으로 표시된 컨택 플러그로 연결된다. 그래서, Sub(530)은 접지 전압(PGND)로 연결된다.
도 3에서, 본 발명의 실시 예에 따른 반도체 소자(100)은 PNP 기생 트랜지스터 동작 관점에서, 파워 디바이스(70)의 소스 영역(180)과 픽업 영역(190)이 에미터 영역(Emitter, 510)으로 볼 수 있다. 가드링 구조(80)은 베이스 영역(BASE, 520)으로 볼 수 있다. 그리고 기판과 전기적으로 연결된 Sub(530)이 컬렉터 영역(Collector, 530)이 될 수 있다. 그래서 표류하는 정공 캐리어가 에미터 영역(510)으로부터 발생하여, 베이스 영역(520)을 지나 컬렉터 영역(530)으로 모집될 수 있다. 그런데 여기서 베이스 영역(520)이 홀(정공)의 일부를 캡쳐할 수 있도록 하는 것이다. 그래서 컬렉터 영역(530)으로 가는 정공의 양을 억제할 수 있다고 해서 홀 억제 가드링 구조(80)가 되는 것이다. 홀 억제 가드링 구조(80)로 인해서 PNP 기생 트랜지스터 동작하게 되고, 이로 인해, 노이즈가 다른 블락으로 이동하는 것을 억제하는 역할을 하는 것이다. 고전압 반도체 소자(100)로부터 Logic & analog 블록(30, 40)으로 흘러가는 정공(노이즈 source)을 억제하는 것이다.
제1 가드링(210), 상기 제2 가드링(220) 및 상기 제3 가드링(230)은 동일한 바이어스를 인가 받는 것을 특징으로 한다. 제1 가드링(210), 상기 제2 가드링(220) 및 상기 제3 가드링(230)은 금속 배선을 이용해서 BASE(520)으로 서로 묶여 있다. BASE(520)노드에는 제1 바이어스(BIAS1)가 인가될 수 있는데, 여기서 제1 바이어스는 파워 블럭(10)의 제1 전원 전압(PVCC1)일 수 있다. 베이스 영역(BASE, 520)은 파워 블락(10)의 전원 전압(PVCC)로 연결된다.
그리고 LDMOS(70)의 드레인 영역(180)도 제2 바이어스(BIAS2)가 인가될 수 있는데, 제2 바이어스는 제2 전원 전압(PVCC2)일 수 있다. 파워 블럭(10)의 제1 전원 전압(PVCC1)과 제2 전원 전압(PVCC2)은 같은 전원 전압(PVCC)으로 연결될 수 있다. 그 경우, 가드링 구조(80)의 BASE(520)노드와 LDMOS(70)의 드레인 영역(180)은 같은 전원 전압(PVCC)이 인가될 수 있다. 또는 BASE(520)노드와 드레인 영역(180)은 필요에 따라 각각 다른 바이어스를 인가할 수 있다.
도 4는 본 발명의 실시 예에 따른 파워 디바이스를 둘러싸는 홀 억제 가드링을 구비한 반도체 소자의 단면과 평면도를 같이 설명하기 위한 도면이다.
도 4를 참조하면, 단면도에 있는 웰 구조와 평면도에 있는 웰 구조를 서로 대응시키기 위하여 일부 영역은 연결선(점선)으로 표시하였다. 예를 들어, BHDNW(130)의 너비가 평면도에서 어느 부분과 매칭되는지 연결선(점선)을 따라가면 이해할 수 있도록 하였다. BHDNW(130)이 제1 가드링(210)과 제3 가드링(230)과 중첩되면서 그 사이에 존재한다. 그리고 제2 가드링(220)과 중첩되는데, 제2 가드링(220)의 너비보다 BHDNW(130)의 너비가 길게 형성된다.
도 5는 본 발명의 실시 예에 따른 파워 디바이스를 둘러싸는 홀 억제 가드링 구조에서 PNP 바이폴라 트랜지스터 동작을 설명하기 위한 도면이다.
도 5에 도시된 바와 같이, 제1 기생 PNP 바이폴라 트랜지스터(PNP1) 및 제2 기생 PNP 바이폴라 트랜지스터(PNP2) 동작이 나타난다. 먼저 PNP1은 PBL(120), NW(210), PW(220)로 구성된다. 다시 말해, 제1 영역(region I)의 PBL(120) 및 제2 영역(region II)에 형성된 제2 도전형(N형)의 제1 가드링(210) 및 제1 도전형(P)의 제2 가드링(220)은 제1 기생 PNP 바이폴라 트랜지스터(PNP1)를 구성하게 된다.
제2 기생 PNP 바이폴라 트랜지스터(PNP2)는 PBL(120), NW(230), PW(260)로 구성된다. 다시 말해, 제1 영역(region I)의 PBL(120) 및 제2 영역(region II)에 형성된 제2 도전형(N형)의 제3 가드링(230) 및 제3 영역(region III)에 형성된 PW(260)은 제2 기생 PNP 바이폴라 트랜지스터(PNP2)를 구성하게 된다.
PNP1과 PNP2에 의한 기생 PNP 바이폴라 트랜지스터가 동작하는 경우 정공 전류(h+, hole current)가 기생 바이폴라 트랜지스터로 흐르게 된다. 따라서 인접한 소자로 정공 전류(h+, hole current)가 흐르는 것을 억제한다. 그 결과 수평 방향 성분으로의 노이즈를 저감할 수 있다.
즉, 제1 내지 제3 가드링(210, 220, 230)으로 구성된 제1, 제2 기생 PNP(PNP1, PNP2)의 동작으로 인하여, 인접한 소자로 향하는 홀 캐리어의 이동을 억제할 수 있다. 홀 캐리어의 대부분은 BASE(520) 노드에서 collecting 된다.
도 6 및 도 7은 본 발명의 다른 실시 예에 따른 파워 디바이스를 둘러싸는 홀 억제 가드링을 구비한 반도체 소자의 구조를 설명하기 위한 도면이다.
도 6 및 도 7의 실시 예는 도 3 및 도 5의 실시 예에서 홀 억제 가드링 구조(80)이 제4 가드링(240) 및 제5 가드링(250)을 더 포함하는 것을 특징으로 한다.
제4 가드링(240)은 제3 가드링(230)에 인접하여 형성되고 제1 도전형(P형)으로 구성된다. 제5 가드링(250)은 제4 가드링(240)에 인접하여 형성되고 제2 도전형(N형)으로 구성된다.
도 6 및 도 7의 실시 예에서 기생 PNP 바이폴라 트랜지스터는 그 개수가 더 많이 있으므로. 노이즈를 더욱 더 많이 저감할 수 있다.
도 7을 통해 자세히 설명하면, 3개의 기생 PNP 바이폴라 트랜지스터(PNP1, PNP2, PNP3)가 형성된다. 우선 도 7에 도시된 바와 같이 먼저 제1 기생 PNP 바이폴라 트랜지스터(PNP1)은 PBL(120), NW(210), PW(220)로 구성된다. 다시 말해, 제1 영역(region I)의 PBL(120) 및 제2 영역(region II)에 형성된 제2 도전형(N형)의 제1 가드링(210) 및 제1 도전형(P)의 제2 가드링(220)은 제1 기생 PNP 바이폴라 트랜지스터(PNP1)를 구성하게 된다.
제2 기생 PNP 바이폴라 트랜지스터(PNP2)는 PBL(120), NW(230), PW(260)로 구성된다. 다시 말해, 제1 영역(region I)의 PBL(120) 및 제2 영역(region II)에 형성된 제2 도전형(N형)의 제3 가드링(230) 및 제3 영역(region III)에 형성된 PW(260)은 제2 기생 PNP 바이폴라 트랜지스터(PNP2)를 구성하게 된다.
제3 기생 PNP 바이폴라 트랜지스터(PNP3)는 PBL(120), NW(250), PW(260)로 구성된다. 다시 말해, 제1 영역(region I)의 제1 도전형 매몰층 및 제2 영역(region II)에 형성된 제2 도전형의 제5 가드링(250) 및 제3 영역(region III)에 형성된 제1 도전형의 웰(260)은 제3 기생 PNP 바이폴라 트랜지스터(PNP3)를 구성하게 된다.
도 8은 본 발명의 다른 실시 예에 따른 파워 디바이스를 둘러싸는 가드링을 구비한 반도체 소자의 구조를 설명하기 위한 도면이다.
홀 억제 가드링 구조(제1 가드링 구조, 80)와 더불어 전자 억제 가드링 구조(제2 가드링 구조, 90)을 배치할 수 있다. 다른 실시 예와 달리 전자 억제 가드링 구조(제2 가드링 구조, 90)은 접지 전원과 연결된 제1 PW(260)과 제2 PW(730) 사이에 위치한다. 전자 억제 가드링 구조(90)은 NBL(610), BHDNW(620), NW(630), N+(640)으로 형성된다. 제1 PW(260)과 제2 PW(730)에는 각각 제1 P+(360), 제2 P+(740)이 형성된다. 홀 억제 가드링 구조(80)와 더불어 전자 억제 가드링 구조(90)를 구비했기 때문에 면적이 증가하는 단점이 있기는 하나, 보다 확실히 정공 또는 전자 캐리어를 캡쳐 할 수 있는 구조이다. 그래서 로직 및 아날로그 블럭(30, 40)으로 가는 노이즈 성분을 확실히 차단할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (13)

  1. 기판에 형성되는 제2 도전형 매몰층;
    상기 제2 도전형 매몰층과 접하여 형성되며 상기 제2 도전형 매몰층 상에 서로 떨어져 형성되는 일측 제2 도전형 깊은 웰 영역 및 타측 제2 도전형 깊은 웰 영역;
    상기 일측 제2 도전형 깊은 웰 영역 및 상기 타측 제2 도전형 깊은 웰 영역 사이에 형성되는 제1 도전형 매몰층;
    상기 일측 제2 도전형 깊은 웰 영역 및 상기 타측 제2 도전형 깊은 웰 영역과 접하여 형성되는 가드링 구조;
    상기 제1 도전형 매몰층 상에 형성되는 제1 도전형 바디 영역 및 제2 도전형 드리프트 영역; 및
    상기 제1 도전형 바디 영역 및 제2 도전형 드리프트 영역 상에 형성된 게이트 전극, 소스 전극 및 드레인 전극을 포함하는,
    반도체 소자.
  2. 제1항에 있어서,
    상기 가드링 구조는 제1 가드링, 제2 가드링 및 제3 가드링을 포함하고,
    상기 제1 가드링은 제1 가드링 웰 영역을 포함하고,
    상기 제2 가드링은 제2 가드링 웰 영역을 포함하고,
    상기 제3 가드링은 제3 가드링 웰 영역을 포함하는,
    반도체 소자.
  3. 제2항에 있어서,
    상기 제1 가드링 웰 영역, 상기 제2 가드링 웰 영역 및 상기 제3 가드링 웰 영역은 상기 일측 제2 도전형 깊은 웰 영역 또는 상기 타측 제2 도전형 깊은 웰 영역과 직접 접하여 형성되는 반도체 소자.
  4. 삭제
  5. 제2항에 있어서,
    상기 가드링 구조는
    제4 가드링 웰 영역을 포함하는 제4 가드링; 및
    제5 가드링 웰 영역을 포함하는 제5 가드링을 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제2항에 있어서
    상기 제1 가드링 및 상기 제2 가드링 및 제3 가드링에 동일 바이어스 전압이 인가되는 것을 특징으로 하는 반도체 소자.
  7. 기판에 형성된 N형 매몰층;
    상기 N형 매몰층과 접하여 형성되고 상기 N형 매몰층 상에 서로 떨어져 형성되는 제1 N형 깊은 웰 영역 및 제2 N형 깊은 웰 영역;
    상기 제1 N형 깊은 웰 영역 상에 형성되고 상기 제1 N형 깊은 웰 영역과 접하여 형성되는 제1 가드링 웰 영역, 제2 가드링 웰 영역 및 제3 가드링 웰 영역;
    상기 제1 N형 깊은 웰 영역 및 상기 제2 N형 깊은 웰 영역 사이에 형성되는 P형 매몰층;
    상기 P형 매몰층 상에 형성되고 상기 P형 매몰층과 접하여 형성되는 P형 바디 영역 및 N형 드리프트 영역; 및
    상기 P형 바디 영역 및 상기 N형 드리프트 영역 상에 형성된 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 반도체 소자.
  8. 삭제
  9. 제7항에 있어서,
    상기 제1 가드링 웰 영역에 형성되는 제1 N형 불순물층;
    상기 제2 가드링 웰 영역에 형성되는 P형 불순물층; 및
    상기 제3 가드링 웰 영역에 형성되는 제2 N형 불순물층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제7항에 있어서,
    상기 P형 바디 영역에 형성된 N형 소스 영역 및
    상기 N형 드리프트 영역에 형성된 N형 드레인 영역을 더 포함하는 반도체 소자.
  11. 삭제
  12. 제7항에 있어서,
    상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극은 파워 블럭에 형성되고,
    상기 파워 블럭은 전원 전압(PVCC)과 접지 전압(PGND)을 포함하고,
    상기 드레인 전극, 상기 제1 가드링 웰 영역, 상기 제2 가드링 웰 영역 및 상기 제3 가드링 웰 영역에 인가한 제1 바이어스는 상기 전원 전압(PVCC)와 연결되고,
    상기 기판은 제2 바이어스가 인가되고, 상기 제2 바이어스는 상기 접지 전압(PGND)와 연결되는 반도체 소자.
  13. 제7항에 있어서,
    상기 제1 N형 깊은 웰 영역 및 제2 N형 깊은 웰 영역과 상기 P형 매몰층은 서로 나란히 형성되는 반도체 소자.
KR1020210076469A 2021-06-14 2021-06-14 파워 디바이스의 아이솔레이션을 위한 가드링 구조를 포함하는 반도체 소자 KR102513493B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020210076469A KR102513493B1 (ko) 2021-06-14 2021-06-14 파워 디바이스의 아이솔레이션을 위한 가드링 구조를 포함하는 반도체 소자
US17/575,166 US20220399437A1 (en) 2021-06-14 2022-01-13 Semiconductor device with guard ring isolating power device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210076469A KR102513493B1 (ko) 2021-06-14 2021-06-14 파워 디바이스의 아이솔레이션을 위한 가드링 구조를 포함하는 반도체 소자

Publications (2)

Publication Number Publication Date
KR20220167467A KR20220167467A (ko) 2022-12-21
KR102513493B1 true KR102513493B1 (ko) 2023-03-23

Family

ID=84390602

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210076469A KR102513493B1 (ko) 2021-06-14 2021-06-14 파워 디바이스의 아이솔레이션을 위한 가드링 구조를 포함하는 반도체 소자

Country Status (2)

Country Link
US (1) US20220399437A1 (ko)
KR (1) KR102513493B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230043245A1 (en) * 2021-07-29 2023-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage guard ring semiconductor device and method of forming same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200212176A1 (en) * 2010-06-21 2020-07-02 Renesas Electronics Corporation Semiconductor device and method for manufacturing same
KR102140358B1 (ko) * 2016-12-23 2020-08-03 매그나칩 반도체 유한회사 잡음 감소를 위한 분리 구조를 갖는 통합 반도체 소자

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101530582B1 (ko) * 2008-12-04 2015-06-26 주식회사 동부하이텍 반도체 소자 및 이의 제조 방법
KR101986090B1 (ko) * 2012-04-06 2019-06-05 삼성전자 주식회사 가드링을 포함하는 반도체 장치 및 이를 포함하는 반도체 시스템

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200212176A1 (en) * 2010-06-21 2020-07-02 Renesas Electronics Corporation Semiconductor device and method for manufacturing same
KR102140358B1 (ko) * 2016-12-23 2020-08-03 매그나칩 반도체 유한회사 잡음 감소를 위한 분리 구조를 갖는 통합 반도체 소자

Also Published As

Publication number Publication date
KR20220167467A (ko) 2022-12-21
US20220399437A1 (en) 2022-12-15

Similar Documents

Publication Publication Date Title
US10510744B2 (en) Vertical nanowire transistor for input/output structure
JP4854934B2 (ja) 静電気放電保護素子
US8981483B2 (en) ESD protection structure and ESD protection circuit
US9214542B2 (en) Semiconductor device with integrated electrostatic discharge (ESD) clamp
KR20120081830A (ko) 반도체 장치 및 그 제조 방법
CN110010672B (zh) 具有高压器件的半导体器件结构
JP5593160B2 (ja) 半導体装置
KR19990036477A (ko) 반도체 장치
US8169028B2 (en) Semiconductor device
KR20050123033A (ko) 고내압 소자 및 정전기 방전 보호회로용 고내압 소자
JPWO2015040662A1 (ja) 半導体装置
US8093683B2 (en) Semiconductor device
US11239229B2 (en) Self-biased bidirectional ESD protection circuit
US6670678B2 (en) Semiconductor device having ESD protective transistor
US20140167169A1 (en) Esd protection circuit
US20080169509A1 (en) Semiconductor device
KR102513493B1 (ko) 파워 디바이스의 아이솔레이션을 위한 가드링 구조를 포함하는 반도체 소자
JP2009038130A (ja) 横型ｍｏｓトランジスタ及びこれを用いた半導体装置
KR101119859B1 (ko) Ｍｏｓ 트랜지스터 및 이를 구비한 반도체 집적회로 장치
CN110581126B (zh) 含静电放电保护电路的半导体集成电路器件及其制造方法
TWI716994B (zh) 低觸發電壓靜電放電防護元件
CN109585438A (zh) 具有静电放电保护的集成电路装置
US10304820B1 (en) Electrostatic discharge protection apparatus and applications thereof
JP2009038101A (ja) 半導体装置
US9735144B2 (en) Electrostatic discharge (ESD) protection device

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant