CN109585438A - 具有静电放电保护的集成电路装置 - Google Patents

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彭柏霖
李介文
竹立炜
张伊锋
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Abstract

一种具有静电放电保护的集成电路装置包括具有阱的衬底，所述阱具有第一导电类型且形成在所述衬底上。漏极区具有至少一个漏极扩散区及至少一个漏极导电嵌体，所述至少一个漏极扩散区具有第二导电类型且植入在阱中，所述至少一个漏极导电嵌体位于所述阱上。漏极导电嵌体电连接到漏极扩散区及输入/输出接垫。源极区包括多个源极扩散区，所述多个源极扩散区具有第二导电类型且植入在阱中，且所述源极扩散区电连接到电压端子。

Description

具有静电放电保护的集成电路装置
技术领域
本揭露的实施例是有关于一种具有静电放电保护的集成电路装置。
背景技术
保护集成电路(integrated circuit，IC)装置免受静电放电(electrostaticdischarge，ESD)影响是重要的，原因是静电放电可能会对此种装置造成实质性损坏。举例来说，针对金属氧化物半导体(metal-oxide semiconductor，MOS)装置的静电放电保护可采用被设置成对静电放电电压进行放电的寄生双极晶体管(parasitic bipolartransistor)，且漏极延伸式金属氧化物半导体晶体管(drain-extended MOS transistor)已被用于静电放电保护。
发明内容
本揭露公开一种具有静电放电保护的集成电路装置，其特征在于，包括：衬底；阱，具有第一导电类型且形成在所述衬底上；漏极区，包括至少一个漏极扩散区及至少一个漏极导电嵌体，所述至少一个漏极扩散区具有第二导电类型且植入在所述阱中，所述至少一个漏极导电嵌体位于所述阱上，所述漏极导电嵌体电连接到所述漏极扩散区及输入/输出接垫；以及源极区，包括多个源极扩散区，所述多个源极扩散区具有所述第二导电类型且植入在所述阱中，所述源极扩散区电连接到电压端子。
附图说明
结合附图阅读以下详细说明，会最佳地理解本发明的各个态样。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1是示意性地说明根据一些实施例的具有静电放电保护的示例性集成电路装置的各个方面的俯视图。
图2是说明图1中所示示例性集成电路装置的各个方面的侧剖视图。
图3是说明图1及图2中所示示例性集成电路装置的等效寄生晶体管的电路图。
图4是示意性地说明根据一些实施例的具有静电放电保护的另一示例性集成电路装置的各个方面的俯视图。
图5是示意性地说明根据一些实施例的具有静电放电保护的另一示例性集成电路装置的各个方面的俯视图。
图6是说明图5中所示示例性集成电路装置的各个方面的侧剖视图。
图7是说明图5及图6中所示示例性集成电路装置的等效寄生晶体管的电路图。
图8是说明根据一些实施例的为集成电路装置提供静电放电保护的方法的各个方面的程序流程图。
附图标号说明
10：装置/集成电路装置/N型金属氧化物半导体装置
11：装置/鳍型场效晶体管金属氧化物半导体装置/垂直式结构装置
20：装置/集成电路装置/正性金属氧化物半导体装置
100：衬底/p衬底
102：阱/p阱
110、210：漏极区
112：漏极扩散区/n+扩散区/漏极n+扩散区
113：漏极n+扩散区
114：漏极导电嵌体/多晶硅嵌体/漏极多晶硅嵌体
116、126、154、216、226、254：导体
118、218：输入/输出接垫
120、220：源极区
122：源极扩散区/n+扩散区/源极n+扩散区
123：源极n+扩散区
124：导电嵌体/源极导电嵌体/多晶硅嵌体/源极多晶硅嵌体
128：电压端子/VSS端子
150：主体电压端子/主体VSS电压端子
152：扩散区/主体电压扩散区/p+扩散区/p+主体扩散区
153：主体p+扩散区
156：导电嵌体/多晶硅嵌体
160：寄生晶体管/寄生NPN晶体管
162：内部电路
164、264：射极
166、266：基极
168、268：集电极
170、270：二极管/寄生二极管
172、272：阴极
174、274：阳极
176、276：电阻器
202：阱/n阱
212：扩散区/p+扩散区/漏极p+扩散区
214：多晶硅嵌体/漏极多晶硅嵌体
222：源极p+扩散区/源极扩散区/p+扩散区
224：多晶硅嵌体/源极多晶硅嵌体
228：电压端子/VDD端子
250：主体电压端子/主体VDD电压端子
252：n+扩散区
256：多晶硅嵌体
260：寄生晶体管
300：方法
310、312、314、316、318、320、322：步骤
a、b：路径
P：间距/距离/共用距离/多晶硅-多晶硅间距
具体实施方式
以下公开内容提供本揭露用于实作的不同特征的许多不同的实施例或实例。以下阐述组件及设置形式的具体实例以简化本公开内容。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开内容可能在各种实例中重复使用参考编号及/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
漏极延伸式金属氧化物半导体(MOS)晶体管已被用于静电放电(ESD)保护。此种装置具有用于散热的较大硅体积、用于均匀地接通所述装置的较高漏极侧电阻、及用于在静电放电事件期间避开易受损装置表面的较深路径。然而，此种漏极延伸式装置所提供的静电放电稳健性(ESD robustness)有限，原因是漏极延伸式金属氧化物半导体的源极侧区域仍保持原样。另外，在特定集成电路制造技术(例如，具有垂直式装置构造(即，鳍型场效晶体管(FinFET))的技术)中，金属氧化物半导体装置的源极区域未必能任意地增大。
根据本揭露的各个方面，集成电路装置提供增强的静电放电保护。集成电路装置具有带有阱的衬底，所述阱具有第一导电类型且形成在所述衬底上。漏极区包括至少一个漏极扩散区及至少一个漏极导电嵌体(例如多晶硅嵌体)，所述至少一个漏极扩散区具有第二导电类型且植入在所述阱中，所述至少一个漏极导电嵌体位于所述阱上。漏极多晶硅嵌体电连接到漏极扩散区及输入/输出(input/output，I/O)接垫。源极区包括多个源极扩散区，所述多个源极扩散区具有第二导电类型且植入在所述阱中，且所述源极扩散区电连接到电压端子。因此，所公开实例在增大静电放电电流吸收路径(ESD current sinkingpath)且维持所期望多晶硅间距以保持高外延质量的同时提供简单的结构及布线风格。此外，所公开装置及方法适合于平面式集成电路技术与垂直式集成电路技术二者。
图1是说明根据一些所公开实施例的示例性集成电路装置的俯视图，且图2是说明根据一些所公开实施例的示例性集成电路装置的侧剖视图。所说明装置10包括衬底100，衬底100在图1所示实例中为p衬底。衬底100上形成有具有第一导电类型的阱102。图1及图2中所示示例性装置10为N型金属氧化物半导体(N-type metal-oxide-semiconductor，NMOS)装置，且因此阱102为p阱。漏极区110由至少一个漏极扩散区112形成且植入在p阱102中，且至少一个漏极导电嵌体114沉积在p阱102上。在所说明实例中，漏极导电嵌体为多晶硅嵌体(polysilicon insertions)或“多晶硅栅极(poly gate)”。漏极扩散区具有第二导电类型。在所说明实例中，漏极区110包括多个漏极扩散区112及多晶硅嵌体114。多晶硅嵌体114在侧向上(laterally)位于各漏极扩散区112之间。导体116将多晶硅嵌体114及漏极扩散区112电连接到输入/输出接垫118。
源极区120由多个源极扩散区122形成且植入在p阱102上。源极扩散区122也具有第二导电类型。导体126将源极扩散区122连接到电压端子128。如前面所述，图1及图2中所示装置10为NMOS装置，且因此，漏极扩散区112及源极扩散区122为n+扩散区，且电压端子128为VSS端子。
图1及图2中所示装置10的源极区120还包括沉积在阱102上的多个源极导电嵌体124。在所说明实例中，导电嵌体为多晶硅嵌体或多晶硅栅极。在其他实施例中，例如金属等其他导电材料可用于导电嵌体124。尽管在图1及图2所示实例中，多晶硅嵌体124位于各n+扩散区122之间，然而导体126不将n+扩散区122连接到多晶硅嵌体124或不将多晶硅嵌体124连接到VSS端子128。相反，多晶硅嵌体124为浮动的。
装置10还包括主体电压端子150，主体电压端子150连接到扩散区152，扩散区152具有第一导电类型且植入在阱102中。在图1及图2中，主体电压扩散区152为p+扩散区，其通过导体154连接到主体VSS电压端子150。导电嵌体156(例如，多晶硅嵌体)沉积在p+扩散区152的在侧向上相对的侧上。
图1及图2中所示集成电路装置10形成寄生晶体管(parasitic transistor)，所述寄生晶体管为所述集成电路装置的内部电路提供静电放电保护。图3中示出寄生晶体管160的等效电路。图3中所示寄生晶体管160为NPN双极晶体管，其具有由所述多个源极n+扩散区122形成的射极164、由p阱102形成的基极166、及由漏极n+扩散区112形成的集电极168。另外，寄生二极管170是由装置10形成，寄生二极管170具有由n+扩散区112形成的阴极172及由p+主体扩散区152形成的阳极174。电阻器176表示p阱102的电阻。
在静电放电事件期间，反向的n+扩散区/p阱112/102接面(路径“a”)会引发泄漏电流(leakage current)。由p阱102/n+扩散区112形成的二极管170将接着被正向偏压(路径“b”)，且被反向偏压的接面会被直接接通(路径“a”)。寄生NPN晶体管160因此被接通且静电放电电流从路径a流动到路径b(换句话说，从输入/输出接垫118流动到VSS端子128)，从而提供静电放电电流路径来保护集成电路装置的内部电路162。然而，在使用已知的漏极延伸式金属氧化物半导体装置的情况下，源极区域不会延伸，从而造成电流“瓶颈(bottleneck)”。根据本揭露的各个方面，由所述多个源极扩散区122提供的延伸式源极区120会增大电流吸收路径，从而改善静电放电保护。
返回到图1及图2，所说明示例性装置10包括相等数目的源极n+扩散区122与源极多晶硅嵌体124。换句话说，源极扩散区122对源极多晶硅嵌体124的比率为1:1。此对漏极扩散区112与漏极多晶硅嵌体114来说也成立。此外，多晶硅嵌体114、124在侧向上均等地间隔开。也就是说，如图1中所示，相邻多晶硅嵌体114或124之间的侧向距离界定共用距离P。为维持所期望外延层质量，根据设计规则而使各浮动的源极多晶硅嵌体124之间保持特定距离P。此均匀的多晶硅-多晶硅间距P使得能够维持外延程序的所期望间距。举例来说，在使用鳍型场效晶体管(FinFET)操作的情况下，外延层(epitaxial layer)质量相依于多晶硅层(polysilicon layer)，所述多晶硅层提供用于粘着所述外延层的“壁(wall)”。
图1中所示示例性装置为平面式金属氧化物半导体结构。所公开概念还适用于非平面式结构或垂直式结构(即，鳍型场效晶体管)。图4说明其中集成电路装置包括鳍型场效晶体管金属氧化物半导体装置11的实例。尽管n+扩散区及p+扩散区被示为平行线以表示垂直式鳍型场效晶体管结构，然而图4中所示装置11相似于图1中所示装置10。因此，标记漏极n+扩散区113、源极n+扩散区123、及主体p+扩散区153以区分这些扩散区与图1中所示平面式结构。垂直式结构装置11也在多晶硅嵌体114、124、156之间维持间距P。
所公开实例不仅适用于NMOS装置。图5及图6说明其中集成电路装置为正性金属氧化物半导体(positive metal-oxide semiconductor，PMOS)装置20的实例。因此，大致上将结合图1及图2所提及的导电类型反过来。在图5及图6所示实例中，阱202为n阱202且形成在p衬底100上。漏极区210由至少一个漏极p+扩散区212形成且植入在n阱202中，且至少一个漏极多晶硅嵌体214沉积在n阱202上。图5及图6中所示漏极区210包括多个p+扩散区212及多晶硅嵌体214。多晶硅嵌体214在侧向上位于各扩散区212之间。导体216将多晶硅嵌体214及漏极p+扩散区212电连接到输入/输出接垫218。
源极区220由多个源极p+扩散区222形成且植入在n阱202上。导体226将源极扩散区222连接到电压端子228，电压端子228为图5及图6所示实例中的VDD电压端子。多个源极多晶硅嵌体224沉积在n阱202上。多晶硅嵌体224位于各p+扩散区222之间，且在图5及图6所示实例中，导体226不将p+扩散区222连接到多晶硅嵌体224或不将多晶硅嵌体224连接到VDD端子228。
主体电压端子250连接到n+扩散区252，n+扩散区252植入在n阱202中。n+扩散区252通过导体254连接到主体VDD电压端子250，且多晶硅嵌体256沉积在n+扩散区252的在侧向上相对的侧上。
图7中说明由图1及图6中所示集成电路装置20形成的寄生晶体管260的等效电路。寄生晶体管260为PNP双极(bipolar)晶体管，其具有由所述多个源极p+扩散区222形成的射极264、由n阱202形成的基极266、及由漏极p+扩散区212形成的集电极268。寄生二极管270也是由装置20形成，寄生二极管270具有由n+扩散区252形成的阴极272及由p+扩散区212形成的阳极274。电阻器276表示n阱202的电阻。
参照图7，在静电放电事件期间，反向偏压的n阱202/p+扩散区212接面(路径“b”)将引发泄漏电流。二极管270将接着被正向偏压(路径“a”)，且被反向偏压的接面可被直接接通(路径“b”)。寄生PNP路径因此被接通且静电放电电流从路径a流动到路径b。
图8说明为集成电路装置(例如，图1至图8中所示集成电路装置)提供静电放电保护的方法300的实例。所说明方法300包括在方块310中提供衬底。在图1至图8中所示实例中，衬底为p衬底100。在方块312中，在衬底上形成具有第一导电类型的阱。对于NMOS装置10来说，第一导电类型为正性的，且所述阱为p阱102。对于PMOS装置20来说，第一导电类型为负性的，且所述阱为n阱202。
在方块314中，在阱中植入具有第二导电类型的至少一个漏极扩散区。对于NMOS装置10来说，第二导电类型为负性的，且漏极扩散区为n+扩散区112。对于PMOS装置20来说，第二导电类型为正性的，且漏极扩散区为p+扩散区212。在方块316中在阱上沉积至少一个漏极多晶硅嵌体，且在方块318中，将漏极扩散区及漏极多晶硅嵌体电连接到输入/输出接垫。
在方块320中，在阱中植入具有第二导电类型的多个源极扩散区。对于NMOS装置10来说，源极扩散区为n+扩散区122，且对于PMOS装置20来说，源极扩散区为p+扩散区222。在方块322中，将源极扩散区电连接到电压端子。对于NMOS装置10来说，电压端子为VSS端子，且对于PMOS装置20来说，电压端子为VDD端子。
如前面所述，寄生晶体管被形成为包括由所述多个源极扩散区形成的射极、由所述阱形成的基极、及由所述至少一个漏极扩散区形成的集电极。寄生晶体管在电压端子与输入/输出接垫之间提供静电放电电流路径。
因此，所公开实例提供简单的装置结构布局，所述简单的装置结构布局在维持所期望多晶硅间距以保持高外延质量的同时增大静电放电电流吸收路径。此外，所公开装置及方法适合于平面式集成电路技术与垂直式集成电路技术二者。
所公开实施例包括一种具有静电放电保护的集成电路装置，所述具有静电放电保护的集成电路装置包括：衬底；阱，具有第一导电类型且形成在衬底上；漏极区，包括至少一个漏极扩散区及至少一个漏极导电嵌体(例如，多晶硅嵌体)，所述至少一个漏极扩散区具有第二导电类型且植入在阱中，所述至少一个漏极导电嵌体位于所述阱上，漏极多晶硅嵌体电连接到漏极扩散区及输入/输出接垫；以及，源极区，源极区包括多个源极扩散区，所述多个源极扩散区具有第二导电类型且植入在阱中，且所述源极扩散区电连接到电压端子。
在其他实施例中，还包括寄生晶体管，所述寄生晶体管具有由所述多个源极扩散区形成的射极(emitter)、由所述阱形成的基极(base)、以及由所述至少一个漏极扩散区形成的集电极(collector)。
在其他实施例中，所述漏极导电嵌体是多晶硅嵌体(polysiliconinsertion)，且其中所述漏极区包括多个所述漏极扩散区以及多个所述漏极多晶硅嵌体。
在其他实施例中，还包括连接在所述多个漏极扩散区与所述输入/输出接垫之间、以及所述多个多晶硅嵌体与所述输入/输出接垫之间的导体。
在其他实施例中，所述源极区还包括位于所述阱上的多个源极导电嵌体。
在其他实施例中，所述源极导电嵌体是多晶硅嵌体，且其中所述集成电路装置还包括连接在所述多个源极扩散区与所述电压端子之间的导体。
在其他实施例中，所述多个源极多晶硅嵌体不通过所述导体电连接到所述电压端子。
在其他实施例中，所述多个源极扩散区与所述多个源极多晶硅嵌体界定1:1的比率。
在其他实施例中，所述多个源极多晶硅嵌体均等地间隔开。
在其他实施例中，所述阱是p阱，所述至少一个漏极扩散区是n+扩散区，且所述多个源极扩散区是n+扩散区。
在其他实施例中，所述阱是n阱，所述至少一个漏极扩散区是p+扩散区，且所述多个源极扩散区是p+扩散区。
在其他实施例中，所述集成电路装置包括平面式金属氧化物半导体(planer MOS)装置。
在其他实施例中，所述集成电路装置包括垂直式金属氧化物半导体(verticalMOS)装置。
在其他实施例中，还包括主体扩散区(bulk diffusion)，所述主体扩散区具有所述第一导电类型且植入在所述阱中，所述主体扩散区电连接到所述电压端子。
在其他实施例中，还包括寄生二极管(parasitic diode)，所述寄生二极管具有由所述主体扩散区形成的阴极、以及由所述至少一个漏极扩散区形成的阳极。
根据又一些所公开实施例，一种为集成电路装置提供静电放电保护的方法包括：提供衬底；在衬底上形成具有第一导电类型的阱；在阱中植入具有第二导电类型的至少一个漏极扩散区；在所述阱上沉积至少一个漏极导电嵌体；将所述至少一个漏极扩散区及所述至少一个漏极导电嵌体电连接到输入/输出接垫；在阱中植入具有第二导电类型的多个源极扩散区；以及，将所述源极扩散区电连接到电压端子。由所得装置形成的寄生晶体管包括由所述多个源极扩散区形成的射极、由阱形成的基极、以及由所述至少一个漏极扩散区形成的集电极。寄生晶体管在电压端子与输入/输出接垫之间提供静电放电电流路径。
在其他实施例中，植入所述至少一个漏极扩散区包括在所述阱中植入多个所述漏极扩散区，且其中沉积所述至少一个漏极导电嵌体包括在所述阱上沉积多个漏极多晶硅嵌体。
在其他实施例中，还包括：在所述阱上沉积多个源极多晶硅嵌体。
在其他实施例中，所述多个源极扩散区与所述多个源极多晶硅嵌体界定1:1的比率。根据再一些所公开实施例，一种具有静电放电保护的集成电路装置包括衬底、阱以及寄生晶体管。所述阱具有第一导电类型且形成在所述衬底上。寄生晶体管具有由多个源极扩散区形成的射极、由阱形成的基极、以及由至少一个漏极扩散区形成的集电极，所述多个源极扩散区具有第二导电类型且植入在所述阱中，所述至少一个漏极扩散区具有所述第二导电类型且植入在所述阱中。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本发明的各个方面。所属领域中的技术人员应知，其可容易地使用本发明作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本发明的精神及范围，而且他们可在不背离本发明的精神及范围的条件下对其作出各种改变、代替、及变更。

Claims (1)

1.一种具有静电放电保护的集成电路装置，其特征在于，包括：
衬底；
阱，具有第一导电类型且形成在所述衬底上；
漏极区，包括至少一个漏极扩散区及至少一个漏极导电嵌体，所述至少一个漏极扩散区具有第二导电类型且植入在所述阱中，所述至少一个漏极导电嵌体位于所述阱上，所述漏极导电嵌体电连接到所述漏极扩散区及输入/输出接垫；以及
源极区，包括多个源极扩散区，所述多个源极扩散区具有所述第二导电类型且植入在所述阱中，所述源极扩散区电连接到电压端子。
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