TWI652768B - 高靜電放電耐受力之靜電保護元件佈局結構 - Google Patents

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Abstract

本發明係一種高靜電放電耐受力之靜電保護元件佈局結構，係包含有複數相互並聯的NMOS電晶體，且該些並聯的NMOS電晶體係構成一隔離型NMOS多指型半導體佈局結構；其中該隔離型NMOS多指型半導體佈局結構的中間區域係摻雜高能量P型植入離子濃度的P型摻雜區域，使該中間區域的基板電阻減低；如此，即可使得該中間區域所對應之NMOS電晶體的總基板電阻減低，並減少其與兩旁其中之一所對應之NMOS電晶體的基板電阻差，使得NMOS電晶體可被均勻導通，使提升NMOS電晶體的靜電放電耐受力。

Description

高靜電放電耐受力之靜電保護元件佈局結構
本發明係關於一種靜電保護的元件佈局結構，尤指一種高靜電放電耐受力之靜電保護元件佈局結構。
一般來說，使用MOS製程的積體電路(Integrated Circuit；IC)，其MOS元件容易因受到靜電高壓放電而損壞。以一積體電路經常使用的其中一種靜電保護元件，即NMOS電晶體元件30為例，其包含有複數並聯連接的NMOS電晶體，如圖5A所示，該些NMOS電晶體係形成於一P型基板31上；其中該P型基板31由下至上形成有一N型隔離層32、一P型摻雜區33及一P型井34，並對該P型井34植入複數汲極摻雜區35及複數源極摻雜區36，再於P型井34上形成有複數閘極結構37；其中各該閘極結構37位在二相鄰之汲極摻雜區35及源極摻雜區36之間，以構成複數並聯的NMOS電晶體Mn，如圖5B所示。
再請配合參閱圖5B所示，由於該些NMOS電晶體Mn係形成在相同的P型基板31上，該些NMOS電晶體Mn的基板電阻R會予以串聯，如此對於位在中間區域的NMOS電晶體Mn來說，其等效總基板電阻會高於其它NMOS電晶體Mn；以圖5B為例，由右向左數來第6顆NMOS電晶體，其等效總基板電阻近似為6倍的基板電阻R。因此，當一靜電對該靜電保護NMOS電晶體元件30放電時，部分靜電放電電流會流經該基板電阻R，此時位在中間區域的NMOS電 晶體Mn其寄生雙極性接面電晶體BJT的基極電阻R會比兩旁區域的NMOS電晶體的Mn高，導致中間區域的NMOS所寄生的BJT會先導通，故容易燒毀位在中間區域的NMOS電晶體Mn。
因此，目前在積體電路之靜電保護NMOS電晶體元件，在大面積結構靜電放電耐受力仍無法提供其靜電耐受度，故有必要進一步改良。
有鑑於上述一般積體電路靜電保護NMOS元件的靜電放電耐受力仍無法提升，本發明係提供一種高靜電放電耐受力之靜電保護元件佈局結構。
欲達上述目的所使用的主要技術手段係令該高靜電放電耐受力之靜電保護元件佈局結構包含有：一P型基板，係於一元件區域內，於其上形成有一N型隔離層；一第一P型摻雜區，係形成於該N型隔離層之上；一P型井，係形成於該第一P型摻雜區之上；一第二P型摻雜區，係對應該元件區域之一中間區域內植入於該P型井及第一P型摻雜區中；其中該第二P型摻雜區的P型植入離子濃度高於該第一P型摻雜區的P型植入離子濃度；複數汲極摻雜區，係植入該P型井中；複數源極摻雜區，係植入該P型井中；一基極摻雜區，係植入該P型井中並位在該些汲極摻雜區及該些源極摻雜區之外；以及複數閘極結構，係形成於該P型井上；其中各該閘極結構位在二相鄰之汲極摻雜區及源極摻雜區之間，以構成複數並聯的NMOS電晶體。
由上述可知，該些NMOS電晶體係形成在相同的P型基板上，故該些NMOS電晶體的基板電阻會予以串聯，由於透過本發明在中間區域植入該第二P型摻雜區，使該第二P型摻雜區所涵蓋中間NMOS電晶體的基板電阻得以變小，而有效減低位在中間區域的NMOS電晶體的等效總基板電阻；因此，當一靜電對該靜電保護元件放電時，會在汲極和基極中間空乏區發生熱載子效應(hot carrier)，因此會有電流流向基極，而中間的植入的區域又因為有第二P型摻雜區的植入而降低，故可以使中間與兩旁的電壓差變小，可改善位在中間區域的NMOS電晶體與位在兩旁區域的NMOS電晶體無法均勻導通來瞬間同時宣洩靜電電流的缺點，藉此讓NMOS電晶體的靜電放電耐受力提高。
10‧‧‧積體電路
11‧‧‧內部電路
20‧‧‧靜電保護GGNMOS電晶體電路
21‧‧‧P型基板
211‧‧‧N型隔離層
212‧‧‧N型摻雜區
22‧‧‧第一P型摻雜區
23‧‧‧P型井
24、24’‧‧‧第二P型摻雜區
25‧‧‧汲極摻雜區
26‧‧‧源極摻雜區
27‧‧‧基極摻雜區
28‧‧‧閘極結構
30‧‧‧NMOS電晶體
31‧‧‧P型基板
32‧‧‧N型隔離層
33‧‧‧P型摻雜區
34‧‧‧P型井
35‧‧‧汲極摻雜區
36‧‧‧源極摻雜區
37‧‧‧閘極結構
圖1：本發明一靜電保護元件佈局結構應用於一積體電路的電路圖。
圖2A：本發明一靜電保護元件佈局結構的第一實施例的一半導體結構圖。
圖2B：圖2A的等效電路示意圖。
圖3：圖2A的俯視平面圖。
圖4A：本發明一靜電保護元件佈局結構的第二實施例的一半導體結構圖。
圖4B：圖4A的等效電路示意圖。
圖5A：既有一積體電路之一靜電保護元件的一半導體結構圖。
圖5B：圖5A的等效電路示意圖。
本發明係針對積體電路靜電保護元件之靜電放電耐受力提出改良，特別對於該由NMOS電晶體所構成之靜電保護元件進行改良，提升其靜電放電耐受力。以下以數個實施例詳配合圖式加說明之。
首先請參閱圖1所示，係本發明一靜電保護元件佈局結構，於本實施例，該靜電保護元件係為一NMOS電晶體元件20；再請配合圖2A所示，該NMOS電晶體元件20係包含有一P型基板21、一第一P型摻雜區22、一P型井23、一第二P型摻雜區24、複數汲極摻雜區25、複數源極摻雜區26、一基極摻雜區27以及複數閘極結構28；其中該P型基板21係於一元件區域內形成有一N型隔離層211；於本實施例中，該N型隔離層211係為一N型埋入層(N+ Buried Layer)，且該P型基板21的元件區域係以一形成在該N型隔離層211上的一N型摻雜區212予以定義；較佳地，該N型摻雜區212係為一高壓N型井(High Voltage N Type Well；HVNW)。
上述第一P型摻雜區22係形成於該N型隔離層211之上；於本實施例中，該第一P型摻雜區22係為一P型磊晶層(P-EPI Layer)。
上述P型井23係形成於該第一P型摻雜區22之上。
上述第二P型摻雜區24係對應該元件區域之一中間區域內植入於該P型井23及第一P型摻雜區22中；其中該第二P型摻雜區24的P型植入離子濃度高於該第一P型摻雜區22的P型植入離子濃度，但低於該P型井23的P型植入離子濃度；換言之，該第二P型摻雜區24的P型植入離子濃度係介於該P型井23的P型植入離子濃度與該第一P型摻雜區22的P型植入離子濃度之間。
上述複數汲極摻雜區25係植入該P型井23中；其中各該汲極摻雜區25係為N+型摻雜區。
上述複數源極摻雜區26係植入該P型井23中；其中各該源極摻雜區26係為N+型摻雜區。
上述基極摻雜區27係植入該P型井23中並位在該些汲極摻雜區25及該些源極摻雜區26之外，但在該N型摻雜區212內；於本實施例中，該基極摻雜區27係為P+摻雜區。
複數閘極結構28，係形成於該P型井23上；其中各該閘極結構28位在二相鄰之汲極摻雜區25及源極摻雜區26之間，以構成複數並聯的NMOS電晶體Mn、Mn’，如圖2B所示，即可作為一積體電路10中與一輸出緩衝器11連接的一靜電保護元件用，即為該NMOS電晶體元件20，即如圖1所示。
請配合參閱圖3所示，係為圖3的俯視平面圖，由圖示可知，該中間區域C各邊至該基極摻雜區27之間保持有一間距d1；於本實施例中，對應該中間區域C的該第二P型摻雜區24係涵蓋中間4顆NMOS電晶體Mn’，故而如圖2B所示，中間4顆NMOS電晶體Mn’的基板電阻R’相較其餘NMOS電晶體Mn的基板電阻R較高；由於該第二P型摻雜區24的P型植入離子濃度高於該第一P型摻雜區22的P型植入離子濃度，使得降低中間4顆NMOS電晶體Mn’的基板電阻R’與其餘NMOS電晶體Mn的基板電阻R阻抗差異降低。
再請參閱圖4A所示，係為本發明一靜電保護之元件佈局結構的第二實施例的一半導體結構圖，相較圖2A可知，本實施例的中間區域C’較為減縮，代表該第二P型摻雜區24’所涵蓋中間NMOS電晶體Mn’的顆數減少，最少可涵蓋單顆NMOS電晶體，惟於本實施例中，該第二P型摻雜區24’所涵蓋為中間2顆NMOS電晶體Mn’；再如圖4B所示，即為中間2顆NMOS電晶體Mn’的基板電阻R’減低；因此，本發明可視不同NMOS電晶體製程加以彈性調整該第二P型摻雜區24’的大小。
由於本發明可依不同的製程來調整第二P型摻雜區的大小，即可選擇不同的距離d1，以下進一步說明應如何決定中間區域C的範圍d2；首先依據電阻公式R=ρ L/A；其中ρ為電阻率、L為導體長度、A為導體截面積，配合 半導體元件物理的電導率公式σ=1/ρ=q(μn n+μp p)；其中σ為電導率、q為單位電荷、μn為電子移動率、n為自由電子濃度、μp為電洞移動率、p為自由電洞濃度，由於本發明使用P型基板，故μn n<<μp p，該電導率可近似為σ=q μp p；又因為雜質濃度會與μp p成正比，故進一步假設未摻雜第二P型摻雜區的電導率為σ，而有摻雜第二P型摻雜區24的電導率為σ’，即可證明出σ’>σ；故當假定該元件區域C之中心距該基極摻雜區的距離d3，則d3=d1+d2/2。
同樣假設未摻雜第二P型摻雜區，中間NMOS電晶體的基板電阻(最大等效電阻)為R=ρ L/A=L/(σ *A)，然而有摻雜第二P型摻雜區的最大等效基板電阻就變成為R’=d1/(σ *A)+d2/(σ’*A)；如此亦可證明有摻雜第二P型摻雜區的最大等效基板電阻R’確實較未摻雜第二P型摻雜區的最大等效基板電阻R小。
再由前揭本發明的第一及第二實施例可知，該些NMOS電晶體係形成在相同的P型基板上，故該些NMOS電晶體的基板電阻會予以串聯，由於透過本發明在中間區域植入該第二P型摻雜區，使該第二P型摻雜區所涵蓋中間NMOS電晶體的基板電阻得以變小，而有效減低位在中間區域的NMOS電晶體的等效總基板電阻；因此，當一靜電對該靜電保護元件(即NMOS電晶體元件)放電時，由於位在中間區域NMOS電晶體與位在兩邊區域的NMOS電晶體的等效總基板電阻差異降低，改善位在中間區域與兩旁區域的NMOS電晶體在不同時間導通宣洩靜電電流的缺點，而可同步地均勻導通，使NMOS電晶體的靜電放電耐受力提高。
以上所述僅是本發明的實施例而已，並非對本發明做任何形式上的限制，雖然本發明已以實施例揭露如上，然而並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明技術方案的範圍內，當可利用上述揭示的技術內容作出些許更動或修飾為等同變化的等效實施例，但凡是 未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所作的任何簡單修改、等同變化與修飾，均仍屬於本發明技術方案的範圍內。

Claims (10)

  1. 一種高靜電放電耐受力之靜電保護元件佈局結構，包括：一P型基板，係於一元件區域內，於其上形成有一隔離層；一第一P型摻雜區，係形成於該隔離層之上；一P型井，係形成於該第一P型摻雜區之上；一第二P型摻雜區，係對應該元件區域之一中間區域內植入於該P型井及第一P型摻雜區中；其中該第二P型摻雜區的P型植入離子濃度高於該第一P型摻雜區的P型植入離子濃度；複數汲極摻雜區，係植入該P型井中；複數源極摻雜區，係植入該P型井中；一基極摻雜區，係植入該P型井中並位在該些汲極摻雜區及該些源極摻雜區之外；以及複數閘極結構，係形成於該P型井上；其中各該閘極結構位在二相鄰之汲極摻雜區及源極摻雜區之間，以構成複數並聯的NMOS電晶體。
  2. 如請求項1所述之靜電保護元件佈局結構，其中該第二P型摻雜區的P型植入離子濃度低於該P型井的P型植入離子濃度。
  3. 如請求項1或2所述之靜電保護元件佈局結構，該中間區域各邊至該基極摻雜區之間有一間距。
  4. 如請求項3所述之靜電保護元件佈局結構，該中間區域係對應單一NMOS電晶體。
  5. 如請求項3所述之靜電保護元件佈局結構，該中間區域係對應該些NMOS電晶體中的多個。
  6. 如請求項1所述之靜電保護元件佈局結構，於該隔離層上對應該元件區域外圍係形成有一N型摻雜區，該N型摻雜區係位在該基極摻雜區之外。
  7. 如請求項6所述之靜電保護元件佈局結構，該N型摻雜區係為一高壓N型井(High Voltage N Type Well)。
  8. 如請求項1所述之靜電保護元件佈局結構，該隔離層係為一N型埋入層(N+ Buried Layer)。
  9. 如請求項1所述之靜電保護元件佈局結構，其中：該第一P型摻雜區係為一P型磊晶層(P-EPI Layer)；以及該第二P型摻雜區係為一高壓P型井(High Voltage P Type Well)。
  10. 如請求項1所述之靜電保護元件佈局結構，其中：各該汲極摻雜區係為N+型摻雜區；各該源極摻雜區係為N+型摻雜區；以及該基極摻雜區係為P+摻雜區。
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