CN110010672B - 具有高压器件的半导体器件结构 - Google Patents

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Abstract

提供了一种高压半导体器件结构。高压半导体器件结构包括半导体衬底，半导体衬底中的源极环和半导体衬底中的漏极区域。高压半导体器件结构还包括围绕源极环的侧面和底部的掺杂环以及围绕漏极区域和掺杂环的侧面和底部的阱区。阱区的导电类型与掺杂环的导电类型相反。高压半导体器件结构还包括导体，该导体电连接到漏极区域并且在阱区的外围上方并且横穿阱区的外围延伸。另外，高压半导体器件结构包括在导体和半导体衬底之间的屏蔽元件环。屏蔽元件环在阱区的外围上方延伸并横穿阱区的外围。本发明实施例涉及具有高压器件的半导体器件结构。

Description

具有高压器件的半导体器件结构
技术领域
本发明实施例涉及具有高压器件的半导体器件结构。
背景技术
半导体集成电路(IC)工业经历了快速增长。IC材料和设计中的技术进步已经产生了几代IC。每一代IC都比上一代IC具有更小和更复杂的电路。在IC发展过程中，功能密度(即，每芯片面积上互连器件的数量)通常增加，而几何尺寸(即，可以使用制造工艺制造的最小部件(或线))却已减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。
高压或超高压金属氧化物半导体(MOS)晶体管器件也已广泛用于各种应用中。超高压金属氧化物半导体场效应晶体管(MOSFET)通常制造为具有共面的漏极和源极区域。通常，超高压MOS晶体管器件可以维持高漏极电压。
然而，由于部件尺寸继续减小，高压MOSFET可能更靠近附近的器件。高压MOSFET可能会影响附近器件的操作。
发明内容
根据本发明的一些实施例，提供了一种高压半导体器件结构，包括：半导体衬底；源极环，位于所述半导体衬底中；漏极区域，位于所述半导体衬底中；掺杂环，围绕所述源极环的侧面和底部；阱区，围绕所述漏极区域和所述掺杂环的侧面和底部，其中，所述阱区的导电类型与所述掺杂环的导电类型相反；导体，电连接至所述漏极区域并在所述阱区的外围上方延伸并横穿所述阱区的外围；以及屏蔽元件环，位于所述导体和所述半导体衬底之间，其中，所述屏蔽元件环在所述阱区的外围上方延伸并横穿所述阱区的外围。
根据另一些实施例，还提供了一种半导体器件结构，包括：半导体衬底，具有高压器件区域和低压器件区域；第一阱区，位于所述高压器件区域中，其中，所述第一阱区围绕漏极区域和源极区域的侧面和底部；第二阱区，位于所述低压器件区域中并且与所述第一阱区相邻，其中，所述第二阱区具有与所述第一阱区的导电类型相反的导电类型；导体，电连接到所述漏极区域并延伸穿过所述第一阱区和所述第二阱区之间的界面；以及屏蔽元件环，位于所述导体和所述半导体衬底之间，其中，所述屏蔽元件环覆盖所述第一阱区和所述第二阱区之间的界面。
根据本发明的又一些实施例，还提供了一种半导体器件结构，包括：高压晶体管，包括：源极区域，位于第二阱区内的第一阱区中；和漏极区域，位于第二阱区中；低压器件，包括掺杂区域，其中，所述掺杂区域的导电类型与所述第二阱区的导电类型相反，并且所述掺杂区域与所述第二阱区相邻；导体，电连接到所述高压晶体管，并且延伸穿过所述低压器件的掺杂区域和所述高压晶体管的第二阱区之间的界面；和屏蔽元件环，位于所述导体和所述掺杂区域之间，其中，所述屏蔽元件环在所述界面上方延伸和横穿所述界面。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的半导体器件结构的布局顶视图。
图2A是根据一些实施例的半导体器件结构的布局顶视图。
图2B是根据一些实施例的半导体器件结构的截面图。
图3是根据一些实施例的半导体器件结构的截面图。
图4是根据一些实施例的半导体器件结构的截面图。
图5是根据一些实施例的半导体器件结构的截面图。
图6是根据一些实施例的半导体器件结构的截面图。
图7是根据一些实施例的半导体器件结构的截面图。
图8A是根据一些实施例的半导体器件结构的布局顶视图。
图8B是根据一些实施例的半导体器件结构的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，在随后的本公开中，将一个部件形成在、连接至、和/或耦合至另一部件可以包括其中部件以直接接触的方式形成的实施例，并且还可以包括其中可以形成附加部件以插入该部件的实施例。使得部件不能直接接触。此外，使用空间相对术语，例如，“下部”，“上部”，“水平”，“垂直”，“之上”，“上方”，“下面”，“下方”，“上”，“下”，“顶部”，“底部”等以及其衍生词(例如，“水平地”，“向下”，“向上”等)以便于描述本公开的一个部件与另一个部件的关系。空间相对术语旨在覆盖包括部件的器件的不同取向。
描述了本公开的一些实施例。可以在这些实施例中描述的阶段之前，期间和/或之后提供附加操作。对于不同的实施例，可以替换或消除所描述的一些阶段。可以将附加部件添加到半导体器件结构中。对于不同的实施例，可以替换或消除下面描述的一些部件。尽管以特定顺序执行的操作讨论了一些实施例，但是可以以另一逻辑顺序执行这些操作。
图1是根据一些实施例的半导体器件结构100的布局顶视图。在一些实施例中，半导体器件结构100包括高压器件区域R1，其中形成一个(或多个)高压器件。高压器件可以包括能够在高压下操作的金属氧化物半导体场效应晶体管(MOSFET)。例如，高压器件能够在约250V至约1000V的电压下操作。
在一些实施例中，半导体器件结构100还包括低压器件区R2，其中形成一个(或多个)低压器件。低压器件的工作电压低于高压器件的工作电压。在一些实施例中，低压器件区域R2与高压器件区域R1相邻。在一些实施例中，低压器件区域R2横向围绕高压器件区域R1。
在一些实施例中，高压器件区域R1中的第一掺杂区域(诸如阱区)与低压器件区域R2中的第二掺杂区域(诸如另一阱区)直接接触。在一些实施例中，第一掺杂区域的导电类型与第二掺杂区域的导电类型相反。例如，高压器件区域R1的第一掺杂区域是n型阱区，并且低压器件区域R2的第二掺杂区域是p型阱区。在一些实施例中，高压器件区域R1具有外围(或边界)102。在一些实施例中，外围102也是高压器件区域R1和低压器件区域R2之间的界面。
在一些实施例中，半导体器件结构100包括导体106。导体106包括例如导线。导体106电连接到高压器件区域R1中的高压器件的元件(诸如漏极区域或源极区域)。导体106在高压器件区域R1的外围102上方延伸并且横跨高压器件区域R1的外围102并且进一步在低压器件区域R2上方延伸。
在高压器件的操作期间，可以通过导体106将高压施加到高压器件。当高压通过导体106施加到高压器件时，具有高压的导体106可能对低压器件区域R2中的低压器件的操作产生负面影响。例如，反转沟道区可能无意地形成在高压器件和低压器件之间的界面附近，这可能形成导致高泄漏电流的电路径。
在一些情况下，低压器件可以形成在远离高压器件的位置处，以防止高泄漏电流。可以设计围绕高压器件区域R1的禁区。低压器件形成在禁区外部，以与高压器件区域保持足够的距离。因此，可以防止低压器件受到高压器件的不利影响。然而，上述设计将占据更大的管芯面积，这对半导体器件结构的按比例缩小产生负面影响。设计灵活性也受到限制。
如图1所示，根据一些实施例，形成屏蔽元件104以覆盖高压器件区域R1和低压器件区域R2之间的外围102。屏蔽元件104可用于防止在高压器件和低压器件之间的界面附近产生沟道区。因此可以避免或有效地减少泄漏电流。在一些实施例中，屏蔽元件104定位在导体106下方并且位于高压器件区域R1的外围102上方。
在一些实施例中，屏蔽元件104在高压器件区域R1的外围102上方延伸并且横跨高压器件区域R1的外围102。在一些实施例中，屏蔽元件104是环形结构。在一些实施例中，屏蔽元件104是屏蔽元件环。在一些实施例中，屏蔽元件104覆盖高压器件区域R1的外围102。在一些实施例中，屏蔽元件104环绕高压器件区域R1。在一些实施例中，屏蔽元件104具有在高压器件区域R1上延伸的第一部分104A。屏蔽元件104还具有在低压器件区域R2上延伸的第二部分104B。
在导体106上施加高压偏压的一些情况下，未被屏蔽元件104覆盖的低压区域R2的外部可能变成反转沟道区，这是由于导体106产生的高电场而产生的。电子可以在反转沟道区中累积。同时，位于第一部分104A正下方的高压区域R1的一部分和位于第二部分104B正下方的低压区域R2的内部被屏蔽元件104屏蔽。由于屏蔽元件104，从导体106产生的电场被屏蔽，以避免在屏蔽元件104下方的区域中积累电子。即，防止屏蔽元件104正下方的区域变成反转沟道区。因此，高压区域R1通过屏蔽元件104正下方的区域与低压区域R2的外部中的反转沟道区电隔离。因此避免从高压区域R1到低压区域R2的泄漏路径。
在一些实施例中，屏蔽元件104由导电材料制成。导电材料可包括金属材料，半导体材料，一种或多种其他合适的材料，或其组合。在一些实施例中，屏蔽元件104覆盖高压器件区域R1的整个外围102。在一些实施例中，屏蔽元件104沿着高压器件区域R1的外围102延伸。
施加有高压的导体106的电场可以被屏蔽元件104阻挡或至少部分地阻挡。因此，可以防止施加有高压的导体106对其下方的元件产生负面影响。半导体器件结构100的性能和可靠性得到显著改善。
图2A是根据一些实施例的半导体器件结构的布局顶视图。图2B是根据一些实施例的半导体器件结构的截面图。在一些实施例中，图2B示出了图2A中所示的半导体器件结构的截面图。截面图可以沿线I-I'截取。
在一些实施例中，如图2A和2B所示，提供半导体器件结构200。半导体器件结构200包括高压器件区域R1，其中形成一个(或多个)高压器件。例如，晶体管T形成在高压器件区域R1中。
如图2A和2B所示，半导体器件结构200还包括低压器件区R2，其中形成一个(或多个)低压器件。如图2B所示，低压器件可以包括具有掺杂区域224的晶体管。在一些实施例中，掺杂区域224是阱区。例如，掺杂区域224是p型掺杂阱区。在一些其他实施例中，掺杂区域224是n型掺杂的。
在一些实施例中，晶体管T包括掺杂区域，诸如漏极区域202，栅极堆叠件204，以及诸如源极区域206的掺杂区域。在一些实施例中，晶体管T是高压MOSFET。在一些实施例中，源极区域206是横向围绕漏极区域202的环结构，如图2A所示。在一些实施例中，源极区域206是源极环。
在一些实施例中，如图2A所示，漏极区域202采用圆形，而源极区域206和栅极堆叠件204中的每一个采用环的形式。可以对本公开的实施例进行许多变化和/或修改。在一些其他实施例中，漏极区域202的顶视图具有除圆之外的形状。漏极区域202的顶视图形状可以包括矩形，正方形，椭圆形，多边形或其他合适的形状。源极区域206或栅极堆叠件204的顶视图形状是矩形环，方形环，椭圆环，多边形环或其他合适的环。
在一些实施例中，如图2A所示，漏极区域202由栅极堆叠件204横向围绕，栅极堆叠件204又由源极区域206横向围绕。在一些实施例中，源极区域206被隔离结构(或称为隔离元件)208横向围绕。隔离结构208被配置为隔离源极区域206与另一电子元件之间的电连通，诸如在低压器件区域R2中形成的另一晶体管。隔离结构208可以包括浅沟槽隔离(STI)部件，硅的局部氧化(LOCOS)部件，场氧化物(FOX)结构，深沟槽隔离(DTI)部件，一个或多个其他合适的隔离部件，或其组合。
在一些实施例中，栅极堆叠件204电连接到导体210A以进行互连，如图2A所示。导体210A可以是导线。源极区域206电连接到导体212A以进行互连。导体212A可以是导线。漏极区域202电连接到导体212B以进行互连。导体212B可以是导线。导体212A和212B可以通过图案化相同的导电膜而形成。导体212A和212B可以是处于相同高度水平的导线。在一些实施例中，导体212A和212B的顶面基本上是共面的。在一些实施例中，导体212A和212B彼此电隔离。在一些实施例中，导体210A处于比导体212A和212B低的高度水平。在一些实施例中，导体210A的一部分设置在导体212A下方，如图2A所示。可以在导体212A和210A之间形成一个或多个介电层。
在一些实施例中，如图2A所示，提供与晶体管T分离的包括拾取区域D，S和G的连接区域7，以分别有利于漏极区域202，源极区域206和栅极堆叠件204的互连。
在一些实施例中，导体210A的一部分在环形栅极堆叠件204上方采用不连续环的形式，如图2A所示。在一些实施例中，导体212B的一部分在漏极区域202和连接区域7之间沿I-I'方向延伸。导体212B和210A被设计为彼此不重叠。因此，可以防止或减少导体212B和210A之间的不期望的耦合效应。
在一些实施例中，晶体管T包括金属氧化物半导体场效应晶体管(MOSFET)。在一些其他实施例中，晶体管T包括能够在高压下操作的高压MOSFET，例如，在大约250V至大约1000V的范围内。或者，晶体管T包括双极结型晶体管(BJT)、互补MOS(CMOS)。在一些实施例中，晶体管T用于功率器件，诸如功率二极管和晶闸管。
图2B示出了根据一些实施例的沿着如图2A所示的半导体器件结构200的线I-I'截取的截面图。在一些实施例中，半导体器件结构200包括半导体衬底201和掺杂区域214和216。在一些实施例中，掺杂区域214和216是具有相反导电类型的阱区。例如，掺杂区域214可以是n型掺杂的，掺杂区域216可以是p型掺杂的。在一些实施例中，掺杂区域216是横向围绕漏极区域202的环区。掺杂区域216可以围绕或覆盖源极区域206的侧面和底部，如图2B所示。
在一些实施例中，掺杂区域214具有外围(或边界)226，其限定高压器件区域R1的外围。在一些实施例中，高压器件区域R1中的掺杂区域214与低压器件区域R2中的掺杂区域224直接接触。外围226也可以是掺杂区域214和224之间的界面。在一些实施例中，掺杂区域214和224是具有相反导电类型的阱区。在一些实施例中，掺杂区域214是n型，掺杂区域224是p型。在一些其他实施例中，掺杂区域214是p型，并且掺杂区域224是n型。
在一些实施例中，晶体管T的漏极区域202形成在半导体衬底201中的掺杂区域214中。掺杂区域214围绕或覆盖漏极区域214的侧面和底部，如图2B所示。在一些实施例中，漏极区域202和掺杂区域214具有相同的导电类型。例如，漏极区域202和掺杂区域214都是n型掺杂的。在一些实施例中，漏极区域202具有比掺杂区域214更大的掺杂剂浓度。
在一些实施例中，晶体管T的源极区域206形成在掺杂区域214内的掺杂区域216中。掺杂区域214围绕或覆盖漏极区域202和掺杂区域216的侧面和底部，如图2B所示。在一些实施例中，源极区域206和掺杂区域216具有相反的导电类型。例如，源极区域206是n型掺杂的，掺杂区域216是p型掺杂的。
在一些实施例中，晶体管T的栅极堆叠件204设置在掺杂区域214上方并且在隔离结构207上延伸。隔离结构207可以类似于隔离结构208。栅极堆叠件204可以包括栅极介电层205A和栅电极205B。栅极介电层205A可以由氧化硅或其他合适的高k介电材料制成。栅电极205B可以由多晶硅制成。在一些其他实施例中，栅电极205B是金属栅电极。金属栅电极可包括一个或多个功函数层。在一些实施例中，栅极堆叠件204具有环形结构，如图2A所示。
如图2B所示，沟道区15可以限定在掺杂区域214中的漏极区域202和源极区域206之间的栅极堆叠件204下面。掺杂区域216的掺杂剂类型与掺杂区域214的掺杂剂类型相反。例如，当掺杂区域216是p型时，掺杂区域214是n型。或者，当掺杂区域216是n型时，则掺杂区域214是p型。在一些实施例中，掺杂区域214是高压n阱。
如图2A和2B所示，根据一些实施例，漏极区域202通过导电部件电连接到连接区域7，导电部件包括导电接触件218，导体210B，导电通孔220和导体212B。导电部件被多个介电层包围，包括例如介电层222A，222B和222C。可以在介电层之间形成一个或多个蚀刻停止层(未示出)。隔离结构207限定漏极区域202的长度。
在一些实施例中，半导体衬底201由硅，硅锗，砷化镓，硅碳，一种或多种其他合适的半导体材料或其组合制成或包括硅，硅锗，砷化镓，硅碳，一种或多种其他合适的半导体材料或其组合。在一些实施例中，半导体衬底201是绝缘体上半导体，例如绝缘体上硅(SOI)。在一些其他实施例中，半导体衬底201包括掺杂的外延层，梯度半导体层，或者还包括覆盖不同类型的另一半导体层的半导体层，例如硅锗层上的硅层。
在一些实施例中，半导体衬底201掺杂有p型掺杂剂，并且漏极区域202和源极区域206掺杂有n型掺杂剂。这样，半导体衬底201，漏极区域202和源极区域206限定n型半导体器件，诸如n沟道金属氧化物半导体场效应晶体管(MOSFET)。或者，例如，半导体衬底201掺杂有n型掺杂剂，漏极区域202和源极区域206掺杂有p型掺杂剂。这样，半导体衬底201，漏极区域202和源极区域206限定p型半导体器件，诸如p沟道金属氧化物半导体场效应晶体管(MOSFET)。
应注意，漏极区域和源极区域可根据施加到其上的电压而互换。在n型金属氧化物半导体场效应晶体管(NMOS)中，漏极区域可以接收第一电压，源极区域可以接收低于第一电压的第二电压。在p型金属氧化物半导体场效应晶体管(PMOS)中，漏极可以接收第一电压，并且源极可以接收高于第一电压的第二电压。
在高压器件区域R1中的晶体管T的操作期间，可以通过导体212B将高压施加到漏极区域202。当通过导体212B将高压施加到高压器件时，导体212B可能对低压器件区域R2中的低压器件的操作产生负面影响。例如，可以在掺杂区域214的外围226附近的掺杂区域224中无意地形成反转沟道区。一旦形成反转沟道区，导致掺杂区域214和224之间的高泄漏电流的电路径可以形成。
如图2A和2B所示，根据一些实施例，屏蔽元件228形成在高压器件区域R1和低压器件区域R2之间的界面上方并且横跨该界面。在一些实施例中，屏蔽元件228是屏蔽元件环，如图2A所示。在一些实施例中，屏蔽元件228具有在高压器件区域R1上延伸的第一部分228A。屏蔽元件228还具有延伸到低压器件区域R2中的第二部分228B。屏蔽元件228可用于防止在掺杂区域214的外围226附近形成位于屏蔽元件228正下方的反转沟道区。
在导体212B上施加高压偏压的一些情况下，由于导体212B产生的高电场，掺杂区域224的未被屏蔽元件104覆盖的外部可能变成强反转沟道区。电子可以在反转沟道区中累积。同时，位于第一部分228A正下方的掺杂区域214的一部分和位于第二部分228B正下方的掺杂区域224的内部被屏蔽元件104屏蔽或保护。由于屏蔽元件228，由于导体212B产生的电场被屏蔽以避免在屏蔽元件228下方的区域中积累电子。即，防止屏蔽元件228正下方的区域变成反转沟道区。因此，掺杂区域214通过屏蔽元件228正下方的区域与位于掺杂区域224的外部中的反转沟道区电隔离。例如，即使掺杂区域224的内部变成反转沟道区，掺杂区域224的内部不反转，并且仍然用作p型掺杂阱区。防止电子穿过由屏蔽元件228屏蔽的掺杂区域224的内部。因此避免了从高压区域R1到低压区域R2的泄漏路径。还防止来自掺杂区域214的载流子进入掺杂区域224。因此可以避免或减少漏电流。在一些实施例中，屏蔽元件228设置在导体212B和掺杂区域214的外围226之间(其也是高压器件区域R1的外围)。
在一些实施例中，屏蔽元件228在外围226上方延伸并横跨外围226。在一些实施例中，屏蔽元件228覆盖高压器件区域R1的外围226的整个顶面。在一些实施例中，屏蔽元件228环绕高压器件区域R1。屏蔽元件228横向围绕掺杂区域214和216，源极区域206，栅极堆叠件204和漏极区域202。
在一些实施例中，屏蔽元件228由导电材料制成。导电材料可包括金属材料，半导体材料，一种或多种其他合适的材料，或其组合。在一些实施例中，屏蔽元件228和栅电极205B由相同的材料制成。在一些实施例中，首先形成多晶硅层，然后图案化多晶硅层以形成栅电极205B和屏蔽元件228。在一些实施例中，在屏蔽元件228和半导体衬底201之间形成介电层229。在一些实施例中，介电层229和栅极介电层205A由相同的材料制成。在一些实施例中，通过图案化相同的介电膜来形成介电层229和栅极介电层205A。
来自导体212B的高电场可以被屏蔽元件228阻挡或至少部分地阻挡。因此，可以防止施加高压的导体212B对其下方的元件产生负面影响。由于屏蔽元件228，在由屏蔽元件228覆盖的区域附近基本上没有形成反转沟道区。即使掺杂区域224的外部成为反转沟道区，掺杂区域224的内部仍然充当可以阻止反转沟道区中的累积电子进入掺杂区域214的p型阱区。在掺杂区域214和224之间没有形成导电路径。漏电流显著减小。半导体器件结构200的性能和可靠性得到显著改善。由于屏蔽元件228可以用于切割高压器件区域R1和低压器件区域R2之间的不期望的电连接路径，所以可以形成或设计低压器件以更靠近高压器件区域R1。例如，高压器件区域R1和低压器件区域R2的阱区可以形成或设计成彼此直接接触。高压器件区域R1和低压器件区域R2的布局设计变得更加灵活。可能不需要设计围绕高压器件区域R1的禁区，这有利于半导体器件结构的按比例缩小和性能改进。
屏蔽元件228还可具有一些其他优点。例如，下面通过比较没有这种屏蔽元件228的现有方法和具有屏蔽元件228的晶体管T来讨论屏蔽元件228的一些优点。在一些现有的没有诸如屏蔽元件228的保护层(或阻挡层)的晶体管中，由诸如导体212B的互连结构建立的电场可能不利地影响设置在晶体管的源极区域206附近的隔离部件，诸如隔离结构208。因此，可能发生源极区域206处的电压电平的减低。
在一些情况下，半导体器件结构200未设置有屏蔽元件228，半导体衬底201是p型衬底，掺杂区域214是n阱，掺杂区域216是p阱。由于超高压导致电场非常强，因此掺杂区域214(n阱)中的负电荷被电场加速，由于量子力学直接隧穿或隧道效应，从n掺杂区域214注入到隔离结构208并被捕获在隔离结构208中。隔离结构208中的被捕获的负电荷耗尽隔离结构208附近的n掺杂区域214，导致n掺杂区域214中的正电荷。因此，在隔离结构208下方的n掺杂区域214中可能发生穿通。导致从p掺杂区域216经隔离结构208下方的n掺杂区域214朝向半导体衬底201泄漏。结果，当晶体管T使能时，源极区域206处的电压电平降低(即，退化)。
在图2B的一些实施例中，半导体衬底201是p型衬底，掺杂区域214是n阱，并且掺杂区域216是p阱。由于电场被屏蔽元件228屏蔽，因此n掺杂区域214中的负电荷不会被电场加速，并且因此不会从n掺杂区域214注入至隔离结构208。负电荷仍然保留在n掺杂区域214中。因此，在隔离结构208下方的n掺杂区域214中基本上不发生耗尽。在隔离结构208下方的n掺杂区域214中基本上没有穿通发生。基本上没有从p掺杂区域216到半导体衬底201的漏电流路径。结果，源极区域206处的电压电平可以基本上保持完整，因此当晶体管T被使能时不会发生劣化。
可以对本公开的实施例进行许多变化和/或修改。在一些实施例中，延伸穿过掺杂区域214的外围226的导体212B不电连接到漏极区域202。在一些实施例中，横跨掺杂区域214的外围226延伸的导电层电连接到源极区域206。
可以对本公开的实施例进行许多变化和/或修改。图3是根据一些实施例的半导体器件结构300的截面图。
参考图3，半导体器件结构300类似于参考图2B描述和示出的半导体器件结构200。它们之间的主要差异可以包括半导体器件结构300包括诸如电压源302的导电元件。
电压源302被配置为向屏蔽元件228提供电压Vs。由于用作屏蔽组件的屏蔽元件228的电压电平是Vs，所以增强了晶体管T的源极浮动能力(SFC)。如下面将进一步讨论的。源极浮动能力是指晶体管的源极端子可以浮动时的电压电平。晶体管的源极端子处的较高压电平将导致更好的源极浮动能力。
假设半导体衬底201是p型衬底，掺杂区域214是n阱，并且掺杂区域216是p阱，n掺杂区域214中的多数载流子是电子，而p掺杂区域216中的多数载流子是电子空穴。当电压Vs施加到屏蔽元件228时，屏蔽元件228可以诱导从参考地(reference ground)穿过半导体衬底201到n掺杂区域214的负电荷。负电荷可以累积在n掺杂区域214中。升高到电压电平Vs的屏蔽元件228可以促进在与p掺杂区域216相邻的n掺杂区域214的一部分中的负电荷的累积。负电荷具有与在n掺杂区域214中多数载流子相同的电气类型。因此，在屏蔽元件228被偏置的条件下，n掺杂区域214中的负电荷的量大于屏蔽元件228浮动时的负电荷的量。累积的负型电荷可以有助于阻挡到半导体衬底201或低压器件区域R2的漏电流路径。可以增强源极浮动能力。
增强的源极浮动能力可以使晶体管T的源极能够在更高的电压电平下操作。因此，晶体管T可以更节能。当晶体管T被截止(disabled)时，晶体管T的源极电压处于较高电平可能导致晶体管T的栅极至源极电压(VGS)相应地减小。结果，减少或甚至消除了来自截止(disabled)的晶体管T的漏电流。晶体管T可以没有由漏电流引起的寄生功率耗散。半导体器件结构300不仅可以防止晶体管T的源极区域206处的电压电平的降低，还可以增强源极浮动能力。
图4是根据一些实施例的半导体器件结构400的截面图。半导体器件结构400可以类似于图2B中所示的半导体器件结构200。它们之间的主要差异可以包括改变屏蔽元件的位置。在一些实施例中，屏蔽元件228由屏蔽元件428代替。在一些实施例中，屏蔽元件428是环形结构。在一些实施例中，屏蔽元件428在外围226上方延伸并横跨外围226。在一些实施例中，屏蔽元件428覆盖整个外围226。
与直接设置在隔离结构208上的屏蔽元件228不同，屏蔽元件428设置在隔离结构208上方。例如，屏蔽元件428形成在介电层222A上方。屏蔽元件428被配置为减轻由导体212B建立的电场的影响。由于与图2B的实施例中提供的类似的原因，由于屏蔽元件428设置在导体212B和高压器件区域R1的外围226之间，因此显著减少或防止了电流泄漏。电场对隔离结构208的影响也被削弱或甚至消除。结果，还可以减轻或甚至消除源极区域206处的电压电平的劣化。
在一些实施例中，屏蔽元件428由半导体材料，金属材料，一种或多种其他合适的材料或其组合制成或包括半导体材料，金属材料，一种或多种其他合适的材料或其组合。在一些实施例中，屏蔽元件428和导体210B通过图案化相同的导电膜而形成。在这些情况下，屏蔽元件428和导体210B由相同的材料制成。在一些实施例中，屏蔽元件428基本上与导体210B一样高。在一些实施例中，屏蔽元件428和导体210B的顶面基本上定位在相同的高度水平。
可以对本公开的实施例进行许多变化和/或修改。在一些其他实施例中，同时形成屏蔽元件428和屏蔽元件228。
可以对本公开的实施例进行许多变化和/或修改。图5是根据一些实施例的半导体器件结构500的截面图。半导体器件结构500可以类似于图4中所示的半导体器件结构400。
如图5所示，根据一些实施例，提供诸如电压源302的导电元件。电压源302被配置为向屏蔽元件428提供电压Vs。屏蔽元件428升高到电压Vs可以促进电荷在掺杂区域214中的累积。因此，晶体管T的源极浮动能力(SFC)增强。由于与图3的实施例中提供的类似的原因，由于增强的源极浮动能力，也可以减少或甚至消除截止的晶体管T中的漏电流。因此，半导体器件结构500不仅可以防止晶体管T的源极区域206的电压电平的降低，还可以增强源极浮动能力。
可以对本公开的实施例进行许多变化和修改。图6是根据一些实施例的半导体器件结构600的截面图。半导体器件结构600可以类似于图2B中所示的半导体器件结构200。
在一些实施例中，源极区域206和屏蔽元件228电短路在一起。在一些实施例中，导电部件602A，602B和602C用于将源极区域206和屏蔽元件228短接在一起。导电部件602A和602C可以包括导电接触件和/或导电通孔。导电部件602B可以是导线。
当晶体管T被使能时，导电层602B升高到源极区域206可以促进电荷在掺杂区域214中的累积的电压电平。因此，晶体管T的源极浮动能力(SFC)被增强。由于图3的实施例中提供的类似原因，作为增强的源极浮动能力的结果，减少或甚至消除了当晶体管T截止时的漏电流。因此，晶体管T可以基本上没有由漏电流引起的寄生功率耗散。
可以对本公开的实施例进行许多变化和/或修改。图7是根据一些实施例的半导体器件结构700的截面图。在一些实施例中，导电部件602A，602B和602C不直接形成在导体212B下方。导电部件602A，602B和602C可以设计成位于不同的位置。在一些实施例中，图7示出了沿着线J-J'截取的图2A中所示结构的横截面图。在一些实施例中，形成为用于使屏蔽元件228和源极区域206短路的导电部件602A，602B和602C形成在除位于导体212B正下方之外的位置处。
可以对本公开的实施例进行许多变化和/或修改。图8A是根据一些实施例的半导体器件结构的布局顶视图。图8B是根据一些实施例的半导体器件结构的截面图。在一些实施例中，图8A示出了图8B中所示结构的布局顶视图。为清楚起见，图8B中的一些元件未在图8A中示出。如图8A和8B所示，根据一些实施例，形成第二屏蔽元件228'。第二屏蔽元件228'可用于确保在高压器件区域R1和低压器件区域R2之间不形成电流泄漏路径。在一些实施例中，第二屏蔽元件228'是环形结构。在一些实施例中，第二屏蔽元件228'横向围绕屏蔽元件228，屏蔽元件228横向围绕高压器件区域R1并覆盖高压器件区域R1和低压器件区域R2之间的外围226。在一些实施例中，第二屏蔽元件228'环绕屏蔽元件228。
在一些实施例中，第二屏蔽元件228'和屏蔽元件228通过图案化相同的材料层而形成。在这些情况下，屏蔽元件228和228'由相同的材料制成。在一些实施例中，屏蔽元件228和228'的顶面基本上彼此一样高。在一些实施例中，介电层229'可以形成在第二屏蔽元件228'下方。介电层229'和229可以由相同的材料制成。
可以对本公开的实施例进行许多变化和/或修改。在一些其他实施例中，形成一个或多个屏蔽元件以横向围绕或环绕屏蔽元件228和228'，以确保不形成漏电流路径。
本公开的实施例形成具有高压器件区域和低压器件区域的半导体器件结构。形成一个(或多个)屏蔽元件以横跨高压器件区域和低压器件区域之间的界面延伸。由高压器件区域产生的高电场被屏蔽元件屏蔽，以防止形成穿过高压器件区域和低压器件区域的界面的漏电流路径。高压器件区域和低压器件区域中的器件元件的可靠性和性能得到显著改善。可能不需要在高压器件区域和低压器件区域之间设计禁区，这有利于按比例缩小半导体器件结构。
根据一些实施例，提供了一种高压半导体器件结构。高压半导体器件结构包括半导体衬底，半导体衬底中的源极环和半导体衬底中的漏极区域。高压半导体器件结构还包括围绕源极环的侧面和底部的掺杂环以及围绕漏极区域和掺杂环的侧面和底部的阱区。阱区的导电类型与掺杂环的导电类型相反。高压半导体器件结构还包括导体，该导体电连接到漏极区域并且在阱区的外围上方延伸并且横穿阱区的外围。另外，高压半导体器件结构包括在导体和半导体衬底之间的屏蔽元件环。屏蔽元件环在阱区的外围上方延伸并横穿阱区的外围。
根据一些实施例，提供了一种半导体器件结构。半导体器件结构包括具有高压器件区域和低压器件区域的半导体衬底。半导体器件结构还包括高压器件区域中的第一阱区，并且第一阱区围绕漏极区域和源极区域的侧面和底部。半导体器件结构还包括在低压器件区域中并与第一阱区相邻的第二阱区，并且第二阱区具有与第一阱区的导电类型相反的导电类型。另外，半导体器件结构包括导体，该导体电连接到漏极区域并且横穿第一阱区和第二阱区之间的界面延伸。半导体器件结构还包括在导体和半导体衬底之间的屏蔽元件环。屏蔽元件环覆盖第一阱区和第二阱区之间的界面。
根据一些实施例，提供了一种半导体器件结构。该半导体器件结构包括高压晶体管，该高压晶体管包括在第二阱区内的第一阱区中的源极区域和在第二阱区中的漏极区域。半导体器件结构还包括具有掺杂区域的低压器件。掺杂区域的导电类型与第二阱区的导电类型相反，掺杂区域与第二阱区相邻。该半导体器件结构还包括导体，该导体电连接到高压晶体管并且延伸穿过低压器件的掺杂区域和高压晶体管的第二阱区之间的界面。此外，半导体器件结构包括在导体和掺杂区域之间的屏蔽元件环。屏蔽元件环在界面上方延伸并横穿界面。
根据本发明的一些实施例，提供了一种高压半导体器件结构，包括：半导体衬底；源极环，位于所述半导体衬底中；漏极区域，位于所述半导体衬底中；掺杂环，围绕所述源极环的侧面和底部；阱区，围绕所述漏极区域和所述掺杂环的侧面和底部，其中，所述阱区的导电类型与所述掺杂环的导电类型相反；导体，电连接至所述漏极区域并在所述阱区的外围上方延伸并横穿所述阱区的外围；以及屏蔽元件环，位于所述导体和所述半导体衬底之间，其中，所述屏蔽元件环在所述阱区的外围上方延伸并横穿所述阱区的外围。
在上述高压半导体器件结构中，所述掺杂环是p型阱区，并且所述阱区是n型掺杂的。
在上述高压半导体器件结构中，所述屏蔽元件环横向围绕所述阱区、所述源极环和所述漏极区域。
在上述高压半导体器件结构中，还包括位于所述半导体衬底中的第二掺杂区域，其中，所述第二掺杂区域的一部分位于所述屏蔽元件环下方，所述第二掺杂区域具有与所述掺杂环相反的导电类型，并且所述第二掺杂区域与所述掺杂环直接接触。
在上述高压半导体器件结构中，所述源极环和所述屏蔽元件环短接在一起。
在上述高压半导体器件结构中，所述屏蔽元件环包括半导体材料，金属材料或其组合。
在上述高压半导体器件结构中，还包括介于所述屏蔽元件环和所述半导体衬底之间的介电层。
在上述高压半导体器件结构中，还包括与所述阱区相邻的第二掺杂环，其中：所述阱区的导电类型与所述第二掺杂环的导电类型相反，并且所述屏蔽元件环覆盖所述第二掺杂环的一部分。
在上述高压半导体器件结构中，还包括位于所述半导体衬底上方的隔离元件，其中，所述隔离元件横向围绕所述源极环，并且所述屏蔽元件环覆盖所述隔离元件的至少一部分。
在上述高压半导体器件结构中，所述屏蔽元件环电连接到所述导电元件，并且所述屏蔽元件环被配置为通过所述导电元件以电压电平偏置。
根据另一些实施例，还提供了一种半导体器件结构，包括：半导体衬底，具有高压器件区域和低压器件区域；第一阱区，位于所述高压器件区域中，其中，所述第一阱区围绕漏极区域和源极区域的侧面和底部；第二阱区，位于所述低压器件区域中并且与所述第一阱区相邻，其中，所述第二阱区具有与所述第一阱区的导电类型相反的导电类型；导体，电连接到所述漏极区域并延伸穿过所述第一阱区和所述第二阱区之间的界面；以及屏蔽元件环，位于所述导体和所述半导体衬底之间，其中，所述屏蔽元件环覆盖所述第一阱区和所述第二阱区之间的界面。
在上述半导体器件结构中，所述屏蔽元件环横向环绕所述第一阱区。
在上述半导体器件结构中，还包括位于所述源极区域和所述第一阱区之间的掺杂区域，其中，所述掺杂区域的导电类型与所述第一阱区的导电类型相反。
在上述半导体器件结构中，还包括：栅极堆叠件，覆盖所述第一阱区的一部分，其中，所述栅极堆叠件包括栅电极和位于所述栅电极与所述半导体衬底之间的栅极介电层；和介电层，位于所述屏蔽元件环和所述半导体衬底之间，其中，所述介电层和所述栅极介电层由相同的材料制成。
在上述半导体器件结构中，所述屏蔽元件环和所述栅电极由相同的材料制成。
在上述半导体器件结构中，还包括位于所述导体和所述半导体衬底之间的第二屏蔽元件环，其中，所述第二屏蔽元件环环绕所述屏蔽元件环。
在上述半导体器件结构中，还包括位于所述导体和所述漏极区域之间的第二导体，其中，所述第二导体通过导电通孔电连接到所述导体，并且所述第二导体与所述屏蔽元件环第一样高。
根据本发明的又一些实施例，还提供了一种半导体器件结构，包括：高压晶体管，包括：源极区域，位于第二阱区内的第一阱区中；和漏极区域，位于第二阱区中；低压器件，包括掺杂区域，其中，所述掺杂区域的导电类型与所述第二阱区的导电类型相反，并且所述掺杂区域与所述第二阱区相邻；导体，电连接到所述高压晶体管，并且延伸穿过所述低压器件的掺杂区域和所述高压晶体管的第二阱区之间的界面；和屏蔽元件环，位于所述导体和所述掺杂区域之间，其中，所述屏蔽元件环在所述界面上方延伸和横穿所述界面。
在上述半导体器件结构中，所述屏蔽元件环由多晶硅制成。
在上述半导体器件结构中，所述屏蔽元件环和所述源极区域短接在一起。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种高压半导体器件结构，包括：
半导体衬底；
源极环，位于所述半导体衬底中；
漏极区域，位于所述半导体衬底中；
掺杂环，围绕所述源极环的侧面和底部；
阱区，围绕所述漏极区域和所述掺杂环的侧面和底部，其中，所述阱区的导电类型与所述掺杂环的导电类型相反，所述阱区位于高压器件区；
导体，电连接至所述漏极区域并在所述阱区的外围上方延伸并横穿所述阱区的外围；以及
屏蔽元件环，位于所述导体和所述半导体衬底之间，其中，所述屏蔽元件环在所述阱区的外围上方延伸并横穿所述阱区的外围以致位于低压器件区上方。
2.根据权利要求1所述的高压半导体器件结构，其中，所述掺杂环是p型阱区，并且所述阱区是n型掺杂的。
3.根据权利要求1所述的高压半导体器件结构，其中，所述屏蔽元件环横向围绕所述阱区、所述源极环和所述漏极区域。
4.根据权利要求1所述的高压半导体器件结构，还包括位于所述半导体衬底中的第二掺杂区域，其中，所述第二掺杂区域的一部分位于所述屏蔽元件环下方，所述第二掺杂区域具有与所述阱区相反的导电类型，并且所述第二掺杂区域与所述阱区直接接触。
5.根据权利要求1所述的高压半导体器件结构，其中，所述源极环和所述屏蔽元件环短接在一起。
6.根据权利要求1所述的高压半导体器件结构，其中，所述屏蔽元件环包括半导体材料，金属材料或其组合。
7.根据权利要求1所述的高压半导体器件结构，还包括介于所述屏蔽元件环和所述半导体衬底之间的介电层。
8.根据权利要求1所述的高压半导体器件结构，还包括与所述阱区相邻的第二掺杂环，其中：
所述阱区的导电类型与所述第二掺杂环的导电类型相反，并且
所述屏蔽元件环覆盖所述第二掺杂环的一部分。
9.根据权利要求1所述的高压半导体器件结构，还包括位于所述半导体衬底上方的隔离元件，其中，所述隔离元件横向围绕所述源极环，并且所述屏蔽元件环覆盖所述隔离元件的至少一部分。
10.根据权利要求1所述的高压半导体器件结构，其中，所述屏蔽元件环电连接到导电元件，并且所述屏蔽元件环被配置为通过所述导电元件以电压电平偏置。
11.一种半导体器件结构，包括：
半导体衬底，具有高压器件区域和低压器件区域；
第一阱区，位于所述高压器件区域中，其中，所述第一阱区围绕漏极区域和源极区域的侧面和底部；
第二阱区，位于所述低压器件区域中并且与所述第一阱区相邻，其中，所述第二阱区具有与所述第一阱区的导电类型相反的导电类型；
导体，电连接到所述漏极区域并延伸穿过所述第一阱区和所述第二阱区之间的界面；以及
屏蔽元件环，位于所述导体和所述半导体衬底之间，其中，所述屏蔽元件环覆盖并延伸穿过所述第一阱区和所述第二阱区之间的界面。
12.根据权利要求11所述的半导体器件结构，其中，所述屏蔽元件环横向环绕所述第一阱区。
13.根据权利要求11所述的半导体器件结构，还包括位于所述源极区域和所述第一阱区之间的掺杂区域，其中，所述掺杂区域的导电类型与所述第一阱区的导电类型相反。
14.根据权利要求11所述的半导体器件结构，还包括：
栅极堆叠件，覆盖所述第一阱区的一部分，其中，所述栅极堆叠件包括栅电极和位于所述栅电极与所述半导体衬底之间的栅极介电层；和
介电层，位于所述屏蔽元件环和所述半导体衬底之间，其中，所述介电层和所述栅极介电层由相同的材料制成。
15.根据权利要求14所述的半导体器件结构，其中，所述屏蔽元件环和所述栅电极由相同的材料制成。
16.根据权利要求11所述的半导体器件结构，还包括位于所述导体和所述半导体衬底之间的第二屏蔽元件环，其中，所述第二屏蔽元件环环绕所述屏蔽元件环。
17.根据权利要求11所述的半导体器件结构，还包括位于所述导体和所述漏极区域之间的第二导体，其中，所述第二导体通过导电通孔电连接到所述导体，并且所述第二导体与所述屏蔽元件环一样高。
18.一种半导体器件结构，包括：
高压晶体管，包括：
源极区域，位于第二阱区内的第一阱区中；和
漏极区域，位于第二阱区中；
低压器件，包括掺杂区域，其中，所述掺杂区域的导电类型与所述第二阱区的导电类型相反，并且所述掺杂区域与所述第二阱区相邻；
导体，电连接到所述高压晶体管，并且延伸穿过所述低压器件的掺杂区域和所述高压晶体管的第二阱区之间的界面；和
屏蔽元件环，位于所述导体和所述掺杂区域之间，其中，所述屏蔽元件环在所述界面上方延伸和横穿所述界面。
19.根据权利要求18所述的半导体器件结构，其中，所述屏蔽元件环由多晶硅制成。
20.根据权利要求18所述的半导体器件结构，其中，所述屏蔽元件环和所述源极区域短接在一起。
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