TWI809643B

TWI809643B - 半導體元件結構

Info

Publication number: TWI809643B
Application number: TW111100340A
Authority: TW
Inventors: 丘世仰
Original assignee: 南亞科技股份有限公司
Priority date: 2021-10-26
Filing date: 2022-01-05
Publication date: 2023-07-21
Also published as: TW202318626A; CN116031282A

Abstract

本揭露提供一種半導體元件結構及其製備方法。該半導體元件結構包括一第一基底、一第一井區、一第一閘極結構、一第二閘極結構、一第一摻雜區以及一第一導電特徵。該基底具有一第一表面和與該第一表面相對的一第二表面。該第一井區位於該第一基底中。該第一井區具有一第一導電類型。該第一閘極結構設置在該第二表面上。該第二閘極結構設置在該第二表面上。該第一摻雜區具有不同於該第一導電類型的一第二導電類型。該第一摻雜區經設置在該第一閘極結構和該第二閘極結構之間。該第一導電特徵在該第一基底的該第一表面和該第一摻雜區之間延伸。

Description

半導體元件結構

本申請案主張美國第17/511,231號及第17/514,507號專利申請案(優先權日為「2021年10月26日」及「2021年10月29日」)的優先權及益處，該等美國申請案之內容以全文引用之方式併入本文中。

本揭露提供一種半導體元件結構及其製備方法，特別是關於一種隔離特徵下方具有摻雜區的半導體元件結構及其製備方法。

在基底內的摻雜區可用於電性隔離相鄰的電晶體。為了可以形成一PN接面，需要一個外部電源電壓與摻雜區進行電性耦合(junction)。但是，用於傳輸電源電壓的導電線需要額外的面積來容納它們，將可能會對半導體元件結構的性能產生不利影響。

上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不設置本揭露之先前技術，且上文之「先前技術」之任何說明均不應做為本案之任一部分。

本揭露的一實施例提供一種半導體元件結構。該半導體元件結構包括一第一基底、一第一井區、一第一閘極結構、一第二閘極結構、一第一摻雜區和一第一導電特徵。該第一基底，具有一第一表面和與該第一表面相對的一第二表面。該第一井區，設置在該第一基底中。該第一井區具有一第一導電類型。該第一閘極結構設置在該第二表面上。該第二閘極結構設置在該第二表面上。該第一摻雜區具有與該第一導電類型不同的一第二導電類型。該第一摻雜區設置在該第一閘極結構和該第二閘極結構之間。該第一導電特徵在該第一基底的該第一表面和該第一摻雜區之間延伸。

在一些實施例中，該半導體元件結構更包括與該第一基底的該第二表面相鄰的一隔離特徵。該第一摻雜區位於該隔離特徵和該第一導電特徵之間。

在一些實施例中，該半導體元件結構更包括穿透該隔離特徵並與該第一摻雜區接觸的一導電結構。

在一些實施例中，該第一導電特徵與該導電結構電性耦合。

在一些實施例中，該半導體元件結構更包括設置在該第一基底中，並圍繞該第一閘極結構和該第二閘極結構的一第二井區；以及設置在該第一基底中並與該第二井區接觸的一第三井區。該第三井區與該第一導電特徵接觸，且該第二井區和該第三井區中的每一個都具有該第二導電類型。

在一些實施例中，該半導體元件結構更包括設置在該第三井區中的一第二摻雜區。該第二摻雜區具有該第二導電類型。

在一些實施例中，該半導體元件結構更包括在該第一基底的該第一表面和該第二摻雜區之間延伸的一第二導電特徵。

在一些實施例中，該第一導電特徵在一第一方向上的一第一長度大於該第二導電特徵在該第一方向上的一第二長度。

在一些實施例中，該第二摻雜區與該第一導電特徵接觸。

在一些實施例中，該第二摻雜區與該第一導電特徵間隔開。

在一些實施例中，該半導體元件結構更包括設置在該第一基底的該第一表面上的一電路結構。該電路結構與該第一導電特徵電性連接。

在一些實施例中，該半導體元件結構更包括鍵結到該電路結構上的一電路板。該電路結構經設置在該電路板和該第一基底之間。

在一些實施例中，該半導體元件結構更包括設置在該第一基底的該第一表面上的一第一介電質層。該電路結構包括一端子以與該第一導電特徵接觸和一介電質結構以與該第一介電質層接觸。

本揭露的另一實施例提供一種半導體元件結構。該半導體元件結構包括一基底、一第一井區、一第一電晶體、一第二電晶體、一第一摻雜區，以及一電路結構。該基底具有一主動(active)表面和一背部表面。該第一井區設置在該基底中。該第一井區具有一第一導電類型。該第一電晶體與該基底的該主動表面相鄰。該第二電晶體與該基底的該主動表面相鄰。該第一摻雜區包具有與該第一導電類型不同的一第二導電類型。該第一摻雜區設置在該第一井區和該第一電晶體與該第二電晶體之間。該電路結構設置在該基底的該背部表面。該電路結構經設置以傳輸或提供與該第一摻雜區電性耦合的一電壓。

在一些實施例中，該半導體元件結構更包括從該基底的該背部表面曝露的一第一導電特徵。該第一導電特徵將該電路結構和該第一摻雜區電性連接。

在一些實施例中，該半導體元件結構更包括從該基底的該主動表面延伸出的一導電結構。該導電結構與該第一摻雜區電性耦合。

在一些實施例中，該半導體元件結構更包括設置在該基底中並位於該第一電晶體和該第二電晶體之間的一第一隔離特徵。該導電結構穿透該第一隔離特徵。

在一些實施例中，該導電結構與該第一導電特徵垂直對齊。

在一些實施例中，該半導體元件結構，更包括設置在該基底中並圍繞該第一摻雜區的一第二井區；以及與該基底的該主動表面間隔開並與該第二井區接觸的一第三井區。該第一導電特徵穿透該第三井區，且該第二井區和該第三井區中的每一個都具有該第二導電類型。

在一些實施例中，該電路結構的一側面和該基底的一側面是不連續的。

本揭露的另一實施例提供一種半導體元件結構的製備方法。製備方法包括：提供一基底，該基底具有一第一表面和與該第一表面相對的一第二表面，其中該基底包括具有一第一導電類型的一第一井區；形成從該基底的該第二表面延伸出的一隔離特徵；形成與該基底的該第二表面相鄰的一第一電晶體和一第二電晶體；在該隔離特徵的的下方形成一第一摻雜區，其中該第一摻雜區具有不同於該第一導電類型的一第二導電類型；以及在該基底的該第一表面上提供一電路結構，其中該電路結構經設置以傳輸或提供與該第一摻雜區電性耦合的一電壓。

在一些實施例中，該製備方法更包括形成一第一導電特徵，該第一導電特徵在該基底的該第一表面和該第一摻雜區之間延伸。該第一導電特徵與該電路結構電性耦合。

在一些實施例中，該製備方法更包括在該基底的該第一表面上形成一介電質層。該電路結構具有一介電質結構，並在與該基底的該第一表面鍵合的一表面上具有一端子。該基底的該介電質層與該電路結構的該介電質結構接觸，而該電路結構的該端子與該基底的該第一導電特徵接觸。

在一些實施例中，該製備方法更包括在該基底中形成一第二井區以圍繞該第一摻雜區；以及形成與該基底的該第二表面間隔開並與該第二井區接觸的一第三井區。

在一些實施例中，該製備方法更包括在該第三井區中形成一第二摻雜區；以及形成一第二導電特徵，該第二導電特徵在該基底的該第一表面和該第二摻雜區之間延伸。

本揭露的另一實施例提供一種半導體元件結構的製備方法。製備方法包括：提供一基底，該基底具有一第一表面和與該第一表面相對的一第二表面，其中該基底包括具有一第一導電類型的一第一井區；形成與該基底的該第二表面相鄰的一第一電晶體和一第二電晶體；在該第一電晶體和該第二電晶體之間形成一第一摻雜區，其中該第一摻雜區具有不同於該第一導電類型的一第二導電類型；以及形成一第一導電特徵，該第一導電特徵在該基底的該第一表面和該第一摻雜區之間延伸。

在一些實施例中，該製備方法更包括在該基底的該第一表面提供一電路結構。該電路結構經設置以透過該第一導電特徵傳輸或提供與該第一摻雜區電性耦合的一電壓。

在一些實施例中，該製備方法更包括在該電路結構上提供一電路板。該電路板透過一錫球與該電路結構鍵結。

本揭露的實施例揭露一種半導體元件結構，該半導體元件結構在基底中具有一摻雜區。該摻雜區具有與基底的井區不同的導電類型。摻雜區經設置以產生PN接面，以對相鄰的電晶體進行電性隔離。此外，半導體元件結構包括從基底背部表面延伸出來的導電結構，以與摻雜區進行電性耦合。從背部表面提供電源，如直流電偏壓，以透過導電結構與摻雜區耦合，在摻雜區和基底的井區之間產生PN接面。在一比較例中，經設置以與摻雜區耦合的導電線被設置在基底的主動表面上。這些導電線需要額外的面積來容納它們，因此減少了電晶體主動區的尺寸。與比較例相比，本揭露的實施例可以增加電晶體主動區的尺寸，因此改善半導體元件結構的性能。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。設置本揭露之揭露專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可以相當容易地利用下文揭示之概念與特定實施例可以做為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之揭露專利範圍所定義之本揭露的精神和範圍。

10a:半導體元件結構

10a':半導體元件結構

10b:半導體元件結構

10c:半導體元件結構

10d:半導體元件結構

20:製備方法

30:製備方法

110:基底

110s1:表面

110s2:表面

110s3:表面

112:井區

114:井區

116:井區

118:摻雜區

120a:電晶體

120b:電晶體

121a:閘極結構

121b:閘極結構

122a:摻雜區

122b:摻雜區

123a:摻雜區

123b:摻雜區

131:隔離特徵

132:隔離特徵

133:隔離特徵

140:介電質層

140o1:開口

140o2:開口

140o3:開口

140o4:開口

150:摻雜區

161a:導電結構

161b:導電結構

162a:導電結構

162b:導電結構

163a:導電結構

163b:導電結構

164:導電結構

171:導電特徵

172:導電特徵

180:介電質層

200:電路結構

200s1:表面

200s2:表面

200s3:表面

210:基底

212:隔離特徵

214:閘極結構

220:介電質結構

230:導電結構

231:導電通孔

233a:端子

233b:端子

233c:端子

240:端子

300:電路板

A-A':虛線

L1:長度

L2:長度

S21:操作

S22:操作

S23:操作

S24:操作

S25:操作

S26:操作

S27:操作

S28:操作

S29:操作

S31:操作

S32:操作

S33:操作

S34:操作

V1:電源電壓

V2:電源電壓

V3:電源電壓

V4:電源電壓

XY:平面

XZ:平面

Z:方向

參閱實施方式與揭露專利範圍合併考量圖式時，可以得以更全面了解本揭露案之揭示內容，圖式中相同的元件符號係指相同的元件。

圖1是俯視圖，例示本揭露一些實例之半導體元件結構的佈局。

圖2A是剖視圖。例示本揭露一些實例沿圖1所示虛線A-A'拍攝之半導體元件結構。

圖2B是剖視圖，例示本揭露一些實例之半導體元件結構。

圖3是剖視圖，例示本揭露一些實例之半導體元件結構。

圖4是剖視圖，例示本揭露一些實例之半導體元件結構。

圖5是剖視圖，例示本揭露一些實例之半導體元件結構。

圖6A、圖6B、圖6C、圖6D、圖6E、圖6F、圖6G、圖6H、圖6I和圖6J例示本揭露一些實例之半導體元件結構的各個製備階段。

圖7A和圖7B例示本揭露一些實例之半導體元件結構的各個製備階段。

圖8是流程圖，例示本揭露一些實例之半導體元件結構的製備方法。

圖9是流程圖，例示本揭露一些實例之半導體元件結構的製備方法。

以下揭露內容提供做為實作本揭露的不同特徵的諸多不同的實施例或實例。以下闡述組件及排列形式的具體實施例或實例以簡化本揭露內容。當然，該些僅為實例且不旨在進行限制。舉例而言，元件的尺寸並非僅限於所揭露範圍或值，而是可以相依於製程條件及/或元件的所期望性質。此外，以下說明中將第一特徵形成於第二特徵「上方」或第二特徵「上」可以包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且亦可以包括其中第一特徵與第二特徵之間可以形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。為簡潔及清晰起見，可以按不同比例任意繪製各種特徵。在附圖中，為簡化起見，可以省略一些層/特徵。

應當理解，儘管可以用術語第一、第二等來描述各種元素，但這些元素不應受到術語的限制。除非另有說明，術語僅用於區分一個元素和另一個元素。因此，例如，下面討論的第一要素、第一元件或第一部分可以稱為第二要素、第二元件或第二部分，而不偏離本揭露內容的教導。

應當理解，在本揭露內容的描述中，指出的功能或步驟可能以不同於圖中指出的順序發生。例如，連續顯示的兩個圖事實上可能實質上是同時執行的，或者有時可能以相反的循序執行，取決於所涉及的功能或步驟。

請參考圖1和圖2A。圖1是俯視圖，例示本揭露一些實例之半導體元件結構10a的佈局。圖2A是剖視圖。例示本揭露一些實例沿圖1所示虛線A-A'拍攝之半導體元件結構10a。

在一些實施例中，半導體元件結構10a可以包括基底110、電晶體120a和120b、隔離特徵131、132和133、介電質層140、摻雜區150、導電特徵171和172，以及介電質層180。

基底110可以是一種半導體基底，例如塊狀(bulk)半導體、絕緣體上的半導體(SOI)基底等。基底110可以包括基本(elementary)半導體，包括單晶形式、多晶形式或非晶形式的矽或鍺；化合物半導體材料，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和銻化銦中的至少一種；合金半導體材料，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和GaInAsP中的至少一種；任何其他適合的材料；或其組合。在一些實施例中，合金半導體基底可以是具有梯度Ge特徵的SiGe合金，其中 Si和Ge的組成從梯度Ge特徵的一位置的比例變為另一位置的比例。在另一實施例中，SiGe合金形成在矽基底上。在一些實施例中，SiGe合金可以被與SiGe合金接觸的另一種材料機械地拉緊。在一些實施例中，基底110可以具有多層結構，或基底110可以包括多層化合物半導體結構。基底110可以具有表面110s1(或下表面)、表面110s2(或上表面)、和表面110s3(或側表面)。表面110s2與表面110s1相對。表面110s3可以在表面110s1和110s2之間延伸。在本揭露內容中，表面110s1也可稱為背部表面。在本揭露內容中，表面110s2也可以稱為主動表面。

半導體元件結構10a可以包括井區112。井區112可以位於基底110內。在一些實施例中，井區112包括一第一導電類型。在一些實施例中，該第一導電類型是p型。在一些實施例中，p型摻雜物包括硼(B)、其他第三族元素，或其任何組合。在一些實施例中，該第一導電類型是n型。在一些實施例中，n型摻雜物包括砷(As)、磷(P)、其他第五族元素，或其任何組合。井區112可以稱為漂移(drift)區。

半導體元件結構10a可以包括井區114。井區114可以位於基底110內，並圍繞井區112的一部分。如圖1所示，井區114在XY平面上可以具有矩形輪廓。在一些實施例中，井區114在XY平面上可以具有環形輪廓。井區114可以圍繞電晶體120a和120b以及摻雜區150。如圖2A所示，井區114可以位於隔離特徵132或133的下方。井區114可以從隔離特徵132或133的底部表面沿Z方向延伸。井區114可以與基底110的表面110s2分開。在一些實施例中，井區114包括不同於該第一導電類型的一第二導電類型。在一些實施例中，井區114可以經設置以與導電特徵172電性耦合，因此在井區112和井區114之間可以形成PN接面。

半導體元件結構10a可以包括井區116。井區116可以位於基底110內。井區116可以與井區114接觸。更具體地說，井區116可以與井區114的底部接觸，因此使井區114和116可以在XZ平面內協作地圍繞井區112。在一些實施例中，井區116可以是XY平面內的連續摻雜區。井區116可以與基底110的表面110s1分開。井區116可以與基底110的表面110s2分開。在一些實施例中，井區116包括該第二導電類型。在一些實施例中，井區116可以經設置以與導電特徵172電性耦合，因此在井區112和井區116之間可以形成PN接面(junction)。

半導體元件結構10a可以包括摻雜區118。摻雜區118可以經設置在井區116內。在一些實施例中，摻雜區118可以經設置以與導電特徵172電性耦合。在一些實施例中，井區116可以是XY平面內的連續摻雜區。在一些實施例中，摻雜區118包括該第二導電類型。在一些實施例中，摻雜區118的摻雜物濃度可以大於井區112、114或116的摻雜物濃度。

電晶體120a和120b經設置在基底110的表面110s2上。電晶體120a與電晶體120b電性隔離。電晶體120a可以包括閘極結構121a、摻雜區122a和123a。電晶體120b可以包括閘極結構121b、摻雜區122b和123b。

如圖1所示，每個閘極結構121a和121b可以沿Y方向延伸。如圖2所示，每個閘極結構121a和121都可以設置在基底110的表面110s2上。每個閘極結構121a和121b可以包括一閘極介電質(未顯示)和一閘極電極(未顯示)。該閘極介電質可以具有單層或多層結構。在一些實施例中，該閘極介電質可以包括介電質材料，如氧化矽、氮化矽、氧氮化矽、其他介電質材料，或其組合。在一些實施例中，閘極介電質是多層結構，包括一介面層和一高k(介電常數大於4)介電質層。該介面層可以包括介電質材料，如氧化矽、氮化矽、氧氮化矽、其他介電質材料，或其組合。該高介電質層可以包括高介電質材料，如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、其他適合的高介電質材料，或其組合。在一些實施例中，高介電質材料更可以選自金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬氧氮化物、金屬鋁酸鹽，及其組合。

閘極電極經設置在該閘極介電質上。閘極電極可以包括多晶矽、矽鍺和至少一種金屬材料，包括鉬(Mo)、銅(Cu)、鎢(W)、鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)、矽化鎳(NiSi)、矽化鈷(CoSi)等元素和化合物，或本領域熟知的其他適合的導電材料。在一些實施例中，閘極電極包括一工作功能金屬層，以提供具有n型金屬工作功能金屬閘或p型金屬工作功能金屬閘。p型金屬工作功能金屬閘的材料包括例如釕(Ru)、鈀(Pd)、鉑(Pt)、鈷(Co)、鎳(Ni)、導電金屬氧化物，或其他適合的材料。n型金屬工作功能金屬閘的材料包括例如鉿鋯、鈦(Ti)、鉭(Ta)、鋁(Al)、金屬碳化物(例如，鉿碳化物、鋯碳化物、鈦碳化物和鋁碳化物)、鋁化物，或其他適合的材料。

摻雜區122a、123a、122b和123b中的每一個都設置在基底110中，並與基底110的表面110s2相鄰。如圖1所示，摻雜區122a、123a、122b和123b中的每個都沿Y方向延伸。摻雜區122a和123a設置在閘極結構121a的兩個相對側上。摻雜區122b和123b設置在閘極結構121b的兩個相對的側面上。摻雜區122a、123a、122b和123b中的每個都包括該第二導電類型。每一對摻雜區122a和123a以及摻雜區122b和123b也可以稱為源極/汲極特徵。

每個隔離特徵131、132和133可以設置在基底110內，並從基底110的表面110s2延伸。在一些實施例中，每個隔離特徵131、132和133可以是淺溝隔離(STI)。隔離特徵131可以設置在隔離特徵132和133之間。隔離特徵131可以設置在電晶體120a和120b之間。在一些實施例中，隔離特徵132和133以及井區114和116可以定義圍繞摻雜區150的一封閉區。

介電質層140可以設置在基底110的表面110s2上。介電質層140可以包括氧化矽、含碳氧化物，如碳化矽(SiOC)、矽酸鹽玻璃、四氯矽酸鹽(TEOS)氧化物、未摻雜的矽酸鹽玻璃，或摻雜的氧化矽，如硼磷矽酸鹽玻璃(BPSG)、氟摻雜矽玻璃(FSG)、磷矽酸鹽玻璃(PSG)、硼摻雜矽玻璃(BSG)、其組合和/或其他適合的介電質材料。

摻雜區150經設置在基底110中。如圖1所示，摻雜區150可以沿Y方向延伸。摻雜區150可以與閘極結構121a和121b對齊。摻雜區150可以設置在電晶體120a和120b之間。如圖2A所示，在一些實施例中，摻雜區150經設置在隔離特徵131的下方。摻雜區150可以由隔離特徵131沿Z方向覆蓋。在一些實施例中，摻雜區150可以經設置以在井區112和摻雜區150之間產生PN接面，因此使電晶體120a可以與電晶體120b電性隔離。摻雜區150可以包括該第二導電類型。在一些實施例中，摻雜區150可以具有大於井區112或114的摻雜物濃度。在一些實施例中，摻雜區150可以由複數個摻雜區組成，並且這些摻雜區之間可以沒有邊界或明顯的邊界。

導電特徵171可以從基底110的表面110s1延伸。導電特徵171可以經設置以與摻雜區150耦合，因此可以產生PN接面。在一些實施例中，導電特徵171可以在基底110的表面110s1和摻雜區150之間延伸。在一些實施例中，導電特徵171可以與摻雜區150接觸。在一些實施例中，導電特徵171可以從基底110的表面110s1曝露。在一些實施例中，導電特徵171可以穿透基底110的一部分。在一些實施例中，井區116與導電特徵171接觸並電性耦合。在一些實施例中，摻雜區118與導電特徵171接觸並電性耦合。在一些實施例中，導電特徵171可以包括襯墊層(未顯示)，阻擋層(未顯示)和導電層(未顯示)。襯墊層可以包括氧化物或其他適合的材料。阻擋層可以包括鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)、氮化錳(MnN)，或其組合。導電層可以包括金屬，如鎢(W)、銅(Cu)、釕(Ru)、銥(Ir)、鎳(Ni)、鋨(Os)、銠(Rh)、鋁(Al)、鉬(Mo)、鈷(Co)、其合金，或其組合。在一些實施例中，導電特徵171可以與電源電壓V4電性連接。在一些實施例中，電源電壓V4從基底110的表面110s1傳輸到摻雜區150。例如，電源電壓V4可以藉由但不限於連接到基底110的表面110s1的電路結構或電路板來傳輸。

導電特徵172可以從基底110的表面110s1延伸。導電特徵172可以經設置以與摻雜區118耦合，因此可以產生PN接面。在一些實施例中，導電特徵172可以與摻雜區118接觸。在一些實施例中，導電特徵172可以從基底110的表面110s1曝露。在一些實施例中，導電特徵172可以穿透基底110的一部分。在一些實施例中，導電特徵172可以在基底110的表面110s1和摻雜區118之間延伸。如圖2A所示，導電特徵171可以具有沿Z方向的長度L1。導電特徵172可以具有沿Z方向的長度L2。在一些實施例中，L1大於L2。導電特徵172可以具有與導電特徵171相似或相同的材料。在一些實施例中，如圖1所示，井區114可以沿Z方向與導電特徵172重疊。

半導體元件結構10a更可以包括介電質層180。介電質層180可以與基底110的表面110s1相鄰設置。介電質層180可以包括介電質材料，如氧化矽、氮化矽或其他適合的材料。

在一比較的例子中，摻雜區150的電源電壓從基底的主動(active)表面傳輸，並穿透隔離特徵。這些用於傳輸上述電源電壓的導電線可能需要額外的面積來容納它們。與比較例相比，電源電壓V4從基底110的表面110s1的背部表面傳輸。因此，隔離特徵131的尺寸可以減小，因此可以增加半導體元件結構10a的有效面積。

圖2B是剖視圖，例示本揭露一些實例之半導體元件結構10a'。圖2B的半導體元件結構10a'與圖2A的半導體元件結構10a相似，其中區別是，半導體元件結構10a'更包括導電結構161a、162a、163a、161b、162b和163b。

每個導電結構161a、162a、163a、161b、162b和163b都可以穿透介電質層140。每個導電結構161a、162a、163a、161b、162b和163b可以包括導電材料，例如金屬，如鎢(W)、銅(Cu)、釕(Ru)、銥(Ir)、鎳(Ni)、鋨(Os)、銠(Rh)、Al、鉬(Mo)、鈷(Co)、其合金，或其組合。導電結構161a可以與閘極結構121a電性耦合。導電結構162a可以與摻雜區122a電性耦合。導電結構163a可以與摻雜區123a電性耦合。導電結構161b可以與閘極結構121b電性耦合。導電結構162b可與摻雜區122b電性耦合。導電結構163b可以與摻雜區123b電性耦合。在本揭露中，導電結構161a、162a、163a、161b、162b和163b中的每一個都可以稱為"零金屬層(M0)"。

在一些實施例中，可以對導電結構161a、162a和163a施加不同的電源電壓。例如，導電結構161a可以與電源電壓V1電性連接，導電結構162a可以與電源電壓V2電性連接，而導電結構163a可以與電源電壓V3電性連接。在一些實施例中，電源電壓V1、V2和V3中的每一個都與摻雜區150電性隔離。在一些實施例中，電源電壓V1、V2和V3中的每一個可以從基底110的表面110s2傳輸。例如，傳輸電源電壓V1、V2和V3的導電線可以包括設置在M0上的第一金屬層(M1)和設置在M1上的第二金屬層(M2)，以此類推。同樣地，可以對導電結構161b、162b和163b施加不同的電源電壓。

圖3是剖視圖，例示本揭露一些實例之半導體元件結構10b。半導體元件結構10b具有與半導體元件結構10a'相似的結構，其中區別是，半導體元件結構10b更包括導電結構164。

導電結構164可以設置在基底110的表面110s2上。在一些實施例中，導電結構164可以穿透隔離特徵131。在一些實施例中，導電結構164可以與摻雜區150電性耦合。在一些實施例中，導電結構164可以與摻雜區150接觸。在一些實施例中，導電結構164可以與導電特徵171(或圖2B所示的電源電壓V4)電性耦合。導電結構164可以經設置以將電性訊號，如圖2B中所示的電源電壓，傳輸到其他元件(未顯示)。在本實施例中，並非所有的電源電壓都是從基底的主動表面電性耦合到電晶體或其他元件。因此，金屬導線的佈局可以以更靈活的方式設計。

圖4是剖視圖，例示本揭露一些實例之半導體元件結構 10c。半導體元件結構10c具有與半導體元件結構10b類似的結構，除了摻雜區118。

在一些實施例中，摻雜區118可以與導電特徵171間隔開。在一些實施例中，摻雜區118可以具有與井區114相同的環形輪廓。在一些實施例中，摻雜區118可以具有複數個相互分離的部分，複數個部分中的每一個都可以與圖1的俯視圖中所示的一個導電特徵172接觸。

圖5是剖視圖，例示本揭露一些實例之半導體元件結構10d。

半導體元件結構10d具有與半導體元件結構10b類似的結構，其中區別是，半導體元件結構10d更包括電路結構200和電路板300。

在一些實施例中，電路結構200可以被鍵結(bond)或連接到基底110的表面110s1。電路結構200可以經設置以提供或傳輸與摻雜區150電性耦合的電壓。電路結構200可以包括表面200s1(或下表面)，表面200s2(或上表面)，和表面200s3(或側表面)。表面200s2與表面200s1相對。電路結構的表面200s2面對基底100的表面100s1。表面200s3在表面200s1和表面200s2之間延伸。在一些實施例中，電路結構200的表面200s3和基底110的表面110s3是不連續的。在一些實施例中，電路結構200的表面200s3與基底110的表面110s3不共面。電路結構200可以包括基底210，介電質結構220，導電結構230，和端子240。

基底210可以是一個半導體基底，例如塊狀半導體、絕緣體上的半導體(SOI)基底等。基底210可以包括基本半導體，包括單晶形式的矽或鍺，多晶形式的矽或鍺，或非晶形式的鍺。

電路結構200可以包括複數個隔離特徵212。隔離特徵212 可以被嵌入到基底210中。隔離特徵212可以是淺溝隔離(STI)。

電路結構200更可以包括複數個閘極結構214。閘極結構214可以經設置在基底210上。閘極結構214可以藉由隔離特徵212彼此分開。每個閘極結構214可以包括閘極介電質(未顯示)和閘極電極(未顯示)。

介電質結構220可以設置在基底210上。介電質結構220可以包括複數個介電質層。介電質結構220可以包括氧化物、氮化物或其他適合的材料。在一些實施例中，介電質結構220的材料可以與介電質層180的材料相似或相同。例如，介電質結構220和介電質層180都包括氧化矽。

導電結構230可以設置在基底210內和介電質結構220中。導電結構230可以經設置以電連接電路板300和導電特徵171。導電結構230可以與電路板300電性耦合。導電結構230可以包括導電材料，如鎢(W)、銅(Cu)、釕(Ru)、銥(Ir)、Ni、鋨(Os)、銠(Rh)、Al、鉬(Mo)、鈷(Co)、其合金，或其組合。導電結構230可以包括導電通孔231，端子233a，233b和233c。

在一些實施例中，導電通孔231可以穿透基底210。在一些實施例中，導電通孔231可以穿透介電質結構220的一部分。在一些實施例中，導電通孔231可以從電路結構200的表面200s1曝露。

在一些實施例中，端子233a可以與導電特徵171電性耦合。在一些實施例中，端子233a可以與導電特徵171接觸。在一些實施例中，每個端子233b和233c都可以與相應的導電特徵172電性耦合。在一些實施例中，端子233b和233c中的每一個可以與相應的導電特徵172接觸。在一些實施例中，每個端子233a、233b和233c可以從電路結構200的表面 200s2曝露。在一些實施例中，端子233a、233b和233c中的每一個可以包括導電墊或其他單元。

在一些實施例中，基底110可以與電路結構200混合鍵結(hybrid bonded)。例如，基底110透過電路結構200的介電質結構220與基底110的介電質層180結合，並透過電路結構200的端子233a、233b和233c與基底110的導電特徵171和172結合，而將基底110與電路結構200鍵結。

端子240可以經設置在電路結構200的表面200s1上。端子240可以電性地連接電路結構200的導電結構230和電路板300。在一些實施例中，端子240是一錫球(例如，Sn球)。

電路板300可以透過端子240連接到電路結構200上。電路板300可以經設置以向電路結構200注入電源。在一些實施例中，該電源可以包括例如直流電(DC)偏壓。電路板可以包括，但不限於印刷電路板、軟性印刷電路板或其他電路板。

在此實施例中，電路板300可以提供電源，從基底110的表面110s1電性耦合到摻雜區150。因此，電晶體120a可以與電晶體120b進行電性隔離。此外，電路板300更可以提供電源，透過導電結構164與其他元件進行電性耦合。

圖6A、圖6B、圖6C、圖6D、圖6E、圖6F、圖6G、圖6H、圖6I和圖6J例示本揭露一些實例之半導體元件結構10b的各個製備階段。

參照圖6A，可以提供基底110。井區112可以形成在基底110中。隔離特徵131、132和133可以形成在基底110中，並與基底110的表面110s2相鄰。

參照圖6B，閘極結構121a和121b可以形成在基底110的表面110s2上。閘極結構121a和121b可以形成在隔離特徵131的兩個相對側面上。

參照圖6C，介電質層140可以形成在基底110的表面110s2上。介電質層140可以覆蓋基底110的表面110s2。介電質層140可以覆蓋閘極結構121a和121b。介電質層140的製作技術可以藉由化學氣相沉積(CVD)、電漿增強CVD(PECVD)、可流動CVD(FCVD)、旋塗或類似製程。

參照圖6D，可以形成複數個開口140o1、140o2、140o3和140o4。每個開口140o1、140o2、140o3和140o4可以穿透介電質層140。開口140o4更可以穿透隔離特徵131。開口140o1、140o2、140o3和140o4的製作技術可以藉由蝕刻製程，例如濕蝕刻、乾蝕刻或其他適合的製程。

參照圖6E，摻雜區122a、122b、123a、123b和150可以在基底110內形成。因此，可以形成電晶體120a和120b。在一些實施例中，摻雜區122a、122b、123a、123b和150的製作技術可以藉由相同的植入製程。在一些實施例中，摻雜區122a、122b、123a、123b和150的製作技術可以藉由不同的植入製程。

參照圖6F，井區114和116可以在基底110內形成。在一些實施例中，井區114和116的製作技術可以藉由同一植入製程。在一些實施例中，井區114和116的製作技術可以藉由不同的植入製程。

參照圖6G，摻雜區118可以在井區116內形成。應當理解，形成井區112、114、116和摻雜區118的順序可以修改。

參照圖6H，導電結構161a、162a、163a、161b、162b、 163b和164可以被形成以填充開口140o1、140o2、140o3和140o4。導電結構161a、162a、163a、161b、162b、163b和164的製作技術可以藉由濺鍍、化學氣相沉積(CVD)、物理氣相沉積(PVD)、電化學鍍(ECP)、電沉積(ELD)、原子層沉積(ALD)或類似製程，或其組合。

參照圖6I，介電質層180可以形成在基底110的表面110s1上。在一些實施例中，介電質層180的製作技術可以藉由基底110的氧化。在一些實施例中，在形成介電質層180之前，可以執行移除製程，以從基底110的表面110s1上移除基底110。在一些實施例中，移除製程可以包括，例如，化學機械研磨製程。

參照圖6J，可以形成導電特徵171和172。因此，可以產生半導體元件結構10b。在一些實施例中，形成複數個開口以曝露摻雜區150和118。這些開口可以從基底110的表面110s1延伸。然後，形成襯墊層(未顯示)、阻擋層(未顯示)和導電層，以填充這些開口，形成導電特徵171和172。在一些實施例中，襯墊層、阻擋層和導電層的製作技術可以藉由濺鍍、CVD、PVD、ECP、ELD、ALD或類似製程，或其組合。導電特徵171可以與摻雜區150接觸，而導電特徵172可以與摻雜區118接觸。

圖7A和圖7B例示本揭露一些實例之半導體元件結構10d的各個製備階段。在一些實施例中，圖7A之前的初始階段與圖6A至圖6J中說明的階段相同，或類似。圖7A描繪的是圖6J中描繪的階段之後的階段。

參照圖7A，可以提供電路結構200並將其鍵結在基底110的表面110s1上。電路結構200的表面200s2可以鍵結到基底110的表面 110s1上。在一些實施例中，電路結構200可以混合鍵結到基底110上。例如，基底110透過電路結構200的介電質結構220與基底110的介電質層180結合，並透過電路結構200的端子233a、233b和233c與基底110的導電特徵171和172結合，而將基底110與電路結構200鍵結。

參照圖7B，可以提供電路板300並透過端子240鍵結到電路結構200的表面200s1。因此，可以形成半導體元件結構10d。

圖8是流程圖，例示本揭露一些實例之半導體元件結構的製備方法20。

製備方法20從操作S21開始，其中提供一基底。該基底具有一第一表面和與該第一表面相對的一第二表面，其中該基底包括具有一第一導電類型的一第一井區。

製備方法20繼續進行操作S22，其中形成一隔離特徵。該隔離特徵從該基底的該第二表面延伸出。

製備方法20繼續進行操作S23，其中一第一電晶體和一第二電晶體與該基底的該第二表面相鄰形成。

製備方法20繼續進行操作S24，其中在該隔離特徵的下方形成一第一摻雜區。該第一摻雜區具有不同於該第一導電類型的一第二導電類型。

製備方法20繼續進行操作S25，其中在該基底中形成一第二井區並圍繞該第一摻雜區。

製備方法20繼續進行操作S26，其中形成一第三井區。該第三井區與該基底的該第二表面間隔開，並與該第二井區接觸。

製備方法20繼續進行操作S27，其中在該第三井區形成一第二摻雜區。

製備方法20繼續進行操作S28，其中形成一第一導電特徵。該第一導電特徵在該基底的該第一表面和該第一摻雜區之間延伸，其中該第一導電特徵與該第一摻雜區電性耦合。

製備方法20繼續進行操作S29，其中形成一第二導電特徵。該第二導電特徵在該基底的該第一表面和該第二摻雜區之間延伸。

製備方法20僅是例示，且不旨在請求項範圍之外對本揭露的內容進行限制。可以在製備方法20的每個操作之前、期間或之後提供額外的操作，並且所述的一些操作可以被替換、消除或移動，以用於製備方法的其他實施例。在一些實施例中，製備方法20更可以包括圖8中未描繪的操作。在一些實施例中，製備方法20可以包括圖8中描述的一個或複數個操作。

圖9是流程圖，例示本揭露一些實例之半導體元件結構的製備方法30。

製備方法30從操作S31開始，其中提供一基底。該基底具有一第一表面和與該第一表面相對的一第二表面，其中該基底包括具有一第一導電類型的一第一井區。該基底包括一第一電晶體和與該基底的該第二表面相鄰的一第二電晶體。該基底包括一第一摻雜區，其中該第一摻雜區具有不同於該第一導電類型的一第二導電類型。該基底包括在該基底的該第一表面和該第一摻雜區之間延伸的一導電特徵。

製備方法30繼續進行操作S32，其中在該基底的該第一表面上形成一介電質層。

製備方法30繼續進行操作S33，其中在該基底的該第一表面上提供一電路結構。該電路結構混合鍵結到該基底上。

製備方法30繼續進行操作S34，其中在該電路結構上提供一電路板。該電路板透過一錫球與該電路結構鍵結。

製備方法30僅是例示，且不旨在請求項範圍之外對本揭露的內容進行限制。可以在製備方法30的每個操作之前、期間或之後提供額外的操作，並且所述的一些操作可以被替換、消除或移動，以用於製備方法的其他實施例。製備在一些實施例中，製備方法30可以包括圖9中描述的一個或複數個操作。

本揭露的實施例揭露一種半導體元件結構，該半導體元件結構在基底中具有一摻雜區。該摻雜區具有與基底的井區不同的導電類型。摻雜區經設置以產生PN接面，以對相鄰的電晶體進行電性隔離。此外，該半導體元件結構包括從基底背部表面延伸的導電結構，以與摻雜區電性耦合。從背部表面提供電源，如直流電偏壓，以透過導電結構與摻雜區耦合，在摻雜區和基底的井區之間產生PN接面。在一比較例中，經設置以與摻雜區耦合的導電線被設置在基底的主動表面上。這些導電線需要額外的面積來容納它們，因此減少了電晶體主動區的尺寸。與比較例相比，本揭露的實施例可以增加電晶體主動區的尺寸，因此改善半導體元件結構的性能。

雖然已詳述本揭露及其優點，然而應理解可以執行各種變化、取代與替代而不脫離揭露專利範圍所定義之本揭露的精神與範圍。例如，可以用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。

再者，本揭露案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可以自本揭露的揭示內容理解可以根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包括於本揭露案之揭露專利範圍內。