TWI614891B - 高壓半導體裝置 - Google Patents

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黃曄仁
陳富信
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Abstract

本揭露提供一種高壓半導體裝置。此裝置包括具有不同導電型的第一井區及第二井區形成於一半導體層內。源極區及汲極區分別位於第一井區及第二井區內。一閘極結構位於半導體層上，且覆蓋位於源極區及汲極區之間的第二井區內的場絕緣層。一隔離溝槽結構設置於半導體層內且圍繞第一井區及第二井區。隔離溝槽結構包括：填入於隔離溝槽結構的溝槽內的多晶矽層、形成於多晶矽層的上部的重摻雜區以及設置於溝槽的側壁上且圍繞多晶矽層的絕緣襯層。

Description

高壓半導體裝置
本揭露係關於一種半導體技術，且特別是關於一種具有溝槽式防護環結構之高壓半導體裝置。
高壓半導體裝置技術適用於高電壓與高功率的積體電路領域。傳統高壓半導體裝置(例如，水平式擴散金氧半場效電晶體(Lateral diffused MOSFET,LDMOSFET))的優點在於符合成本效益，且易相容於其他製程，已廣泛應用於互補式金屬氧化物半導體(CMOS)型輸入/輸出電路。
由於CMOS電路通常包括P型通道金氧半場效電晶體以及N型金氧半場效電晶體，因此在CMOS結構中通常會存在寄生PNP及NPN雙極性電晶體。當寄生雙極性電晶體導通(activated)時，就會發生所謂的CMOS閂鎖效應(latch-up)。
為了防止CMOS閂鎖效應，其中一種方式為增加P型通道金氧半場效電晶體與N型金氧半場效電晶體之間的間距(spacing)，以增加寄生雙極性電晶體的有效基極寬度。舉例來說，在P型通道金氧半場效電晶體與N型金氧半場效電晶體之間交替設置不同導電型的額外井區及/或增加這些額外井區的寬度。
然而，增加電晶體之間的間距會增加晶片的尺寸。再者，一些寄生雙極性電晶體的基極包含高電阻半導體材料基 底。因此，增加電晶體之間的間距會大幅增加基極的寄生電阻。如此一來，寄生雙極性電晶體的基極-射極接面容易形成順偏而導通寄生雙極性電晶體。
因此，有必要尋求一種高壓半導體裝置，其能夠解決或改善上述的問題。
本揭露一實施例提供一種高壓半導體裝置，包括：一半導體層，形成於一基底上；具有一第一導電型的一第一井區以及具有一第二導電型的一第二井區形成於半導體層內，其中第二導電型不同於第一導電型；一源極區及一汲極區，分別位於第一井區及第二井區內；一場絕緣層，位於源極區及汲極區之間的第二井區內；一閘極結構，位於半導體層上，且覆蓋一部分的場絕緣層；以及一第一隔離溝槽結構，設置於半導體層內且圍繞第一井區及第二井區，其中第一隔離溝槽結構包括：一第一多晶矽層，填入於第一隔離溝槽結構的一第一溝槽內且具有第二導電型；一第一重摻雜區，形成於第一多晶矽層的上部且具有該第二導電型；以及一第一絕緣襯層，設置於一溝槽的側壁上且圍繞第一多晶矽層。
本揭露另一實施例提供一種高壓半導體裝置，包括：一半導體層，形成於一基底上，且具有一第一電晶體區及一第二電晶體區；第一源極及汲極區及第二源極及汲極區，分別位於第一電晶體區及第二電晶體區內；一第一閘極結構及一第二閘極結構，分別位於第一電晶體區及第二電晶體區的半導體層上；一第一隔離溝槽結構，設置於半導體層內圍繞第一電 晶體區，其中第一隔離溝槽結構包括：一第一多晶矽層，填入於第一隔離溝槽結構的一第一溝槽內且與第一源極及汲極區具有相同導電型；一第一重摻雜區，形成於第一多晶矽層的上部且與第一多晶矽層具有相同導電型；以及一第一絕緣襯層，設置於第一溝槽的側壁上且圍繞第一多晶矽層；以及一第二隔離溝槽結構，設置於半導體層內圍繞第二電晶體區，其中第二隔離溝槽結構包括：一第二多晶矽層，填入於第二隔離溝槽結構的一第二溝槽內且與第二源極及汲極區具有相同導電型；一第二重摻雜區，形成於第二多晶矽層的上部且與第二多晶矽層具有相同導電型；以及一第二絕緣襯層，設置於第二溝槽的側壁上且圍繞第二多晶矽層。
10、20、30‧‧‧高壓半導體裝置
10a‧‧‧第一電晶體區
20a‧‧‧第二電晶體區
100‧‧‧基底
101‧‧‧埋入層
102‧‧‧半導體層
104‧‧‧場絕緣層
110、210‧‧‧第一井區
112、212‧‧‧第二井區
114、214‧‧‧閘極介電層
116、216‧‧‧閘極層
118、218‧‧‧閘極結構
120a、220a‧‧‧源極區
120b、220b‧‧‧汲極區
124、224‧‧‧摻雜區
130、230、330‧‧‧溝槽
132、232、332‧‧‧多晶矽層
134、234、334‧‧‧絕緣襯層
136、236、336‧‧‧重摻雜區
140、240、340‧‧‧隔離溝槽結構
第1圖係繪示出根據本揭露一實施例之高壓半導體裝置的剖面示意圖。
第2圖係繪示出根據本揭露另一實施例之高壓半導體裝置的剖面示意圖。
第3圖係分別繪示出根據本揭露又另一實施例之高壓半導體裝置的剖面示意圖。
以下說明本揭露實施例之高壓半導體裝置。然而，可輕易了解本揭露所提供的實施例僅用於說明以特定方法製作及使用本發明，並非用以侷限本發明的範圍。
本揭露之實施例提供一種高壓半導體裝置，其利 用由絕緣層襯層及多晶矽層所構成的隔離溝槽結構作為防護環來隔離高壓半導體裝置中具有不同導電型通道的MOS電晶體，進而防止CMOS閂鎖效應。
請參照第1圖，其繪示出根據本揭露一實施例之高壓半導體裝置10的剖面示意圖。在一些實施例中，高壓半導體裝置10可為具有溝槽式防護環結構的一水平式擴散金氧半場效電晶體。在一些實施例中，高壓半導體裝置10包括一基底100，例如為矽基底、鍺化矽(SiGe)基底、塊體半導體(bulk semiconductor)基底、化合物半導體(compound semiconductor)基底、絕緣層上覆矽(silicon on insulator,SOI)基底或其他習用之基底。
在一些實施例中，高壓半導體裝置10更包括一半導體層102，例如一磊晶層，其形成於基底100上。半導體層102內具有複數個作為絕緣隔離結構的場絕緣層104。在其他實施例中，半導體層102可由基底100所取代，使高壓半導體裝置10內不具有半導體層102，基底100內具有場絕緣層104。在一些實施例中，場絕緣層104可為場氧化物(field oxide)。舉例還說，場絕緣層104為局部矽氧化層(local oxidation of silicon,LOCOS)。在其他實施例中，場絕緣層104可為淺溝槽隔離(shallow trench isolation,STI)結構。
在一些實施例中，高壓半導體裝置10更包括一埋入層(buried layer)101，形成於基底100及半導體層102內。在其他實施例中，埋入層101可完全形成於基底100內且鄰近於基底100上表面。在本實施例中，埋入層101具有第一導電型，例 如N型。再者，基底100及半導體層102具有不同於第一導電型的第二導電型，例如P型。
在一些實施例中，高壓半導體裝置10更包括具有第一導電型(例如N型)的一第一井區110及具有第二導電型(例如P型)的一第二井區112形成於於半導體層102內。在一些實施例中，第一井區110係作為一基體區且由半導體層102的上表面向下延伸，使第一井區110的底部與埋入層101的上表面接觸。再者，第二井區112係作為一漂移區且為第一井區110所圍繞。相似於第一井區110，第二井區112由半導體層102的上表面向下延伸，使第二井區112的底部與埋入層101的上表面接觸。
在一些實施例中，第一井區110與第二井區112具有相同的摻雜濃度。舉例來說，第一井區110與第二井區112的摻雜濃度約在1.0×1016至1.0×1017ions/cm3的範圍。在其他實施例中，第一井區110與第二井區112可為高壓井區。在一範例中，高壓井區的摻雜濃度約在1.0×1015至1.0×1016ions/cm3的範圍。
在一些實施例中，高壓半導體裝置10更包括一源極區120a、一汲極區120b及一閘極結構118。源極區120a及汲極區120b分別位於第一井區110及第二井區112內。再者，具有第一導電型的摻雜區124位於第一井區110內且相鄰於源極區120a。另外，閘極結構118位於半導體層102上，且覆蓋一部分的場絕緣層104，其中此場絕緣層104形成於源極區120a及汲極區120b之間的第二井區112內。閘極結構118通常包括一閘極介電層114及位於閘極介電層114上方的閘極層116。
在一些實施例中，高壓半導體裝置10更包括一隔離溝槽結構140，設置於半導體層102內且圍繞第一井區110及第二井區112而形成一防護環結構。在一些實施例中，隔離溝槽結構140(防護環結構)包括：一多晶矽層132、一絕緣襯層134及一重摻雜區136。在一些實施例中，多晶矽層132填入於隔離溝槽結構140的溝槽130內且具有第二導電型，而重摻雜區136形成於多晶矽層132的上部且同樣具有第二導電型。在一些實施例中，重摻雜區136的摻雜濃度大於多晶矽層132的摻雜濃度，且多晶矽層132的摻雜濃度大於第二井區112的摻雜濃度。絕緣襯層134，例如氧化物襯層，設置於溝槽130的側壁上且圍繞多晶矽層132，以防止具有第二導電型的多晶矽層132在半導體層102內形成PN接面。
在一些實施例中，位於半導體層102內的溝槽130，其深度大於第一井區110及第二井區112的深度，使隔離溝槽結構140的深度大於第一井區110及第二井區112的深度。舉例來說，溝槽130可延伸至基底100的上表面或延伸於基底100內，使多晶矽層132的底部與基底100接觸而形成電性連接。如此一來，當位於多晶矽層132上部的重摻雜區136接地或電性連接至一低電位(例如，0V)時，存在於基底100及半導體層102內且沿著隔離溝槽結構140(防護環結構)移動的電洞可透過多晶矽層132進行吸收。
在一些實施例中，高壓半導體裝置10更包括一內層介電(interlayer dielectric,ILD)層(未繪示)及位於其中的複數個內連結構(未繪示)。在一些實施例中，內連結構包括：電 性連接於源極區120a的源極電極、電性連接於汲極區120b的一汲極電極以及電性連接於閘極結構118的一閘極電極。
請參照第2圖，其繪示出根據本發明另一實施例之高壓半導體裝置20剖面示意圖，其中相同於第1圖的部件係使用相同的標號並省略其說明。在一些實施例中，高壓半導體裝置20可為具有溝槽式防護環結構的一水平式擴散金氧半場效電晶體。在一些實施例中，高壓半導體裝置20包括一基底100及形成於基底100上的半導體層102。基底100及半導體層102具有第一導電型，例如P型。再者，半導體層102內具有複數個作為絕緣隔離結構的場絕緣層104。在其他實施例中，半導體層102可由基底100所取代，使高壓半導體裝置20內不具有半導體層102，基底100內具有場絕緣層104。
在一些實施例中，高壓半導體裝置20更包括具有第一導電型(例如P型)的一第一井區210及具有不同於第一導電型的第二導電型(例如N型)的一第二井區212形成於於半導體層102內。在一些實施例中，第一井區210係作為一基體區且由半導體層102的上表面向下延伸至一深度。再者，第二井區212係作為一漂移區。相似於第一井區110，第二井區112由半導體層102的上表面向下延伸至一深度。
在一些實施例中，第一井區210與第二井區212具有相同的摻雜濃度。舉例來說，第一井區210與第二井區212的摻雜濃度約在1.0×1016至1.0×1017ions/cm3的範圍。在其他實施例中，第一井區210與第二井區212可為高壓井區。在一範例中，高壓井區的摻雜濃度約在1.0×1015至1.0×1016ions/cm3的範 圍。
在一些實施例中，高壓半導體裝置20更包括一源極區220a、一汲極區220b及一閘極結構218。具有第二導電型的源極區220a及汲極區220b分別位於第一井區210及第二井區212內，且具有第一導電型的摻雜區224(基體接觸區)位於第一井區210內。再者，閘極結構218位於半導體層102上，且覆蓋一部分的場絕緣層104，其中此場絕緣層104形成於源極區220a及汲極區220b之間的第二井區212內。閘極結構218通常包括一閘極介電層214及位於閘極介電層214上方的閘極層216。
在一些實施例中，高壓半導體裝置20更包括多個隔離溝槽結構240及340設置於半導體層102內。隔離溝槽結構340圍繞第一井區210及第二井區212而形成第一防護環結構。再者，隔離溝槽結構240圍繞隔離溝槽結構340而形成第二防護環結構。
在一些實施例中，隔離溝槽結構340(第一防護環結構)包括：一多晶矽層332、一絕緣襯層334及一重摻雜區336。在一些實施例中，多晶矽層332填入於隔離溝槽結構340的溝槽330內且具有第一導電型，而重摻雜區336形成於多晶矽層332的上部且同樣具有第一導電型。在一些實施例中，重摻雜區336的摻雜濃度大於多晶矽層332的摻雜濃度，且多晶矽層332的摻雜濃度大於第一井區210的摻雜濃度。絕緣襯層334，例如氧化物襯層，設置於溝槽330的側壁上且圍繞多晶矽層332，以防止具有第一導電型的多晶矽層332在半導體層102內形成PN接面。
在一些實施例中，位於半導體層102內的溝槽330，其深度大於第一井區210及第二井區212的深度，使隔離溝槽結構340的深度大於第一井區210及第二井區212的深度。舉例來說，溝槽330可延伸至基底100的上表面或延伸於基底100內，使多晶矽層332的底部與基底100接觸而形成電性連接。如此一來，當位於多晶矽層332上部的重摻雜區136接地或電性連接至一低電位(例如，0V)時，隔離溝槽結構340(第一防護環結構)可透過多晶矽層332吸收存在於基底100及半導體層102內的電洞。
在一些實施例中，隔離溝槽結構240(第二防護環結構)包括：一多晶矽層232、一絕緣襯層234及一重摻雜區236。在一些實施例中，多晶矽層232填入於隔離溝槽結構240的溝槽230內且具有第二導電型，而重摻雜區236形成於多晶矽層232的上部且同樣具有第二導電型。在一些實施例中，重摻雜區236的摻雜濃度大於多晶矽層232的摻雜濃度，且多晶矽層232的摻雜濃度大於第二井區212的摻雜濃度。絕緣襯層234，例如氧化物襯層，設置於溝槽230的側壁上且圍繞多晶矽層132，以防止具有第二導電型的多晶矽層232在半導體層102內形成PN接面。
在一些實施例中，位於半導體層102內的溝槽230，其深度大於第一井區210及第二井區212的深度，使隔離溝槽結構240的深度大於第一井區210及第二井區212的深度。舉例來說，溝槽230可延伸至基底100的上表面或延伸於基底100內，使多晶矽層232的底部與基底100接觸。如此一來，當位於多晶 矽層232上部的重摻雜區236電性連接至一高電位(例如，5V)時，存在於基底100及半導體層102內且沿著隔離溝槽結構240(防護環結構)的電子可透過多晶矽層232進行吸收。
在一些實施例中，高壓半導體裝置20更包括一內層介電(ILD)層(未繪示)及位於其中的複數個內連結構(未繪示)。在一些實施例中，內連結構包括：電性連接於源極區220a的源極電極、電性連接於汲極區220b的一汲極電極以及電性連接於閘極結構218的一閘極電極。
請參照第3圖，其繪示出根據本發明其他實施例之高壓半導體裝置30剖面示意圖，其中相同於第1及2圖的部件係使用相同的標號並省略其說明。在一些實施例中，高壓半導體裝置30可包括二個具有溝槽式防護環結構的一水平式擴散金氧半場效電晶體所構成的CMOS電晶體。在一些實施例中，高壓半導體裝置30包括一基底100及形成於基底100上的半導體層102。基底100及半導體層102具有相同的導電型，例如P型。再者，半導體層102具有第一電晶體區10a及一第二電晶體區20a。舉例來說，第一電晶體區10a可為P型電晶體區，而第二電晶體區20a可為N型電晶體區。每一電晶體區內具有複數個作為絕緣隔離結構的場絕緣層104。在其他實施例中，半導體層102可由基底100所取代，使高壓半導體裝置30內不具有半導體層102，基底100內具有場絕緣層104。
在一些實施例中，第一電晶體區10a具有不同導電型的第一井區110(N型)及第二井區112(P型)，且第二電晶體區20a具有不同導電型的第一井區210(P型)及第二井區212(N型)。 再者，第一井區110及210及第二井區112及212的排置相似於第1及2圖所示的高壓半導體裝置10及20。
在一些實施例中，高壓半導體裝置30更包括形成於第一電晶體區10a的源極區120a及汲極區120b及形成於第二電晶體區20a的源極區220a及汲極區220b。再者，閘極結構118及218分別設置於第一電晶體區10a及第二電晶體區20a的半導體層102上。
相似於第1圖所示的高壓半導體裝置10，高壓半導體裝置30可具有一埋入層101與第一井區110及第二井區112的底部接觸。再者，第一井區110內具有摻雜區124相鄰於源極區120a。再者，相似於第2圖所示的高壓半導體裝置20，第一井區210內具有摻雜區224作為基體接觸區。
在一些實施例中，高壓半導體裝置30更包括多個隔離溝槽結構140、240及340設置於半導體層102內。隔離溝槽結構140圍繞第一電晶體區10a而形成第一防護環結構。隔離溝槽結構340圍繞第二電晶體區20a而形成第二防護環結構。再者，隔離溝槽結構240圍繞隔離溝槽結構340而形成第三防護環結構。
在一些實施例中，隔離溝槽結構140(第一防護環結構)包括：一多晶矽層132、一絕緣襯層134及一重摻雜區136。再者，隔離溝槽結構340(第二防護環結構)包括：一多晶矽層332、一絕緣襯層334及一重摻雜區336。隔離溝槽結構240(第三防護環結構)包括：一多晶矽層232、一絕緣襯層234及一重摻雜區236。
在一些實施例中，隔離溝槽結構140的深度大於第一井區110及第二井區112的深度，且多晶矽層132的底部與基底100接觸。再者，隔離溝槽結構240及340的深度大於第一井區210及第二井區212的深度，且多晶矽層232及332的底部與基底100接觸。
在一些實施例中，高壓半導體裝置30更包括一內層介電(ILD)層(未繪示)及位於其中的複數個內連結構(未繪示)。在一些實施例中，內連結構包括：源極電極、汲極電極以及閘極電極。
根據上述實施例，可利用隔離溝槽結構的多晶矽層及重摻雜區來吸收基底及/或半導體層內的電洞或電子。再者，由於隔離溝槽結構的絕緣襯層234可防止具有多晶矽層232在半導體層內形成PN接面，因此可減少寄生雙極性電晶體的數量，進而防止閂鎖效應的發生。另外，相較於習知CMOS電路中設置於P型通道金氧半場效電晶體與N型金氧半場效電晶體之間的額外井區，隔離溝槽結構的寬度小於上述額外井區，因此可有效降低晶片尺寸，同時降低寄生雙極性電晶體的的寄生電阻而防止閂鎖效應的發生。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
30‧‧‧高壓半導體裝置
10a‧‧‧第一電晶體區
20a‧‧‧第二電晶體區
100‧‧‧基底
101‧‧‧埋入層
102‧‧‧半導體層
104‧‧‧場絕緣層
110、210‧‧‧第一井區
112、212‧‧‧第二井區
114、214‧‧‧閘極介電層
116、216‧‧‧閘極層
118、218‧‧‧閘極結構
120a、220a‧‧‧源極區
120b、220b‧‧‧汲極區
124、224‧‧‧摻雜區
130、230、330‧‧‧溝槽
132、232、332‧‧‧多晶矽層
134、234、334‧‧‧絕緣襯層
136、236、336‧‧‧重摻雜區
140、240、340‧‧‧隔離溝槽結構

Claims (20)

  1. 一種高壓半導體裝置，包括：一半導體層，形成於一基底上；具有一第一導電型的一第一井區以及具有一第二導電型的一第二井區形成於該半導體層內，其中該第二導電型不同於該第一導電型；一源極區及一汲極區，分別位於該第一井區及該第二井區內；一場絕緣層，位於該源極區及該汲極區之間的該第二井區內；一閘極結構，位於該半導體層上，且覆蓋一部分的該場絕緣層；以及一第一隔離溝槽結構，設置於該半導體層內且圍繞該第一井區及該第二井區，其中該第一隔離溝槽結構包括：一第一多晶矽層，填入於該第一隔離溝槽結構的一第一溝槽內且具有該第二導電型；一第一重摻雜區，形成於該第一多晶矽層的上部且具有該第二導電型；以及一第一絕緣襯層，設置於該第一溝槽的側壁上且圍繞該第一多晶矽層。
  2. 如申請專利範圍第1項所述之高壓半導體裝置，其中該第一隔離溝槽結構的深度大於該第一井區及該第二井區的深度。
  3. 如申請專利範圍第1項所述之高壓半導體裝置，其中該第一 多晶矽層的底部與該基底接觸。
  4. 如申請專利範圍第1項所述之高壓半導體裝置，更包括一第二隔離溝槽結構，設置於該半導體層內且圍繞該第一井區及該第二井區，其中該第二隔離溝槽結構包括：一第二多晶矽層，填入於該第二隔離溝槽結構的一第二溝槽內且具有該第一導電型；一第二重摻雜區，形成於該第二多晶矽層的上部且具有該第一導電型；以及一第二絕緣襯層，設置於該第二溝槽的側壁上且圍繞該第二多晶矽層。
  5. 如申請專利範圍第4項所述之高壓半導體裝置，其中該第二隔離溝槽結構的深度大於該第一井區及該第二井區的深度。
  6. 如申請專利範圍第4項所述之高壓半導體裝置，其中該第二多晶矽層的底部與該基底接觸。
  7. 如申請專利範圍第4項所述之高壓半導體裝置，其中該第一隔離溝槽結構圍繞該第二隔離溝槽結構。
  8. 如申請專利範圍第1項所述之高壓半導體裝置，更包括具有該第一導電型的一埋入層，與該第一井區及該第二井區的底部接觸。
  9. 一種高壓半導體裝置，包括：一半導體層，形成於一基底上，且具有一第一電晶體區及一第二電晶體區；第一源極及汲極區及第二源極及汲極區，分別位於該第一電 晶體區及該第二電晶體區內；一第一閘極結構及一第二閘極結構，分別位於該第一電晶體區及該第二電晶體區的該半導體層上；一第一隔離溝槽結構，設置於該半導體層內圍繞該第一電晶體區，其中該第一隔離溝槽結構包括：一第一多晶矽層，填入於該第一隔離溝槽結構的一第一溝槽內且與該等第一源極及汲極區具有相同導電型；一第一重摻雜區，形成於該第一多晶矽層的上部且與該第一多晶矽層具有相同導電型；以及一第一絕緣襯層，設置於該第一溝槽的側壁上且圍繞該第一多晶矽層；以及一第二隔離溝槽結構，設置於該半導體層內圍繞該第二電晶體區，其中該第二隔離溝槽結構包括：一第二多晶矽層，填入於該第二隔離溝槽結構的一第二溝槽內且與該等第二源極及汲極區具有相同導電型；一第二重摻雜區，形成於該第二多晶矽層的上部且與該第二多晶矽層具有相同導電型；以及一第二絕緣襯層，設置於該第二溝槽的側壁上且圍繞該第二多晶矽層。
  10. 如申請專利範圍第9項所述之高壓半導體裝置，更包括一第一井區及一第二井區形成於該第一電晶體區內，其中該等第一源極及汲極區分別形成於該第一井區及該第二井區內。
  11. 如申請專利範圍第10項所述之高壓半導體裝置，其中該第 一隔離溝槽結構的深度大於該第一井區及該第二井區的深度。
  12. 如申請專利範圍第10項所述之高壓半導體裝置，更包括一埋入層，與該第一井區及該第二井區的底部接觸，其中該埋入層與該等第一源極及汲極區具有不同導電型。
  13. 如申請專利範圍第9項所述之高壓半導體裝置，更包括一第一井區及一第二井區形成於該第二電晶體區內，其中該等第二源極及汲極區分別形成於該第一井區及該第二井區內。
  14. 如申請專利範圍第13項所述之高壓半導體裝置，其中該第二隔離溝槽結構的深度大於該第一井區及該第二井區的深度。
  15. 如申請專利範圍第9項所述之高壓半導體裝置，其中該第一多晶矽層及該第二多晶矽層的底部與該基底接觸。
  16. 如申請專利範圍第9項所述之高壓半導體裝置，更包括一第三隔離溝槽結構，設置於該半導體層內圍繞該第二電晶體區，其中該第三隔離溝槽結構包括：一第三多晶矽層，填入於該第三隔離溝槽結構的一第三溝槽內且與該等第二源極及汲極區具有不同的導電型；一第三重摻雜區，形成於該第三多晶矽層的上部且與該第三多晶矽層具有相同導電型；以及一第三絕緣襯層，設置於該第三溝槽的側壁上且圍繞該第二多晶矽層。
  17. 如申請專利範圍第16項所述之高壓半導體裝置，更包括一 第一井區及一第二井區形成於該第二電晶體區內，其中該等第二源極及汲極區分別形成於該第一井區及該第二井區內。
  18. 如申請專利範圍第17項所述之高壓半導體裝置，其中該第三隔離溝槽結構的深度大於該第一井區及該第二井區的深度。
  19. 如申請專利範圍第16項所述之高壓半導體裝置，其中該第二隔離溝槽結構圍繞該第三隔離溝槽結構。
  20. 如申請專利範圍第16項所述之高壓半導體裝置，其中該第三多晶矽層的底部與該基底接觸。
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* Cited by examiner, † Cited by third party
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160043217A1 (en) * 2014-08-07 2016-02-11 Texas Instruments Incorporated Methods and Apparatus for LDMOS Devices with Cascaded Resurf Implants and Double Buffers
US20160099242A1 (en) * 2009-12-02 2016-04-07 Alpha And Omega Semiconductor Incorporated Semiconductor device employing trenches for active gate and isolation

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160099242A1 (en) * 2009-12-02 2016-04-07 Alpha And Omega Semiconductor Incorporated Semiconductor device employing trenches for active gate and isolation
US20160043217A1 (en) * 2014-08-07 2016-02-11 Texas Instruments Incorporated Methods and Apparatus for LDMOS Devices with Cascaded Resurf Implants and Double Buffers

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111146268A (zh) * 2018-11-02 2020-05-12 世界先进积体电路股份有限公司 半导体装置及其形成方法
CN111146268B (zh) * 2018-11-02 2023-11-24 世界先进积体电路股份有限公司 半导体装置及其形成方法

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