CN111146268B - 半导体装置及其形成方法 - Google Patents
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Abstract
一种半导体装置及其形成方法，该半导体装置包括半导体基板、设置于上述半导体基板中的埋藏层、设置于上述埋藏层上及上述半导体基板中的第一阱区、第二阱区、第三阱区与第四阱区。上述半导体装置亦包括设置于上述第二阱区中的源极区、设置于上述第一阱区中的漏极区、设置于上述第一阱区与上述第二阱区之上的栅极结构、以及设置于上述半导体基板中且围绕上述源极区与上述漏极区的深沟槽隔离结构。上述第二阱区围绕上述第一阱区。上述第三阱区与上述第四阱区位于上述第二阱区的相对两侧。上述深沟槽隔离结构穿过上述埋藏层。本发明可降低半导体装置的尺寸、减少或避免基板漏电流的发生，并避免或减轻闩锁效应。
Description
技术领域
本发明实施例关于一种半导体装置，且特别有关于一种具有深沟槽隔离结构的半导体装置及其形成方法。
背景技术
半导体装置已广泛地使用于各种电子产品中，举例而言，诸如个人电脑、手机、以及数字相机等。半导体装置的制造通常是通过在半导体基板上形成绝缘层或介电层、导电层以及半导体层，接着使用光刻工艺图案化所形成的各种材料层，藉以在此半导体基板之上形成电路零件及组件。
现有的半导体装置及其制造方法大抵上可满足一般需求，然而随着装置的微型化，其并非在各方面皆令人满意。
发明内容
本发明实施例包括一种半导体装置。上述半导体装置包括半导体基板、设置于上述半导体基板中的埋藏层、设置于上述埋藏层上及上述半导体基板中的第一阱区、设置于上述埋藏层上及上述半导体基板中的第二阱区。上述第二阱区围绕上述第一阱区。上述半导体装置亦包括设置于上述埋藏层上及上述半导体基板中的第三阱区与第四阱区。上述第三阱区与上述第四阱区位于上述第二阱区的相对两侧。上述半导体装置亦包括设置于上述第二阱区中的源极区、设置于上述第一阱区中的漏极区、设置于上述第一阱区与上述第二阱区之上的栅极结构、以及设置于上述半导体基板中且围绕上述源极区与上述漏极区的深沟槽隔离结构。上述深沟槽隔离结构穿过上述埋藏层。
本发明实施例亦包括一种半导体装置。上述半导体装置包括半导体基板、设置于上述半导体基板中的埋藏层、设置于上述埋藏层上及上述半导体基板中的第一阱区、设置于上述埋藏层上及上述半导体基板中的第二阱区。上述第二阱区环绕上述第一阱区。上述半导体装置亦包括设置于上述埋藏层上及上述半导体基板中的第三阱区与第四阱区。上述第三阱区与上述第四阱区相邻于上述第二阱区，且上述第三阱区与上述第四阱区彼此分离。上述埋藏层、上述第一阱区、上述第三阱区以及上述第四阱区具有第一导电型态，上述第二阱区具有相反于上述第一导电型态的第二导电型态。上述半导体装置亦包括设置于上述第二阱区中的源极区、设置于上述第一阱区中的漏极区、设置于上述第一阱区与上述第二阱区之上的栅极结构、以及设置于上述半导体基板中且环绕上述第二阱区的深沟槽隔离结构。上述深沟槽隔离结构的底表面低于上述埋藏层的底表面。
本发明实施例亦包括一种半导体装置的形成方法。上述方法包括提供半导体基板，上述半导体基板中设置有埋藏层，上述方法亦包括于上述半导体基板中及上述埋藏层之上形成第一阱区、第二阱区、第三阱区以及第四阱区，上述第二阱区环绕上述第一阱区，上述第三阱区与上述第四阱区部分地环绕上述第二阱区，上述第三阱区与上述第四阱区彼此分离。上述埋藏层、上述第一阱区、上述第三阱区以及上述第四阱区具有第一导电型态，上述第二阱区具有相反于上述第一导电型态的第二导电型态，上述方法亦包括于上述第二阱区中形成源极区、于上述第一阱区中形成漏极区、于上述第一阱区与上述第二阱区之上形成栅极结构、以及于上述半导体基板中形成深沟槽隔离结构。
本发明实施例的半导体装置包括部分围绕源极区的多个阱区、以及围绕源极区与漏极区的深沟槽隔离结构，藉此可降低半导体装置的尺寸、减少或避免基板漏电流的发生，并避免或减轻闩锁效应。
附图说明
以下将配合所附图式详述本发明实施例。应注意的是，各种特征部件并未按照比例绘制且仅用以说明示例。事实上，器件的尺寸可能经放大或缩小，以清楚地表现出本发明实施例的技术特征。
图1绘示出本发明实施例的半导体装置10的部分上视图；
图2是沿着图1的剖面线A-A绘示出本发明实施例的半导体装置10的部分剖面图；
图3是沿着图1的剖面线B-B绘示出本发明实施例的半导体装置10的部分剖面图；
图4绘示出本发明实施例的复数个半导体装置10的部分上视图；
符号说明：
10～半导体装置；
100～半导体基板；
100T～半导体基板的顶表面；
100B～半导体基板的底表面；
102～第一阱区；
104～第二阱区；
104a～第二阱区的第一侧；
104b～第二阱区的第二侧；
104c～第二阱区的第三侧；
104d～第二阱区的第四侧；
106～第三阱区；
108～第四阱区；
110～源极区；
112～漏极区；
114～掺杂区；
116～掺杂区；
118～深沟槽隔离结构；
118a～沟槽；
A-A～剖面线；
B-B～剖面线；
X、Y～方向；
202～埋藏层；
204～掺杂区；
206～掺杂区；
207～掺杂区；
208～栅极结构；
208a～栅极介电层；
208b～栅极电极层；
210～栅极侧壁间隔物；
302～掺杂区；
304～掺杂区；
W～宽度；
H～深度。
具体实施方式
以下的揭露内容提供许多不同的实施例或范例以实施本案的不同特征。以下的揭露内容叙述各个构件及其排列方式的特定范例，以简化说明。当然，这些特定的范例并非用以限定。例如，若是本发明实施例叙述了一第一特征部件形成于一第二特征部件之上或上方，即表示其可能包含上述第一特征部件与上述第二特征部件是直接接触的实施例，亦可能包含了有附加特征部件形成于上述第一特征部件与上述第二特征部件之间，而使上述第一特征部件与第二特征部件可能未直接接触的实施例。
应理解的是，额外的操作步骤可实施于所述方法之前、之间或之后，且在所述方法的其他实施例中，部分的操作步骤可被取代或省略。
此外，其中可能用到与空间相关用词，例如“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，这些空间相关用词是为了便于描述图示中一个(些)器件或特征部件与另一个(些)器件或特征部件之间的关系，这些空间相关用词包括使用中或操作中的装置的不同方位，以及图式中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，则其中所使用的空间相关形容词也将依转向后的方位来解释。
除非另外定义，在此使用的全部用语(包括技术及科学用语)具有与此篇揭露所属的本领域技术人员所通常理解的相同涵义。能理解的是，这些用语，例如在通常使用的字典中定义的用语，应被解读成具有与相关技术及本发明的背景或上下文一致的意思，而不应以一理想化或过度正式的方式解读，除非在本发明实施例有特别定义。
本发明实施例的半导体装置包括部分围绕源极区的多个阱区(例如：后文所述的第三阱区106与第四阱区108)、以及围绕源极区与漏极区的深沟槽隔离结构，藉此可降低半导体装置的尺寸、减少或避免基板漏电流的发生，并避免或减轻闩锁效应(latch-up)。
首先，请参照图1、图2及图3。图1是为根据本发明一些实施例的半导体装置10的部分上视图，图2是为沿着图1的剖面线A-A所绘示的部分剖面图，图3是为沿着图1的剖面线B-B所绘示的部分剖面图。详细而言，剖面线A-A大抵上平行于方向X，剖面线B-B大抵上平行于方向Y，且方向X大抵上垂直于方向Y。应理解的是，为了简明起见，未将半导体装置10的所有器件绘示于图1-图3中。
如图1-图3所示，根据本发明一些实施例，半导体装置10包括半导体基板100的至少一部分。半导体基板100可为硅基板，但本发明实施例并非以此为限。举例而言，半导体基板100可包括一些其他的元素半导体基板(例如：锗)。半导体基板100亦可包括化合物半导体基板(例如：碳化硅、砷化镓、砷化铟或磷化铟)。半导体基板100亦可包括合金半导体基板(例如：硅化锗、碳化硅锗(silicon germanium carbide)、磷砷化镓(gallium arsenicphosphide)或磷化铟镓(gallium indium phosphide))。在一些实施例中，半导体基板100可包括绝缘层上半导体(semiconductor on insulator，SOI)基板(例如：绝缘层上硅基板或绝缘层上锗基板)，上述绝缘层上半导体基板可包括底板、设置于上述底板上的埋藏氧化层以及设置于上述埋藏氧化层上的半导体层。在一些实施例中，半导体基板100可包括单晶基板、多层基板(multi-layer substrate)、梯度基板(gradient substrate)、其他适当的基板或上述的组合。
如图2、图3所示，半导体基板100可具有顶表面100T以及相对于顶表面100T的底表面100B。可于顶表面100T与底表面100B之间形成适当的掺杂区与器件以形成本发明实施例的半导体装置10，于后文将对此进行详细说明。
半导体基板100可具有第二导电型态，为了简明起见，后文将以半导体基板100的第二导电型态为P型(亦即，半导体基板100为P型半导体基板)的实施例进行说明。然而，在一些其他的实施例中，半导体基板100的第二导电型态亦可为N型。
如图2、图3所示，半导体基板100中可设置有埋藏层(buried layer)202。在一些实施例中，可经由设置于埋藏层202上的阱区以及掺杂区对埋藏层202施加适当的电压而避免或减轻闩锁效应，于后文将对此进行详细说明。
埋藏层202可具有相反于第二导电型态的第一导电型态。在一些实施例中，半导体基板100为P型基板，因此埋藏层202为N型埋藏层。在一些实施例中，N型埋藏层202可包括如氮、磷、砷、锑、铋的掺质，且其掺杂浓度可为1017至1018cm-3。举例而言，可使用离子注入工艺将适当的掺质注入至半导体基板100的一部分中以形成埋藏层202。
请继续参照图1-图3，根据一些实施例，半导体装置10的第一阱区102与第二阱区104可形成于半导体基板100中。在一些实施例中，如图1所示，第二阱区104围绕第一阱区102。在一些实施例中，如图2、图3所示，第一阱区102与第二阱区104位于埋藏层202之上。
第一阱区102可具有第一导电型态，第二阱区104可具有第二导电型态。换句话说，第一阱区102的导电型态相反于第二阱区104的导电型态。在一些实施例中，第一阱区102为N型阱区，第二阱区104为P型阱区。在一些实施例中，N型第一阱区102包括如氮、磷、砷、锑、铋的掺质，且其掺杂浓度可为1016至1017cm-3。在一些实施例中，P型第二阱区104包括如硼、铝、镓、铟、铊的掺质，且其掺杂浓度可为1016至1017cm-3。举例而言，可使用离子注入工艺将适当的掺质注入至半导体基板100的一部分中以形成第一阱区102与第二阱区104。
在一些实施例中，如图2、图3所示，第一阱区102与埋藏层202相互分离，而可隔绝源极和漏极达到器件完全隔离的效果。在一些实施例中，如图2、图3所示，第二阱区104直接接触埋藏层202。
请继续参照图1、图3，根据一些实施例，半导体装置10的第三阱区106与第四阱区108形成于半导体基板100中。在一些实施例中，如图3所示，第三阱区106与第四阱区108位于埋藏层202之上。在一些实施例中，如图1、图3所示，第三阱区106与第四阱区108相邻于第二阱区104，第三阱区106与第四阱区108被第二阱区104隔开而彼此分离。
在一些实施例中，如图1所示，第三阱区106与第四阱区108仅部分地围绕第二阱区104而非完全地围绕第二阱区104，因此可降低半导体装置10的尺寸。在一些实施例中，如图1、图3所示，第三阱区106位于第二阱区104的第一侧104a，第四阱区108位于第二阱区104相对于第一侧104a的第二侧104b。在一些实施例中，第二阱区104的第一侧104a直接接触第三阱区106，第二阱区104的第二侧104b直接接触第四阱区108。
第三阱区106与第四阱区108可具有第一导电型态。换句话说，第三阱区106与第四阱区108的导电型态可相同于埋藏层202的导电型态。在一些实施例中，埋藏层202为N型埋藏层，因此第三阱区106与第四阱区108为N型阱区。在一些实施例中，N型第三阱区106包括如氮、磷、砷、锑、铋的掺质，且其掺杂浓度可为1016至1017cm-3。在一些实施例中，N型第四阱区108包括如氮、磷、砷、锑、铋的掺质，且其掺杂浓度可为1016至1017cm-3。第三阱区106的掺杂浓度可大抵上等于第四阱区108的掺杂浓度，但本发明实施例并非以此为限。举例而言，可使用离子注入工艺将适当的掺质注入至半导体基板100的一部分中以形成第三阱区106与第四阱区108。
请继续参照图2、图3，根据一些实施例，半导体装置10可包括形成于第二阱区104中的掺杂区204。在一些实施例中，掺杂区204可环绕第一阱区102。在一些实施例中，如图2、图3所示，掺杂区204与第一阱区102被第二阱区104隔开而彼此分离。
掺杂区204可具有第二导电型态。换句话说，掺杂区204与第二阱区104可具有相同的导电型态。在一些实施例中，第二阱区104为P型阱区，因此掺杂区204为P型掺杂区。在一些实施例中，P型掺杂区204包括如硼、铝、镓、铟、铊的掺质，且其掺杂浓度可为1017至1018cm-3。在一些实施例中，掺杂区204的掺杂浓度大于第二阱区104的掺杂浓度。举例而言，可使用离子注入工艺将适当的掺质注入至半导体基板100的一部分中以于第二阱区104中形成掺杂区204。
请继续参照图1-图3，根据一些实施例，半导体装置10的源极区110形成于第二阱区104中，半导体装置10的漏极区112形成于第一阱区102中。在一些实施例中，半导体装置10的源极区110形成于第二阱区104中的掺杂区204中。在一些实施例中，如图1所示，源极区110环绕漏极区112。
源极区110与漏极区112可具有第一导电型态。换句话说，源极区110与漏极区112的导电型态可相反于第二阱区104的导电型态。在一些实施例中，第二阱区104为P型阱区，因此源极区110与漏极区112为N型源极区与N型漏极区。在一些实施例中，N型源极区110包括如氮、磷、砷、锑、铋的掺质，且其掺杂浓度可为1018至1019cm-3。在一些实施例中，N型漏极区112包括如氮、磷、砷、锑、铋的掺质，且其掺杂浓度可为1018至1019cm-3。举例而言，可使用离子注入工艺将适当的掺质注入至半导体基板100的一部分中以形成源极区110与漏极区112。
请继续参照图2、图3，根据一些实施例，半导体装置10可包括形成于掺杂区204中的掺杂区206。在一些实施例中，掺杂区206环绕源极区110。在一些实施例中，掺杂区206的导电型态相反于源极区110的导电型态，且掺杂区206直接接触源极区110，而可降低器件特征电阻值。
在一些实施例中，源极区110为N型源极区，因此掺杂区206为P型掺杂区。在一些实施例中，P型掺杂区206包括如硼、铝、镓、铟、铊的掺质，且其掺杂浓度可为1018至1019cm-3。在一些实施例中，掺杂区206的掺杂浓度大于掺杂区204的掺杂浓度。举例而言，可使用离子注入工艺将适当的掺质注入至半导体基板100之一部分中以于掺杂区204中形成掺杂区206。
请继续参照图3，根据一些实施例，半导体装置10可包括形成于第二阱区104中的掺杂区302与掺杂区304。在一些实施例中，掺杂区302和掺杂区304与掺杂区204分离。在一些实施例中，掺杂区302与掺杂区304围绕掺杂区204。掺杂区302与掺杂区304的导电型态可相同于第二阱区104的导电型态。在一些实施例中，第二阱区104为P型阱区，因此掺杂区302与掺杂区304为P型掺杂区。在一些实施例中，P型掺杂区302包括如硼、铝、镓、铟、铊的掺质，且其掺杂浓度可为1018至1019cm-3。在一些实施例中，P型掺杂区304包括如硼、铝、镓、铟、铊的掺质，且其掺杂浓度可为1018至1019cm-3。举例而言，可使用离子注入工艺将适当的掺质注入至半导体基板100的一部分中以于第二阱区104中形成掺杂区302与掺杂区304。
请继续参照图2、图3，根据一些实施例，半导体装置10可包括形成于第一阱区102中的掺杂区207。在一些实施例中，掺杂区207直接接触漏极区112的侧壁与底表面。在一些实施例中，掺杂区207可优化器件静电保护(ESD)的能力。
掺杂区207的导电型态可相同于漏极区112的导电型态。在一些实施例中，漏极区112为N型漏极区，因此掺杂区207为N型掺杂区。在一些实施例中，N型掺杂区207包括如氮、磷、砷、锑、铋的掺质，且其掺杂浓度可为1016至1017cm-3。在一些实施例中，掺杂区207的掺杂浓度小于漏极区112的掺杂浓度。举例而言，可使用离子注入工艺将适当的掺质注入至半导体基板100的一部分中以于第一阱区102中形成掺杂区207。
请继续参照图1、图3，根据一些实施例，半导体装置10可包括形成于第三阱区106中的掺杂区114与形成于第四阱区108中的掺杂区116。在一些实施例中，可经由掺杂区114、第三阱区106、掺杂区116、第四阱区108对埋藏层202施加适当的电压而避免或减轻闩锁效应。
在一些实施例中，掺杂区114与掺杂区116的导电型态相同于第三阱区106与第四阱区108的导电型态(亦即，掺杂区114、掺杂区116、第三阱区106与第四阱区108均具有第一导电型态)。在一些实施例中，第三阱区106与第四阱区108为N型阱区，因此掺杂区114与掺杂区116为N型掺杂区。在一些实施例中，N型掺杂区114包括如氮、磷、砷、锑、铋的掺质，且其掺杂浓度可为1018至1019cm-3。在一些实施例中，N型掺杂区116包括如氮、磷、砷、锑、铋的掺质，且其掺杂浓度可为1018至1019cm-3。在一些实施例中，掺杂区114与掺杂区116的掺杂浓度大于第三阱区106与第四阱区108的掺杂浓度。举例而言，可使用离子注入工艺将适当的掺质注入至半导体基板100的一部分中以形成掺杂区114与掺杂区116。
请继续参照图1-图3，根据一些实施例，半导体装置10包括形成于半导体基板100中的深沟槽隔离结构118。在一些实施例中，深沟槽隔离结构118从半导体基板100的顶表面100T延伸进入半导体基板100中。在一些实施例中，深沟槽隔离结构118延伸穿过埋藏层202。在一些实施例中，深沟槽隔离结构118的底表面低于埋藏层202的底表面且高于半导体基板100的底表面100B。在一些实施例中，深沟槽隔离结构118延伸穿过埋藏层202并进入埋藏层202下方的半导体基板100中，而可避免或减少基板漏电流的发生。
在一些实施例中，如图1所示，深沟槽隔离结构118环绕第二阱区104。在一些实施例中，如图1所示，深沟槽隔离结构118环绕第三阱区106与第四阱区108。在一些实施例中，由于深沟槽隔离结构118环绕第一阱区102、第二阱区104、第三阱区106、第四阱区108以及形成于此些阱区中的掺杂区(例如：源极区110、漏极区112)，因此可进一步避免或减少基板漏电流的发生。
在一些实施例中，深沟槽隔离结构118直接接触第二阱区104、第三阱区106与第四阱区108。在一些实施例中，如图1所示，深沟槽隔离结构118直接接触第二阱区104的第三侧104c以及相对于第三侧104c的第四侧104d。在一些实施例中，深沟槽隔离结构118直接接触第二阱区104的第三侧104c以及第四侧104d但与第二阱区104的第一侧104a以及第二侧104b相互分离。在一些实施例中，深沟槽隔离结构118与第二阱区104的第一侧104a被第三阱区106分隔而彼此分离，深沟槽隔离结构118与第二阱区104的第二侧104b被第四阱区108分隔而彼此分离。
在一些实施例中，可进行适当的刻蚀工艺于半导体基板100中刻蚀出沟槽118a，接着于沟槽118a中填入适当的绝缘材料(例如：氧化硅、氮化硅或氮氧化硅)以形成深沟槽隔离结构108。在一些实施例中，上述刻蚀工艺为各向异性刻蚀工艺(例如：等离子体刻蚀工艺)，而可使沟槽118a具有较大的深宽比(亦即，H/W)。举例而言，沟槽118a的深宽比可为10至20。在一些实施例中，可进行适当的平坦化工艺(例如：化学机械研磨工艺)移除沟槽118a外的绝缘材料，使得深沟槽隔离结构108的顶表面大抵上与半导体基板100的顶表面100T共平面。
请继续参照图2、图3，根据一些实施例，半导体装置10包括形成于第一阱区102与第二阱区104之上的栅极结构208。在一些实施例中，栅极结构208可围绕漏极区112。栅极结构208可包括栅极介电层208a以及位于栅极介电层208a上的栅极电极层208b。
举例而言，栅极介电层208a可由氧化硅、氮化硅、氮氧化硅、高介电常数(high-k)介电材料、其他任何适合的介电材料或上述的组合所形成。举例而言，上述高介电常数介电材料可为LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfO2、HfO3、HfZrO、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、HfTaTiO、HfAlON、(Ba,Sr)TiO3(BST)、Al2O3、其他合适的高介电常数介电材料或上述组合。在一些实施例中，可通过化学汽相沉积法、原子层沉积法或其他适当的方法形成栅极介电层208a。举例而言，上述化学汽相沉积法可为低压化学汽相沉积法、低温化学汽相沉积法、快速升温化学汽相沉积法或等离子体辅助化学汽相沉积法。
举例而言，栅极电极层208b可由多晶硅、金属、金属合金、金属氮化物、金属硅化物、金属氧化物、其他适当的导电材料或上述的组合所形成。举例而言，可使用化学汽相沉积工艺、物理汽相沉积工艺(例如：真空蒸发工艺或溅射工艺)、其他适当的工艺或上述的组合形成栅极电极层208b。
在一些实施例中，半导体装置10可包括形成栅极结构208的侧壁上的栅极侧壁间隔物210。举例而言，栅极侧壁间隔物210可由绝缘材料(例如：SiO2、SiN、SiON、SiOCN或SiCN)形成。举例而言，可以化学汽相沉积工艺或其他合适的工艺形成绝缘材料的毯覆层(blanket layer)，接着对上述绝缘材料的毯覆层进行各向异性的(anisotropic)刻蚀而于栅极结构208的侧壁上形成栅极侧壁间隔物210。
综合上述，本发明实施例的半导体装置10包括位于第二阱区104第一侧104a的第三阱区106、位于第二阱区104第二侧104b的第四阱区108、以及环绕第一阱区102、第二阱区104、第三阱区106与第四阱区108的深沟槽隔离结构118，因此可降低半导体装置10的尺寸、减少或避免基板漏电流的发生并避免或减轻闩锁效应。
在一些实施例中，如图4所示，复数个半导体装置10可设置于半导体基板100中及/或上，由于此些半导体装置10的第二阱区104仅部分地被第三阱区106与第四阱区108围绕，因此这些半导体装置10在方向X上具有较小的尺寸而可以增加集成密度。在一些实施例中，如图4所示，相邻两半导体装置10之间的距离D1可为3至4微米。
综合上述，本发明实施例的半导体装置包括围绕源极区与漏极区的深沟槽隔离结构，因此可减少或避免基板漏电流的发生。此外，在本发明实施例的半导体装置中，漏极区形成于第一阱区中，源极区形成于第二阱区中，与埋藏层电性连接的第三阱区与第四阱区仅部分地围绕第二阱区，因此可降低半导体装置的尺寸并可避免或减轻闩锁效应。
前述内文概述了许多实施例的特征部件，使本领域技术人员可以从各个方面更佳地了解本发明实施例。本领域技术人员应可理解，且可轻易地以本发明实施例为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例相同的优点。本领域技术人员也应了解这些相等的结构并未背离本发明实施例的发明精神与范围。在不背离本发明实施例的发明精神与范围的前提下，可对本发明实施例进行各种改变、置换或修改，因此本发明的保护范围当视权利要求所界定者为准。另外，虽然本发明已以数个较佳实施例揭露如上，然其并非用以限定本发明，且并非所有优点都已于此详加说明。
Claims (17)
1.一种半导体装置，其特征在于，包括：
一半导体基板；
一埋藏层，设置于该半导体基板中；
一第一阱区，设置于该埋藏层上及该半导体基板中；
一第二阱区，设置于该埋藏层上及该半导体基板中，其中该第二阱区围绕该第一阱区；
一第三阱区与一第四阱区，设置于该埋藏层上及该半导体基板中，其中该第三阱区与该第四阱区位于该第二阱区的相对两侧；
一源极区，设置于该第二阱区中；
一漏极区，设置于该第一阱区中；
一栅极结构，设置于该第一阱区与该第二阱区之上；以及
一深沟槽隔离结构，设置于该半导体基板中且围绕该源极区与该漏极区，其中该深沟槽隔离结构穿过该埋藏层并进入该埋藏层下方的该半导体基板中，并且其中该深沟槽隔离结构直接接触该第二阱区、该第三阱区以及该第四阱区。
2.如权利要求1所述的半导体装置，其特征在于，其中该第三阱区与该第四阱区直接接触该埋藏层。
3.如权利要求1所述的半导体装置，其特征在于，其中该埋藏层、该第一阱区、该第三阱区以及该第四阱区具有一第一导电型态，该第二阱区具有相反于该第一导电型态的一第二导电型态。
4.如权利要求3所述的半导体装置，其特征在于，其中该第一导电型态为N型，该第二导电型态为P型。
5.如权利要求3所述的半导体装置，其特征在于，更包括：
一掺杂区，设置于该第三阱区中，其中该掺杂区具有该第一导电型态。
6.一种半导体装置，其特征在于，包括：
一半导体基板；
一埋藏层，设置于该半导体基板中；
一第一阱区，设置于该埋藏层上及该半导体基板中；
一第二阱区，设置于该埋藏层上及该半导体基板中，其中该第二阱区环绕该第一阱区；
一第三阱区与一第四阱区，设置于该埋藏层上及该半导体基板中，其中该第三阱区与该第四阱区相邻于该第二阱区，且该第三阱区与该第四阱区彼此分离，其中该埋藏层、该第一阱区、该第三阱区以及该第四阱区具有一第一导电型态，该第二阱区具有相反于该第一导电型态的一第二导电型态；
一源极区，设置于该第二阱区中；
一漏极区，设置于该第一阱区中；
一栅极结构，设置于该第一阱区与该第二阱区之上；以及
一深沟槽隔离结构，设置于该半导体基板中且环绕该第二阱区，其中该深沟槽隔离结构的一底表面低于该埋藏层的一底表面且该深沟槽隔离结构延伸穿过该埋藏层并进入该埋藏层下方的该半导体基板中，并且其中该深沟槽隔离结构直接接触该第二阱区、该第三阱区以及该第四阱区。
7.如权利要求6所述的半导体装置，其特征在于，更包括：
一第一掺杂区，设置于该第二阱区中且具有该第二导电型态，其中该源极区设置于该第一掺杂区中；以及
一第二掺杂区，设置于该第一掺杂区中且具有该第二导电型态。
8.如权利要求7所述的半导体装置，其特征在于，其中该源极区直接接触该第二掺杂区。
9.如权利要求6所述的半导体装置，其特征在于，其中该第一导电型态为N型，该第二导电型态为P型。
10.如权利要求6所述的半导体装置，其特征在于，其中该第三阱区与该第四阱区直接接触该埋藏层。
11.一种半导体装置的形成方法，其特征在于，包括：
提供一半导体基板，其中该半导体基板中设置有一埋藏层；
于该半导体基板中及该埋藏层之上形成一第一阱区、一第二阱区、一第三阱区以及一第四阱区，其中该第二阱区环绕该第一阱区，该第三阱区与该第四阱区部分地环绕该第二阱区，该第三阱区与该第四阱区彼此分离，其中该埋藏层、该第一阱区、该第三阱区以及该第四阱区具有一第一导电型态，该第二阱区具有相反于该第一导电型态的一第二导电型态；
于该第二阱区中形成一源极区；
于该第一阱区中形成一漏极区；
于该第一阱区与该第二阱区之上形成一栅极结构；以及
于该半导体基板中形成一深沟槽隔离结构；其中该深沟槽隔离结构延伸穿过该埋藏层并进入该埋藏层下方的该半导体基板中，并且其中该深沟槽隔离结构直接接触该第二阱区、该第三阱区以及该第四阱区。
12.如权利要求11所述的半导体装置的形成方法，其特征在于，其中于该半导体基板中形成该深沟槽隔离结构的步骤包括：
刻蚀该半导体基板以于该半导体基板中形成一沟槽；以及
于该沟槽中填入一绝缘材料。
13.如权利要求12所述的半导体装置的形成方法，其特征在于，其中该沟槽穿过该埋藏层且环绕该第二阱区。
14.如权利要求11所述的半导体装置的形成方法，其特征在于，其中该第一导电型态为N型，该第二导电型态为P型。
15.如权利要求11所述的半导体装置的形成方法，其特征在于，更包括：
于该第二阱区中形成一第一掺杂区，其中该第一掺杂区具有该第二导电型态；以及
于该第一掺杂区中形成一第二掺杂区，其中该第二掺杂区具有该第二导电型态且直接接触该源极区。
16.如权利要求11所述的半导体装置的形成方法，其特征在于，更包括：
于该第三阱区中形成一掺杂区，其中该掺杂区具有该第一导电型态。
17.如权利要求11所述的半导体装置的形成方法，其特征在于，其中该第三阱区与该第四阱区直接接触该埋藏层。
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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