KR101885942B1 - 반도체 소자 및 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 제조 방법에 관한 것으로, 복수의 반도체 소자를 제조할 때, 각각의 반도체 소자의 도핑 농도를 서로 균일하게 형성하는 방법에 관한 것이다. 도핑 영역이 증가하여 상대적으로 농도 균형이 깨지지 경우, 이온 주입 블라킹 패턴을 이용하여 도핑 농도를 조절할 수 있다. 그래서 균일하고 높은 항복 전압(Breakdown Voltage)을 얻을 수 있는 반도체 소자 및 제조 방법에 관한 것이다.

Description

반도체 소자 및 제조 방법{Semiconductor and Method of fabricating the same}
본 발명은 반도체 소자 및 제조 방법에 관한 것으로, 균일하고 높은 항복 전압(Breakdown Voltage)을 얻을 수 있는 반도체 소자 및 제조 방법에 관한 것이다.
종래의 일반적인 N형 LDMOS(Lateral Double diffused MOS)에서 소스 영역을 포함하는 바디 영역은 접지 전원과 연결되며, 고농도 N형 (N+) 소스 영역으로부터 바디 영역까지의 항복 전압은 제한된다.
이와 같은 LDMOS 소자의 낮은 항복 전압을 해결하기 위해 다양한 방법들이 제안되었다. 일 예로, 소스 영역을 둘러싸고 있는 P형 바디 영역을 감싸도록 딥웰을 드레인 영역으로부터 P형 바디 영역까지 확장하여 형성하거나, 고농도 N형 소스 영역을 감싸도록 저농도 N형 확산 영역을 형성하는 방법 등이 제안되었다. 다만, 상기와 같은 방법들을 통해 항복 전압을 일정 이상 향상시킬 수는 있었으나, 약 100V 이상의 항복 전압을 갖지는 못하였다.
또한, 기판 상에 두꺼운 에피층을 형성하며 상기 기판과 딥웰 영역 사이에 N형 고농도 배리드 층(N+ buried layer)을 형성함으로써 P형 바디 영역과 기판을 완벽하게 아이솔레이트(fully isolated)시키는 방법도 제안되었다. 하지만 배리드 층(buried layer) 및 두꺼운 에피층을 형성하는 기술 구성은 높은 단가를 필요로 하는 문제점이 있을 뿐만 아니라, 상기와 같이 완벽히 아이솔레이트(fully isolated)되는 기술 구성을 필요로 하지 않는 어플리케이션들도 상당수 있다는 문제점이 있었다.
대한민국 공개특허 제 10-1998-074299호
본 발명에서는 종래 대비 높은 항복 전압을 가질 수 있는 반도체 소자 및 이의 제조 방법을 제공하고자 한다.
특히, 이와 같은 반도체 소자를 제조함에 있어, 저렴한 비용으로 제조 가능하며 종래 대비 높은 항복 전압을 갖는 반도체 소자 및 이의 제조 방법을 제공하고자 한다.
또한, 반도체 소자의 리서프(RESURF) 구조에 있어 항복 전압의 안정성을 향상시킬 수 있는 반도체 소자 및 이의 제조 방법을 제공하고자 한다.
본 발명의 일 예에 따른 반도체 소자는 기판 상에 제1 영역과 제2 영역; 상기 제1 영역에 형성된 제1 반도체 소자; 상기 제2 영역에 형성된 제2 반도체 소자; 상기 제1 및 제2 영역에 각각 형성되는 제1 및 제2 딥웰 영역; 상기 제1 딥웰 영역의 일 영역과 접하여 형성되며, 제1 딥웰 영역과 같은 도전형의 제1 바디 영역; 상기 제1 딥웰 영역 내 형성되는 각각 제1 드레인 영역; 및 상기 제1 바디 영역 내 형성되고 상기 제1바디 영역과 반대 도전형을 갖는 제2 바디 영역;을 포함하고, 상기 제1 딥웰 영역의 도핑 농도는 상기 제2 딥웰 영역보다 낮고, 상기 제1 딥웰 영역의 도핑 프로파일은 상기 제2 딥웰 영역보다 상기 기판의 표면과 수평 방향으로 불균일하게 형성된다.
상기 제1 딥웰 영역의 저면은 상기 제2 딥웰 영역보다 상대적으로 평평하지 않도록 형성될 수 있다.
상기 제1 상기 딥웰 영역 및 제1 바디 영역을 합한 전체 농도와 상기 제2 딥웰 영역의 전체 농도가 서로 균등하게 형성될 수 있다.
상기 제1 딥웰 영역은 복수의 이온 주입 블라킹 패턴을 이용해서 형성될 수 있다.
상기 제1 및 제2 반도체 소자는 항복 전압이 700 V 이상의 값을 갖는 LDMOS 소자로 구성될 수 있다.
상기 제1 딥웰 영역과 상기 제2 딥웰 영역의 도핑 농도 차이는 1 order 이내가 적용될 수 있다.
상기 제1 딥웰 영역과 상기 제1 바디 영역 사이에 핀치 오프 영역이 형성될 수 있다.
상기 제1 딥웰 영역의 도핑 농도는 상기 제1 바디 영역보다 낮게 형성될 수 있다.
상기 제1 딥웰 영역의 저면의 깊이는 상기 제1 바디 영역과 동일하게 형성될 수 있다.
본 발명의 다른 예에 따른 반도체 소자의 제조 방법은 기판 상에 제1 영역 및 제2 영역을 구분하는 단계; 상기 제1 및 제2 영역에 마스크 패턴을 형성하는 단계; 및 상기 마스크 패턴을 마스크로 제1 도전형으로 동시에 이온 주입하여 상기 기판 상에 제1 도전형의 제1 딥웰 영역, 제1 바디 영역 및 제2 딥웰 영역을 형성하는 단계;를 포함하고, 상기 마스크 패턴은 상기 제1 딥웰 영역과 상기 제1 바디 영역을 구분하는 제1 마스크 패턴과, 상기 제1 딥웰 영역 상에 제2 마스크 패턴과, 상기 제2 딥웰 영역 상에 제3 마스크 패턴을 포함하고, 상기 제2 마스크 패턴은 복수개의 이온 주입 블라킹 패턴으로 이루어진다.
상기 이온 주입 블라킹 패턴은 스트라이프 패턴 모양을 이용할 수 있다.
상기 제1 딥웰 영역의 저면은 상기 제2 딥웰 영역의 저면보다 상대적으로 물결무늬 또는 홈 있는 모양으로 형성될 수 있다.
상기 물결 무늬 또는 홈의 위치는 상기 이온 주입 블라킹 패턴의 위치와 얼라인 될 수 있다.
상기 제1 딥웰 영역의 도핑 프로파일은 상기 제2 딥웰 영역보다 상기 기판의 표면과 수평 방향으로 불균등하게 형성될 수 있다.
상기 제1 바디 영역 내 제2 도전형의 바디 영역 및 제1 도전형의 소스 영역을 형성하는 단계; 상기 제1 딥웰 영역 내 제1 도전형의 드레인 영역을 형성하는 단계; 상기 제1 바디 영역 및 제1 딥웰 영역을 가로지르는 게이트 절연막을 형성하는 단계; 및상기 게이트 절연막 위에 게이트 전극을 형성하는 단계;를 더 포함할 수 있다.
본 발명의 일 예에 따른 반도체 소자 및 이의 제조 방법은 제1 도전형의 기판 상에 제2 도전형의 딥웰 영역을 형성하기 위해 복수 개의 이온 주입 블라킹 구조가 형성된 마스크 공정을 이용함으로써 전체적인 불순물의 농도를 감소시킴과 동시에 기판의 표면과 수평한 방향에 대한 불순물의 농도가 변화도록 형성하여 보다 안정성 높은 항복 전압을 확보할 수 있다는 효과가 있다.
도 1은 본 발명에 따른 반도체 소자에 대한 기준 반도체 구조를 나타낸 도면,
도 2는 본 발명의 일 예에 따른 반도체 소자가 적용된 전체 반도체 소자의 예를 나타낸 도면,
도 3a 및 3b는 본 발명의 일 예에 따른 반도체 소자의 제조 방법을 나타낸 도면,
도 4는 본 발명의 일 예에 따라 제조된 반도체 소자를 나타낸 도면,
도 5a 및 5b는 상기 반도체 소자 내 A-A'의 농도 프로파일을 나타낸 도면,
도 6a 내지 6e는 본 발명에 적용가능한 마스크 패턴의 예시를 나타낸 도면,
도 7는 본 발명의 다른 예에 따른 반도체 소자를 나타낸 도면,
도 8은 본 발명의 또 다른 예에 따른 반도체 소자를 나타낸 도면,
도 9a 및 도 9b는 도 1에 도시된 반도체 구조와 본 발명에 따른 도 5의 반도체 구조를 소자 특성 결과를 각각 나타낸 도면,
도 12는 도 11에서 수평 라인 A-A'와 B-B'에 대한 각각의 수평 방향의 N형 도핑 농도 프로파일을 나타낸 도면,
도 11은 N형 딥웰에 대한 2D 넷 도핑 프로파일(2D net doping profiles) 시뮬레이션 결과로써, 본 발명에 따른 도 5의 반도체 구조와 비교 기준이 되는 도 1의 반도체 구조를 비교한 도면,
도 14는 반도체 소자 내의 충돌 이온화율(impact ionization rate) 분포를 나타내는 도면으로, 본 발명에 따른 도 5의 반도체 구조와 비교 기준이 되는 도 1의 반도체 구조를 비교한 도면이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
공간적으로 상대적인 용어인 아래(below, beneath, lower), 위(above, upper) 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관 관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 아래(below, beneath)로 기술된 소자는 다른 소자의 위(above, upper)에 놓여질 수 있다. 따라서, 예시적인 용어인 아래는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, "제1 도전형" 및 "제2 도전형"이라는 용어는 P 또는 N 형과 같이 서로 반대되는 도전형을 가리키며, 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 이하, 본 발명의 일실시예에서는 제1 도전형이 P형이고, 제2 도전형이 N형인 경우를 예시하여 설명한다.
본 발명에 따른 반도체 소자 및 이의 제조 방법에 대해 구체적으로 설명하기에 앞서, 도 1 및 이에 대한 상세한 설명을 통해 본 발명에 대한 기준(reference) 반도체 구조를 살펴본다.
도 1은 본 발명에 따른 반도체 소자에 대한 기준 반도체 구조 및 이를 위한 마스크 패턴을 나타낸 도면이다.
도 1에 도시된 바와 같이, 본 발명에 따른 반도체 소자 및 이의 제조 방법에 대해 기술 개발하는 과정에 있어, Quasi-isolated P형 바디 영역을 갖는 반도체 소자가 제안되었다.
구체적으로, 도 1에 도시된 Quasi-isolated 반도체 소자란, P형 바디 영역이 P형 기판과 전기적으로 분리시키기 위해서 N형 바디 영역을 추가하고 있는 반도체 구조를 말한다.
이에 따라, 도 1의 반도체 소자는 P형 기판(10); 상기 기판 상에 형성된 N형 딥웰(20); 상기 N형 딥웰(20) 내 형성되는 N+ 드레인 영역(25); 상기 N형 딥웰(20)이 형성되지 않은 기판에 형성되는 N+ 소스 영역(45) 및 P+ 픽업 영역(47); 상기 N+ 소스 영역(45) 및 P+ 픽업 영역(47)을 감싸도록 형성되는 P형 바디 영역(40); 및 상기 P형 바디 영역(40)을 감싸며 상기 N형 딥웰 또는 제1 반도체 영역(20)과 접하며 상기 N형 딥웰(20)의 저면과 동일한 깊이로 형성되는 N형 바디 영역 또는 제2 반도체 영역(30)을 포함한다.
이와 같은 반도체 구조를 형성하기 위해서는 도 1에 도시된 바와 같이 N형 바디 영역(30) 및 N형 딥웰(20)을 형성하기 위하여 단일의 개방형(open형) 마스크 패턴(도시되지 않음)이 활용된다.
또한, 실시예에 따라, 도 1에 따른 반도체 소자의 N+ 드레인 영역(25)의 주변부에는 별도의 N형 드리프트 드레인 확장 영역(23)이 형성될 수 있다.
또한, 상기 N형 딥웰(20) 내에는 P형 배리드 층(51)이 N형 드리프트 드레인 확장 영역(23)과 접하며 형성될 수 있다.
상기 반도체 소자 상에는 동작 구동을 위해 로코스 영역(60); 게이트 절연막(65); 게이트 전극(70)을 포함할 수 있음은 물론이다.
다만, 이와 같은 반도체 구성은 종래의 Non-isolated P형 바디 영역을 갖는 반도체 소자에 비해, 전체 N형 도펀트 농도가 증가하게 되며 P형 도펀트 농도와 미리 설정되어 있는 N:P 도펀트 농도 균형이 깨져서 기 설정된 BVdss (소스-드레인 영역 사이의 전압)값이 왜곡되거나 불안정해지는 문제점이 있다.
다시 말해, 복수의 반도체 소자를 형성할 때 동일한 마스크로 복수의 웰 영역을 형성하는데, 이때 기판과 전기적으로 분리하고자 별도의 웰 영역이 추가됨으로 인해 상대적으로 어떤 소자는 다른 소자에 비해 N형 도핑 농도가 증가하게 되는 것이다. 그렇게 되면 최적의 소스-드레인 영역 사이의 전압(BVdss)를 맞추기 위해서 설정해 놓았던 N:P 도핑 농도의 균형이 깨지게 되는 문제점이 발생한다.
따라서, 본 발명에 따른 반도체 소자 및 이의 제조 방법에서는 상기와 같은 문제점을 해결하고자 N형 딥웰(20)의 전체적인 불순물 농도를 감소시킴으로써 기설절된 높은 항복 전압을 유지할 수 있는 반도체 소자를 제공하고자 한다.
도 2는 본 발명의 일 예에 따른 반도체 소자가 적용된 전체 반도체 소자의 예를 나타낸 도면이다.
도 2에 도시된 바와 같이, 본 발명에 적용가능한 일 예에 따른 반도체 소자는 P형 기판(10) 상에 복수의 반도체 소자 중 어느 하나로 적용될 수 있다. 본 발명에 따른 반도체 소자가 적용되는 일 예로 Lateral MOSFET 소자인 nLDMOS 소자를 예로 들었지만, 본 발명에 따른 반도체 소자의 적용 가능 범위는 이에 한정되지 않는다.
도 2에 있어, 복수의 반도체 소자는 최소한 제1 반도체 소자(1) 및 제2 반도체 소자(2)를 포함할 수 있다. 또한, 상기 복수의 반도체 소자에는 제1 및 제2 반도체 소자 이외에 여러 active 또는 passive 소자가 더 포함될 수 있다.
도 2에서, 제1 반도체 소자(1)는 Quasi-isolated 바디(Body) 영역을 갖는 구조이고, 제2 반도체 소자(2)는 Non-isolated 바디 영역을 구조이다.
여기서, 본 발명에 따른 반도체 소자의 제조 방법을 활용하면, 상기와 같은 두 개의 반도체 소자를 동시에 형성할 수 있다.
도 2에서 제1 및 제 2 반도체 소자(1,2)는 P형 바디 영역(40, 400)을 둘러싸고 있는 N형 바디 영역의 존재 유무에만 차이가 있으며, 나머지 구조는 동일한 구조이다. 일례로 제1 반도체 소자(1)는, P형 기판(10) 상에 N형 딥웰(20); 게이트 절연막(65); 게이트 전극(70); 상기 N형 딥웰(20) 내에 N+ 드레인 영역(25); N+ 소스 영역(45) 및 P+ 픽업 영역(47); P형 바디 영역(20)을 포함한다. 여기서, 제1 반도체 소자(1)의 P형 바디 영역(40)은 LDMOS 소자의 채널 영역이 된다. 이와 같은 기술 구성 모두 제2 반도체 소자(2)에도 동일하게 적용되나, 이해의 편의상 제2 반도체 소자(2)의 각 기술 구성에는 상이한 도면 부호를 부여하였다.
또한, 제1 반도체 소자(1)는 상기 N+ 드레인 영역(25)의 주변부에 형성되는 N형 드리프트 드레인 확장 영역(Drift Drain Extension Region)(23)을 더 포함할 수 있다. N형 딥웰(20) 및 N형 드리프트 드레인 확장 영역(23)의 불순물의 농도는 서로 상이할 수 있다. 또한, N형 드리프트 드레인 확장 영역(23) 및 N+ 드레인 영역(25)의 불순물의 농도 또한 서로 상이할 수 있으며, 일 예로 N형 드리프트 드레인 확장 영역(23)의 불순물 농도는 N+ 드레인 영역(25)의 불순물 농도보다 낮게 형성될 수 있다. 이와 같이 N형 드리프트 드레인 확장 영역(23)의 불순물 농도를 N+ 드레인 영역(25)보다 낮게 형성함으로써 반도체 소자의 항복 전압을 증가시킬 수 있다.
또한, 상기 N형 딥웰(20) 내에는 P형 배리드 층(51)이 N형 드리프트 드레인 확장 영역(23)과 접하며 형성될 수 있다. 도 2에서는 P형 배리드 층(51)이 LOCOS 영역(60)과 접하거나, 거의 근접하여 형성되는 일 예를 도시하였지만, 반도체 소자 특성에 따라 상기 P형 배리드 층(51)이 기판 표면으로부터 일정 간격 이격되어 형성될 수 있다. 이에 대응하여, Non-isolated P형 바디 영역을 갖는 제2 반도체 소자(2)에서도 드레인 영역(230) 및 P형 배리드 층(510) 에 대한 구조 및 효과는 제1 반도체 소자(1)의 경우와 동일/유사하므로 이에 대한 설명을 생략한다.
제1 반도체 소자(1)는 N형 딥웰(20)의 일 측면의 일부와 접하는 N형 바디 영역(30)을 포함한다. 이와 같은 N형 바디 영역(30)은 상기 P형 바디 영역(40)을 감싸도록 형성된다. 여기서, N형 바디 영역(30)은 P형 바디 영역(40) 및 소스 영역(45)를 P형 기판(10)으로부터 전기적으로 분리시키는 역할을 한다. 이와 같은 반도체 구조를 통해 소스 영역(45)과 P형 기판(10)은 서로 다른 퍼텐셜을 유지할 수 있다.
반면에 Non-isolated P형 바디 영역을 갖는 제2 반도체 소자(2)는 N형 소스 영역(450)과 P형 바디 영역(400)을 둘러싸고 있는 N형 바디 영역(20)을 포함하지 않는 구조이다.
이와 같이, 제1 반도체 소자(1)와 제2 반도체 소자(2)는 N형 바디 영역(20)을 제외하고 거의 유사한 구조로 구성되기 때문에 동일한 마스크 공정을 통해 상기 두 개의 반도체 소자를 동시에 제조할 수 있다. 그렇게 함으로써 제조 비용을 절감할 수 있다.
일 예로, Quasi-isolated P형 바디 영역을 갖는 제1 반도체 소자(1)와 Non-isolated 바디 영역을 갖는 제2 반도체 소자(2)의 N형 딥웰(20,200) 및 N형 바디 영역(30)은 모두 하나의 N형 딥웰 마스크(도3, 110 참조)로 형성할 수 있다. 그래서 N형 딥웰(20,200)과 N형 바디 영역(30)의 저면의 깊이는 거의 동일하다. 이는 동일한 N형 딥웰 마스크(110)를 사용하여 N형 딥웰(20,200)과 N형 바디 영역(30)을 형성하기 때문이다.
그런데 제1 반도체 소자(1)는 제2 반도체 소자(2) 대비 N형 바디영역(30)을 추가적으로 포함하기 때문에 제2 반도체 소자(2)보다 N형 도펀트 농도가 증가하게 된다. 예를 들어, N:P 도펀트 농도가 제2 반도체 소자(2)에서는 5:1 로 정해져 있다면, 제1 반도체 소자(1)에서는 7:1, 또는 8:1로 N형 농도가 증가함을 의미한다. 이렇게 되면 최적의 소스-드레인 영역 사이의 전압(BVdss)를 맞추기 위해서 설정해 놓았던 N:P 도핑 농도의 균형이 깨지게 되는 문제점이 발생한다.
다시 말하면, 제1 반도체 소자(1)과 제2 반도체 소자(2)가 서로 거의 비슷한 N 도핑 농도를 갖도록 하는 것이다. 구체적으로, 제 1 반도체 소자의 N형 딥웰(20) 및 N형 바디 영역(30)의 전체 N형의 농도가 제2 반도체 소자의 N형 딥웰(200)의 전체 N형의 농도와 균등하게 하는 것이다. 제2 반도체 소자의 N형 딥웰(200)의 면적이 제 1 반도체 소자의 N형 딥웰(20) 및 N형 바디 영역(30)의 전체 면적보다 작기 때문에 농도 균형이 깨질 수 있다. 왜냐하면 앞에서 언급한대로, 제 1 반도체 소자에서 N형 바디 영역(30)이 추가 되었기 때문이다. 그래서 추가된 N형 바디 영역(30)의 N형의 농도만큼, 제1 반도체 소자의 N형 딥웰(20)의 N형 도펀트의 도핑 농도를 낮춰야 한다.
이를 해결하기 위해서는 하나의 방법으로 제1 반도체 소자의 N형 딥웰 영역(20)을 형성을 위한 별도의 마스크를 사용할 수 있다. 그럴 경우, 추가로 마스크 공정이 필요하기 때문에 제조 비용이 증가하는 문제점이 발생한다.
따라서 본 발명에서는 쿼지-아이소레이티드(Quasi-Isolated) 제1 반도체 소자(1)의 N형 딥웰 영역(20)과 제2 반도체 소자(2)의 N형 딥웰 영역(200)을 동시에 형성하면서 제1 반도체 소자의 N형 도펀트 농도와 제2 반도체 소저의 N형 도핑 농도를 서로 균형을 맞추는 방법을 제안한다. 이를 위해 제1 반도체 소자(1) 및 제2 반도체 소자의 N형 딥웰(20,200) 및 N형 바디 영역(30)용 마스크 패턴으로써 스트라이프 패턴이 형성된 마스크 패턴을 활용한다. 본 발명의 경우와 같이, 스트라이프 패턴을 이용한 복수의 블라킹 패턴을 갖는 마스크 패턴을 사용하게 되면, 단일의 오프닝(opening)이 형성된 마스크 패턴(도시 되지 않음)을 활용하는 경우보다, 제1 반도체 소자의 N형 도펀트 농도와 제2 반도체 소자의 N형 도핑 농도를 서로 균형을 맞출 수 있다. 제1 반도체 소자(1)의 N형 딥웰(20) 영역에 이온 주입되는 N형 도펀트 양을 조절하여 가능하다. 이를 통해, 제1 반도체 소자(1)에서의 N형 도펀트 농도와 P형 도펀트 농도의 균형을 제2 반도체 소자(2)의 N:P 도펀트 농도비와 맞출 수 있고 BVdss 값도 균일하게 할 수 있다.
다시 말해, 제1 반도체 소자(1)에서 N형 바디 영역(30)의 추가로 인해 높아진 N형 전하량 만큼, 드레인 영역를 둘러싸고 있는 N형 딥웰 영역(20)의 N형 전하량을 그 만큼 감소시켜 주면 된다. 그래서 전체적으로 P-N 전하량의 비율을 안정적으로 유지하게 만들어 줄 수 있다. 이로 인하여 BV 개선 및 안정적인 BV 확보가 가능하다.
또한 N형 드레인 영역(25)과 N형 소스 영역(45) 사이의 리버스 바이어스(reverse-biased) 상태에서 항복 전압 값 또한 증가시킬 수 있다. 그래서 본 발명의 바람직한 일 예에 따른 제1 반도체 소자(1)에 있어, N형 딥웰(20)의 단위면적당 도핑 농도는 N형 바디영역(30)의 단위면적당 도핑 농도보다 낮게 형성될 수 있다. 또한 제1 반도체 소자(1)에 있어, N형 딥웰(20)의 단위면적당 N형 도핑 농도는 제2 반도체 소자(2)의 N형 딥웰(200) 보다 낮게 형성된다. 이유는 반도체 소자의 제조 과정에서 제1 반도체 소자(1)의 N형 딥웰 영역(20)에 대해서만 단일의 오프닝이 아닌 스트라이프 패턴이 형성된 복수의 블라킹 패턴을 갖는 마스크 패턴을 활용하였기 때문이다.
또한, 도 2에 도시된 바와 같이, 상기 N형 딥웰(20)의 저면은 어느 한 부분이 약간 굴곡되어 있거나, 계곡모양을 형성한다. 다시 말해, 상기 N형 딥웰(20)의 저면은 평평하게 형성되는 것이 아니라, 일정 간격으로 굴곡이 형성되는 모양으로 형성될 수 있다. 이는 N형 딥웰(20)에 적용되는 마스크 패턴상 이온 주입이 제한되는 영역이 존재하므로, 이에 따라 N형 딥웰(20)의 저면은 복수 개의 우물이 간격을 두고 형성되어 저면에 하나의 홈(B)이 형성된 형태, 또는 복수 개의 홈(B)이 형성된 물결 무늬 형태로 형성될 수 있다. 이에 대한 상세한 설명은 도 3 등을 통해 상세히 설명한다.
도 3a 및 3b 는 본 발명의 일 예에 따른 반도체 소자의 제조 방법을 나타낸 도면이고, 도 4는 본 발명의 일 예에 따라 제조된 반도체 소자를 나타낸 도면, 도 5a 및 5b는 상기 반도체 소자 내 A-A'의 농도 프로파일을 나타낸 도면이다.
여기서, 도 3a 및 3b 에서는 본 발명에 따른 반도체 소자의 N형 딥웰(20,200) 및 N형 바디 영역(30)을 동일한 마스크 공정을 통해 형성하는 실시예에 대해 상세히 설명한다. 이해를 돕기 위해서 도3a 및 3b에서는 제1 반도체 소자 위에 형성되는 마스크 패턴(110)을 먼저 설명하였다.
도 3a 및 3b에 도시된 바와 같이, P형 기판(10) 상에 딥웰 마스크 패턴(110)을 이용한 마스크 공정을 통해 N형 딥웰(20) 및 N형 바디 영역(30)은 일체로 형성될 수 있다. 상기 딥웰 마스크 패턴(110)은 포토 레지스트(Photo Resist, 이하 PR)로 이루어진 것을 말한다. 구체적으로, 상기 마스크 패턴(110)은 N형 딥웰 영역(20) 및 N형 바디 영역(30)을 구분하는 제1 스트라이프 패턴(111) 및 상기 N형 딥웰 영역(20) 내 형성되는 복수개의 제2 스트라이프 패턴(112)을 포함할 수 있다.
여기서, 제1 스트라이프 패턴(111)은 상기 제2 스트라이프 패턴(112)에 비해 너비가 더 크게 형성될 수 있다. 제1 스트라이프 패턴(111)은 N형 바디 영역(30)과 드레인 확장 영역(N형 딥웰 영역)을 나누는 패턴이 된다. 도 3b에 도시된 바와 같이, "A" 지점에서 두 개의 영역으로 나누게 된다. 제1 스트라이프 패턴을 사용하지 않으면, 제1 딥웰(20)과 N형 바디 영역의 경계가 모호해 진다. 그런데, 이와 같이 제1 스트라이프 패턴(111)을 사용하게 되면 구분이 명확해질뿐만 아니라, "A" 지점에서 깊은 굴곡(오목한 모양)이 형성된다. 이와 같은 모양이 형성되면, JFET 소자와 같은 핀치 오프 영역(Pinch-off region)이 형성되는 것을 도와준다. 조금 더 자세히 설명하면, 딥 웰(20) 영역 상단 부분에 N형 드리프트 영역이 존재하는데, 축적 영역(the accumulation region) 에 해당된다. N형의 바디 영역(30)과 N형 드리프트 영역 사이에 P형 기판(10)이 기판 표면으로 더 들어가게 되어 N-channel JFET 형성을 하게 해 준다. 이렇게 JFET 이 형성됨으로써, 반도체 소자 동작시 높은 전압이 걸린 N+ 드레인 영역(25)으로부터 N형 바디 영역(30)을 보호해 주는 효과가 발생한다. 왜냐하면 "A" 지점에서 핀치 오프 영역이 존재하기 때문에 그만큼 전계를 떨어뜨리는 역할을 해 주기 때문이다. 그래서, 일 실시예에서 상기 제1 스트라이프 패턴(111)은 400-800V 반도체 소자에서 약 2-7um 길이의 너비를 갖도록 형성될 수 있다.
그에 반해, 제2 스트라이프 패턴(112)은 제1 스트라이프 패턴(111)보다 작은 너비를 갖도록 형성될 수 있으며, 일 예로 약 1-3 um 을 갖도록 형성될 수 있다. 즉, 상기 제2 스트라이프 패턴(112)으로는 좁고 긴 막대 모양의 라인/스페이스 타입의 스트라이프 패턴 또는 dot-matrix 타입의 패턴을 사용할 수 있다. 여기서 제2 스트라이프 패턴 (112)들은 이온 주입 공정에서 블라킹(blocking) 하는 역할을 한다. 구체적으로, 상기 딥웰 마스크 패턴(110)은 제1 스트라이프 패턴(111)을 기준으로 N형 딥웰 영역(20) 형성을 위한 "C" 영역 및 N형 바디 영역(30) 형성을 위한 "D" 영역으로 구분될 수 있으며, 상기 "C" 영역에는 한 개 또는 두 개 이상의 제2 스트라이프(112)가 형성될 수 있다. 본 발명에서는 제2 스트라이프 패턴(112)이 2개 또는 3개로 형성된 예로 구체화하여 설명하나, 본 발명은 상기 예로 한정되지 않는다. 이와 같이 구성된 딥웰 마스크 패턴(110)을 이용하여 N형 불순물(1), 예를 들어, 인(P), 비소(As), 안티몬(Sb) 등을 동시에 이온 주입함으로써 N형 딥웰(20) 및 N형 바디 영역(30)을 한번에 동시에 형성할 수 있다. 이후, 상기 이온 주입된 N형 불순물(1)의 확산을 위한 열처리 공정을 수행하게 되면, 확산 공정을 통해 도 3b와 같이 N형 딥웰(20) 및 N형 바디 영역(30)이 일체로 형성될 수 있다.
이와 같이, 마스크 패턴(110) 상에 스트라이프 패턴이 추가됨으로써, 스트라이프 패턴이 포토 레지스트(PR)로 형태로 형성되어 이온 주입시 상기 PR의 하부 영역은 상기 PR에 의해 이온 주입을 방해 받게 된다. 스트라이프 패턴은 일종의 이온 주입을 막는 블라킹 패턴이 되는 것이다. 그래서 이온 주입 공정시 PR 이 있는 하부 영역에는 이온 주입이 되지 않는다. 이에 의해 3a에는 도시된 바와 같이 이온 주입된 N형 불순물(1)이 각각 이격되어 형성된다.
그러나, 후속 열처리 과정을 거치면서 각각의 N형 불순물(1)은 확산되어 도 3b와 같은 하나의 딥 웰 영역(20)을 형성하게 된다. 이 과정에서 N형 불순물(1)은 상기 N형 불순물(1)들이 이온 주입되지 않는 영역으로 양방향으로 확산하여 N형 딥웰(20)을 형성하게 된다. 이때 확산되는 불순물 양은 후속 열처리 공정에 사용되는 어닐링 온도 및 시간에 따라 달라진다. 최종적으로 N형 딥웰 영역(20)의 농도는 스트라이프 패턴을 사용하지 않는 경우, 도 2에 도시한 제2 반도체 소자의 딥웰 영역(200) 영역보다, 단위면적당 차지하는 N형 이온 (또는 전하량) 농도는 떨어지게 된다. 이렇게 마스크 패턴(110) 상에 스트라이프 패턴(112)과 같은 블라킹 패턴이 추가됨으로써, N형 딥웰(20)의 전체적인 N형 전하량 또는 도펀트 농도를 조절할 수 있다. 그래서 N형 소스 영역(Source) 및 P형 바디 영역(Body) (이하 S/B 영역)에 추가된 N형 바디 영역(30)에 의하여 증가된 전하량을 드레인 영역 영역에서는 그 만큼 감소시켜 줌으로써 최적의 Reduced Surface Electric Field (RESURF) 구조를 유지할 수 있게 된다.
정리하면, N형 딥웰(20) 형성을 위한 C 영역 상에 2개 이상의 제2 스트라이프 패턴(112)이 형성된 마스크 패턴(110)을 이용하여 이온 주입을 하게 되면 상기 제2 스트라이프 패턴(112)으로 인해 기판(10)의 일부 영역에 대한 이온 주입이 제한되게 된다. 이후 확산 공정을 거치게 되면 마스크 패턴 상의 오프닝(opening) 별로 이온 주입된 불순물들이 각각 확산되게 되고, 이에 따라 복수 개의 우물이 일정 간격을 두고 형성되어 저면에 하나 또는 복수 개의 홈(B)이 형성된 물결무늬가 형성된다. 즉, 도 1에 도시된 단일의 오프닝(opening)을 활용한 이온 주입 공정과 달리 상기 실시예에 따라 형성된 N형 딥웰(20)의 저면은 평평하지 않은 부분이 발생한다. 반면, 단일의 오프닝을 활용한 이온 주입 공정에 의해 형성된 웰 영역의 경우는 도 1과 같이 매우 플랫한 저면 프로파일을 갖게 된다.
도 3에서 제2 반도체 소자에 대한 딥웰 마스크 패턴(110)에 대해서는 도시되지 않았지만, 다음과 같이 설명할 수 있다. 도3a 에서 도시한 딥웰 마스크 패턴(110)이 동일하게 제2 반도체 소자에 연장되어 형성된다고 보면 된다. 그리고 제2 반도체 소자의 딥 웰 영역(200)에는 제1 반도체 소자의 "C" 영역에서 사용된 스트라이프 패턴(112)이 형성되지 않는다. 그리고 제2 반도체 소자에서는 제1 반도체 소자와 달리 N형 바디 영역(30)이 형성되지 않는다. 그래서 제1 반도체 소자에서 사용된 제1 스트라이프 패턴(111)이 형성되지 않는다. 대신, P형 바디 영역(400) 상에 N형 바디 영역이 형성되지 않도록, P형 바디 영역(400)을 덮는 PR 블라킹 패턴(도시 되지 않음)을 형성해야 한다. 그래서 N형 도펀트가 P형 바디 영역(400) 아래에 이온 주입되지 않게 된다.
도 4는 본 발명의 일 예에 따라 제조된 반도체 소자를 나타낸 도면으로서, PR 스트라이프 마스크 패턴(112)과 일 예에 따른 최종 반도체 소자의 도핑 프로파일을 연관 시키기 위해 작성한 도면이다. 도 4에 도시된 바와 같이, 스트라이프 패턴(112)을 사용한 위치와 얼라인(align)된 부분에 있어, N형 딥웰(20)의 저면이 평편하게 형성되지 않고 약간 굴곡이 형성되어 있는 것을 확인할 수 있다. 이는 상기 스트라이프 패턴(112)으로 인해 상기 패턴(112)의 하부 영역에 불순물 도펀트의 이온 주입이 제한되기 때문에 다른 N형 딥웰(20)과 달리 저면이 약간 안쪽으로 들어 가도록 형성되기 때문이다.
도 5a 및 5b는 상기 실시예에 따른 반도체 소자에 있어 Z-Z' 라인(도 5a)에 대한 N형 바디 영역(30)과 N형 딥웰 영역(20)에 대한 농도 프로파일(도 5b)을 비교한 도면이다. 도 5b에 도시된 바와 같이, N형 바디 영역(30)은 수평 방향으로 매우 일정한 도핑 농도를 보인다. 반면에 N형 딥웰 영역(20)은 N형 바디 영역(30)과 달리 수평방향으로 불순물 도핑 농도가 일정하지 않고 일정 구간 내에서 변동하는 웨이브 모양의 도핑 프로파일을 보이고 있다. 이는 앞서 설명한 바와 같이, 스트라이프 패턴(112)에 의해 기판(10)의 일정 영역에 이온 주입이 방해를 받았기 때문이다.
그리고 도 5b를 통해 N형 딥웰(20)의 단위 면적당 차지하는 전체 평균 농도 또한, N형 바디 영역(30)에 비해 낮다는 것을 알 수 있다. 이는 스트라이프 패턴(112)에 의해 기판(10)의 일부 영역에 이온 주입이 되지 못했기 때문이다.
이하, 도 6a 내지 도 6e를 통해 N형 딥웰(20) 형성을 위한 마스크 패턴에 대해 상세히 설명한다. 실시예에 따라, 상기 도 6a 내지 6e에 도시된 마스크 패턴은 N형 딥웰(20) 및 N형 바디 영역(30)을 동시에 형성하기 위한 마스크 패턴 중 N형 딥웰 영역(C)에 대한 마스크 패턴으로 적용될 수 있다.
도 6a 내지 도 6e는 본 발명의 일 예에 따라 딥웰 형성시 활용되는 마스크 패턴을 나타낸 도면이다. 설명의 편의상, 전체 마스크 패턴에 대해서는 도면 부호 120 로 통칭하나, 이와 같은 마스크 패턴(120)은 도 2 내지 도 4의 마스크 패턴(110)의 일 영역에 적용될 수 있다. 도 6a 내지 도 6e에 도시된 마스크 패턴의 배치 위치에 대한 용이하게 이해할 수 있도록 도 2 내지 도 4에 도시된 반도체 구조의 일부 영역을 기판의 표면과 수평 방향에 추가적으로 도시하였다.
도 6a에 도시된 바와 같이, 상면도로 보았을 때 제2 스트라이프 패턴(112)은 마스크 패턴(120) 상에 일정 간격 이격된 라인(line) 형상으로 형성될 수 있다. 다시 말해, 제2 스트라이프 패턴 (112)은 상면도로 보았을 때 얇은 너비의 사각형 형상으로 형성되어 일정 간격으로 이격되어 형성될 수 있다. 여기서 번호 45는 소스 영역을 70은 게이트 전극, 25는 드레인 영역을 나타낸다. 그리고 스트라이프 패턴에서 너비 X는 스트라이프 패턴과 그 다음 스트라이프 패턴 사이의 최소 거리를 의미하고, 너비 Y는 하나의 스트라이프 패턴의 너비를 의미한다. 본 발명에 있어, 바람직하게는 너비 X 가 너비 Y보다 크거나 같게 형성되어야 한다. 예를 들어, 너비 X를 5 ~ 15 um 로 한다면, 너비 Y는 0.5 ~ 3 um 로 형성할 수 있다. 왜냐하면 너비 X가 너비 Y에 비해 최소한 크게 형성되야 일정 크기 이상의 N형 딥웰(20)을 형성할 수 있기 때문이다. 여기서, 스트라이프 패턴(112)은 포토 레지스트로 이루어진 마스크 패턴으로 볼 수 있다. 이와 같은 좁고 긴 막대 모양의 스트라이프 패턴들은 이온 주입 공정에서 블라킹(blocking) 하는 역할을 한다. 너비 Y를 매우 크게 할수록, N형 딥웰(20)의 농도는 줄어들게 된다. 그래서 너비 Y를 조정함으로써, N형 딥웰(20)의 농도 조절이 가능하다. 그런데 주의할 것은 너비 Y를 너무 크게 하면 나중에 이온 주입된 도펀트들이 확산할 때, 충분히 확산할 수 있는 거리가 한정되어 있기 때문에, 그 확산 거리를 감안해서 설계해야 한다. 확산 거리보다 더 넓은 너비를 갖는 스트라이프 패턴이 형성될 경우, 서로 이격되어 형성된 별개의 딥웰(20)이 형성될 수 있다.
또는, 도 6b와 같이, 상면도로 보았을 때 상기 제2 스트라이프 패턴(112)은 세로 방향으로 복수 개로 구분된 라인(line) 형상으로 형성될 수 있다.
또는, 도 6c와 같이, 제2 스트라이프 패턴(112)은 도 6b와는 다른 패턴의 라인(line) 형성으로 형성될 수 있다. 이 경우, 도 6b와 달리, 상기 마스크 패턴(120)에 대한 제1 절단면(E-E') 상에는 3개의 제2 스트라이프 패턴(112)이 형성되는 반면, 제2 절단면(F-F') 상에는 2개의 제2 스트라이프 패턴(112)이 형성되는 차이점이 있다.
또는, 도 6d와 같이, 상면도로 보았을 때 상기 제2 스트라이프 패턴(112)은 기판의 표면과 수평 방향으로 이격되어 형성되는 복수 개의 라인 형상으로 형성될 수 있다. 이 경우, 상기 마스크 패턴(120)에 대한 제3 절단면(G-G') 상에는 넓은 너비의 제2 스트라이프 패턴(112)이 1개만 형성되게 된다.
또는, 도 6e와 같이, 상면도로 보았을 때 상기 좁고 긴 PR 스트라이프 형태의 마스크 패턴 대신, 원형(112)의 형상으로 형성될 수 있다. 이와 같은 원형의 패턴(112)은 설계하고자 하는 반도체 소자의 목표 수치에 따라 크기, 이격 거리, 개수 등이 달리 적용될 수 있다.
이외 다양한 예들 또한 본 발명에 적용되는 이온 주입 블락킹 PR 마스크 패턴(112)의 예로 적용될 수 있다.
이와 같이 N형 딥웰(20) 형성을 위한 N형 딥웰 영역(C)에 적용되는 마스크 패턴 상에 제2 스트라이프 패턴(120)을 형성하는 이유는, N형 바디 영역(30) 형성으로 인해 증가한 전하량에 상응하는 전하량을 N형 딥웰(20) 형성시 감소시켜 주기 위해서이다. 전체적으로 P-N 전하량을 안정적으로 유지하게 만들 수 있고, 이로 인해 항복 전압 개선 및 보다 안정적인 항복 전압의 확보가 가능해진다.
도 7은 본 발명의 다른 예에 따른 반도체 소자를 나타낸 도면이다.
도 3과 비교할 때, 상기 도 7에 도시된 반도체 구조는 N형 소스 영역(45) 및 P형 바디 영역(40)을 둘러싸는 N형 바디 영역이 없는 구조이다. 즉, Non-isolated nLDMOS 구조를 나타낸다. 따라서, 도 7에 도시된 반도체 구조는 Non-isolated nLDMOS 구조에서 상기 도 6 등에 도시된 스트라이프 구조가 형성된 마스크 패턴(110, 120)를 이용하여 N형 딥웰(20)을 형성한 예이다. 이처럼 본 발명의 실시예들은 쿼지-isolated LDMOS 뿐만 적용되는 것이 아니라 non-isolated LDMOS 소자에도 그대로 적용될 수 있다.
도 6 등에 도시된 구조와 같이 스트라이프가 형성된 마스크 패턴(120)을 이용하여 마스크 공정을 수행하게 되면, N형 딥웰(20)의 저면 중 일부 영역이 약간 들어간 구조가 형성되고, 이로 인해 BV 값이 더 증가된 효과를 누릴 수 있다. 왜냐하면, 리버스 바이어스 (Reverse Bias)된 상태에서 공핍 영역이 보다 쉽게 형성되기 때문이다.
도 8은 본 발명의 또 다른 예에 따른 반도체 소자를 나타낸 도면이다.
여기서, 도 8에 도시된 반도체 구조는 도 3의 예시와 달리, N형 바디 영역(30)과 N형 딥웰 영역(20)을 각각 다른 마스크로 형성하여 제조한 구조이다. 따라서, N형 바디 영역(30) 및 N형 딥웰(20)의 깊이가 서로 상이하게 형성되는 경우이다.
도 8에 도시된 바와 같이, N형 딥웰(20)을 형성하기 위해 스트라이프가 형성된 마스크 패턴을 이용하여 불순물을 이온 주입하므로, 상기 N형 딥웰(20)의 저면은 굴곡지도록 형성된다.
도 8에 도시된 실시예의 경우, 도 2와 비교해서 마스크 공정을 최소 1개 이상 더 사용해야 하기 때문에 제조 비용이 증가한다는 문제점을 갖고 있다. 그러나 도 8에 도시된 실시예에서는 N형 바디 영역(30) 및 N형 딥웰(20)를 서로 다른 마스크 공정을 통해 형성함으로써 상기 2개의 기술 구성간 불순물 농도의 차이를 분명히 할 수 있으며, 이에 따라 도 8에 도시된 바와 같이 N형 바디 영역(30) 및 N형 딥웰(20)을 각각 서로 상이한 깊이로 형성할 수 있다.
이하, 도 9a 내지 도 14 등을 통해 본 발명에 따른 반도체 소자가 갖는 특성을 기존 기술과 비교하며 구체적으로 설명한다.
도 9a 및 도 9b는 도 1에 도시된 반도체 구조와 본 발명에 따른 도 5의 반도체 구조를 소자 특성 결과를 각각 나타낸 도면이다.
먼저 도 9a에서는 본 발명에 따른 반도체 소자를 형성하기 위해 N형 딥웰(20)을 형성하기 위한 마스크 영역 내 스트라이프 구조가 형성된 마스크 패턴을 활용하고, 이에 따라 형성된 N형 딥웰 구조에 대한 BVdss 값에 따른 드레인 전류 (Drain current, Id) 값을 나타내는 그래프이다. 웨이퍼의 위치와 상관 없이, 800V 근처에서 매우 균일한 항복 전압(Breakdown Voltage, 줄여서 BV) 값을 보여주고 있다. 여기서 웨이퍼의 위치한, 하나의 웨이퍼 내에서 left, bottom, center, top, right (줄여서 LBCTR) 를 말하는 것으로 웨이퍼 내에서 대표적인 위치를 말한다. 위치에 따른 BV 값을 서로 비교함으로써 웨이퍼 내에서 얼마나 서로 균일한지 알 수 있는 것이다.
반면, 도 9b에서는 도 1에 도시된 반도체 구조를 형성하기 위해 N형 딥웰(20)을 형성하기 위한 마스크 영역 내 스트라이프 구조가 형성되지 않은 마스크 패턴을 활용하고, 이에 따라 형성된 N형 딥웰 구조에 대한 BVdss 값(소스-드레인 영역 사이의 전압)에 따른 Drain current (Id) 값을 나타내는 그래프이다.
도 9b를 보면, 본 발명에서 목표로 하는 수치 값인 500-700 V 사이에서 매우 불균일한 BV 값을 보이는 것을 확인할 수 있다. 이는 반도체 소자 전체적으로 N형 전하량과 P형 전하량이 불균일하게 형성되기 때문이다.
도 10은 본 발명에 따른 반도체 구조(Improved QIB nLDMOS)와 도 1의 반도체 구조(QIB nLDMOS)의 BV 값을 나타낸 도면이다.
도 10에 도시된 바와 같이, 본 발명에 따른 반도체 제조 방법에 따라 제조된 반도체 구조(Improved QIB nLDMOS)는 700 ~ 900 V 사이에서 BV 값이 형성된다. 반면, 도 1의 반도체 구조(QIB nLDMOS)는 700 V 미만의 BV 값을 갖게 된다.
정리하면, 본 발명에서 제시하고 있는 바와 같이, N형 딥웰(20)을 형성하기 위해 스트라이트 구조가 형성된 마스크 패턴을 활용한 반도체 구조의 경우에는 700 ~ 900 V 사이의 BV 값을 형성하는 반면, 그렇지 않은 경우에는 700 V 미만의 BV 값을 형성한다. 이로써 스트라이프 패턴을 사용하여 N형 딥웰을 형성하고, 그래서 N형 딥웰의 단위 면적당 N형의 전하량이 N형 바디 영역보다 떨어뜨린 경우, 높은 BV 값을 얻을 수 있음을 알 수 있다. 동일한 조건에서 N형 딥웰에 스트라이프 패턴 유/무에 따라 BVdss 값이 크게는 200V 이상 개선이 되어 높게 나오는 것을 알 수 있다.
도 11은 N형 딥웰에 대한 2D 넷 도핑 프로파일(2D net doping profiles) 시뮬레이션 결과로써, 본 발명에 따른 도 5의 반도체 구조와 비교 기준이 되는 도 1의 반도체 구조를 비교한 도면이다. 여기서, 오른쪽은 드레인 영역을 나타내고, 왼쪽은 소스 영역을 나타낸다.
여기서, 도 11a는 N형 딥웰에 스트라이프 패턴을 적용한 결과(도 5의 반도체 구조)이며, 도 11b는 전혀 사용하지 않는 경우(도 1의 반도체 구조)이다.
도 11a에서는 N형 딥웰(20)의 저면이 약간 굴곡 형상으로 형성되어 있는 것을 확인할 수 있다. 앞서 설명한 것처럼, 도 5의 반도체 구조를 형성하기 위해 마스크 패턴상에 형성된 스트라이프 패턴 간격은 8-12um 이고, 스트라이프 패턴의 너비는 1-3um 정도 되기 때문에 딥웰의 저면 상에 굴곡된 면이 매우 약하게 나타난다.
그에 반해 도 11b에서는 그러한 굴곡된 면이 잘 나타나지 않는 결과를 나타내고 있다.
도 12는 도 11에서 수평 라인 A-A' 와 B-B'에 대한 각각의 수평 방향의 N형 도핑 농도 프로파일을 나타낸다.
먼저 A-A'는 구불구불한 웨이브 모양의 프로파일을 보여 주고 있다. 이는 이온 주입된 도펀트가 이웃한 영역으로 확산되면서 나타나는 현상이다. 즉, 스트라이프 패턴에 의해 이온 주입 되지 못한 영역은 이웃 영역에서 확산이 되어도 대체로 농도가 낮게 나타난다. 그래서 농도 차이가 발생해서 구불구불한 프로파일을 보여 주고 있다. 충분한 시간을 주고 고온 어닐링을 하면 농도 차이가 조금 더 줄어들 것이다. 즉, 단일의 오프닝을 활용한 이온 주입 공정에 의해 형성된 웰 영역의 경우 기판의 표면과 수평 방향으로 일정한 불순물 농도로 형성되지만, 본 발명에 따른 N형 딥웰(20)은 제2 스트라이프 패턴(120)에 의해 일정 영역에 대한 이온 주입이 제한됨으로써 이후 확산 공정에 의해 형성된 전체 딥웰 영역(20)은 수평 방향으로 불순물 농도가 non-planar 모양으로 형성된다.
여기서 스트라이프 패턴을 사용한 경우, 농도가 3±0.5 E16atoms/cm3 를 보이고 있다. 반면에 B-B' 는 수평 방향으로 농도 차이가 거의 없는 것을 볼 수 있다. 여기서 스트라이프 패턴을 사용한 경우, 평균 농도가 3E16 atoms/cm3 이고, 그렇지 않은 경우, B-B' 라인의 평균 농도가 3.6E16 atoms/cm3 이다. 농도 차이는 1 order 이상 차이가 발생하지는 않는다. 이 것은 제1 반도체 소자의 N형 딥웰(20)의 도핑 농도가 N형 바디 영역(30)의 도핑 농도와 1 order 이상 차이가 발생하지 않는다는 의미도 된다. 또는 제1 반도체 소자의 N형 딥웰(20)의 도핑 농도가 제2 반도체 소자의 N형 딥웰 영역(200)의 도핑 농도와 1 order 이상 차이가 발생하지 않는다는 의미도 된다. 제2 스트라이프 패턴의 너비 Y를 더 길게 하면 도핑 농도 차이가 1 order 이상 발생할 수도 있다.
도 13은 반도체 소자 내의 전위 등고선(potential contour line)을 나타내는 도면으로, 본 발명에 따른 도 5의 반도체 구조와 비교 기준이 되는 도 1의 반도체 구조를 비교한 도면이다.
도 13a는 N형 딥웰 영역에 스트라이프 패턴을 추가 할 경우(도 5의 반도체 구조)이고, 도 13b는 스트라이프 패턴을 추가하지 않은 경우(도 1의 반도체 구조)이다.
도 13a 및 13b에 도시된 바와 같이, N형 딥웰을 형성하기 위한 마스크 패턴에 있어 스트라이프 패턴이 추가된 경우(도 5의 반도체 구조, 도 13a)는 스트라이프 패턴이 형성되지 않은 마스크 패턴을 활용한 경우(도 1의 반도체 구조, 도 13b) 보다 소스 영역 근처에서 등고선 간격이 상대적으로 넓게 형성되어 있음을 볼 수 있다. 즉, 전계(electrical field)가 소스 영역 근처에서 스트라이프 패턴을 추가 할 경우가 약하게 형성 되는 것을 확인 할 수 있다. 반대로, 스트라이프 패턴을 사용하지 않은 경우가 스트라이프 패턴을 사용한 경우보다 소스 영역 근방의 기판 표면 근처에서 전위 등고선(potential contour line) 사이 간격이 좁은바, 전계가 표면에서 더 강하다는 것을 알려준다.
도 14는 반도체 소자 내의 충돌 이온화율(impact ionization rate) 분포를 나타내는 도면으로, 본 발명에 따른 도 5의 반도체 구조와 비교 기준이 되는 도 1의 반도체 구조를 비교한 도면이다.
도 14a는 N형 딥웰 영역에 스트라이프 패턴을 추가 할 경우(도 5의 반도체 구조)이고, 도 14b는 스트라이프 패턴을 추가하지 않은 경우(도 1의 반도체 구조)이다.
도 14a에 도시된 바와 같이, 도 5의 반도체 구조에 있어 impact ionization rate 이 높은 영역이 실리콘 기판 표면으로부터 떨어져서 존재함을 확인할 수 있다.
반면에 스트라이프 패턴을 사용하지 않은 경우(도 1의 반도체 구조)에는, 도 14b와 같이, 소스 영역 근처에서 실리콘 기판 표면에 매우 높은 impact ionization rate 를 갖고 있음을 알 수 있다. 이는 스트라이프 패턴을 사용하지 않은 경우가 스트라이프 패턴을 사용한 경우보다 기판 표면에서 충돌 이온화에 의한 EHP(Electron-Hole Pairs) 생성이 상대적으로 많다는 것을 의미한다.
앞의 도 13에서도 확인한 바와 같이, 상기 도 14의 비교 결과는 소스 영역 근방의 기판 표면 근처에서 스트라이프 패턴을 사용하지 않은 경우가 전위 등고선(potential contour line) 사이 간격이 스트라이프 패턴을 사용한 경우의 반도체의 전위 등고선(potential contour line) 사이 간격보다 좁은 바, 전계 가 더 강함과 일치한다. 그럴 경우, 소스 영역 근처에서 낮은 전압에서 쉽게 항복이 일어난다. 그래서 BVdss 값이 감소한다. 또한 웨이퍼의 위치에 따라 BVdss 값이 불균일한 값을 보이게 된다.
그러므로, isolated 바디 영역을 갖는 제1 반도체 소자에서 스트라이프 패턴을 사용하여 드레인 영역 쪽의 N형 딥웰의 도핑 농도가 소스 영역 쪽의 N형 바디 영역보다 낮게 설정되는 것이 유리하다. 또한 isolated 바디 영역을 갖는 제1 반도체 소자의 N형 딥웰 영역의 농도는 non-isolated 바디 영역을 갖는 제2 반도체 소자의 N형 딥웰 영역보다 떨어진다. 그리하여 제1 반도체 소자에 N형 바디 영역이 추가되어도, 제1 반도체 소자의 전체적인 N형 도핑 농도는 N형 바디 영역을 쓰지 않는 제2 반도체 소자의 전체적인 N형 도핑 농도와 거의 유사하게 맞출 수 있다는 것이다. 스트라이프 패턴은 앞서 언급했듯이 N형 딥웰 영역을 전부 오픈하지 않고 일부 영역을 블라킹(blocking)하여 이온 주입되는 도핑의 양을 줄일 수 있는 것이다.
결론적으로, 제1 반도체 소자(1)과 제2 반도체 소자(2)가 서로 거의 비슷한 N 도핑 농도를 갖도록 하는 것이다. 제 1 반도체 소자의 N형 딥웰(20) 및 N형 바디 영역(30)의 전체 N형의 농도가 제2 반도체 소자의 N형 딥웰(200)의 전체 N형의 농도와 균형을 이루게 하는 것이다. 제2 반도체 소자의 N형 딥웰(200)의 면적이 제 1 반도체 소자의 N형 딥웰(20) 및 N형 바디 영역(30)의 전체 면적에서 차이가 있어서 농도 균형이 깨질 수 있다. 왜냐하면 앞에서 언급한대로, 제 1 반도체 소자에서 N형 바디 영역(30)이 추가 되었기 때문이다. 그러나 이와 같은 스트라이프 패턴과 같은 블라킹 패턴을 이용해서 제1 반도체 소자(1)과 제2 반도체 소자(2)가 서로 균일한 N 도핑 농도를 갖게 할 수 있다.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
10: P형 기판 20: N형 딥웰 영역
23: 드레인 확장 영역 25: N+ 드레인 영역
30: N형 바디 영역 40: P형 바디 영역
45: N+ 소스 47: P+ 픽업 영역
51: 제1 P형 배리드 층 52: 제2 P형 배리드 층
60: 산화분리막 65: 게이트 절연막
70: 게이트 전극
100: 110: 120 : 마스크
111: 제1 스트라이프(Stripe) 패턴
112: 제 스트라이프 패턴

Claims (15)

  1. 기판 상에 제1 영역과 제2 영역;
    상기 제1 영역에 형성된 제1 반도체 소자;
    상기 제2 영역에 형성된 제2 반도체 소자;
    상기 제1 및 제2 영역에 각각 형성되는 제1 및 제2 딥웰 영역;
    상기 제1 딥웰 영역의 일 영역과 접하여 형성되며, 제1 딥웰 영역과 같은 도전형의 제1 바디 영역;
    상기 제1 딥웰 영역 내 형성되는 각각 제1 드레인 영역; 및
    상기 제1 바디 영역 내 형성되고 상기 제1바디 영역과 반대 도전형을 갖는 제2 바디 영역;
    을 포함하고,
    상기 기판 표면을 기준으로 상기 제1 바디 영역, 상기 제1 딥웰 영역, 상기 제2 딥웰 영역의 저면의 깊이는 서로 동일한 반도체 소자.
  2. 제 1항에 있어서,
    상기 제1 딥웰 영역의 저면은 상기 제2 딥웰 영역보다 상대적으로 평평하지 않도록 형성되는 것을 특징으로 하는 반도체 소자.
  3. 제 1항에 있어서,
    상기 제1 상기 딥웰 영역 및 제1 바디 영역을 합한 전체 농도와 상기 제2 딥웰 영역의 전체 농도가 서로 균등한 것을 특징으로 하는 반도체 소자.
  4. 제 1항에 있어서,
    상기 제1 딥웰 영역은 복수의 이온 주입 블라킹 패턴을 이용해서 형성되는 것을 특징으로 하는 반도체 소자.
  5. 제 1항에 있어서,
    상기 제1 및 제2 반도체 소자는 항복 전압이 700 V 이상의 값을 갖는 LDMOS 소자로 구성되는 것을 특징으로 하는 반도체 소자.
  6. 제 1항에 있어서,
    상기 제1 딥웰 영역과 상기 제2 딥웰 영역의 도핑 농도 차이는 1 order 이내인 것을 특징으로 하는 반도체 소자.
  7. 제 1항에 있어서,
    상기 제1 딥웰 영역과 상기 제1 바디 영역 사이에 핀치 오프 영역이 형성되는 것을 특징으로 하는 반도체 소자.
  8. 제 1항에 있어서,
    상기 제1 딥웰 영역의 농도는 상기 제1 바디 영역 및 상기 제2 딥웰 영역의 각각의 농도보다 낮은 것을 특징으로 하는 반도체 소자.
  9. 삭제
  10. 기판 상에 제1 영역 및 제2 영역을 구분하는 단계;
    상기 제1 및 제2 영역에 마스크 패턴을 형성하는 단계; 및
    상기 기판 표면을 기준으로 제1 도전형의 제1 바디 영역, 제1 도전형의 제1 딥웰 영역, 제1 도전형의 제2 딥웰 영역의 저면의 깊이는 서로 동일하도록, 상기 마스크 패턴을 마스크로 제1 도전형으로 동시에 이온 주입하여 상기 기판 상에 제1 도전형의 제1 딥웰 영역, 제1 바디 영역 및 제2 딥웰 영역을 형성하는 단계;를 포함하고,
    상기 마스크 패턴은 상기 제1 딥웰 영역과 상기 제1 바디 영역을 구분하는 제1 마스크 패턴과, 상기 제1 딥웰 영역 상에 제2 마스크 패턴과, 상기 제2 딥웰 영역 상에 제3 마스크 패턴을 포함하고,
    상기 제2 마스크 패턴은 복수개의 이온 주입 블라킹 패턴으로 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법,
  11. 제 10항에 있어서,
    상기 이온 주입 블라킹 패턴은 스트라이프 패턴 모양을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제 10항에 있어서,
    상기 제1 딥웰 영역의 저면은 상기 제2 딥웰 영역의 저면보다 상대적으로 물결무늬 또는 홈 있는 모양으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제 12항에 있어서,
    상기 물결 무늬 또는 홈의 위치는 상기 이온 주입 블라킹 패턴의 위치와 얼라인 된 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제 10항에 있어서,
    상기 제1 딥웰 영역의 농도는 상기 제1 바디 영역 및 상기 제2 딥웰 영역의 각각의 농도보다 낮은 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제 10항에 있어서,
    상기 제1 바디 영역 내 제2 도전형의 바디 영역 및 제1 도전형의 소스 영역을 형성하는 단계;
    상기 제1 딥웰 영역 내 제1 도전형의 드레인 영역을 형성하는 단계;
    상기 제1 바디 영역 및 제1 딥웰 영역을 가로지르는 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막 위에 게이트 전극을 형성하는 단계;를 더 포함하는 반도체 소자의 제조 방법.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10784372B2 (en) * 2015-04-03 2020-09-22 Magnachip Semiconductor, Ltd. Semiconductor device with high voltage field effect transistor and junction field effect transistor
KR101975630B1 (ko) * 2015-04-03 2019-08-29 매그나칩 반도체 유한회사 접합 트랜지스터와 고전압 트랜지스터 구조를 포함한 반도체 소자 및 그 제조 방법
KR102389294B1 (ko) * 2015-06-16 2022-04-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10622284B2 (en) 2016-06-24 2020-04-14 Infineon Technologies Ag LDMOS transistor and method
US9960229B2 (en) * 2016-06-24 2018-05-01 Infineon Technologies Ag Semiconductor device including a LDMOS transistor
US10050139B2 (en) 2016-06-24 2018-08-14 Infineon Technologies Ag Semiconductor device including a LDMOS transistor and method
US10242932B2 (en) 2016-06-24 2019-03-26 Infineon Technologies Ag LDMOS transistor and method
US9875933B2 (en) 2016-06-24 2018-01-23 Infineon Technologies Ag Substrate and method including forming a via comprising a conductive liner layer and conductive plug having different microstructures
KR102227666B1 (ko) * 2017-05-31 2021-03-12 주식회사 키 파운드리 고전압 반도체 소자
US10892360B2 (en) 2017-11-27 2021-01-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with high voltage device
CN109244142A (zh) * 2018-09-29 2019-01-18 深圳市南硕明泰科技有限公司 一种ldmos及其制造方法
TWI709196B (zh) * 2018-12-21 2020-11-01 新唐科技股份有限公司 半導體裝置及其形成方法
CN112531026B (zh) * 2019-09-17 2022-06-21 无锡华润上华科技有限公司 横向扩散金属氧化物半导体器件及其制造方法
CN111403471B (zh) * 2020-03-02 2024-01-23 上海华虹宏力半导体制造有限公司 高压jfet器件及其制造方法、高压jfet器件的版图结构
CN113871456B (zh) * 2021-10-09 2023-07-04 上海华虹宏力半导体制造有限公司 Ldmos器件及其形成方法
CN115020497A (zh) * 2022-08-09 2022-09-06 广州粤芯半导体技术有限公司 半导体器件及其制备方法
CN116031287B (zh) * 2023-03-30 2023-06-13 合肥新晶集成电路有限公司 半导体器件及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080006875A1 (en) * 2006-06-15 2008-01-10 Masaya Ohtsuka Semiconductor device used in step-up DC-DC converter, and step-up DC-DC converter
JP5321840B2 (ja) * 2006-05-31 2013-10-23 アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド 高圧バイポーラｃｍｏｓ−ｄｍｏｓ集積回路装置およびこれを形成するためのモジュール式方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3648125A (en) * 1971-02-02 1972-03-07 Fairchild Camera Instr Co Method of fabricating integrated circuits with oxidized isolation and the resulting structure
JPS5321840A (en) 1976-08-11 1978-02-28 Binsento Uiruson Maaree Device for makintaining door or similar closing members at opened position
US6903421B1 (en) 2004-01-16 2005-06-07 System General Corp. Isolated high-voltage LDMOS transistor having a split well structure
JP4387865B2 (ja) * 2004-05-14 2009-12-24 パナソニック株式会社 半導体装置
US7015544B2 (en) * 2004-08-23 2006-03-21 Enpirion, Inc. Intergrated circuit employable with a power converter
US9070576B2 (en) * 2012-09-07 2015-06-30 Freescale Semiconductor Inc. Semiconductor device and related fabrication methods

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5321840B2 (ja) * 2006-05-31 2013-10-23 アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド 高圧バイポーラｃｍｏｓ−ｄｍｏｓ集積回路装置およびこれを形成するためのモジュール式方法
US20080006875A1 (en) * 2006-06-15 2008-01-10 Masaya Ohtsuka Semiconductor device used in step-up DC-DC converter, and step-up DC-DC converter

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