CN116031287B - 半导体器件及其制备方法 - Google Patents

Abstract

本发明涉及一种半导体器件及其制备方法，其中半导体器件的制备方法包括：提供具有浅沟槽隔离结构的衬底，于衬底内形成阱区和漂移区，漂移区与阱区在第一方向上相邻，浅沟槽隔离结构位于漂移区内，并在漂移区内以及沿第一方向位于浅沟槽隔离结构的相对两侧边缘形成反掺杂区，该反掺杂区的与漂移区的材料不同。由于反掺杂区能够产生降低表面电场效应，因此，可以在不显著降低半导体器件其他性能的情况下，大幅度降低半导体器件在高频工作条件下的米勒电容，提高了半导体器件的击穿电压‑导通电阻性能，具有较高击穿电压以及较低的导通电阻，增强了半导体器件的高频性能，降低了半导体器件应用过程中的功率损耗，降低了工艺成本。

Description

半导体器件及其制备方法

技术领域

本申请涉及半导体技术领域，特别是涉及一种半导体器件及其制备方法。

背景技术

随着半导体技术的发展，横向扩散金属氧化物半导体（Leteral Double diffusedMetal Oxide Semiconductor, LDMOS)由于耐高压、驱动电流大、输出功率大、开关特性好等优点，被经常应用于高压功率集成电路的设计中，尤其普遍应用于高压功放的场合，如发光二极管（Light Emitting Diode, LED）驱动、开关转换器、音响功放、电源管理产品等。LDMOS作为功率器件而言，需要高的击穿电压，还需要尽可能低的导通电阻。

因此，需要优化LDMOS击穿电压和导通电阻的关系，即在保证一定的击穿电压下，尽可能的降低导通电阻，以获得尽可能大的输出功率。但是，目前各项技术虽然能够提高击穿电压，但会使导通电阻大幅度提高，无法较好地解决击穿电压和导通电阻之间的矛盾。

发明内容

基于此，有必要针对上述技术问题，提供一种半导体器件及其制备方法，以解决半导体器件的击穿电压和导通电阻之间的矛盾。

为了实现上述目的，一方面，本申请提供了一种半导体器件的制备方法。所述半导体器件的制备方法包括：

提供衬底，所述衬底具有浅沟槽隔离结构；

于所述衬底内形成阱区；

于所述衬底内形成漂移区；其中，所述漂移区在第一方向上与所述阱区相邻设置，所述浅沟槽隔离结构位于所述漂移区内；

于所述漂移区内以及沿所述第一方向位于所述浅沟槽隔离结构的相对两侧边缘形成反掺杂区；其中，所述漂移区与所述反掺杂区的材料不同。

在其中一个实施例中，所述于所述衬底内形成漂移区，包括：

对所述衬底的第一预设区域进行第一离子注入；

对所述衬底的第二预设区域进行第二离子注入；

对所述衬底的第三预设区域进行第三离子注入，以形成所述漂移区；其中，

所述第一预设区域、所述第二预设区域和所述第三预设区域沿所述衬底的厚度方向朝向所述衬底的上表层排布；

所述第一离子注入的离子能量大于所述第二离子注入的离子能量，所述第二离子注入的离子能量大于所述第三离子注入的离子能量。

在其中一个实施例中，所述第一离子注入和所述第二离子注入的注入方向为垂直所述衬底的方向，所述第三离子注入的注入方向为垂直所述衬底向平行所述衬底偏移30度的方向。

在其中一个实施例中，所述第一离子注入的注入离子、所述第二离子注入的注入离子、所述第三离子注入的注入离子均为磷离子。

在其中一个实施例中，所述于所述漂移区内以及沿所述第一方向位于所述浅沟槽隔离结构的相对两侧边缘形成反掺杂区，包括：

对所述漂移区的上表层进行第四离子注入，以形成所述反掺杂区；其中，所述第四离子注入的离子能量小于所述第二离子注入的离子能量。

在其中一个实施例中，所述第四离子注入的注入离子为铟离子。

在其中一个实施例中，所述半导体器件的制备方法还包括：

于所述阱区和所述漂移区上形成栅氧化层；

于所述栅氧化层上形成多晶硅层；

于所述栅氧化层和所述多晶硅层的两侧，以及所述阱区和所述漂移区上形成侧墙；

于所述阱区内形成源极；

于所述漂移区形成漏极，所述漏极在所述第一方向上与所述浅沟槽隔离结构相邻。

上述实施例提供的半导体器件的制备方法，先提供具有浅沟槽隔离结构的衬底，然后于衬底内形成阱区，再于衬底内形成漂移区，该漂移区与阱区在第一方向上相邻，且浅沟槽隔离结构位于漂移区内，接着在漂移区内以及沿第一方向位于浅沟槽隔离结构的相对两侧边缘形成反掺杂区，该反掺杂区与漂移区的材料不同。由于反掺杂区能够产生降低表面电场效应，因此，可以在不显著降低半导体器件其他性能的情况下，大幅度降低半导体器件在高频工作条件下的米勒电容，从而提高了半导体器件的击穿电压-导通电阻性能，即具有较高击穿电压的同时还保证了较低的导通电阻，继而增强了半导体器件的高频性能，并降低了半导体器件应用过程中的功率损耗，无需额外的工艺步骤，降低了工艺成本。

另一方面，本申请还提供了一种半导体器件。所述半导体器件包括：

衬底；

阱区，位于所述衬底内；

漂移区，在第一方向上与所述阱区相邻设置，且所述漂移区内设有浅沟槽隔离结构；

反掺杂区，位于所述漂移区内以及沿所述第一方向位于所述浅沟槽隔离结构的相对两侧边缘；其中，所述漂移区与所述反掺杂区的材料不同。

在其中一个实施例中，所述漂移区的材料为磷，所述反掺杂区的材料为铟。

在其中一个实施例中，所述半导体器件还包括：

栅氧化层，位于所述阱区和所述漂移区上；

多晶硅层，位于所述栅氧化层上；

侧墙，位于所述栅氧化层和所述多晶硅层的两侧，且位于所述阱区和所述漂移区上；

源极，位于所述阱区内；

漏极，位于所述漂移区内，并在所述第一方向上与所述浅沟槽隔离结构相邻设置。

上述实施例提供的半导体器件，包括衬底、阱区、漂移区和反掺杂区，由于反掺杂区能够产生降低表面电场效应，因此，可以在不显著降低半导体器件其他性能的情况下，大幅度降低半导体器件在高频工作条件下的米勒电容，从而提高了半导体器件的击穿电压-导通电阻性能，即具有较高击穿电压的同时还保证了较低的导通电阻，继而增强了半导体器件的高频性能，并降低了半导体器件应用过程中的功率损耗，无需额外的工艺步骤，降低了工艺成本。

附图说明

为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1a为一种LDMOS的栅极电压和漏极电流的关系曲线图；

图1b为一种LDMOS的漏极电压和漏极电流的关系曲线图；

图2为一实施例提供的半导体器件的制备方法的流程示意图；

图3a为一实施例中提供的半导体器件的制备方法中步骤S201或步骤S701所得结构的剖面结构示意图；

图3b为一实施例中提供的半导体器件的制备方法中步骤S202或步骤S702所得结构的剖面结构示意图；

图3c为一实施例中提供的半导体器件的制备方法中步骤S203或步骤S703所得结构的剖面结构示意图；

图3d为一实施例中提供的半导体器件的制备方法中步骤S204或步骤S704所得结构的剖面结构示意图；

图4为一实施例提供的形成漂移区的流程示意图；

图5a为一实施例提供的形成漂移区过程中的半导体器件结构的剖面结构示意图；

图5b为一实施例提供的第三次离子注入的注入方向示意图；

图5c为一实施例提供的xy轴所示平面内第三次离子注入的注入方向示意图；

图6为一实施例提供的形成反掺杂区过程中的半导体器件结构的剖面结构示意图；

图7为另一实施例提供的半导体器件的制备方法的流程示意图；

图8a为一实施例中提供的半导体器件的制备方法中步骤S705所得结构的剖面结构示意图；

图8b为一实施例中提供的半导体器件的制备方法中步骤S706所得结构的剖面结构示意图；

图8c为一实施例中提供的半导体器件的制备方法中步骤S707所得结构的剖面结构示意图；

图8d为一实施例中提供的半导体器件的制备方法中步骤S708所得结构的剖面结构示意图；

图8e为一实施例中提供的半导体器件的制备方法中步骤S709所得结构的剖面结构示意图；

图9为一实施例提供的形成掩膜层的半导体器件结构的剖面结构示意图；

图10为一实施例提供的半导体器件的制备方法的流程示意图；

图11a为一实施例提供的具有反掺杂区的LDMOS的半导体工艺和器件仿真软件仿真示意图；

图11b为另一实施例提供的具有反掺杂区的LDMOS的半导体工艺和器件仿真软件仿真示意图；

图11c为一种不具有反掺杂区的LDMOS的半导体工艺和器件仿真软件仿真示意图；

图11d为另一种不具有反掺杂区的LDMOS的半导体工艺和器件仿真软件仿真示意图；

图12a为一实施例提供的本申请LDMOS与相关技术中LDMOS的栅极电压和漏极电流的关系曲线图；

图12b为一实施例提供的本申请LDMOS与相关技术中LDMOS的漏极电压和漏极电流的关系曲线图；

图13为一实施例提供的本申请LDMOS与相关技术中LDMOS的击穿电压与导通电阻的关系曲线图。

附图标记说明：

10-衬底，20-浅沟槽隔离结构，30-阱区，40-漂移区，50-反掺杂区，60-栅氧化层，70-多晶硅层，80-侧墙，90-源极，100-漏极，1100-掩膜层，110-第一预设区域，120-第二预设区域，130-第三预设区域，140-第四预设区域。

具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、 第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。

在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。

正如背景技术所言，功率器件中的击穿电压（BVDss）和导通电阻（Ron）性能具有重要意义。从图1a和图1b可以看出，增加浅沟槽隔离结构（Shallow Trench Isolation, STI）的宽度，虽然能提高击穿电压，但是漏极电流会降低，这会影响功率器件的性能。因此，本申请提供了一种半导体器件及其制备方法，以提高半导体器件的击穿电压并降低导通电阻。

在一个实施例中，如图2所示，提供了一种半导体器件的制备方法。该半导体器件的制备方法可以包括以下步骤S201至步骤S204。

S201：提供衬底10，衬底10具有浅沟槽隔离结构20。

可参见图3a，其中，衬底10可以为第一导电类型，第一导电类型可以为P型或N型。在本实施例中，以衬底10为P型衬底（P-substrate）为例进行说明。衬底10可以为任意适合的材料，例如，硅片、硅锗、绝缘体上硅等，本申请不限制衬底10的材料种类和厚度，在本实施例中，衬底10例如选择硅片（Si）进行阐述。衬底10具有浅沟槽隔离结构20，浅沟槽隔离结构20位于衬底10的上表层。示例性的，可以利用氮化硅掩膜经过淀积、图形化、刻蚀硅后形成槽，并在槽中填充淀积氧化物，用于与硅衬底隔离。本申请不限制浅沟槽隔离结构20的工艺流程和尺寸。

S202：于衬底10内形成阱区（Well）30。

可参见图3b，其中，阱区30位于衬底10的上表层，阱区30可以为第一导电类型，在本实施例中，例如选择阱区30为P型阱区（P Well, PW）进行说明。示例性的，可以通过光刻工艺定义阱区区域，然后通过离子注入工艺向阱区区域对应的衬底10中注入掺杂离子，并进行热推进，在衬底10中形成阱区30。

S203：于衬底10内形成漂移区（drift）40，其中，漂移区40在第一方向上与阱区30相邻设置，浅沟槽隔离结构20位于漂移区40内。

可参见图3c，其中，漂移区40也位于衬底10的上表层。漂移区40在第一方向上与阱区30相邻设置，其中，第一方向是指沿衬底10的长度方向或者平行衬底10的方向。浅沟槽隔离结构20位于漂移区40内。示例性的，漂移区40可以为第二导电类型，第二导电类型与第一导电类型不同，第二导电类型可以为N型或P型，在本申请中不限制漂移区40的材料种类，例如本实施例选择N型漂移区（N-drift）进行说明。

S204：于漂移区40内，以及沿第一方向位于浅沟槽隔离结构20的相对两侧边缘形成反掺杂区50，其中，漂移区40与反掺杂区50的材料不同。

可参见图3d。示例性的，反掺杂区50可以为第一导电类型，本申请不限制反掺杂区50的材料类型和尺寸，例如本实施例选择反掺杂区50为P型掺杂区。

上述实施例提供的半导体器件的制备方法，先提供具有浅沟槽隔离结构20的衬底10，然后于衬底10内形成阱区30，再于衬底10内形成漂移区40，该漂移区40与阱区30在第一方向上相邻，且浅沟槽隔离结构20位于漂移区40内，接着在漂移区40内以及沿第一方向位于浅沟槽隔离结构20的相对两侧边缘形成反掺杂区50，该反掺杂区50的与漂移区40的材料不同。由于反掺杂区50能够产生降低表面电场（Reduced SURface Field, RESURF）效应，因此，可以在不显著降低半导体器件其他性能的情况下，大幅度降低半导体器件在高频工作条件下的米勒电容（Cgd），从而提高了半导体器件的击穿电压-导通电阻性能，即具有较高击穿电压的同时还保证了较低的导通电阻，继而增强了半导体器件的高频性能，并降低了半导体器件应用过程中的功率损耗，无需额外的工艺步骤，降低了工艺成本。

在一个实施例中，如图4所示，上述步骤S203，于衬底10内形成漂移区40，可以包括以下步骤S401至步骤S403。

S401：对衬底10的第一预设区域110进行第一离子注入（Ion implantation,IMP）。

S402：对衬底10的第二预设区域120进行第二离子注入。

S403：对衬底10的第三预设区域130进行第三离子注入，以形成漂移区40。

可参见图5a，第一预设区域110、第二预设区域120和第三预设区域130沿衬底10的厚度方向朝向衬底10的上表层排布。其中，衬底10的厚度方向就是垂直衬底10的方向，衬底10的厚度方向与衬底10的长度方向垂直。第一预设区域110、第二预设区域120和第三预设区域130可以是预先设置好的区域，在本申请中不限制这三个区域的深度。

第一离子注入的离子能量大于第二离子注入的离子能量，第二离子注入的离子能量大于第三离子注入的离子能量。示例性的，第一离子注入的离子能量可以设置为400kev，第二离子注入的离子能量可以设置为200kev，第三离子注入的离子能量可以设置为140kev。在实际应用中，步骤S401至步骤S403的三次离子注入过程可以根据三个预设区域的位置以及深度等情况设置相应的工艺参数如离子能量、离子数、注入次数等，在此不做任何限定。例如，第一离子注入的离子数可以设置为1e12，第二离子注入的离子数可以设置为3.5e12，第三离子注入的离子数可以设置为2e12。此外，第一离子注入的注入离子简称第一离子、第二离子注入的注入离子简称第二离子、第三离子注入的注入离子简称第三离子均为同种离子，本申请不限制这三次注入的离子类型。

上述实施例中提供的半导体器件的制备方法，分别采用三种不同离子能量对衬底10的预设区域进行离子注入，以形成漂移区40，从而提高半导体器件的耐压性能。

在一个实施例中，上述步骤S401所述的第一离子注入和步骤S402所述的第二离子注入的注入方向均为垂直衬底10的方向，也就是衬底10的厚度方向。步骤S403所述的第三离子注入的注入方向为垂直衬底10向平行衬底10偏移30度的方向，或者说，第三离子注入的注入方向可以是由垂直衬底10向平行衬底10偏移30度的任意方向，如图5b所示，其中，x轴方向为垂直衬底10的方向，或者说竖直方向；y轴为平行衬底10的方向，或者说水平方向。如此，有利于将后续的反掺杂区50与阱区30分离开。

示例性的，以图5a中的x轴和y轴所示平面为例，在该平面视角下，第三次离子注入的注入方向可以为x轴向y轴偏移30度的a1方向或a2方向，如图5c所示。需要说明的是，偏移30度的宗旨是为了便于将反掺杂区50与阱区30分离开，实际应用过程中，可以根据半导体器件的结构设置具体的偏移方向，在此仅为示例性的说明，并不对其做任何限制。

在一个实施例中，步骤S401至步骤S403中的第一离子、第二离子和第三离子均为磷（P）离子，从而形成N型漂移区40，以提高半导体器件的耐压性能。

在一个实施例中，步骤S204，于漂移区40内以及沿第一方向位于浅沟槽隔离结构20的相对两侧边缘形成反掺杂区50，可以包括：对漂移区40的上表层进行第四离子注入以形成反掺杂区50的步骤。示例性的，可以对漂移区40上表层的第四预设区域140进行第四离子注入，以形成反掺杂区50，如图6所示。其中，第四离子注入的离子能量小于上述步骤S402所述第二离子注入的离子能量。示例性的，第二离子注入的离子能量可以设置为200kev，第四离子注入的离子能量可以设置为150kev。本申请不限制第四离子注入的工艺参数，可以根据实际情况进行相应的设置，例如，第四离子注入的注入方向可以设置为垂直衬底10的方向。

上述实施例提供的半导体器件的制备方法，通过对漂移区40的上表层进行第四离子注入，在漂移区40内以及沿第一方向位于浅沟槽隔离结构20的相对两侧边缘形成反掺杂区50，从而能够通过产生RESURF效应，在不显著降低半导体器件其他性能的情况下，大幅度降低半导体器件在高频工作条件下的米勒电容，从而具有较高击穿电压的同时还保证了较低的导通电阻，继而增强了半导体器件的高频性能，并降低了半导体器件应用过程中的功率损耗，无需额外的工艺步骤，降低了工艺成本。

在一个实施例中，上述步骤S204所述第四离子注入的注入离子简称第四离子可以设置为铟（In）离子，从而形成P型反掺杂区50，以产生RESURF效应，由此能在不显著降低半导体器件其他性能的情况下，大幅度降低半导体器件在高频工作条件下的米勒电容，从而具有较高击穿电压的同时还保证了较低的导通电阻，继而增强了半导体器件的高频性能，并降低了半导体器件应用过程中的功率损耗，无需额外的工艺步骤，降低了工艺成本。

在一个实施例中，如图7所示，提供了另一种半导体器件的制备方法。该半导体器件的制备方法可以包括步骤S701至步骤S709。其中，步骤S701至步骤S704与上述步骤S201至S204相同，在此不再赘述。

S701：提供衬底10，衬底10具有浅沟槽隔离结构20，可参见图3a。

S702：于衬底10内形成阱区30，可参见图3b。

S703：于衬底10内形成漂移区40，其中，漂移区40在第一方向上与阱区30相邻设置，浅沟槽隔离结构20位于漂移区40内，可参见图3c。

S704：于漂移区40内，以及沿第一方向位于浅沟槽隔离结构20的相对两侧边缘形成反掺杂区50，其中，漂移区40与反掺杂区50的材料不同，可参见图3d。

S705：于阱区30和漂移区40上形成栅氧化层（Gate Oxide, Gox）60，可参见图8a。其中，栅氧化层60可以为任意适合的材料，例如，氧化硅、氮氧化硅等，本申请不限制栅氧化层60的材料种类和尺寸。

S706：于栅氧化层60上形成多晶硅层（Poly）70，可参见图8b。本申请不限制多晶硅层70的材料种类和尺寸。

S707：于栅氧化层60和多晶硅层70的两侧，以及阱区30和漂移区40上形成侧墙（Spacer）80，可参见图8c。本申请不限制侧墙80的材料种类和尺寸。

S708：于阱区30内形成源极（Source）90，可参见图8d。源极90可以为任意适合的材料，本申请不限制源极90的材料种类和尺寸。示例性的，可以采用离子注入工艺于阱区30内形成源极90。

S709：于漂移区40形成漏极（Drain）100，漏极100在第一方向上与浅沟槽隔离结构20相邻可参见图8e。示例性的，可以采用离子注入工艺于漂移区40内形成漏极100。其中，漏极100可以为任意适合的材料，本申请不限制漏极100的材料种类和尺寸。形成漏极100后的LDMOS中的反掺杂区50位于阱区30与浅沟槽隔离结构20之间的漂移区40内。

可选的，执行上述步骤S701至步骤S709后，可以形成横向扩散金属氧化物半导体器件（LDMOS）。

上述实施例提供的半导体器件的制备方法，依次形成栅氧化层60、多晶硅层70、侧墙80、源极90和漏极100，从而形成具有反掺杂区50的新型横向扩散金属氧化物半导体器件，通过产生RESURF效应，提高了半导体器件的耐压性能，降低了导通电阻，增强了半导体器件的高频性能，并降低了半导体器件应用过程中的功率损耗，无需额外的工艺步骤，降低了工艺成本。

在一个实施例中，在步骤S401至步骤S404以及步骤S204进行四次离子注入前，可以于阱区30上形成掩膜层（Mask）1100，如图9所示，以实现对衬底10的离子注入，分别形成漂移区40和反掺杂区50。在对衬底10分别进行第一离子注入、第二离子注入、第三离子注入，形成漂移区40后，再对漂移区40的上表层进行第四离子注入形成反掺杂区50后，可以去除掩膜层1100，以降低掩膜层1100对后续工艺的影响。

为了更好的理解，如图10，提供了另一种半导体器件的制备方法。该半导体器件的制备方法包括以下步骤S1001至S1012。

S1001：提供P型衬底10，P型衬底10上具有浅沟槽隔离结构20，可参见图3a。

S1002：于P型衬底10内形成P型阱区30，可参见图3b。

S1003：于P型阱区30上形成掩膜层1100，可参见图9。

S1004：对P型衬底10的第一预设区域110进行第一离子注入。其中，第一离子为P离子，第一离子注入的离子能量设置为400kev，第一离子注入的离子数设置为1e12，第一离子注入的注入方向为垂直P型衬底10的方向，即竖直方向（x轴）偏移角度和水平方向（y轴）偏移角度均为0，第一离子注入的旋转次数设置为1，其中，xy轴可参见图5a或图6。

S1005：对P型衬底10的第二预设区域120进行第二离子注入。其中，第二离子为P离子，第二离子注入的离子能量设置为200kev，第二离子注入的离子数设置为3.5e12，第二离子注入的注入方向为垂直P型衬底10的方向，即竖直方向（x轴）偏移角度和水平方向（y轴）偏移角度均为0，第二离子注入的旋转次数设置为1。

S1006：对P型衬底10的第三预设区域130进行第三离子注入，以形成N型漂移区40。其中，第三离子为P离子，第三离子注入的离子能量设置为140kev，第三离子注入的离子数设置为2e12，第三离子注入的注入方向设置为：由竖直方向（x轴）向水平方向（y轴）的偏移角度设置为30度，且沿水平方向（y轴）的偏移角度设置为0，第三离子注入的旋转次数设置为4。

S1007：对N型漂移区40的上表层进行第四离子注入，以形成P型反掺杂区50，P型反掺杂区50位于N型漂移区40内，且位于浅沟槽隔离结构20的相对两侧边缘。第四离子为In离子，第四离子注入的离子能量设置为150kev，第四离子注入的离子数设置为1e13，第四离子注入的注入方向为垂直P型衬底10的方向，即竖直方向（x轴）偏移角度和水平方向（y轴）偏移角度均为0，第四离子注入的旋转次数设置为1。

S1008：去除掩膜层1100。

S1009：于P型阱区30和N型漂移区40上形成栅氧化层60，可参见图8a。

S1010：于栅氧化层60上形成多晶硅层70，可参见图8b。

S1011：于栅氧化层60和多晶硅层70的两侧，以及P型阱区30和N型漂移区40上形成侧墙80，可参见图8c。

S1012：采用离子注入工艺，于P型阱区30内形成源极90，可参见图8d。

S1013：采用离子注入工艺，于N型漂移区40形成漏极100，漏极100在第一方向上与浅沟槽隔离结构20相邻。

基于上述步骤S1001至步骤S1013，可以形成横向扩散金属氧化物半导体器件，可参见图8e。

应该理解的是，虽然各流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，各流程图的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。

请继续参见图3d，在一个实施例中，本申请还提供了一种半导体器件。该半导体器件包括衬底10、阱区30、漂移区40和反掺杂区50。其中，衬底10可以为第一导电类型，第一导电类型可以为P型或N型。阱区30位于衬底10内，阱区30可以为第一导电类型。漂移区40在第一方向上与阱区30相邻设置，且漂移区40内设有浅沟槽隔离结构20，漂移区40可以为第二导电类型，第二导电类型与第一导电类型不同，第二导电类型可以为N型或P型。反掺杂区50位于漂移区40内以及沿第一方向位于浅沟槽隔离结构20的相对两侧边缘。其中，漂移区40与反掺杂区50的材料不同，反掺杂区50可以为第一导电类型。

上述实施例提供的半导体器件，包括衬底10、阱区30、漂移区40和反掺杂区50，由于反掺杂区50能够产生RESURF效应，因此，可以在不显著降低半导体器件其他性能的情况下，大幅度降低半导体器件在高频工作条件下的米勒电容，从而提高了半导体器件的击穿电压-导通电阻性能，即具有较高击穿电压的同时还保证了较低的导通电阻，继而增强了半导体器件的高频性能，并降低了半导体器件应用过程中的功率损耗，无需额外的工艺步骤，降低了工艺成本。

在一个实施例中，漂移区40的材料为磷（P），反掺杂区50的材料为铟（In）。

在一个实施例中，半导体器件还包括栅氧化层60、多晶硅层70、侧墙80、源极90和漏极100。栅氧化层60位于阱区30和漂移区40上。多晶硅层70位于栅氧化层60上。侧墙80位于栅氧化层60和多晶硅层70的两侧，且位于阱区30和漂移区40上。源极90位于阱区30内。漏极100位于漂移区40内，并在第一方向上与浅沟槽隔离结构20相邻设置。

可选地，所述半导体器件可以为横向扩散金属氧化物半导体器件（LDMOS）。

基于上述，本申请提供的具有反掺杂区50的LDMOS相较于不具有反掺杂区50的LDMOS，可以在不降低漏极电流I(Drain)的情况下，实现更高的击穿电压，通过半导体工艺和器件仿真软件（Technology Computer Aided Design, TCAD）的仿真结果如图11a至图11d所示。其中，横坐标表示半导体器件的长度方向坐标，纵坐标表示半导体器件的厚度方向坐标；图11a和图11b分别为本申请提供的具有反掺杂区50的LDMOS仿真示意图，图11c和图11d分别为不具有反掺杂区50的LDMOS仿真示意图。其中，图11a和图11c中LDMOS的STI宽度为0.5um，图11b和图11d中LDMOS的STI宽度为1.0um。

对应图11a至图11d，图12a和图12b给出了本申请提供的具有反掺杂区50的LDMOS和不具有反掺杂区50的LDMOS的漏极电流分别与栅极电压、漏极电压之间的关系曲线，其中，虚线表示本申请提供的具有反掺杂区50的LDMOS（图中用A标识），实线表示不具有反掺杂区50的LDMOS（图中用B标识）。由图可知，STI的宽度为0.5um时，具有反掺杂区50的LDMOS的击穿电压为30.2V，漏极电流为18.5uA/um，而不具有反掺杂区50的LDMOS的击穿电压为25.5V，漏极电流为18.3uA/um。STI的宽度为1.0um时，具有反掺杂区50的LDMOS的击穿电压为34.4V，漏极电流为15.1uA/um，而不具有反掺杂区50的LDMOS的击穿电压为25.5V，漏极电流为14.7uA/um。具体的，具有反掺杂区50的LDMOS相较于不具有反掺杂区50的LDMOS，击穿电压-导通电阻（BVDss-Ron）特性提高了15%，具有更好的击穿电压-导通电阻特性，如图13所示。

在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种半导体器件的制备方法，其特征在于，包括：

提供衬底，所述衬底具有浅沟槽隔离结构；

于所述衬底内形成阱区；

对所述衬底的第一预设区域进行第一离子注入；

对所述衬底的第二预设区域进行第二离子注入；

对所述衬底的第三预设区域进行第三离子注入，以形成漂移区；其中，所述漂移区在第一方向上与所述阱区相邻设置，所述浅沟槽隔离结构位于所述漂移区内；所述第一预设区域、所述第二预设区域和所述第三预设区域沿所述衬底的厚度方向朝向所述衬底的上表层排布；所述第一离子注入的离子能量大于所述第二离子注入的离子能量，所述第二离子注入的离子能量大于所述第三离子注入的离子能量；所述第一离子注入和所述第二离子注入的注入方向为垂直所述衬底的方向，所述第三离子注入的注入方向为垂直所述衬底向平行所述衬底偏移30度的方向；

于所述漂移区内以及沿所述第一方向位于所述浅沟槽隔离结构的相对两侧边缘形成反掺杂区；其中，所述漂移区与所述反掺杂区的材料不同。

2.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述第一离子注入的离子能量为400kev，所述第二离子注入的离子能量为200kev，所述第三离子注入的离子能量为140kev。

3.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述第一离子注入的离子数为1e12，所述第二离子注入的离子数为3.5e12，所述第三离子注入的离子数为2e12。

4.根据权利要求2所述的半导体器件的制备方法，其特征在于，所述第一离子注入的注入离子、所述第二离子注入的注入离子、所述第三离子注入的注入离子均为磷离子。

5.根据权利要求2所述的半导体器件的制备方法，其特征在于，所述于所述漂移区内以及沿所述第一方向位于所述浅沟槽隔离结构的相对两侧边缘形成反掺杂区，包括：

对所述漂移区的上表层进行第四离子注入，以形成所述反掺杂区；其中，所述第四离子注入的离子能量小于所述第二离子注入的离子能量。

6.根据权利要求5所述的半导体器件的制备方法，其特征在于，所述第四离子注入的注入离子为铟离子。

7.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述半导体器件的制备方法还包括：

于所述阱区和所述漂移区上形成栅氧化层；

于所述栅氧化层上形成多晶硅层；

于所述栅氧化层和所述多晶硅层的两侧，以及所述阱区和所述漂移区上形成侧墙；

于所述阱区内形成源极；

于所述漂移区形成漏极，所述漏极在所述第一方向上与所述浅沟槽隔离结构相邻。

8.一种半导体器件，其特征在于，包括：

衬底；

阱区，位于所述衬底内；

漂移区，在第一方向上与所述阱区相邻设置，且所述漂移区内设有浅沟槽隔离结构，所述漂移区是通过对所述衬底的第一预设区域、第二预设区域和第三预设区域依次进行离子注入形成的；其中，所述第一预设区域、所述第二预设区域和所述第三预设区域沿所述衬底的厚度方向朝向所述衬底的上表层排布；对所述第一预设区域进行第一离子注入的离子能量大于对所述第二预设区域进行第二离子注入的离子能量，所述第二离子注入的离子能量大于对所述第三预设区域进行第三离子注入的离子能量；所述第一离子注入和所述第二离子注入的注入方向为垂直所述衬底的方向，所述第三离子注入的注入方向为垂直所述衬底向平行所述衬底偏移30度的方向；

反掺杂区，位于所述漂移区内以及沿所述第一方向位于所述浅沟槽隔离结构的相对两侧边缘；其中，所述漂移区与所述反掺杂区的材料不同。

9.根据权利要求8所述的半导体器件，其特征在于，所述漂移区的材料为磷，所述反掺杂区的材料为铟。

10.根据权利要求8所述的半导体器件，其特征在于，所述半导体器件还包括：

栅氧化层，位于所述阱区和所述漂移区上；

多晶硅层，位于所述栅氧化层上；

侧墙，位于所述栅氧化层和所述多晶硅层的两侧，且位于所述阱区和所述漂移区上；

源极，位于所述阱区内；

漏极，位于所述漂移区内，并在所述第一方向上与所述浅沟槽隔离结构相邻设置。

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