CN203466196U - 绝缘栅半导体装置结构 - Google Patents

绝缘栅半导体装置结构 Download PDF

Info

Publication number
CN203466196U
CN203466196U CN201320437756.3U CN201320437756U CN203466196U CN 203466196 U CN203466196 U CN 203466196U CN 201320437756 U CN201320437756 U CN 201320437756U CN 203466196 U CN203466196 U CN 203466196U
Authority
CN
China
Prior art keywords
layer
groove
dielectric layer
region
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CN201320437756.3U
Other languages
English (en)
Inventor
M·库鲁西
J·瓦韦罗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Components Industries LLC
Original Assignee
Semiconductor Components Industries LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Components Industries LLC filed Critical Semiconductor Components Industries LLC
Application granted granted Critical
Publication of CN203466196U publication Critical patent/CN203466196U/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本实用新型涉及绝缘栅半导体装置结构。针对现有技术的问题，在一个实施例中，一种半导体装置包括绝缘槽电极结构。所述半导体装置使用修改的光刻工序以产生将所述槽电极与所述半导体装置的区域隔开的厚介电层和薄介电层的交替区域来形成。所述薄介电层可被配置来控制沟道区域的形成，以及所述厚介电层可被配置来降低开关损耗。本实用新型至少解决了一个所提出的技术问题并取得相应的技术效果。

Description

绝缘栅半导体装置结构
技术领域
本实用新型一般涉及半导体装置，且更确切地来说，涉及形成绝缘栅装置和结构的方法。 
背景技术
绝缘栅场效应半导体晶体管(IGFET)装置已被用于许多功率转换和开关应用中，如dc-dc转换器(直流-直流转换器)、电动车辆、可变速冰箱、空调和其它白电产品。IGFET装置包括金属氧化物FET(MOSFET)、绝缘栅双极晶体管(IGBT)和MOS栅控晶闸管。在典型IGFET中，栅电极通过施加适合的栅电压来提供开通和断开控制。 
存在一类IGFET装置，其中在槽中形成栅电极，这些槽从半导体材料(如硅)的主表面向远处延伸。此类槽栅控制的装置中的电流主要在垂直方向上通过装置，并且由此，可更密集地封装装置单元。所有其它条件相同的情况下，更密集封装的装置单元可提高载流能力并降低装置的导通电阻。 
槽栅控制的IGFET装置的一个缺点是，与栅电极关联的电容已导致开关损耗，这是制造商努力降低的。此类努力已包括栅电极邻接处(例如，漂移区域)使用加厚的介电结构的结构。然而，此类努力使用隔墙(spacer)工序和每个步骤多个槽蚀刻以形成较厚的介电结构，这样增加了制造成本。此类努力也不灵活且不支持单个装置内的多个表面形貌(topography)或介电配置。 
实用新型内容
相应地，期望具有一种降低槽栅控制的半导体装置中的栅电容的方法和结构。还期望该方法和结构容易地集成到现有工序流程并支持单个装置内的多个栅结构配置。 
本实用新型提供一种绝缘栅半导体装置结构，其包括：具有主表面的半导体材料区域；从所述主表面延伸的第一槽；从所述主表面延伸且与所述第一槽隔开的第二槽；沿着所述第一和第二槽的下表面以及所述第一和第二槽的第一上表面的至少一部分形成的第一介电层；沿着所述第一和第二槽的第二上表面的至少一部分形成的第二介电层，其中所述第二介电层比所述第一介电层薄；在所述第一槽内沿着所述第一和第二介电层形成的第一导电电极；以及在所述第二槽内沿着所述第一和第二介电层形成的第二导电电极，其中所述第一和第二导电电极以及所述第二介电层被配置来控制所述半导体材料区域内的沟道区域。 
根据本实用新型上述结构的一个实施例，其中所述第二上表面与所述第一上表面相反，且其中所述第一上表面具有包括所述第一介电层和所述第二介电层的交替部分，且其中所述装置还包括：与所述第一槽相邻形成且被配置来形成沟道的第一掺杂区域。 
根据本实用新型上述结构的一个实施例，其还包括：在所述第一和第二槽之间从所述主表面延伸的第三槽；所述第一介电层沿着所述第三槽的表面形成；以及在所述第三槽内形成的第三电极。 
根据本实用新型上述结构的一个实施例，其中所述第三槽在缺少所述第二介电层的状态下形成，且其中所述第三电极被配置为保护电极。 
本实用新型至少解决了一个所提出的技术问题并取得相应的技术效果。 
附图说明
图1-9图示根据本实用新型的第一实施例的各个制造阶段中半导体装置的局部剖视图； 
图10-14图示根据本实用新型的第二实施例的各个制造阶段中半导体的局部剖视图； 
图15图示包括图10的装置的半导体装置的一部分的局部顶视图； 
图16图示图12所示的半导体装置的一部分的平面图； 
图17图示根据本实用新型的附加实施例的半导体装置的一部分的局部剖视图； 
图18图示根据本实用新型的另一个实施例的半导体装置的一部分的局部剖视图； 
图19图示根据本实用新型的再一个实施例的半导体装置的一部分的局部剖视图； 
图20图示根据本实用新型的另一个实施例的半导体装置的一部分的局部剖视图； 
图21图示根据本实用新型的再一个实施例的半导体装置的一部分的局部剖视图； 
图22图示根据本实用新型的另一个实施例的半导体装置的一部分的局部剖视图； 
图23图示根据本实用新型的再一个实施例的半导体装置的一部分的局部剖视图；以及 
图24-27图示根据本实用新型的另一个实施例的各个制造阶段中 半导体的一部分的局部剖视图。 
具体实施方式
为了图示的简洁和清楚起见，附图中的元件不一定按比例绘制，并且不同附图中的相同引用号一般表示相同的元件。此外，为了描述的简洁起见，可能省略公知步骤和元件的描述和细节。正如本文使用的，载流电极表示载送电流通过装置的装置元件，如MOS晶体管的源极或漏极，IGBT或双极晶体管的发射极或集电极或二极管的阴极或阳极。再者，控制电极表示控制通过装置的电流的装置元件，如MOS晶体管或IGBT的栅极或双极晶体管的基极。虽然这些装置在本文中作为某些N型沟道装置来描述，但是本领域技术人员理解，根据本文描述，P型沟道装置和互补装置也是可能的。为了附图的清楚起见，装置结构内的区域(例如，掺杂区域)可能图示为具有大致直线边缘和角度精确的角部；然而，本领域技术人员理解，由于处理效果的原因，区域边缘一般不是直线，以及角部不是精确的角度。 
再者，术语“主表面”在与半导体区域或基材结合使用时表示半导体区域或基材中形成与另一种材料(如介电、绝缘体、导体或多晶半导体)的介面的表面。主表面可以具有在×、y和z方向上变化的表面形貌。 
此外，本文描述的结构可包含蜂窝基体(cellular-base)设计(其中本体区域为多个不同且单独的蜂窝或条状区域)或单个基体(single-base)设计(其中本体区域是以细长模式形成的单个区域，通常为蛇形模式或具有连接的附属体的中央部分)。然而，为了易于理解，本文通篇描述，将本文的一个实施例描述为单个基体设计。应该理解，本公开包含蜂窝基体设计和单个基体设计。 
图1图示根据第一实施例的早期制造阶段中半导体装置10或单 元10的局部剖视图。在第一实施例中，装置10是在IGBT实施例中描述的，但是要理解，本文描述也可应用于其它IGFET装置。装置10包括半导体材料区域、半导体基材或半导体区域11，例如其可以是具有约10欧姆-厘米至约200欧姆-厘米的电阻率的n型硅基材。举例而言，基材11可以与磷、砷或锑掺杂。在一个实施例中，基材11可以使用区熔(FZ)技术来形成。在另一个实施例中，基材11可以使用Czochralsky(CZ)技术或外延生长技术来形成。 
在一个实施例中，装置10还可以包括在基材11的部分中形成的n型掺杂区域或JFET区14。在一个实施例中，JFET区域14可以使用离子注入来形成。举例而言，可以使用磷离子注入，采用从约1.0×1012个原子／cm2至约3.0×1013个原子／cm2的离子注入剂量以及约100keV的离子注入能量。在一个实施例中，可以使用注入屏蔽氧化层。在一个实施例中，可以将装置10加热以重新分布或激活注入的掺杂物。在一个实施例中，JFET区域14可以具有约4微米至约8微米的深度。 
装置10还可以包括与主表面18相邻形成的p型掺杂区域、p型基极区域或p型阱区31。在本实施例中，区域31位于JFET区域14与主表面18之间。区域31可以使用离子注入来形成。举例而言，可以使用硼离子注入，采用从约2×1013个原子／cm2至约4×1014个原子／cm2的离子注入剂量以及约100keV的离子注入能量。在一个实施例中，可以将装置10加热以重新分布或激活注入的掺杂物。在一个实施例中，区域31可以具有约2微米至约6微米的深度。 
在一个实施例中，可以形成掩模层47覆盖主表面18。在一个实施例中，掩模层47可以是一个或多个介电层。在一个实施例中，可以使用热氧化工序氧化形成掩模层47，并且掩模层47可以具有约0.2微米至约0.5微米的厚度。接下来，可以在掩模层47中形成开口58，开口58可以部分地延伸到掩模层47中或全程地透过以曝光主表面18的分段。在一个实施例中，可以使用光刻和蚀刻技术来形成开口 58。 
图2图示附加处理之后装置10的局部剖视图。在一个实施例中，可以移除基材11的分段以形成从主表面18延伸的槽22。举例而言，可以使用等离子蚀刻技术以溴化氢化学过程(例如，HBr／HeO2／NF3)、氟碳化合物化学过程或氟化化学过程(例如，SF6／O2)来蚀刻槽22。在一个实施例中，槽22可以具有约4微米至约9微米的深度。在可选步骤中，可以邻接槽22的表面形成牺牲层(未示出)。举例而言，可以形成热氧化硅层。接下来，可以使用例如蚀刻工序移除牺牲层和介电层47。可以重复上述工序。然后沿着槽22的表面以及沿着主表面18形成材料的层261，如图3所示。在一个实施例中，层261可以是沉积的或生长的介电或绝缘材料。举例而言，层261可以是约0.3微米热氧化层。在层261的形成期间可以消耗基材11的部分。 
图4图示在进一步处理之后的装置10的局部剖视图。在一个实施例中，沿着槽22内的层261的表面形成层63。在一个实施例中，层63可以沿着层261的表面延伸覆盖主表面18，如图4所示。在一个实施例中，层63可以是光敏层或材料。在一个实施例中，层63可以是光刻胶材料，如正性光刻剂。在一个实施例中，层63可以是Shipley品牌的光刻剂，如1813正性光刻剂。在一个实施例中，可以在HMDS环境中预焙基材11，然后将层63涂覆到基材11上以提高层63的粘着力。在适于填充槽22的一个实施例中，可以按约5000rpm至约5500rpm的旋涂机转速沉积层63的第一部分，并且可以按约450rpm至约600rpm的旋涂机转速沉积层63的第二部分，此后将转速提高到约2500rpm至约3000rpm以便进一步散布光刻胶层。然后在涂覆步骤之后可以烤硬层63。 
在一个实施例中，然后可以将层63曝光于能量源，如光子或电子能量源，这能够改变层63的化学和／或物理特性，以使它变得可在例如显影液中溶解。在一个实施例中，可以将层63曝光于紫外线(UV)光源，一般如图4中箭头67所示。根据本实施例，可以将层 63曝光于UV光源(i线)，剂量从约100毫焦／cm2(mJ／cm2)至约1000mJ／cm2或曝光时间从约100毫秒至约2000毫秒。此外，根据本实施例，以更大剂量或以更低剂量而更长时间期间将层63曝光到槽22内的更大深度。举例而言，当曝光能量约200mJ／cm2时，将层63曝光成槽22具有约1.5微米的宽度时为从主表面18起约2.9微米的深度(一般图示为深度68)。当曝光能量为约300mJ／cm2时，深度68为约3.7微米。当曝光能量为约400mJ／cm2时，深度68为约4.4微米。 
在曝光层63之后，可以移除层63的已曝光部分，如图5所示，这样层63的部分或未曝光部分631沿着槽22的下表面留存。在一个实施例中，可以使用显影液，如氢氧化四甲基铵(TMAH)显影剂。根据本实施例，可以调整显影工序以更好地确保层63的已曝光部分被显影且从槽22的较深部分中移除。在一个实施例中，可以将显影剂沉积在基材11上，同时将基材11以约400rpm的转速旋转约3秒至约4秒。然后，可以分多个步骤将转速降低到约30rpm至约15rpm，然后关闭显影剂。接着可以按约10rpm至约20rpm的转速使得显影剂原地保留在基材11上约25秒至约40秒。然后可以按约20rpm至约400rpm的转速将基材11曝光于附加的显影剂约2秒至约5秒。再次可以按约10rpm至约20rpm的转速使得显影剂原地保留在基材11上约20秒至约40秒，然后按介于约150rpm与约1000rpm之间的转速将基材11浸入去离子水中约20秒至约40秒。层63的移除步骤可以保留槽22内层261的上部或部分2610和覆盖主表面18上通过开口1379曝光的层261的部分2611以供后续处理。 
图6图示在附加处理之后的装置10的局部剖视图。可以移除部分2610或在厚度上予以减小。在一个实施例中，可以使用湿式和／或干式向性蚀刻工序来移除部分2610的至少一部分。在一个实施例中，可以在干式向性蚀刻步骤之后保留部分2610的约0.02微米或更多。在一个实施例中，然后可以使用干式／湿式移除工序或湿式移除工序来移除层63的部分631。在一个实施例中，可以使用缓冲氧化物蚀刻(例如，10：1的氢氟酸蚀刻)来剥离和／或清除槽22的已曝光或上 侧壁部分221。 
图7图示在进一步处理之后的装置10的局部剖视图。在一个实施例中，可以使用(例如)SC1／SC2清除工序来清除上侧壁部分221和主表面18。可以沿着槽22的已曝光表面以及沿着主表面18形成材料的层26。在一个实施例中，层26可以是生长或沉积的介电或绝缘材料。层26可以是氧化物、氮化物、五氧化二钽、二氧化钛、钛酸锶钡、高k介电材料及其组合，或本领域中技术人员公知的其它相关或等效材料。举例而言，层26可以为约0.01微米至约0.2微米的热氧化层。在一个实施例中，可以使用干式氧化工艺技术来形成层26。根据本实施例，层26比层261薄。 
图8图示在进一步处理之后的装置10的局部剖视图。可以覆盖主表面18以及在槽22内沿着层26和261形成一个材料层。在一个实施例中，该材料层可以是晶体半导体材料、导电材料或其组合。在一个实施例中，该材料层可以是掺杂的多晶硅。在一个实施例中，可以将多晶硅与n型掺杂物(如磷或砷)掺杂。随后，可以使用层26将该材料层平整化作为停止层。在一个实施例中，对于平整化步骤可以使用回蚀刻步骤。在另一个实施例中，对于平整化步骤可以使用化学机械平整化。可以使用平整化步骤在槽22内形成栅电极28，如图8所示。 
图9图示在附加处理之后的装置10的局部剖视图。在后续步骤中，可以覆盖主表面18的多个部分形成掩模层(未示出)。在一个实施例中，可以在区域31内、区域31中或覆盖区域31形成发射极区域、电导区域或载流区域33。在一个实施例中，区域33可以具有n型导电性，并且可以使用例如磷或砷掺杂源来形成。在一个实施例中，可以使用离子注入掺杂工序以在本体区域31内形成源极区域33。然后可以移除掩模层，并可以对注入的掺杂物退火。 
在一个实施例中，可以在主表面18下方嵌入栅电极28，如图9 所示。在一个实施例中，可以作为嵌入步骤移除约0.15微米至约0.25微米的材料。在一个实施例中，可以覆盖主表面18形成一个或多个层41。在一个实施例中，层41包括介电层或绝缘层，并且可被配置为层间介电(ILD)结构。在一个实施例中，层41可以是氧化硅，如掺杂或未掺杂的沉积的氧化硅。在一个实施例中，层41可以包括与磷或硼和磷掺杂的沉积的氧化硅的至少一个层和未掺杂的氧化物的至少一个层。在一个实施例中，层41可以具有约0.4微米至约1.0微米的厚度。在一个实施例中，可以将层41平整化以提供更均匀的表面形貌，这样提高了可制造性。 
然后，可以覆盖装置10形成掩模层(未示出)，并且可以形成开口、过孔或接触槽422以用于制造至区域33和31的触点。在一个实施例中，可以移除掩模层，并可以使用凹入蚀刻来移除区域33的部分。凹入蚀刻步骤可以将区域33下方的区域31的部分曝光。然后可以在区域31中形成p型本体触点、增强区域或接触区域36，其可被配置来将较低接触电阻提供至区域31。可以使用离子注入(例如，使用硼)和退火技术来形成接触区域36。 
在一个实施例中，接着导电区域43可以在接触槽422中形成，并且被配置来提供通过接触区域36至区域33和区域31的电接触。在一个实施例中，导电区域43可以是导电插头或插头结构。在一个实施例中，导电区域43可以包括导电阻挡结构或衬里或导电填充材料。在一个实施例中，阻挡结构可以包括金属／金属氮化物配置，如钛／氮化钛或本领域技术人员公知的其它相关或等效材料。在另一个实施例中，该阻挡结构还可以包括金属硅化物结构。在一个实施例中，导电填充材料包括钨。在一个实施例中，可以将导电区域43平整化以提供更均匀的表面形貌。 
可以覆盖主表面18形成导电层44。导电层44可以被配置来在装置10的个体装置组件与组装件的下一个级别之间提供电连接。在一个实施例中，导电层44可以是钛／氮化钛／铝-铜或或本领域技术人 员公知的其它相关或等效材料，并且在本实施例中，被配置为发射电极或端子。在另一个实施例中，不使用导电区域43，并且可以使用导电层44来接触区域31、33和36。 
在一个实施例中，可以使用例如，背向研磨(backgrind)工序移除与主表面18相反的基材11的主表面19的部分。可以在基材11中从主表面19延伸地形成可选的n型掺杂区域或缓冲层191，以及可以邻接主表面19形成p型掺杂区域或注入层192。在一个实施例中，掺杂区域191采用高能量离子注入来形成，注入层192可以采用低能量离子注入来形成。接下来，可以覆盖主表面19形成导电层46，如图9所示。导电层46可以是可焊接金属结构，如铝钛镍银或本领域技术人员公知的其它相关或等效材料，并且在本实施例中，被配置为集电极电极或端子。在一个实施例中，可以覆盖导电层44形成又一个钝化层(未示出)。 
在一个实施例中，装置10的操作可以按如下进行。出于本文描述的目的，将发射极区域33与基极区域31之间的接合点指定为J1；将基极区域31与JFET区域14之间的接合点指定为J2；以及将注入层192与层191／基材(漂移区域)11之间的接合点指定为J3。假定在发射极电极44和集电极电极46之间施加正电压，同时将栅电极28短接到发射极电极44。在这些偏压条件下，装置10进入正向阻断状态，其中接合点J1和J3正向偏压，以及接合点J2反向偏压。耗尽层可以在接合点J2的两侧部分地延伸到基极区域31和JFET区域14。可以通过移除栅极与发射极电极之间的短接并施加电平足够将基极区域31与层26和栅电极28相邻的部分反相的正栅极电压，以将装置10从正向阻断状态切换到正向导通状态，以便形成导电沟道。在正向导通状态中，该沟道将发射极区域33连接到JFET区域14／基材11，并且可以将多数载流子电子从发射极区域33传送到基材11。电子传送到基材11中降低了基材11的电势，从而导致接合点J3变成正向偏压。在正向偏压下，接合点J3将少数载流子空穴注入到基材11中，在装置10处于正向导通状态时，这进一步从发射极区域 33吸引电子以增强基材11的导电性。 
若干因素可影响装置10的开关特征。这些因素中包括的有栅电极28与JFET区域14／基材11之间的电容。根据本实施例，层261被配置来具有大于层26的厚度，这样降低此电容，从而改善装置10的开关特征。在一个实施例中，已发现装置10与具有均匀且薄的介电层衬垫槽的所有表面的相关槽栅装置相比将栅电容降低20％以上。所描述的栅电极和介电配置的一个好处在于，可以在如混合集成电路模块的应用中使用较小的栅极驱动器装置。这样允许更小的封装和成本的降低。此外，已发现根据本实施例的方法与相关的槽栅装置相比改善了装置10的栅极氧化层完整性(GOI)，这进一步增强装置10的可靠性，尤其是在需要更鲁棒性装置的应用中，如汽车、医疗或军事应用。 
图10图示根据另一个实施例的装置20的局部剖视图。可以采用与结合装置10在图1-4中描述和图示的相似的方式制备装置20，除了在本实施例中，可以覆盖层63来形成掩模层137。在一个实施例中，可以将掩模层137形成图案以包括开口138，开口138在一个实施例中被配置来允许UV光的一部分(由箭头67表示)以较之装置10减小的量对层63曝光。在一个实施例中，可以根据结合图4描述的条件对层63曝光。然后，可以使用例如显影工序(如结合图5描述的工序)移除层63的已曝光部分，以提供图11所示的结构。如图所示，在装置20中，层261仅使一个侧部分2610在槽22内曝光。在一个实施例中，通过开口1380曝光层261在槽22内的部分2610和层261沿着主表面18的部分2611。 
在一个实施例中，可以使用湿式和／或干式向性蚀刻工序来移除部分2610的至少一部分。在一个实施例中，可以在干式向性蚀刻步骤之后保留部分2610的约0.02微米或更多。在一个实施例中，然后可以使用干式／湿式移除工序或湿式移除工序来移除层63的剩余部分。在一个实施例中，可以使用缓冲氧化物蚀刻(例如，10：1的氢氟 酸蚀刻)来剥离和／或清除槽22的已曝光或上侧壁部分221或主表面18的一部分。 
在一个实施例中，可以使用例如，SC1／SC2清除工序来清除槽22的上侧壁部分221和主表面18的一部分。与装置10相似，然后可以沿着槽22的以已曝光表面(例如，侧壁部分221)以及沿着主表面18(例如，部分181)形成材料的层26，如图12所示。在一个实施例中，装置20具有沿着侧壁部分222与侧壁221相反留存的的介电层261的一部分。在一个实施例中，层26可以是生长或沉积的电介质或绝缘材料。举例而言，层26可以是约0.01微米至约0.2微米的热氧化层。在一个实施例中，可以使用干式氧化工艺技术来形成层26。根据本实施例，层26比层261薄。在一个实施例中，装置20具有覆盖主表面18不同部分的介电层261与介电层26的由部分181和182表示的交替部分。在后续步骤中，可以根据结合图8和图9中的装置10描述的工序步骤来处理装置20，以提供图13和14所示的结构。如图结合装置20所示以及根据本实施例，所描述的方法可以灵活地提供多种薄／厚栅极结构或三维栅极介电结构，这是利用相关的隔墙工序技术不可能实现的。 
图15图示中间步骤处装置20的顶视图。举例而言，沿着参考线10-10截取图10中的装置20的局部剖视图。如图所示，掩模层137覆盖层63，掩模层137沿着主表面18并在槽22内形成。在一个实施例中，掩模层137具有开口138，其在曝光步骤期间允许光穿过掩模层137以对层63的多个部分曝光。在一个实施例中，掩模层137的这些部分可以是不透明的，如图15中由表示基材11上的不同特征的虚线图示。在一个实施例中，掩模层137的不透明部分表示层63中在曝光步骤期间不曝光的那些部分。在一个实施例中，在本文描述的方法中可以使用掩模层137形成多个开口(例如，开口1380)，这些开口沿着相邻槽22(例如槽2201和2202)的上侧壁表面隔开。至少一个开口(例如，开口1380中的一个)将槽2201的上侧壁221、主表面18和槽2202的上侧壁表面221的相邻部分曝光。在一个实施 例中，可以采用交错的配置形成掩模层137，使得槽22的相反和／或相邻侧壁221和222能够具有薄和后栅极介电层的交替部分。在一个实施例中，一般位于掩模层137的不透明部分下方的装置20的那些部分在最终装置中具有较厚的介电层261，以及位于开口138下方的装置20的那些部分在最终装置中具有沿着槽22的上侧壁表面221的较薄介电层26。在一个实施例中，可以形成与槽22相邻的主表面18的部分，这些多个部分具有厚介电层(例如，图12所示的部分182)和薄介电层(例如，图12所示的部分181)的交替部分。 
图16图示图11和图12所示的步骤之间的步骤处装置20的局部平面图。确切地来说，在已移除介电层261的部分2610和2611或将其在厚度上减小之后且在形成层26之前，图示装置20。如图16所示，装置20包括可以对侧壁部分221曝光的交替部分，和可以由介电层261覆盖侧壁部分221的其它部分。在一个实施例中，通过开口(例如，开口1380)在厚度上减小介电层261，同时将介电层261的其它部分保持在沿着与开口相邻的槽的其它表面的位置上。在一个实施例中，可以在后续处理步骤中，沿着主表面18以及侧壁部分221中那些分段形成层26，其中已移除介电层261或将其在厚度上减小。 
图17图示制造的较后阶段的根据又一个实施例的装置30的局部剖视图。装置30图示使用本文描述的方法形成的实施例。在一个实施例中，形成装置30，其具有槽栅结构223，其中在栅电极28的相对侧上具有层26；具有槽电极结构224，其中仅在栅电极28的一侧上具有层26；以及具有槽电极结构226，其中沿着栅电极28的所有表面具有层261。在一个实施例中，装置30被配置为增强型注入IGBT。装置30可以包括浮动单元部分301，浮动单元部分301形成为没有触点43。此配置可在活动单元附近产生增加的空穴浓度，以及随后在较高电子注入以及较低VCEON中产生增加的空穴浓度，同时保持良好的短路鲁棒性。位于浮动单元部分301中心的槽226可减少在关闭期间必须从槽栅结构224之间的区域31(31的浮动部分，即图19中的311)耗尽的电荷的总量。在替代实施例中，可以用槽 栅结构223替代槽栅结构224和槽电极结构226。在另一个替代实施例中，可以将槽电极结构226连接到发射极电极44而非栅电极28，以便减少栅电容。在又一个实施例中，可以从装置30中省略栅电极结构223，在此情况中，处于导通状态的电流仅流经沿着槽栅结构224形成的沟道，以便进一步改善短路鲁棒性。 
图18图示制造的较后阶段的根据另一个实施例的装置40的局部剖视图。装置40图示使用本文描述的方法形成的实施例。在一个实施例中，形成装置40，其具有槽栅结构223和槽电极结构226。此外，在装置40中，可以在制造期间在与槽电极结构226相邻的区域中掩盖区域33，这样可改善封闭的鲁棒性。 
图19图示制造的较后阶段的根据又一个实施例的装置50的局部剖视图。装置50图示使用本文描述的方法形成的实施例。在装置50中，可以省略槽电极结构226，并且可以形成相邻单元之间的区域31的部分311，其具有制造期间掩盖的区域33或导电区域43。在替代实施例中，可以用槽栅结构224替代装置50中的槽栅结构223。 
图20图示制造的较后阶段的根据另一个实施例的装置60的局部剖视图，其可以包括槽栅结构223和槽电极结构226。装置60图示使用本文描述的方法形成的实施例。在一个实施例中，可以将槽电极结构226连接到发射极电极44以形成保护电极配置。在一个实施例中，可以在槽电极结构226的多个部分中形成区域36的一部分，如图20所示。在另一个实施例中，可以形成槽电极结构226之间的区域31的部分，其具有制造期间掩盖的区域33或触点43，并且可以将31的每个其它部分保持浮动，与图19所示的区域311一样)。 
图21图示制造的较后阶段的根据又一个实施例的装置70的局部剖视图，其可以包括槽栅结构223和槽电极结构226。装置70图示使用本文描述的方法形成的实施例。在一个实施例中，可以在制造期间将区域33或导电区域43掩盖，并且可以在槽栅结构223的一侧上 省略区域33或导电区域43，以及可以将区域31的每个其它部分保持浮动，与图19所示的区域311一样)。在一个实施例中，可以将槽电极结构226连接到发射极电极44以形成保护电极配置。在一个实施例中，可以在槽电极结构226的多个部分中形成区域36的一部分，如图21所示。 
图22图示根据制造的较后阶段的另一个实施例的装置80的局部剖视图。装置80图示使用本文描述的方法形成的实施例。在一个实施例中，形成装置80，其具有槽栅结构223，正如结合装置30描述的。根据本实施例，装置80还具有在槽栅结构223之间形成的槽电极结构229。在本实施例中，可以形成槽电极结构229，其具有沿着导电电极280的所有表面的层261，并进一步连接到发射极电极44，如图22所示。在一个实施例中，在形成栅电极28时可形成导电电极280。根据本实施例，槽电极结构229可被配置为保护电极或场板结构。根据本实施例，可以使用光掩模步骤来形成槽电极229。 
图23图示根据制造的较后阶段的另一个实施例的装置90的局部剖视图。装置90图示使用本文描述的方法形成的实施例。在一个实施例中，可以形成装置90，其具有槽栅结构223，正如结合装置30描述的。根据本实施例，装置90还可以具有在槽栅结构223之间形成的槽电极结构230。在本实施例中，可以形成槽电极结构230，其具有沿着导电电极280的下表面的层261和沿着导电电极280的上表面的层26，可以进一步连接到发射极电极44。在一个实施例中，在形成栅电极28时可以形成导电电极280。根据本实施例，槽电极结构230可被配置为保护电极或场板结构。根据本实施例，可以不采用掩模步骤(即，没有掩模的曝光)来形成装置90。 
图24-27图示制造的各个阶段的根据另一个实施例的装置99的局部剖视图。在一个实施例中，装置99可被配置为具有槽保护电极的IGFET装置。在一个实施例中，装置60包括半导体材料区域、半导体基材或半导体区域112，其可以是(例如)具有约0.001欧姆-厘 米至约0.005欧姆-厘米的电阻率的n型硅基材111。举例而言，基材111可以与磷、砷或锑掺杂。在图示的实施例中，基材111提供装置60的漏极区域、漏极触点或第一载流触点。 
可以在基材111中、基材上111上或覆盖基材111形成半导体层、漂移区域或扩展的漏极区域114。在一个实施例中，可以使用半导体外延生长技术来形成半导体层114。替代地，可以使用半导体掺杂和扩散技术来形成半导体层114。在适于50伏特装置的实施例中，半导体层114可以是n型的，含有约1.0×1016个原子／cm3至约1.0×1017个原子／cm3的掺杂物浓度，并且可具有从约3微米至约5微米的厚度。可以取决于装置99的期望的额定漏源击穿电压(BVDSS)来增加或减少半导体层114的掺杂物浓度和厚度。在一个实施例中，半导体层114可以具有分级的掺杂物分布。在一个实施例中，半导体层114可以具有在装置99的沟道区域的漏极端与半导体层114相遇的附近提供较高掺杂物浓度的区域的掺杂物分布。在一个实施例中，可以采用与结合图1-8描述的装置10相似的方式来处理装置99，除了可以跳过JFET区域14的形成，以及可以在后来的步骤形成区域31，如下文描述且被指定为本体区域310。如图24所示，装置99可以包括从主表面18延伸的槽22，并且可以形成具有层261和26，如先前所述。在一个实施例中，可以覆盖主表面18以及在槽22内沿着层261和26形成一个材料层。在一个实施例中，该材料层可以是晶体半导体材料、导电材料或其组合。在一个实施例中，该材料层可以是掺杂的多晶硅。在一个实施例中，可以将多晶硅与n型掺杂物(如磷或砷)掺杂。在后续步骤中，可以将该材料层平整化以在槽结构22内形成中间结构1021，如图24所示。在一个实施例中，对于平整化步骤可以使用化学机械抛光技术。当该材料层包括晶体半导体材料时，可以在平整化之前或之后对该材料层热处理，以便例如激活和／或扩散晶体半导体材料中存在的任何掺杂物材料。 
图25图示在附加处理之后的装置99的局部剖视图。在一个实施例中，还可以将中间结构1021嵌入槽结构22内以形成保护电极21。 作为一个例子，在保护电极21包括晶体半导体材料时，对于凹入步骤可以使用基于氟或氯的化学过程的干式蚀刻。根据本实施例，可以将保护电极21嵌入槽结构22内层261下方。在可选步骤中，可以沿着层26形成隔墙264以在后续处理期间保护层26。在一个实施例中，隔墙264可以是氮化物材料。在一个实施例中，隔墙264可以具有从约0.015微米至约0.02微米的厚度。 
图26图示在附加处理之后的装置99的局部剖视图。在一个实施例中，可以邻接保护电极21形成层127。在一个实施例中，层127可以包括介电层或绝缘层，并且被配置为例如多晶硅层间介电层或电极间介电层。在一个实施例中，层127可以包括使用热氧化技术形成的氧化硅。在一个实施例中，层127可以具有从约0.1微米至约0.3微米的厚度。 
随后，可以移除隔墙264，并可以覆盖主表面18及在槽结构22内形成材料层。在一个实施例中，该材料层可以是晶体半导体材料、导电材料或其组合。在一个实施例中，该材料层可以是掺杂的多晶硅。在一个实施例中，可以将多晶硅与n型掺杂物(如磷或砷)掺杂。随后，可以使用层26将该材料层平整化作为停止层。在一个实施例中，对于平整化步骤可以使用化学机械平整化。可以使用平整化步骤以在槽结构22内形成栅电极28，如图26所示。在可选步骤中，还可以将栅电极28嵌入在槽22内主表面18下方。 
图27图示在后续处理之后的装置99的局部剖视图。在一个实施例中，可以邻接槽结构22从主表面18延伸形成本体、基极或掺杂区域310。本体区域310可以具有与半导体层114的导电性类型相反的导电性类型。在一个实施例中，本体区域310可以具有p型导电性，并且可以使用例如硼掺杂源来形成。本体区域310具有适于形成作为装置99的导通沟道或沟道区域进行操作的反型层的掺杂物浓度。本体区域310可以从主表面18延伸到例如约0.5微米至约2.0微米的深度。要理解，本体区域310可以在制造的较早阶段形成，例如在形成 槽22之前形成。本体区域310可以使用掺杂技术(如离子注入和退火技术)来形成。 
在后续步骤中，可以覆盖主表面18的部分形成掩模层(未示出)。在一个实施例中，源极区域、导电区域或载流区域333可以在本体区域310内、本体区域310中或覆盖本体区域310形成，并且可以从主表面18延伸到例如约0.1微米至约0.5微米的深度。在一个实施例中，源极区域333可以具有n型导电性，并且可以使用例如磷或砷掺杂源来形成。在一个实施例中，可以使用离子注入掺杂工序以在本体区域310内形成源极区域333。然后可以移除掩模层，并可以对注入的掺杂物退火。在一个实施例中，可以根据结合图9描述的方法进一步处理装置99，以获得如图27所示的结构。然而，在本实施例中，可以不采用铝来形成导电层46。 
本领域技术人员可从上述所有内容确定，根据一个实施例，一种形成绝缘栅半导体装置的方法包括提供具有主表面(例如元件18)的半导体材料区域(例如，元件11、112)的步骤。该方法包括形成从主表面延伸到半导体材料区域中的第一槽(例如，元件22、2201、2202)以及形成覆盖第一槽的表面的第一介电层(例如元件261)。该方法包括形成覆盖第一介电层的光敏层(例如，元件63)，其中该光敏层被配置来保护沿着第一槽的下表面的第一介电层的至少一部分。该方法包括从第一槽的至少一个上侧壁表面(例如，元件221)移除第一介电层的至少一部分，并移除光敏层。该方法包括沿着至少一个上侧壁表面形成第二介电层(例如，元件26)，其中第一和第二介电层具有不同的厚度。该方法包括沿着第一和第二介电层中的至少一个来形成第一导电电极(例如元件28、280、21)。 
本领域技术人员还将认识到，根据另一个实施例，在上面的段落描述的方法中，形成第一导电电极的步骤可以包括覆盖第一和第二介电层的表面形成第一导电电极(例如，元件28、280)，且其中第二介电层比第一介电层薄。 
本领域技术人员还将认识到，根据另一个实施例，在同样上面的段落描述的方法中，形成第一导电电极的步骤可以包括沿着第一介电层的表面形成第一导电电极(例如，元件21)，该方法还包括覆盖第一导电电极形成第三介电层(例如，元件127)，以及沿着第二介电层的表面形成第二导电电极(例如，元件28)的步骤，其中第二导电电极被配置为栅电极，且其中第一导电电极被配置为保护电极。 
本领域技术人员还将认识到，根据又一个实施例，一种绝缘栅半导体装置包括具有主表面(例如元件18)的半导体材料区域(例如，元件11、112)。第一槽(例如，元件22、223、224、230、2201、2202)从主表面延伸。第二槽(例如，元件22、223、224、230、2201、2202)从主表面延伸并与第一槽隔开。沿着第一和第二槽的下表面以及第一和第二槽的第一上表面的至少一部分形成第一介电层(例如，元件261)。沿着第一和第二槽的第二上表面(例如，元件221)的至少一部分形成第二介电层(例如，元件26)，其中第二介电层比第一介电层薄。沿着第一和第二介电层在第一槽内形成第一导电电极(例如，元件28、280)。沿着第一和第二介电层在第二槽内形成第二导电电极(例如，元件28、280)，其中第一和第二导电电极以及第二介电层被配置来控制半导体材料区域内的沟道区域。 
本领域技术人员还将认识到，根据另一个实施例，在上面的段落描述的结构中，第二上表面与第一上表面相反，且其中第一上表面具有包括第一介电层和第二介电层的交替部分(例如，元件221、222)，且其中该装置还包括与第一槽相邻形成的第一掺杂区域(例如，元件31、311)且被配置来形成沟道。 
本领域技术人员还将认识到，根据另一个实施例，在同样上面的段落描述的结构还可以包括从主表面延伸在第一和第二槽之间的第三槽(例如，元件22、223、224、226、229、230、2201、2202)，其可以包括沿着第三槽的表面形成的第一介电层(例如，元件261)和在第三槽内形成的第三电极(例如，元件28、280)。 
本领域技术人员还将认识到，根据另一个实施例，在上面的段落描述的结构中，第三电极(例如，元件280)可被配置为保护电极。 
本领域技术人员还将认识到，根据又一个实施例，一种用于形成半导体装置的方法包括提供具有主表面(例如元件18)的半导体材料区域(例如，元件11、112)。该方法包括形成从主表面延伸且隔开的第一和第二槽(例如，元件22、223、224、230、2201、2202)以及在半导体材料区域内形成第一掺杂区域(例如，元件31、311)。该方法包括沿着第一和第二槽的表面和沿着主表面形成第一层(例如，元件261)，以及覆盖第一层形成光敏层(例如，元件63)。该方法包括在光敏层中形成开口(例如，元件1379、1380)以沿着第一和第二槽的上侧壁表面(例如，元件221)的部分和沿着主表面的部分对第一层曝光。该方法包括减小第一层的已曝光部分(例如，元件2610、2611)的厚度，其中沿着第一和第二槽的下表面以及主表面保留第一层的其它部分。该方法包括在减小第一层的厚度的位置处形成第二层(例如，元件26)，其中第二层比第一层薄。该方法包括沿着第一和第二层在第一和第二槽中形成导电电极(例如，元件28、280)。 
本领域技术人员还将认识到，根据又一个实施例，在上面的段落描述的方法中，形成开口的步骤可以包括沿着第一和第二槽的上侧壁表面形成隔开的多个开口(例如，元件1380)，且其中至少一个开口将第一槽的上侧壁、主表面和第二槽的上侧壁表面的邻接部分曝光。 
本领域技术人员还将认识到，根据另一个实施例，在同样上面的段落描述的方法中，形成光敏层的步骤可以包括形成正性光刻胶层，且其中形成开口包括通过掩模(例如，元件137)将正性光刻胶层的部分曝光于光源(例如，元件67)以及将已曝光的部分显影。 
本领域技术人员还将认识到，根据又一个实施例，一种形成绝缘栅半导体装置的方法包括提供从半导体材料区域(例如，元件11、112)的主表面(例如，元件18)延伸的槽(例如，元件22、223、 224、230)。该方法包括沿着槽的表面形成第一介电层(例如，元件261)。该方法包括覆盖第一介电层提供包括沿着槽的上表面(例如，元件221)的多个横向隔开的开口(例如，元件1380)的图案化层(例如，元件63、137、138、631)。该方法包括通过开口减小第一介电层的厚度，同时保留第一介电层位于邻接开口沿着槽的其它表面(例如，元件222)的位置中的其它部分。该方法包括沿着槽中将第一介电层在厚度上减小的那些部分(例如，元件221)形成第二介电层(例如，元件26)。该方法包括形成槽内邻近第一和第二介电层的控制电极(例如，元件28)，其中第二介电层被配置为栅极介电层，以及第一介电层比第二介电层厚。 
鉴于上文，显然公开了一种创新的方法和结构。包括在这些特征中有包括厚介电材料和薄介电材料的部分的槽电极结构。可以选择性地曝光并显影光刻胶层，可以选择性地移除随槽形成的厚介电层的多个部分或将其在厚度上减小，以及可以在移除厚介电层处形成薄介电层。厚介电层被配置来提供具有减小栅电极电容的IGFET装置以及降低相关的开关损耗。该方法是灵活的，且甚至在单个装置内提供多个不同的槽电极结构。该方法包括可以使用现有处理设备和材料实现的光刻剂曝光和显影技术，这样使得该方法具有成本效率。 
还公开了一种形成绝缘栅半导体装置的方法，其包括如下步骤：提供具有主表面的半导体材料区域；形成从所述主表面延伸到所述半导体材料区域中的第一槽；覆盖所述第一槽的表面形成第一介电层；覆盖所述第一介电层形成光敏层，其中所述光敏层被配置来保护所述第一介电层的沿着所述第一槽的下表面的至少一部分；从所述第一槽的至少一个上侧壁表面移除所述第一介电层的至少一部分；移除所述光敏层；沿着所述至少一个上侧壁表面形成第二介电层，其中所述第一和第二介电层具有不同的厚度；以及沿着所述第一和第二介电层中的至少一个形成第一导电电极。 
根据本实用新型的上述方法，其中形成第一导电电极包括：覆盖 所述第一和第二介电层的表面形成所述第一导电电极，且其中所述第二介电层比所述第一介电层薄。 
根据本实用新型的上述方法，其中形成所述第一导电电极包括：沿着所述第一介电层的表面形成所述第一导电电极，所述方法还包括如下步骤：覆盖所述第一导电电极形成第三介电层，以及沿着所述第二介电层的表面形成第二导电电极，其中所述第二导电电极被配置为栅电极，且其中所述第一导电电极被配置为保护电极。 
根据本实用新型的上述方法，其中从所述第一槽的至少一个上侧壁表面移除所述第一介电层的至少一部分包括：从第一上侧壁表面移除所述第一介电层的一部分，同时沿着所述第一槽与所述第一上侧壁相反的第二上侧壁表面保留所述第一介电层，且其中形成所述第二介电层包括：沿着所述第一上侧壁表面形成所述第二介电层。 
根据本实用新型的上述方法，其中形成所述第一导电电极包括形成栅电极，且其中移除所述第一介电层的至少一部分包括：从所述第一槽的相对侧壁表面移除所述第一介电层的若干部分。 
根据本实用新型的上述方法，其还包括：形成从所述主表面延伸的第二槽；沿着所述第二槽的表面形成所述第一介电层；以及沿着所述第二槽内的所述第一介电层的表面形成所述光敏层。 
根据本实用新型的上述方法，其中从所述第一槽的至少一个上侧壁表面移除所述第一介电层的至少一部分包括：从所述第一槽的至少一个上侧壁表面移除所述第一介电层的至少一部分，而不从所述第二槽移除所述第一介电层。 
根据本实用新型的上述方法，其还包括：在所述第二槽内形成第二导电电极；形成邻接所述第一和第二槽的基极区域；以及形成邻接所述第一槽但不邻接所述第二槽的发射极区域。 
根据本实用新型的上述方法，其还包括形成耦接到所述发射极区 域和所述第二导电电极的发射极电极。 
根据本实用新型的上述方法，其中移除所述第一介电层的至少一部分包括：从所述第一槽的两个上侧壁表面移除所述第一介电层，且其中形成所述第二介电层包括：沿着所述第一槽的两个上侧壁表面形成所述第二介电层，且其中所述方法还包括：形成邻接所述第一槽的相反两侧的第一和第二基极区域；在所述第一基极区域中但不在所述第二基极区域中形成发射极区域；以及形成与所述发射极区域和所述第一基极区域接触但是不接触所述第二基极区域的导电触点。 
根据本实用新型的上述方法，其中移除所述第一介电层的至少一部分包括：从所述第一槽的仅一个侧壁表面移除所述第一介电层，且其中形成所述第二介电层包括：沿着所述第一槽的所述仅一个侧壁表面形成所述第二介电层，且其中所述方法还包括：形成邻接所述第一槽的相反两侧的第一和第二基极区域；以及在邻接所述第二介电层的所述第一基极区域中但不在所述第二基极区域中形成发射极区域。 
根据本实用新型的上述方法，其还包括：形成与所述发射极区域和所述第一基极区域接触但是不接触所述第二基极区域的导电触点。 
根据本实用新型的上述方法，其中形成所述第一介电层包括：覆盖所述主表面形成所述第一介电层，且其中移除所述第一介电层的至少一部分包括：移除覆盖所述主表面的至少一部分的所述第一介电层的至少一部分。 
还公开了一种用于形成半导体装置的方法，其包括：提供具有主表面的半导体材料区域；形成从所述主表面延伸且隔开的第一和第二槽；在所述半导体材料区域内形成第一掺杂区域；沿着所述第一和第二槽的表面以及沿着所述主表面形成第一层；覆盖所述第一层形成光敏层；在所述光敏层中形成开口以沿着所述第一和第二槽的上侧壁表面的若干部分和沿着所述主表面的若干部分来暴露所述第一层；减小所述第一层的所暴露的部分的厚度，其中所述第一层的其它部分沿着 所述第一和第二槽的下表面以及所述主表面保留；在将所述第一层在厚度上减小的位置处形成第二层，其中所述第二层比所述第一层薄；以及在所述第一和第二槽内沿着所述第一和第二层形成导电电极。 
根据本实用新型的上述方法，其中形成所述开口包括：沿着所述第一和第二槽的上侧壁表面形成隔开的多个开口，且其中至少一个开口将所述第一槽的上侧壁、所述主表面和所述第二槽的上侧壁表面的若干邻接部分曝光。 
根据本实用新型的上述方法，其中形成所述光敏层包括：形成正性光刻胶层光刻胶层，且其中形成所述开口包括：通过掩模将所述正性光刻胶层的若干部分曝光于光源以及将所曝光的部分显影，且其中在第一槽中形成所述导电电极包括形成栅电极，且其中在所述第二槽中形成所述导电电极包括形成保护电极。 
还公开了一种用于形成绝缘栅半导体装置的方法，其包括：形成从半导体材料区域的主表面延伸的槽；沿着所述槽的表面形成第一介电层；覆盖所述第一介电层提供图案化层，所述图案化层包括沿着所述槽的上表面的多个横向隔开的开口；通过所述开口减小所述第一介电层的厚度，同时将所述第一介电层的其它部分保留在沿着相邻于所述开口的所述槽的其它表面的位置上；沿着所述槽中将所述第一介电层在厚度上减小的那些部分形成第二介电层；形成所述槽内邻近所述第一和第二介电层的控制电极，其中所述第二介电层被配置为栅极介电层，并且所述第一介电层比所述第二介电层厚。 
虽然本实用新型的主题是结合特定优选实施例和示例性实施例来描述的，但是前文附图及其描述仅描绘发明主题的典型实施例，并且因此不应视为对其范围的限制。显然，许多替换和变化将对本领域技术人员而言是显而易见的。例如，即使发明主题是针对特定的n型沟道IGBT和MOSFET结构来描述的，但是该方法和结构可直接应用于其它MOS晶体管以及双极、BiCMOS、金属半导体FET (MESFET)、HFET、闸管双向晶体管以及其它晶体管结构。 
正如所附权利要求反映的，发明方面所依据的特征少于单个前文公开的实施例的所有特征。因此，下文表述的权利要求由此显性地并入附图的详细描述中，其中每项权利要求作为本实用新型的单独实施例来支持自己。再者，虽然本文描述的一些实施例包括其它实施例中包括的一些而非其它特征，但是不同实施例的特征的组合应在本实用新型的范围内，并且应形成不同实施例，正如本领域技术人员将理解的。 

Claims (4)

1.一种绝缘栅半导体装置结构，其特征在于包括：
具有主表面的半导体材料区域；
从所述主表面延伸的第一槽；
从所述主表面延伸且与所述第一槽隔开的第二槽；
沿着所述第一和第二槽的下表面以及所述第一和第二槽的第一上表面的至少一部分形成的第一介电层；
沿着所述第一和第二槽的第二上表面的至少一部分形成的第二介电层，其中所述第二介电层比所述第一介电层薄；
在所述第一槽内沿着所述第一和第二介电层形成的第一导电电极；以及
在所述第二槽内沿着所述第一和第二介电层形成的第二导电电极，其中所述第一和第二导电电极以及所述第二介电层被配置来控制所述半导体材料区域内的沟道区域。
2.根据权利要求1所述的结构，其特征在于，所述第二上表面与所述第一上表面相反，且其中所述第一上表面具有包括所述第一介电层和所述第二介电层的交替部分，且其中所述装置还包括：与所述第一槽相邻形成且被配置来形成沟道的第一掺杂区域。
3.根据权利要求1所述的结构，其特征在于，还包括：
在所述第一和第二槽之间从所述主表面延伸的第三槽；
所述第一介电层沿着所述第三槽的表面形成；以及
在所述第三槽内形成的第三电极。
4.根据权利要求3所述的结构，其特征在于，所述第三槽在缺少所述第二介电层的状态下形成，且其中所述第三电极被配置为保护电极。
CN201320437756.3U 2012-07-24 2013-07-23 绝缘栅半导体装置结构 Expired - Lifetime CN203466196U (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/556,989 US8946002B2 (en) 2012-07-24 2012-07-24 Method of forming a semiconductor device having a patterned gate dielectric and structure therefor
US13/556,989 2012-07-24

Publications (1)

Publication Number Publication Date
CN203466196U true CN203466196U (zh) 2014-03-05

Family

ID=49994045

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201320437756.3U Expired - Lifetime CN203466196U (zh) 2012-07-24 2013-07-23 绝缘栅半导体装置结构

Country Status (2)

Country Link
US (2) US8946002B2 (zh)
CN (1) CN203466196U (zh)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8980713B2 (en) * 2013-05-31 2015-03-17 Sony Corporation Method for fabricating a metal high-k gate stack for a buried recessed access device
WO2015028838A1 (en) 2013-08-27 2015-03-05 Freescale Semiconductor, Inc. Semiconductor device and method of manufacture therefor
KR102164542B1 (ko) * 2014-05-21 2020-10-12 삼성전자 주식회사 매립형 게이트 구조체를 갖는 반도체 소자 및 그 제조 방법
US9178027B1 (en) * 2014-08-12 2015-11-03 Freescale Semiconductor, Inc. Bidirectional trench FET with gate-based resurf
DE102014114230B4 (de) * 2014-09-30 2021-10-07 Infineon Technologies Ag Halbleitervorrichtung und Herstellungsverfahren hierfür
US9837526B2 (en) 2014-12-08 2017-12-05 Nxp Usa, Inc. Semiconductor device wtih an interconnecting semiconductor electrode between first and second semiconductor electrodes and method of manufacture therefor
US9472662B2 (en) * 2015-02-23 2016-10-18 Freescale Semiconductor, Inc. Bidirectional power transistor with shallow body trench
US9443845B1 (en) 2015-02-23 2016-09-13 Freescale Semiconductor, Inc. Transistor body control circuit and an integrated circuit
US9691863B2 (en) * 2015-04-08 2017-06-27 Alpha And Omega Semiconductor Incorporated Self-aligned contact for trench power MOSFET
KR102066310B1 (ko) * 2015-09-08 2020-01-15 매그나칩 반도체 유한회사 전력용 반도체 소자
DE102015117469A1 (de) * 2015-10-14 2017-04-20 Infineon Technologies Austria Ag Verfahren zum herstellen einer halbleitervorrichtung mit grabengate durch verwenden einer screenoxidschicht
US10348295B2 (en) 2015-11-19 2019-07-09 Nxp Usa, Inc. Packaged unidirectional power transistor and control circuit therefore
KR102616129B1 (ko) * 2016-02-26 2023-12-21 에스케이하이닉스 주식회사 멀티 레벨 강유전체 메모리 장치 및 그 제조방법
CN105679816B (zh) * 2016-04-26 2019-01-01 电子科技大学 一种沟槽栅电荷存储型igbt及其制造方法
CN105826205B (zh) * 2016-05-31 2018-10-26 上海华虹宏力半导体制造有限公司 沟槽栅功率器件的制造方法及结构
JP6786316B2 (ja) * 2016-09-12 2020-11-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN108133891A (zh) * 2016-12-01 2018-06-08 全球能源互联网研究院 一种沟槽型igbt及其制备方法
US11257916B2 (en) 2019-03-14 2022-02-22 Semiconductor Components Industries, Llc Electronic device having multi-thickness gate insulator
US11217690B2 (en) 2019-09-16 2022-01-04 Infineon Technologies Austria Ag Trench field electrode termination structure for transistor devices
EP3944742A1 (en) * 2020-06-18 2022-02-02 Dynex Semiconductor Limited Sic mosfet with asymmetric trench oxide and method of manufacture
US11393907B2 (en) * 2020-08-12 2022-07-19 Infineon Technologies Austria Ag Transistor device with buried field electrode connection
US20220271131A1 (en) * 2021-02-23 2022-08-25 Changxin Memory Technologies, Inc. Semiconductor structure and method for forming same
JP7486453B2 (ja) 2021-03-26 2024-05-17 三菱電機株式会社 半導体装置及び半導体装置の製造方法

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4994871A (en) 1988-12-02 1991-02-19 General Electric Company Insulated gate bipolar transistor with improved latch-up current level and safe operating area
US4992390A (en) 1989-07-06 1991-02-12 General Electric Company Trench gate structure with thick bottom oxide
EP0527600B1 (en) 1991-08-08 2003-06-25 Kabushiki Kaisha Toshiba Insulated trench gate bipolar transistor
US5591301A (en) * 1994-12-22 1997-01-07 Siemens Aktiengesellschaft Plasma etching method
US5751024A (en) 1995-03-14 1998-05-12 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device
US6093614A (en) * 1998-03-04 2000-07-25 Siemens Aktiengesellschaft Memory cell structure and fabrication
GB9917099D0 (en) * 1999-07-22 1999-09-22 Koninkl Philips Electronics Nv Cellular trench-gate field-effect transistors
US6265297B1 (en) * 1999-09-01 2001-07-24 Micron Technology, Inc. Ammonia passivation of metal gate electrodes to inhibit oxidation of metal
GB0005650D0 (en) * 2000-03-10 2000-05-03 Koninkl Philips Electronics Nv Field-effect semiconductor devices
US6444528B1 (en) 2000-08-16 2002-09-03 Fairchild Semiconductor Corporation Selective oxide deposition in the bottom of a trench
US6621112B2 (en) * 2000-12-06 2003-09-16 Infineon Technologies Ag DRAM with vertical transistor and trench capacitor memory cells and methods of fabrication
US6576404B2 (en) * 2000-12-19 2003-06-10 Lsi Logic Corporation Carbon-doped hard mask and method of passivating structures during semiconductor device fabrication
US6674124B2 (en) * 2001-11-15 2004-01-06 General Semiconductor, Inc. Trench MOSFET having low gate charge
DE10203164B4 (de) * 2002-01-28 2005-06-16 Infineon Technologies Ag Leistungshalbleiterbauelement und Verfahren zu dessen Herstellung
DE10214151B4 (de) * 2002-03-28 2007-04-05 Infineon Technologies Ag Halbleiterbauelement mit erhöhter Durchbruchspannung im Randbereich
US6894353B2 (en) * 2002-07-31 2005-05-17 Freescale Semiconductor, Inc. Capped dual metal gate transistors for CMOS process and method for making the same
GB0405325D0 (en) * 2004-03-10 2004-04-21 Koninkl Philips Electronics Nv Trench-gate transistors and their manufacture
US8120135B2 (en) * 2004-05-19 2012-02-21 Infineon Technologies Ag Transistor
KR100699830B1 (ko) * 2004-12-16 2007-03-27 삼성전자주식회사 이레이즈 효율을 개선하는 비휘발성 메모리 소자 및 제조방법
DE102005041108B3 (de) * 2005-08-30 2007-05-31 Infineon Technologies Ag Verfahren zur Herstellung eines Trench-Transistors und Trench-Transistor
US7443225B2 (en) * 2006-06-30 2008-10-28 Alpha & Omega Semiconductor, Ltd. Thermally stable semiconductor power device
KR100761373B1 (ko) * 2006-09-08 2007-09-27 주식회사 하이닉스반도체 플래시 메모리 소자 제조방법
US7687396B2 (en) * 2006-12-29 2010-03-30 Texas Instruments Incorporated Method of forming silicided gates using buried metal layers
TWI334200B (en) * 2007-04-13 2010-12-01 Nanya Technology Corp Memory device and fabrication method thereof
US20090057740A1 (en) * 2007-09-04 2009-03-05 Winbond Electronics Corp. Memory with surface strap
US20090072406A1 (en) * 2007-09-18 2009-03-19 International Business Machines Corporation Interconnect structure with improved electromigration resistance and method of fabricating same
KR101002548B1 (ko) * 2007-10-10 2010-12-17 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
KR100994711B1 (ko) * 2008-05-21 2010-11-17 주식회사 하이닉스반도체 전하 트랩형 비휘발성 메모리 장치 제조 방법
US20090302401A1 (en) * 2008-06-05 2009-12-10 Chartered Semiconductor Manufacturing, Ltd. Pfet enhancement during smt
US20100193898A1 (en) * 2009-02-04 2010-08-05 Tel Epion Inc. Method for forming trench isolation using gas cluster ion beam processing
US9330934B2 (en) * 2009-05-18 2016-05-03 Micron Technology, Inc. Methods of forming patterns on substrates
US8835294B2 (en) * 2010-03-16 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method for improving thermal stability of metal gate
CN102214563B (zh) * 2010-04-09 2013-03-13 中国科学院微电子研究所 一种金属栅极/高k栅介质叠层结构的制备和成形方法
US8519473B2 (en) * 2010-07-14 2013-08-27 Infineon Technologies Ag Vertical transistor component
US9799773B2 (en) * 2011-02-02 2017-10-24 Semiconductor Energy Laboratory Co., Ltd. Transistor and semiconductor device
US8674470B1 (en) * 2012-12-22 2014-03-18 Monolithic 3D Inc. Semiconductor device and structure

Also Published As

Publication number Publication date
US20150102403A1 (en) 2015-04-16
US20140027813A1 (en) 2014-01-30
US9385202B2 (en) 2016-07-05
US8946002B2 (en) 2015-02-03

Similar Documents

Publication Publication Date Title
CN203466196U (zh) 绝缘栅半导体装置结构
JP5154347B2 (ja) 超接合半導体ディバイスおよび超接合半導体ディバイスの製造方法
US7417266B1 (en) MOSFET having a JFET embedded as a body diode
EP1340263B1 (en) Trench-gate field-effect transistors and their manufacture
US6521497B2 (en) Method of manufacturing a field effect transistor
JP3618517B2 (ja) 半導体装置およびその製造方法
TWI500114B (zh) 半導體組件及製造方法
US10685955B2 (en) Trench diode and method of forming the same
US9070714B1 (en) Strapped dual-gate VDMOS device
JP2004511910A (ja) トレンチショットキー整流器が組み込まれたトレンチ二重拡散金属酸化膜半導体トランジスタ
JP4294117B2 (ja) Ｍｏｓコントロールダイオード及びその製造方法
US8536003B2 (en) Method for fabricating semiconductor power device
KR20180062379A (ko) 반도체 장치, rc-igbt 및 반도체 장치의 제조 방법
US8536004B2 (en) Method for fabricating semiconductor power device
JP2006108208A (ja) Ｌｄｍｏｓトランジスタを含む半導体装置
US20130082324A1 (en) Lateral stack-type super junction power semiconductor device
JP5087816B2 (ja) 半導体装置およびその製造方法
JP3354127B2 (ja) 高電圧素子及びその製造方法
TWI463650B (zh) 功率半導體元件及其製作方法
CN107863378B (zh) 超结mos器件及其制造方法
KR20120016268A (ko) 반도체 장치용 3ｄ 채널 구조물
CN102184870B (zh) Umos晶体管及其形成方法
EP4260376A1 (en) Semiconductor device
TW201501300A (zh) 雙溝渠式ｍｏｓ電晶體結構及其製造方法
CN117810245A (zh) 晶体管结构和其形成方法

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant
CX01 Expiry of patent term
CX01 Expiry of patent term

Granted publication date: 20140305