TW201501300A - 雙溝渠式ｍｏｓ電晶體結構及其製造方法 - Google Patents

雙溝渠式ｍｏｓ電晶體結構及其製造方法 Download PDF

Info

Publication number
TW201501300A
TW201501300A TW102122482A TW102122482A TW201501300A TW 201501300 A TW201501300 A TW 201501300A TW 102122482 A TW102122482 A TW 102122482A TW 102122482 A TW102122482 A TW 102122482A TW 201501300 A TW201501300 A TW 201501300A
Authority
TW
Taiwan
Prior art keywords
layer
trench
main
polysilicon layer
oxide layer
Prior art date
Application number
TW102122482A
Other languages
English (en)
Other versions
TWI511293B (zh
Inventor
Qinhai Jin
Original Assignee
Chip Integration Tech Co Ltd
Jin Qin Hai
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chip Integration Tech Co Ltd, Jin Qin Hai filed Critical Chip Integration Tech Co Ltd
Priority to TW102122482A priority Critical patent/TWI511293B/zh
Priority to US14/093,596 priority patent/US8907413B1/en
Priority to CN201410097345.3A priority patent/CN104241364B/zh
Publication of TW201501300A publication Critical patent/TW201501300A/zh
Application granted granted Critical
Publication of TWI511293B publication Critical patent/TWI511293B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66727—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

雙溝渠式MOS電晶體元件的結構包含由複數個主溝渠相間以平台，形成於重摻雜的n+半導體基板上的n-磊晶層內，複數個主溝渠內具有主溝渠氧化層先形成於底部及側壁；再被填入第一多晶矽層。複數個凹陷區，各相間一距離接著形成於平台中，凹陷區具有副溝渠閘極氧化層、第二多晶矽層做為MOS閘極；MOS閘極兩側的平台則是離子佈植區。佈植區和第一多晶矽層作為源極，基板的背面則是汲極。第二實施例中，數列與主溝渠走向垂直的MOS結構藉由第二多晶矽層連接，第二多晶矽層和主溝渠內的第一多晶矽層藉由氧化層隔離。

Description

雙溝渠式MOS電晶體結構及其製造方法
本發明係有關於半導體元件，特別是指一種新的雙溝槽型MOS電晶體結構及其製造方法。
電源積體電路(power IC)已發展至作為電源管理及電源控制，這種power IC是藉由控制功率開關元件的開關完成電源管理及電源控制，功率MOS(metal/oxide/semiconductor)電晶體是現代應用最廣的一種功率元件。
作為功率開關元件的基本要素至少要有低製造成本、在導通的操作下具有低電阻性、開關操作快等特性。低電阻值是為了達到在大的驅動電流下只有很低的電位降落。依據這様的特性製造的溝渠式功率MOS電晶體，可參考美國專利6,974,750。如圖1所示複數個溝渠形成於一n-磊晶層5b形成於重摻雜的n+半導體基板1上，溝渠7內有溝渠氧化層8形成於溝渠的所有表面(側壁、底部及平台上)，接著一n型摻雜的多晶矽層9形成於溝渠 氧化層8上作為閘極，p-本體4b/n+佈植區6作為源極則形成於溝渠間平台下的n-磊晶層5b內。多晶矽9的上方則是氧化層10。氧化層10再被以微影及蝕刻技術蝕刻形成下凹甚至越過n+佈植區6達p-本體4b的v形源極接觸區。在源極接觸區下方是一p+重摻雜佈植區12可以離子佈植技術形成。最後再形成金屬層13填補v形源極接觸區。汲極金屬層14則形成於重摻雜的n+半導體基板1的背面。
本發明揭示另一新的雙溝渠式整流元件結 構，充分利用可以被利用的平面面積，達到順向偏壓VF更低，反向漏電更小的目的。元件具在ON的操作下具有低電阻性、開關操作快等特性。
本發明揭露一種雙溝渠式MOS電晶體元件的 製造方法及結構。雙溝渠式MOS電晶體元件結構包含：複數個主溝渠各以一平台間隔形成於重摻雜的n+半導體基板上的n-磊晶層內，複數個主溝渠內具有主溝渠氧化層形成主溝渠底部及側壁，一導電型雜質摻雜的第一多晶矽層形成於該些主溝渠內。複數個凹陷區各以一次平台間隔形成於平台內，凹陷區內具有副溝渠閘極氧化層形成於凹陷區底部、側壁及平台上，一導電型雜質摻雜的第二多晶矽層形成於凹陷區內，以形成由第二多晶矽層/副溝渠閘極氧化層/n-磊晶層組成的MOS結構做為閘極；MOS結構兩旁的次平台下的n-磊晶層內則被佈植以導電型離子形成離子佈植區。
一內連線介電層形成於包含第一多晶矽層 130、第二多晶矽層及離子佈植區的表面上；複數個介層洞形成於內連線介電層內，其中，該些介層洞中的第一群組為源極連接，由主溝渠的第一多晶矽層及該些離子佈植區所組成，介層洞中的第二群組連接凹陷區內的MOS閘極；一內連線金屬層形成於內金屬介電層上及介層洞內，並被圖案化成第一金屬層連接所述的第一群組介層、第二金屬層與第二群組介層連接；另一金屬層形成於該n+半導體基板背面以做為汲極。
在第二實施例中，複數個主溝渠各以一平台間 隔形成於重摻雜的n+半導體基板上的n-磊晶層內，複數個主溝渠內具有主溝渠氧化層形成於主溝渠底部、側壁及平台上，一導電型雜質摻雜的第一多晶矽層形成於主溝渠內，一氧化層形成於該些主溝渠內的第一多晶矽層上；複數個凹陷區各以一次平台間隔形成於平台內，該些凹陷區內具有副溝渠閘極氧化層形成於該些凹陷區底部及側壁，一導電型雜質摻雜的第二多晶矽層形成於該些凹陷區內也形成於主溝渠內的氧化層上，第二多晶矽層被圖案化以形成複數列由第二多晶矽層/副溝渠閘極氧化層/n-磊晶層組成的MOS結構，以做為閘極；MOS兩側平台下的n-磊晶層內則被佈植以導電型離子形成離子佈植區；一內連線介電層形成於第一多晶矽層、第二多晶矽層及副溝渠閘極氧化層上；複數個介層洞形成於內連線介電層內，以連接離子佈植區介層洞也穿過氧化層以連接由主溝渠的第一多晶矽層，其中，離子佈植區及主溝渠內的第一多晶矽 層組成源極；一內連線金屬層形成於內金屬介電層上及介層洞內以連接源極。一底部金屬層作為汲極形成於該重摻雜的n+半導體基板上。
本發明也揭示了上述二個實施例的實施方法。
1、100‧‧‧重摻雜的n+半導體基板
8‧‧‧溝渠氧化層
9‧‧‧多晶矽
165‧‧‧p+摻雜區
5b、105‧‧‧n-磊晶層
125‧‧‧凹陷區
6、155‧‧‧n型佈植區
4b、135‧‧‧p型本體(p body)
120‧‧‧主溝渠氧化層
122、142、186‧‧‧光阻圖案
127‧‧‧副溝渠閘極氧化層
130‧‧‧第一多晶矽層
140‧‧‧第二多晶矽層
1881‧‧‧第一群組介層洞
188‧‧‧介層
1882‧‧‧第二群組介層洞
185‧‧‧內金屬介電層
191‧‧‧內金屬連接導線層
190‧‧‧汲極金屬層
192‧‧‧第二內金屬連接導線層
12‧‧‧源極接觸
13‧‧‧金屬層
10‧‧‧氧化層
14‧‧‧汲極金屬層
118d‧‧‧凹陷區的間隔(次平台)
圖1顯示習知溝渠式電晶體橫截面示意圖。
圖2a顯示依據本發明第一實施例製造的雙溝渠式MOS結構內金屬介電層及內金屬連接導線層，但包含接觸墊的俯視示意圖。
圖2b顯示依據本發明第二實施例製造的雙溝渠式MOS結構內金屬介電層及內金屬連接導線層，但包含接觸墊的俯視示意圖。
圖3示主溝渠形成於n-磊晶層內，主溝渠內並有主溝渠氧化層形成的橫截面示意圖。
圖4示第一多晶矽層回填於圖4的主溝渠後，再施以回蝕以移除高出主平台上的第一多晶矽層及主溝渠氧化層，再形成定義凹陷區位置的光阻圖案之橫截面示意圖。
圖5A、圖5B、圖5C分別示沿著圖2a之AA’切割線、BB’及CC’切割線的橫截面示意圖，圖示凹陷區已形成，並且也形成副溝渠閘極氧化層。
圖6A、圖6B、圖6C分別示沿著圖2a之AA’切割線、BB’及CC’切割線的橫截面示意圖，圖示第二多晶矽層已形成再進行回蝕後的結果，二次離子佈植也已 完成。
圖7A、圖7B、圖7C分別示沿著圖2a之AA’切割線、BB’及CC’切割線的橫截面示意圖，圖示，二次離子佈植已完成後，再形成內金屬介電層及第一群組介層洞及第二群組介層洞，然後再進行第三次離子佈植。
圖8A、圖8B、圖8C分別示沿著圖2a之AA’切割線、BB’及CC’切割線的橫截面示意圖，依據本發明的第一實施例之最後結構示意圖。
圖9示依據本發明的第二實施例，形成主溝渠、主溝渠氧化層及第一多晶矽層的橫截面示意圖。
圖10示依據本發明的第二實施例，回蝕第一多晶矽層，以明顯下陷的橫截面示意圖。
圖11示依據本發明的第二實施例，形成氧化層於主溝渠內第一多晶矽層上，溢出後，再回蝕的橫截面示意圖。
圖12示依據本發明的第二實施例，形成定義凹陷區位置的光阻圖案，再進行蝕刻後以形成凹陷區之橫截面示意圖。
圖13A、圖13B、圖13C分別示依據本發明的第二實施例沿著圖2b之AA’切割線、BB’及CC’切割線的橫截面示意圖，副溝渠閘極氧化層已形成的橫截面示意圖。
圖14A、圖14B、圖14C分別示依據本發明的第二實施例沿著圖2b之AA’切割線、BB’及CC’切割線的橫截面示意圖，第二多晶矽層140形成後，再以微影蝕 刻技術定義第二多晶矽層，再施以二次離子佈植技術的橫截面示意圖。
圖15A、圖15B、圖15C分別示依據本發明的 第二實施例沿著圖2b之AA’切割線、BB’及CC’切割線的橫截面示意圖，雙溝渠MOS結構的橫截面示意圖。
本發明揭示一雙溝渠式MOS電晶體元件結構，此處及以下所述之圖#A、圖#B、圖#C中之#指的是第#圖，#後的大寫英文A、B、C所表示的是沿平面俯視圖所繪的AA’線、BB’、CC’線。為利於了解細部結構，平面俯視圖並不包含內金屬介電層、內連線金屬層，內連線金屬層和元件結構的關係請參考源極接觸墊SP，及閘極接觸墊閘極接觸墊GP，此外，元件結構的細部內容，請參考圖8A至圖8C的橫截面示意圖。
依據本發明的第一實施例，雙溝渠式MOS電晶體元件結構，請參考圖2a的平面俯視圖及圖8A至圖8C的橫截面示意圖，包含：複數個主溝渠115各以一平台118間隔形成於重摻雜的n+半導體基板100上的n-磊晶層105內，複數個主溝渠115內具有主溝渠氧化層120形成於所述之主溝渠115底部及側壁，一導電型雜質摻雜的第一多晶矽層130形成於該些主溝渠115內。複數個凹陷區125各以一次平台118d間隔形成於平台118內，凹陷區125內具有副溝渠閘極氧化層127形成於凹陷區125底部、側壁及平台118上，一導電型雜質摻雜的第二多晶矽層140 形成於凹陷區125內，以形成MOS結構閘極，所述MOS結構是指由第二多晶矽層140/副溝渠閘極氧化層127/n-磊晶層105組成；MOS結構兩旁的次平台下的n-磊晶層105內則被佈植以導電型離子形成離子佈植區165/155/135。
一內連線介電層185形成於第一多晶矽層 130、第二多晶矽層140及離子佈植區165/155/135上；複數個介層洞形成於內連線介電層185中，其中，該些介層洞中的第一群組1881連接源極接觸墊SP。源極由主溝渠115的第一多晶矽層130及離子佈植區165/155/135所組成。介層洞中的第二群組連接閘極接觸墊GP。閘極MOS由凹陷區125內第二多晶矽層140/副溝渠閘極氧化層127/n-磊晶層105組成；一內連線金屬層形成於內金屬介電層185上及介層洞內，並被圖案化成第一金屬層191連接所述的第一群組介層1881、第二金屬層192與第二群組介層1882連接；一金屬層190形成於該n+半導體基板背面以做為汲極。
在第二實施例中，請參考圖2b的平面俯視圖 及圖15A至圖15C的橫截面示意圖。導電型雜質摻雜的第二多晶矽層140在填完凹陷區125後，被微影及蝕刻的圖案化方式形成複數列和主溝渠115走向相正交的MOS結構。第二多晶矽層140和主溝渠115內的第一多晶矽層130介由主溝渠115內的氧化層137隔離。詳述如下：複數個主溝渠115各以一平台118間隔形成於重摻雜的n+半導體基板100上的n-磊晶層105內，複數個主溝渠115內具有主溝渠氧化層120形成於主溝渠115 底部、側壁及平台118上，一導電型雜質摻雜的第一多晶矽層130形成於主溝渠115內，一氧化層137形成於該些主溝渠內的第一多晶矽層130上；複數個凹陷區125各以一次平台間隔118d形成於平台118內，該些凹陷區125內具有副溝渠閘極氧化層127形成於該些凹陷區125底部及側壁，一導電型雜質摻雜的第二多晶矽層140形成於凹陷區125內也形成於主溝渠內的氧化層137上，該第二多晶矽層被圖案化以形成複數列MOS結構，以做為閘極。MOS結構是指由第二多晶矽層/副溝渠閘極氧化層/n-磊晶層組成；MOS結構兩側的平台下的n-磊晶層內則被佈植以導電型離子形成離子佈植區165/155/135；一內連線介電層185形成於第一多晶矽層130、第二多晶矽層140及副溝渠閘極氧化層127上；複數個介層洞形成於內連線介電層185內，以連接源極接觸墊源極接觸墊SP，源極是指由離子佈植區165/155/135及主溝渠115的第一多晶矽層130組成。此時，介層洞也穿過氧化層137以連接主溝渠115的第一多晶矽層130。 一內連線金屬層191形成於內金屬介電層185上及介層洞內以連接源極。閘極則是由第二多晶矽層140的末端連接出去。一金屬層190形成於該n+半導體基板背面以做為汲極。
以下將詳述製造方法。以下的說明中，跟隨於 n或p後的「-」號代表輕摻雜，而「+」表示重摻雜。
請參考圖3所示的橫截面示意圖，圖3示一n 型雜質重摻雜的n+半導體基板100具有一n型雜質摻雜的n-磊晶層105。複數個主溝渠115，可以習知的光阻圖案(未圖示)為罩幕或以硬式罩幕(未圖示)，再施以乾式蝕刻法形成。
接著，再施以熱氧化製程形成主溝渠氧化層 120於主溝渠115之側壁及底部及相鄰溝渠之平台118上。本步驟同時也可修復蝕刻損傷。
請參考圖4，接著，以沈積且同步摻雜的技術 將導電型雜質摻雜的第一多晶矽層130沈積於主溝渠115內至溢出。隨後，再以回蝕技術或化學機械研磨將高於平台118上的第一多晶矽層130去除，直到平台118上的主溝渠氧化層120也被去除，裸露出平台的磊晶層105為止。緊接著，形成光阻圖案122以定義凹陷區125的位置。 光阻圖案122的開口間隔形成於118上。即沿B-B’方向的平台(未圖示)部分被光阻圖案122所保護，同時也保護主溝渠115內的第一多晶矽層130。
隨後，請參考圖5A至圖5C，分別圖示兩個垂 直於主溝渠115走向但不同位置之橫截面示意圖及一沿平台118走向的橫截面示意圖。圖示已完成下列製程：利用光阻圖案122為罩幕進行凹陷區125的電漿蝕刻製程，接著，施以熱氧化製程形成副溝渠閘極氧化層127於凹陷區125底部、側壁及平台上。本步驟也形成副溝渠閘極氧化層127於第一多晶矽層130上，隨後，去除光阻圖案122。請注意副溝渠閘極氧化層只形成於凹陷區側壁之法線與主溝渠走向相平行的側壁及凹陷區底部。
值得注意的是副溝渠閘極氧化層127相對於 主溝渠氧化層120薄。
隨後，請參考圖6A至圖6C，再以同步摻雜的 技術沈積導電型雜質摻雜的第二多晶矽層140將填滿所有的凹陷區125，一直到溢出，再進行回蝕，以平台118上的副溝渠閘極氧化層127為回蝕終止層。請參考圖6A~圖6C沿三個方向的橫截面示意圖。凹陷區以間隔118d分隔。
接著，請參考圖7A至7C，先施以兩次離子佈 植技術，第一次將p型導電型離子全面植入於MOS結構的兩側之平台118下的n-磊晶層105以形成p型本體(p body)135，所述MOS結構是指凹陷區125之第二多晶矽層140/副溝渠閘極氧化層127/n-磊晶層105。離子佈植的劑量以使p body135之濃度高於n-磊晶層105之n型濃度高1~3個數量級即可，例如1E12-1E14/cm2。佈植的能量約為10keV-1000keV。接著，第二次的離子佈植技術，是將n型導電型離子全面植入，像是As+或P+離子是重摻雜(n+)。離子佈植的劑量約為1E13-9E15/cm2。佈植的能量約為5keV-300keV。第二次離子佈植是低能量佈植，用以在p型本體135上半形成相對較淺的n+佈植區155。
隨後，再全面沈積內金屬介電層185於上述製 程後包含第二多晶矽層140、平台上之副溝渠閘極氧化層127在內的表面上。
緊接著，再以光阻圖案186為罩幕，蝕刻內金 屬介電層185以形成第二群組介層洞1882及第一群組介 層洞1881於其中。介層洞1881、1882除了穿越內金屬介電層185外，並稍微向下凹入於第一多晶矽層130及穿過n+重摻雜區155。隨後，再施以第三次離子佈植技術以形成p+於所有的介層洞的底部。如圖所示，以形成p+佈植區。p+佈植的劑量約略低前述的n+佈植的劑量。
上述第一群組介層洞1881連接第一多晶矽層 130及n+佈植區155、p，做為源極連接。第二群組介層洞1882只連接凹陷區125內的第二多晶矽層140，作為閘極。
請參考圖8A至8C，先去光阻圖案186，一內 金屬連接導線層形成於內金屬介電層185上並填入所有的介層洞1881及1882。內金屬連接導線層再被圖案化為兩個內金屬連接導線層191及192以分別連接源極及閘極。
最後，再形成另一金屬層190於重摻雜的n+ 半導體基板100的背面做為汲極。
本發明還可以如下變化為第二實施例。請接著 參考圖9的橫截面示意圖。圖9係接續圖3的製程。即主溝渠115形成後，主溝渠氧化層120接著形成，然後再將第一多晶矽層130填入主溝渠115內直至溢出。
請參考圖10，接著，施以回蝕技術，回蝕刻 至主溝渠氧化層120後以計時法向下繼續回蝕，直至第一多晶矽層130已凹陷至預定目標的深度。這空間用以回填氧化層137。
請參考圖11，接著，再沉積氧化層137至溢 出於主溝渠115之外的平台上。再施以回蝕技術，回蝕刻至平台118上的主溝渠氧化層120也被移除。
請參考圖12，緊接著，形成光阻圖案122以定義凹陷區125的位置。光阻圖案122的開口間隔形成於118上。即沿B-B’方向的平台(未圖示)部分被光阻圖案122，另主溝渠已完成第一多晶矽層130製程也受保護。接著，以光阻圖案122為罩幕進行凹陷區125的電漿蝕刻製程。再去光阻122。
請參考圖13A至圖13C，分別圖示兩個垂直於主溝渠115走向但不同位置之橫截面示意圖及一沿平台118走向的橫截面示意圖。接著，施以熱氧化製程形成副溝渠閘極氧化層127於凹陷區125底部、側壁及平台118上。請注意這裡所指的凹陷區125側壁，是側壁之法線與主溝渠115走向相平行的側壁。
值得注意的是副溝渠閘極氧化層127相對於主溝渠氧化層120薄。此外，沿AA’或BB’的第一多晶矽層130上方都有氧化層137。用以隔離第二多晶矽層140。
隨後，請參考圖14A至圖14C，再以同步摻雜的技術沈積導電型雜質摻雜的第二多晶矽層140填滿所有的凹陷區125，一直到溢出高於平台118的上表面。接著，以光阻圖案142於第二多晶矽層140上以定義MOS結構列的位置。光阻圖案142的開口沿BB’方向的平台，這是要做為佈植區的位置。
再以光阻圖案142為罩幕進行蝕刻，以移除未 被罩幕的第二多晶矽層140。
接著，仍請參考14A至圖14C，施以兩次離子佈植技術，第一次將p型導電型離子植入於MOS結構的兩側之平台118下的n-磊晶層105內，以形成p型本體(p body)135，所述MOS結構是指凹陷區125之第二多晶矽層140/副溝渠閘極氧化層127/n-磊晶層105。離子佈植的劑量、能量一如第一實施例。接著，再施以第二次的離子佈植技術，將n型導電型離子全面植入。第二次離子佈植，用以在p型本體135上半形成相對較淺的n+佈植區155。離子佈植的劑量、能量一如第一實施例。隨後，去除光阻圖案142。
請參考圖15A~15C，再全面沈積內金屬介電層185於上述製程後包含第二多晶矽層140、平台上之副溝渠閘極氧化層127、氧化層137在內的表面上。
緊接著，再以微影蝕刻的技術於內金屬介電層185中形成介層洞。一如第一實施例所述，在此，所有的介層洞都是第一群組介層洞，做為源極連接，也就是連接佈植區及氧化層137下的第一多晶矽層130。介層洞除了穿越內金屬介電層185外也穿越氧化層137，並稍微向下凹入於第一多晶矽層130及穿越n+重摻雜區155。隨後，再施以第三次離子佈植技術以形成p+於所有的介層洞的底部。如圖所示，以形成p+佈植區165。同様的，第三離子佈植的劑量一如第一實施例是低於n+佈植區155的。佈植後，再施以退火製程，以活化植入的離子。
MOS結構列走向和主溝渠115相垂直，且因MOS 結構列中的第二多晶矽層140連續的，故不需額外介層洞，只要在導線末端連接出去，即可加電壓作為閘極。
請參考圖15A至15C，圖示一內金屬連接導線層191形成於內金屬介電層185上並填入所有的介層洞。
最後，再形成另一金屬層190於重摻雜的n+半導體基板100的背面做為汲極。
本發明具有如下的優點：相較於習知之溝渠式整流結構，本發明的雙溝渠MOS結構，主溝渠裡的第一多晶矽與源極相連，當元件關斷(反偏)時，主溝渠之間磊晶裡的電子被耗盡從而形成空乏區，崩潰電壓因此大大提高，或者在相同崩潰電壓時能夠大大增加磊晶摻雜濃度從而大大降低元件導通時的電阻。另一方面，利用MOS結構可以顯著降低逆偏壓的漏電流。
再一者受惠於雙溝渠結構，相同平面面積上可以承載更高的順向電流。
以上所述僅為本發明之較佳實施例而已，並非用以限定本發明之申請專利範圍；凡其他未脫離本發明所揭示之精神下所完成之等效改變或修飾，均應包含在下述之申請專利範圍內。例如，以上的實施例是以N型雙溝渠電晶體結構及方法描述，而N型導電雜質摻雜改變為P型導電雜質摻雜，僅是一簡單替換而已，因此，本發明之申請專利範圍有關於N型雙溝渠MOS電晶體的結構及方法亦適用於P型雙溝渠MOS電晶體結構。
130‧‧‧第一多晶矽層
140‧‧‧第二多晶矽層
127‧‧‧副溝渠閘極氧化層
165‧‧‧p+重摻雜區
155‧‧‧n+重摻雜區
GP‧‧‧閘極接觸墊
SP‧‧‧源極接觸墊
120‧‧‧主溝渠氧化層

Claims (10)

  1. 一種雙溝渠式MOS電晶體元件，至少包含：複數個主溝渠各以一平台間隔形成於重摻雜的n+半導體基板上的n-磊晶層內，該複數個主溝渠內具有主溝渠氧化層形成於該些主溝渠底部及側壁；複數個凹陷區間隔形成於該些平台內，該些凹陷區內具有副溝渠閘極氧化層形成於該些凹陷區底部及側壁，一導電型雜質摻雜的第二多晶矽層形成於該些凹陷區內形成該第二多晶矽層/該副溝渠閘極氧化層/該n-磊晶層組成的MOS結構，以做為閘極；一離子佈植區佈植於該些MOS結構兩側的平台下之該n-磊晶層內；一內連線介電層形成於該些第一多晶矽層、MOS結構及離子佈植區上；複數個介層洞形成於該些內連線介電層中，其中，該些介層洞中的第一群組連接由該些主溝渠的第一多晶矽層及該些離子佈植區所組成的源極，該些介層洞中的第二群組連接MOS結構以做為閘極；一內連線金屬層形成於內金屬介電層上及介層洞內，並被圖案化以分別連接所述的第一群組介層，與所述的第二群組介層；一金屬層形成於該n+半導體基板背面以做為汲極。
  2. 如申請專利範圍第1項所述之雙溝渠式MOS電晶體元件，其中上述之離子佈植區包含p型本體、n+佈植區及p+佈植區，其中，p型本體較深，n+佈植區較淺，而p+佈植區則是在n+佈植區中間。
  3. 如申請專利範圍第1項所述之雙溝渠式MOS電晶體元件，其中上述之副溝渠閘極氧化層形成於凹陷區側壁之法線與主溝渠走向相平行的側壁及副溝渠閘極氧化層的底部。
  4. 如申請專利範圍第1項所述之雙溝渠式MOS電晶體元件，其中上述之MOS結構包含第二多晶矽層/副溝渠閘極氧化層/n-磊晶 層形成於凹陷區內。
  5. 一種雙溝渠式MOS電晶體元件，至少包含：複數個主溝渠各以一平台間隔形成於重摻雜的n+半導體基板上的n-磊晶層內，該複數個主溝渠內具有主溝渠氧化層形成於該些主溝渠底部、側壁及該些平台上，一導電型雜質摻雜的第一多晶矽層形成於該些主溝渠內，一氧化層形成於該些主溝渠內的第一多晶矽層上；複數個凹陷區間隔形成於該些平台內，該些凹陷區內具有副溝渠閘極氧化層形成於該些凹陷區底部及側壁，一導電型雜質摻雜的第二多晶矽層形成於該些凹陷區內也形成於該些主溝渠內的氧化層上，該第二多晶矽層被圖案化以形成複數列由該第二多晶矽層/該副溝渠閘極氧化層/該n-磊晶層組成的MOS結構列，以做為閘極；該些MOS結構列相鄰的平台下的n-磊晶層內則被佈植以導電型離子形成離子佈植區；一內連線介電層形成於該些第一多晶矽層、氧化層及離子佈植區上；複數個介層洞形成於該些內連線介電層中，其中，該些介層洞中連接由該些主溝渠的第一多晶矽層及該些離子佈植區所組成的源極；一內連線金屬層形成於內金屬介電層上及介層洞內以連接所述的源極；及一金屬層形成於該n+半導體基板背面以做為汲極。
  6. 如申請專利範圍第5項所述之雙溝渠式MOS電晶體元件，其中上述之佈植區包含p型本體、n+佈植區及p+佈植區，其中，p型本體較深，n+佈植區較淺，而p+佈植區則是在n+佈植區中間。
  7. 如申請專利範圍第5項所述之雙溝渠式MOS電晶體元件，其中上述之MOS電晶體元件的閘極由該MOS結構中的第二多晶矽層末端連接出去。
  8. 如申請專利範圍第5項所述之雙溝渠式MOS電晶體元件，其中上述之副溝渠閘極氧化層形成於凹陷區側壁之法線與主溝渠走向相平行的側壁及凹陷區底部。
  9. 一種雙溝渠式MOS電晶體元件的製造方法，至少包含以下步驟：形成各以一平台間隔的複數個主溝渠於重摻雜的n+半導體基板上的n-磊晶層內，形成主溝渠氧化層於該些主溝渠底部、側壁及該些平台上；形成一導電型雜質摻雜的第一多晶矽層於該些主溝渠氧化層上；回蝕該第一多晶矽層，以該主溝渠氧化層為蝕刻終止層；施以微影及蝕刻技術以形成複數個凹陷區於平台中；形成MOS結構於該凹陷區內，所述的MOS結構包含一第二多晶矽層/副溝渠閘極氧化層/該凹陷區下的n-磊晶層，該MOS結構為閘極；形成佈植區於該MOS結構兩側的平台；形成內金屬介電層於該MOS結構及佈植區上；形成複數個介層洞於該內金屬介電層中，其中，該些介層洞又區分為第一群組介層洞以連接源極，第二群組介層洞連接閘極，該源極包含第一多晶矽層及佈植區；形成內金屬連接導線層於該些介層洞內及該內金屬介電層上；圖案化該金屬連接導線層所分別連接所述源極及閘極；一汲極形成於該重摻雜的n+半導體基板的背面。
  10. 一種雙溝渠式MOS電晶體元件的製造方法，至少包含以下步驟：形成各以一平台間隔的複數個主溝渠於重摻雜的n+半導體基板上的n-磊晶層內，形成主溝渠氧化層於該些主溝渠底部、側壁及該些平台上；形成一導電型雜質摻雜的第一多晶矽層於該些主溝渠氧化層上；回蝕該第一多晶矽層，使得該第一多晶矽層凹陷於該主溝渠 內；形成氧化層以填補所述的凹陷；回蝕該氧化層，以該平台表面為蝕刻終止層；施以微影及蝕刻技術以形成複數個凹陷區於平台中；形成數列包含第二多晶矽層列之MOS結構，該第二多晶矽層列與該主溝渠走向相垂直，該些MOS結構包含該凹陷區內之一第二多晶矽層/該副溝渠閘極氧化層/該凹陷區下的n-磊晶層，該第二多晶矽層/該氧化層/該第一多晶矽層；形成佈植區於該MOS結構列兩側的平台；形成內金屬介電層於該MOS結構及佈植區上；形成複數個介層洞於該內金屬介電層中，其中，該些介層洞以連接源極，該源極包含第一多晶矽層及佈植區；形成內金屬連接導線層於該些介層洞內及該內金屬介電層上；圖案化該金屬連接導線層所分別連接所述源極及閘極；一汲極形成於該重摻雜的n+半導體基板的背面。
TW102122482A 2013-06-24 2013-06-24 雙溝渠式ｍｏｓ電晶體結構及其製造方法 TWI511293B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW102122482A TWI511293B (zh) 2013-06-24 2013-06-24 雙溝渠式ｍｏｓ電晶體結構及其製造方法
US14/093,596 US8907413B1 (en) 2013-06-24 2013-12-02 Dual trench MOS transistor and method for forming the same
CN201410097345.3A CN104241364B (zh) 2013-06-24 2014-03-17 双沟渠式mos晶体管元件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW102122482A TWI511293B (zh) 2013-06-24 2013-06-24 雙溝渠式ｍｏｓ電晶體結構及其製造方法

Publications (2)

Publication Number Publication Date
TW201501300A true TW201501300A (zh) 2015-01-01
TWI511293B TWI511293B (zh) 2015-12-01

Family

ID=52001656

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102122482A TWI511293B (zh) 2013-06-24 2013-06-24 雙溝渠式ｍｏｓ電晶體結構及其製造方法

Country Status (3)

Country Link
US (1) US8907413B1 (zh)
CN (1) CN104241364B (zh)
TW (1) TWI511293B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3817067A1 (en) * 2019-10-30 2021-05-05 Nexperia B.V. Combined mcd and mos transistor semiconductor device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6413822B2 (en) * 1999-04-22 2002-07-02 Advanced Analogic Technologies, Inc. Super-self-aligned fabrication process of trench-gate DMOS with overlying device layer
US7745289B2 (en) * 2000-08-16 2010-06-29 Fairchild Semiconductor Corporation Method of forming a FET having ultra-low on-resistance and low gate charge
US6710403B2 (en) * 2002-07-30 2004-03-23 Fairchild Semiconductor Corporation Dual trench power MOSFET
US6855985B2 (en) * 2002-09-29 2005-02-15 Advanced Analogic Technologies, Inc. Modular bipolar-CMOS-DMOS analog integrated circuit & power transistor technology
US6974750B2 (en) * 2003-06-11 2005-12-13 International Rectifier Corporation Process for forming a trench power MOS device suitable for large diameter wafers
WO2005065385A2 (en) * 2003-12-30 2005-07-21 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US6903421B1 (en) * 2004-01-16 2005-06-07 System General Corp. Isolated high-voltage LDMOS transistor having a split well structure
US7750398B2 (en) * 2006-09-26 2010-07-06 Force-Mos Technology Corporation Trench MOSFET with trench termination and manufacture thereof
US8304829B2 (en) * 2008-12-08 2012-11-06 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
WO2011018857A1 (ja) * 2009-08-14 2011-02-17 富士通セミコンダクター株式会社 半導体装置の製造方法
US8174070B2 (en) * 2009-12-02 2012-05-08 Alpha And Omega Semiconductor Incorporated Dual channel trench LDMOS transistors and BCD process with deep trench isolation

Also Published As

Publication number Publication date
US8907413B1 (en) 2014-12-09
US20140374820A1 (en) 2014-12-25
CN104241364A (zh) 2014-12-24
TWI511293B (zh) 2015-12-01
CN104241364B (zh) 2017-08-11

Similar Documents

Publication Publication Date Title
US7649223B2 (en) Semiconductor device having superjunction structure and method for manufacturing the same
TWI388059B (zh) The structure of gold-oxygen semiconductor and its manufacturing method
CN107527944B (zh) 沟槽栅功率mosfet及其制造方法
US8120100B2 (en) Overlapping trench gate semiconductor device
TW201312755A (zh) 垂直閘極射頻橫向擴散金氧半場效電晶體（ｌｄｍｏｓ）裝置
US8445958B2 (en) Power semiconductor device with trench bottom polysilicon and fabrication method thereof
CN111370487B (zh) 沟槽栅mosfet器件及其制造方法
TWI654744B (zh) 積體晶片與其形成方法
US8338907B2 (en) Semiconductor device and method of manufacturing the same
TWI572040B (zh) 溝槽型－垂直式雙擴散金氧半電晶體結構及其製造方法
KR101832334B1 (ko) 반도체소자 및 그 제조방법
CN108400166A (zh) 在端子降低表面电场区域中具有端子沟槽的功率晶体管
CN111900089B (zh) 超级结器件的制造方法
CN117476755A (zh) 超结igbt器件及其制造方法
CN113725300B (zh) 多源mos管共用栅极的芯片结构及其制造方法
TW201318168A (zh) 功率電晶體元件及其製作方法
TWI511293B (zh) 雙溝渠式ｍｏｓ電晶體結構及其製造方法
TWI514578B (zh) 雙溝渠式整流器及其製造方法
US9214531B2 (en) Trenched power MOSFET with enhanced breakdown voltage and fabrication method thereof
TWI524524B (zh) 功率半導體元件之製法及結構
CN112447844A (zh) 半导体器件的制造方法
CN111200009A (zh) 超结器件及其制造方法
CN105981144A (zh) 终止结构及其制作方法
CN113851524B (zh) 多源mos管共用栅极电荷平衡芯片结构及其制造方法
CN112768522B (zh) 超结器件及其制造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees