CN117810245A - 晶体管结构和其形成方法 - Google Patents

Abstract

本公开提供一种晶体管结构和其形成方法，晶体管结构包括半导体堆叠、栅极结构及导电元件。半导体堆叠包括位于基板上方的飘移层、位于飘移层中的第一掺杂区域，及位于飘移层中且邻接第一掺杂区域的空乏区。飘移层具有第一导电类型，第一掺杂区域具有第二导电类型。栅极结构位于半导体堆叠上且覆盖空乏区。导电元件位于空乏区中且包括金属层，其中金属层的顶表面接触栅极结构的底表面。由于导电元件降低空乏区中的阻值，使得半导体堆叠中的导电路径整体阻值下降，因此导电元件可提升晶体管结构的电流强度、改善装置效能表现。

Description

晶体管结构和其形成方法

技术领域

本公开内容是关于晶体管结构和其形成方法。

背景技术

随着半导体技术的发展，对更快的处理系统与更高的效能的需求不断增长。为了满足这些需求，半导体工业不断提高晶体管装置的电流以增加功率转换效率，例如金属氧化物半导体场效应晶体管(metal oxide semiconductor field effect transistor，MOSFET)。然而，当晶体管装置中掺杂不同导电类型的掺杂剂时，不同的掺杂区域之间容易形成载子稀缺而具有高阻值的空乏区(depletion region)，使得装置的整体阻值增加。为了符合目前半导体领域的发展趋势，须克服上述问题以提升晶体管装置的转换效率。

发明内容

根据本公开一些实施方式，一种晶体管结构包括半导体堆叠、栅极结构及导电元件。半导体堆叠包括位于基板上方的飘移层、位于飘移层中的第一掺杂区域，及位于飘移层中且邻接第一掺杂区域的空乏区，其中飘移层具有第一导电类型，第一掺杂区域具有第二导电类型。栅极结构位于半导体堆叠上，其中栅极结构覆盖空乏区。导电元件位于空乏区中，其中导电元件包括金属层且金属层的顶表面接触栅极结构的底表面。

在一些实施方式中，导电元件与第一掺杂区域之间的最小距离介于0.4微米至0.6微米间。

在一些实施方式中，栅极结构包括多个栅极部分，栅极部分之间在第一方向上具有间隔，间隔的宽度小于金属层的顶表面在第一方向上的宽度。

在一些实施方式中，导电元件距离半导体堆叠的顶表面具有介于1.6微米至2.4微米间的深度。

在一些实施方式中，金属层的顶表面包括接触栅极结构的第一部分和未接触栅极结构的第二部分，第二部分低于栅极结构的底表面。

在一些实施方式中，导电元件进一步包括围绕金属层的掺杂层，掺杂层具有第一导电类型，且掺杂层的掺杂浓度大于飘移层的掺杂浓度。

在一些实施方式中，掺杂层的厚度介于0.2微米至0.3微米间。

在一些实施方式中，掺杂层的掺杂浓度介于1×10¹⁸atoms/cm³至1×10²⁰atoms/cm³间。

在一些实施方式中，晶体管结构进一步包括位于半导体堆叠上方且邻近栅极结构的源极接触件，及位于半导体堆叠下方的漏极接触件，其中导电元件在漏极接触件上的投影整体重叠于漏极接触件上。

在一些实施方式中，晶体管结构进一步包括位于第一掺杂区域中的第二掺杂区域，及位于第一掺杂区域中且邻近第二掺杂区域的第三掺杂区域，其中第二掺杂区域具有第一导电类型，第二掺杂区域的掺杂浓度大于飘移层的掺杂浓度，第三掺杂区域具有第二导电类型，第三掺杂区域的掺杂浓度大于第一掺杂区域的掺杂浓度。

根据本公开一些实施方式，一种形成晶体管结构的方法包括提供半导体堆叠，半导体堆叠包括位于基板上方的飘移层、位于飘移层中的第一掺杂区域，及位于飘移层中且邻接第一掺杂区域的空乏区，其中飘移层具有第一导电类型，第一掺杂区域具有第二导电类型。方法还包括在半导体堆叠上方形成覆盖空乏区的栅极结构、执行第一蚀刻工艺以在半导体堆叠的空乏区中形成沟槽，及在沟槽中填充金属层以形成导电元件，其中金属层的顶表面接触栅极结构的底表面。

在一些实施方式中，在形成栅极结构之后执行第一蚀刻工艺，第一蚀刻工艺蚀刻栅极结构以形成沟槽上方的开口，开口的宽度小于沟槽的宽度。

在一些实施方式中，在沟槽中填充金属层之后，进一步包括执行第二蚀刻工艺以将金属层的顶表面的一部分蚀刻至低于栅极结构的底表面。

在一些实施方式中，在执行第一蚀刻工艺之后形成栅极结构，栅极结构的底表面接触金属层的整体的顶表面。

在一些实施方式中，方法进一步包括在执行第一蚀刻工艺之前，对飘移层执行离子注入工艺以在空乏区中形成掺杂层，及执行第一蚀刻工艺以在空乏区的掺杂层中形成沟槽。

在一些实施方式中，掺杂层距离半导体堆叠的顶表面具有深度介于1.6微米至2.4微米间。

在一些实施方式中，方法进一步包括在执行第一蚀刻工艺之后，对飘移层执行离子注入工艺以沿着沟槽形成掺杂层，其中掺杂层的厚度介于0.2微米至0.3微米间。

在一些实施方式中，掺杂层与第一掺杂区域之间的最小距离介于0.4微米至0.6微米间。

在一些实施方式中，执行离子注入工艺包括使用具有第一导电类型的掺杂剂掺杂飘移层，离子注入工艺的掺杂浓度介于1×10¹⁸atoms/cm³至1×10²⁰atoms/cm³间。

在一些实施方式中，方法进一步包括在执行离子注入工艺之后，执行退火温度介于1400℃至1800℃间的退火工艺。

根据本公开上述实施方式，由于本公开的晶体管结构包括位于半导体堆叠的空乏区中的导电元件，且导电元件中的金属层的顶表面接触栅极结构的底表面，因此可使得流经空乏区的导电路径上的阻值降低，从而改善晶体管结构的效能表现。

附图说明

当结合附图阅读时，从以下详细描述中可以最好地理解本公开的各方面。应注意，根据工业中的标准方法，各种特征未按比例绘制。实际上，为了清楚地讨论，可任意增加或减少各种特征的尺寸。

图1依据本公开的一些实施方式绘示形成晶体管结构的方法流程图。

图2A至图2F依据本公开的一些实施方式绘示晶体管结构在制造工艺各个中间阶段的截面图。

图3依据本公开的另一些实施方式绘示形成晶体管结构的方法流程图。

图4A至图4G依据本公开的一些实施方式绘示晶体管结构在制造工艺各个中间阶段的截面图。

图5依据本公开的另一些实施方式绘示形成晶体管结构的方法流程图。

图6A至图6E图依据本公开的一些实施方式绘示晶体管结构在制造工艺各个中间阶段的截面图。

具体实施方式

为了实现提及主题的不同特征，以下公开内容提供了许多不同的实施例或示例。以下描述组件、数值、配置等的具体示例以简化本公开。当然，这些仅仅是示例，而不是限制性的。例如，在以下的描述中，在第二特征之上或上方形成第一特征可以包括第一特征和第二特征以直接接触形成的实施例，并且还可以包括在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。另外，本公开可以在各种示例中重复参考数字和/或字母。此重复是为了简单和清楚的目的，并且本身并不表示所讨论的各种实施例和/或配置之间的关系。

此外，本文可以使用空间相对术语，诸如“在…下面”、“在…下方”、“下部”、“在…上面”、“上部”等，以便于描述一个元件或特征与如图所示的另一个元件或特征的关系。除了图中所示的取向之外，空间相对术语旨在包括使用或操作中的装置的不同取向。装置可以以其他方式定向(旋转90度或在其他方向上)，并且同样可以相应地解释在此使用的空间相对描述符号。

本公开内容提供一种晶体管结构和其形成方法。晶体管结构包括具有空乏区(depletion region)的半导体堆叠、覆盖空乏区的栅极结构以及位于空乏区中的导电元件。导电元件包括金属层，且金属层的顶表面接触栅极结构的底表面。由于导电元件降低空乏区中的阻值，使得半导体堆叠中的导电路径上的整体阻值下降，因此导电元件可提升晶体管结构的电流强度、改善装置效能表现。

依据本公开的一些实施方式，图1绘示形成晶体管结构的方法1000的流程图，图2A至图2F绘示晶体管结构20在制造工艺各个中间阶段的截面图。下文将参照形成晶体管结构20的示例性制造工艺描述图1中绘示的步骤，然而本领域技术人员应理解，图1所绘示的方法不仅可用于形成晶体管结构20，还可用于形成本公开范畴内的其他具有空乏层的晶体管结构。

除非有额外说明，图1与图2A至图2F所绘示或描述的一系列步骤的顺序不应受到限制。例如，部分步骤可采取与所述实施方式不同的顺序、部分步骤可同时发生、部分步骤可以不须采用及/或部分步骤可重复进行。此外，可以在所绘示的各步骤之前、期间或之后进行额外的步骤以形成完整的晶体管结构。

参考图1与图2A，方法1000开始于步骤1002，提供半导体堆叠10，其中半导体堆叠10包括基板100、飘移层(drift layer)110以及第一掺杂区域120。具体而言，基板100可包括半导体堆叠10的基底材料，例如基板100可包括硅基板、碳化硅基板或类似者。飘移层110位于基板100上方，且飘移层110是经由掺杂半导体堆叠10的基底材料所形成。举例而言，在基板100是硅基板的示例中，飘移层110可包括掺杂氮、磷或砷的硅材料。第一掺杂区域120位于飘移层110中，且第一掺杂区域120经掺杂而具有不同于飘移层110的导电类型。举例而言，飘移层110可掺杂n型掺杂剂，而第一掺杂区域120掺杂p型掺杂剂。在一些示例中，掺杂p型掺杂剂的第一掺杂区域120亦可称为p阱(well)。在一些其他示例中，飘移层110可掺杂p型掺杂剂，而第一掺杂区域120掺杂n型掺杂剂。

飘移层110和第一掺杂区域120具有不同的导电类型，使得空乏区115形成在邻接第一掺杂区域120的飘移层110中。举例而言，在图2A所绘示的示例中，飘移层110具有n型掺杂剂，第一掺杂区域120具有p型掺杂剂，使得飘移层110和第一掺杂区域120之间形成pn接面(p-n junction)。在pn接面周围的飘移层110受到载子移动影响而形成高阻值的空乏区115。当半导体堆叠10中的导电路径从飘移层110经由空乏区115至第一掺杂区域120时，空乏区115的高阻值会降低电流强度、提高半导体堆叠10的整体阻值。因此，下文中将详细描述降低空乏区115的阻值的结构与方法。

在一些实施方式中，空乏区115可形成在多个第一掺杂区域120之间，使得空乏区115的宽度W1相近于第一掺杂区域120之间的间距。例如，如图2A所示，空乏区115在X方向上可具有宽度W1介于1.6微米至2.4微米间。在一些实施方式中，空乏区115的深度可对应于第一掺杂区域120的深度D1。例如，空乏区115在Z方向上可具有深度D1介于0.8微米至1.2微米间。

在一些实施方式中，半导体堆叠10还可包括位于第一掺杂区域120中的第二掺杂区域130与第三掺杂区域140，其中第三掺杂区域140邻近第二掺杂区域130。第二掺杂区域130和第三掺杂区域140可作为半导体堆叠10的源极区域，使得半导体堆叠10中的导电路径从飘移层110经由空乏区115、第一掺杂区域120至第二掺杂区域130和第三掺杂区域140。第二掺杂区域130和第三掺杂区域140可有不同的导电类型。举例而言，第二掺杂区域130可具有与飘移层110相同的导电类型，且第二掺杂区域130的掺杂浓度大于飘移层110。第三掺杂区域140可具有与第一掺杂区域120相同的导电类型，且第三掺杂区域140的掺杂浓度大于第一掺杂区域120。

在一些实施方式中，半导体堆叠10的下方还可包括漏极接触件150，使得半导体堆叠10中的导电路径从漏极接触件150经由飘移层110、空乏区115至第一掺杂区域120。漏极接触件150和后续形成的源极接触件(例如图2F所示的源极接触件250)的功能可彼此替代，本公开并不以此为限。

参考图1与图2B，方法1000进行至步骤1004，在半导体堆叠10上方形成栅极结构200。栅极结构200位于空乏区115的正上方，使得栅极结构200覆盖空乏区115。具体而言，在空乏区115上方先沉积栅极介电层210，例如通过化学气相沉积(chemical vapordeposition，CVD)、物理气相沉积(physical vapor deposition，PVD)或其他适合的沉积方法。栅极介电层210可包括氧化硅、氧化铝或其他适当高介电常数介电材料。接着，在栅极介电层210上沉积栅极电极层220，以形成包括栅极介电层210和栅极电极层220的栅极结构200。栅极电极层220可包括铝金属或其他适当的功函数层。如图2B所示，栅极介电层210的底表面可覆盖半导体堆叠10的顶表面，使得空乏区115落于栅极结构200在Z方向上的垂直投影范围中。

参考图1与图2C，方法1000进行至步骤1006，执行第一蚀刻工艺以在半导体堆叠10的空乏区115中形成沟槽230。具体而言，在半导体堆叠10上执行第一蚀刻工艺，使沟槽230从半导体堆叠10的顶表面延伸至空乏区115中，用以在后续工艺中形成有助于降低阻值的导电元件。第一蚀刻工艺可以例如是湿式蚀刻工艺、干式蚀刻工艺或类似者，且第一蚀刻工艺可以是非等向性的。在图2C所示的示例中，沟槽230具有垂直侧壁和朝向漏极接触件150延伸的弧形底面，但本公开并不以此为限。例如，在其他示例中，沟槽230可具有弧形侧壁或是平坦底面。

如图2C所示，第一蚀刻工艺是在形成栅极结构200之后执行，因此第一蚀刻工艺也蚀刻空乏区115上方的栅极结构200，从而在沟槽230上方形成开口235。换而言之，开口235延伸穿过栅极结构200而使沟槽230经由开口235暴露在外，开口235两侧的栅极结构200则形成多个栅极部分。在X方向上，开口235的宽度W3会小于沟槽230在半导体堆叠10顶表面的宽度W2，导致部分的栅极结构200悬于沟槽230上方。换而言之，栅极结构200的部分的底表面暴露于沟槽230上方。举例而言，沟槽230的宽度W4可介于0.8微米至1.2微米间时，而开口235的宽度W3可介于0.4微米至0.6微米间。

在一些实施方式中，沟槽230与第一掺杂区域120之间具有适当的间隔，使得沟槽230与第一掺杂区域120之间的最小距离S1介于0.4微米至0.6微米间。若最小距离S1小于0.4微米，沟槽230可能太接近第一掺杂区域120，而容易造成后续形成的导电元件与第一掺杂区域120之间产生漏电流；若最小距离S1大于0.6微米，沟槽230与第一掺杂区域120之间的间隔可能非必要地增大而造成装置体积增加。

在一些实施方式中，沟槽230可在Z方向上从半导体堆叠10的顶表面延伸至适当的深度，使得沟槽230充分地占据空乏区115。参考图2C，沟槽230还可以进一步延伸穿过空乏区115以在半导体堆叠10中占据充足的体积。举例而言，当飘移层110的厚度T1约10微米时，沟槽230距离半导体堆叠10的顶表面可具有深度D2介于1.6微米至2.4微米间。若深度D2小于1.6微米，沟槽230的深度可能不足以形成能显著降低空乏区115的阻值的导电元件；若深度D2大于2.4微米，沟槽230可能过多地延伸超过空乏区115而对降低空乏区115的阻值没有明显帮助。

参考图1、图2C与图2D，方法1000进行至步骤1008，在沟槽230中填充金属层240。具体而言，在沟槽230中以金属材料执行沉积工艺，使得金属材料填满沟槽230而形成金属层240，例如化学气相沉积、原子层沉积(atomic layer deposition，ALD)或其他适合的沉积方法。如附图中所绘示，金属层240也可以填入沟槽230上方的开口235，使金属层240的顶表面与栅极结构200的顶表面齐平。值得说明的是，由于开口235的宽度W3小于沟槽230的宽度W2，在金属层240填充沟槽230后，栅极结构200的部分的底表面会接触金属层240。

在一些实施方式中，金属层240可包括适当的金属材料而提供高导电率，例如铝、钛、铜、上述的合金或其组合。在一些实施方式中，金属层240可以是单一金属层或多种金属层的组合。在一些实施方式中，在形成金属层240之前，可以在沟槽230中形成粘合层(未示出)以增加金属层240与飘移层110之间的贴附效果。举例而言，在金属层240包括钛的示例中，金属层240与飘移层110之间可形成作为粘合层的氮化钛薄层。

参考图1与图2E，方法1000进行至步骤1010，执行第二蚀刻工艺以回蚀金属层240，使金属层240的顶表面的一部分低于栅极结构200的底表面。具体而言，在金属层240上执行第二蚀刻工艺，用以蚀刻栅极结构200的多个栅极部分之间的金属层240。多个栅极部分之间的金属层240经蚀刻后低于栅极结构200的底表面，从而形成栅极部分之间的间隔，此间隔在X方向上的宽度小于金属层240的顶表面。换而言之，第二蚀刻工艺再次形成图2C所示的开口235，且将开口235的底面进一步延伸至低于栅极结构200的底表面。第二蚀刻工艺可以例如是湿式蚀刻工艺、干式蚀刻工艺或类似者，且第二蚀刻工艺可以是非等向性的。

在第二蚀刻工艺后，金属层240的顶表面包括接触栅极结构200的第一部分240a和未接触栅极结构200的第二部分240b。换而言之，金属层240的顶表面的第一部分240a与栅极介电层210的底表面共平面，而金属层240的顶表面的第二部分240b低于栅极介电层210的底表面。由于金属层240的第一部分240a通过栅极介电层210与栅极电极层220分离，且金属层240的第二部分240b低于栅极介电层210的底表面，从而可以确保金属层240和栅极结构200电性隔离。

因此，经过步骤1010后，金属层240形成位于空乏区115中的导电元件245。在所形成的最终晶体管结构中，金属层240未相连于漏极接触件150或是后续形成的源极接触件，且金属层240通过栅极介电层210与栅极电极层220分离。因此，导电元件245中的金属层240具有浮动(floating)电位，且金属层240的低阻值有助于降低半导体堆叠10的整体阻值。

详细而言，金属层240的顶表面的第一部分240a接触栅极结构200的底表面，使得栅极结构200落于半导体堆叠10上的垂直投影与金属层240具有至少部分重叠。栅极结构200与金属层240的重叠关系可以引导从飘移层110至第一掺杂区域120的导电路径经过空乏区115中的金属层240，使得导电路径上的阻值降低，从而提升半导体堆叠10中的电流强度。

参考图1与图2F，方法1000进行至步骤1012，执行进一步的加工以形成晶体管结构20。举例而言，可以在半导体堆叠10上方形成源极接触件250和介电层260。源极接触件250位于半导体堆叠10的顶表面上且邻近栅极结构200，使源极接触件250与漏极接触件150位于半导体堆叠10的两侧。如图2F所示，金属层240落于漏极接触件150上的垂直投影可整体重叠于漏极接触件150上，从而使漏极接触件150至源极接触件250的导电路径P1会经过飘移层110、金属层240与第一掺杂区域120。介电层260覆盖半导体堆叠10、栅极结构200与源极接触件250，用以保护介电层260下方的元件。介电层260可填入图2E中所示的开口235，使介电层260接触金属层240的顶表面。

如图2F所示，晶体管结构20包括位于空乏区115中的导电元件245，其中导电元件245的金属层240从半导体堆叠10的顶表面延伸进空乏区115，使得金属层240的顶表面(尤其是图2E中的第一部分240a)接触栅极结构200的底表面。由于导电元件245降低空乏区115中的阻值，使得半导体堆叠10的导电路径P1上的整体阻值下降，因此导电元件245可提升晶体管结构20的电流强度、改善装置效能表现。

在一些实施方式中，导电元件245与第一掺杂区域120之间在X方向上可具有最小距离S1介于0.4微米至0.6微米间。落于上述范围内的最小距离S1可避免导电元件245跟第一掺杂区域120之间过于接近而容易产生漏电流，并且可以确保导电元件245具有充足的金属体积以显著降低空乏区115的阻值。在一些实施方式中，导电元件245在Y方向上可具有距离半导体堆叠10的顶表面的深度D2，并且在X方向上可具有宽度W2，使得导电元件245具有充足的金属体积，从而显著降低空乏区115的阻值。

依据本公开的另一些实施方式，图3绘示形成晶体管结构的方法2000的流程图，图4A至图4G绘示晶体管结构40在制造工艺各个中间阶段的截面图。值得注意的是，晶体管结构40具有类似于前述晶体管结构20的特征，这些相似的特征将在图4A至图4G中以相同于晶体管结构20的元件符号表示。下文将参照形成晶体管结构40的示例性制造工艺，以描述图3中绘示的步骤，然而本领域技术人员应理解，图3所绘示的方法不仅可用于形成晶体管结构40，更可用于形成本公开范畴内的其他具有空乏层的晶体管结构。

除非有额外说明，图3与图4A至图4G所绘示或描述的一系列步骤的顺序不应受到限制。例如，部分步骤可采取与所述实施方式不同的顺序、部分步骤可同时发生、部分步骤可以不须采用及/或部分步骤可重复进行。此外，可以在所绘示的各步骤之前、期间或之后进行额外的步骤以形成完整的晶体管结构。

参考图3与图4A，方法2000开始于步骤2002，提供半导体堆叠10，其中半导体堆叠10包括基板100、飘移层110、第一掺杂区域120以及邻接第一掺杂区域120的空乏区115。图4A所示的步骤类似于图2A所绘示，且图4A所示的半导体堆叠10类似于图2A所绘示，因此其他细节在此不再详述。

参考图3与图4B，方法2000进行至步骤2004，对飘移层110执行离子注入工艺，以在空乏区115中形成掺杂层400。具体而言，可在半导体堆叠10上形成光阻或其他遮罩(未示出)，使得空乏区115暴露在外而半导体堆叠10的其他部分由遮罩所覆盖。接着，在空乏区115的飘移层110中执行离子注入，使掺杂层400从半导体堆叠10的顶表面延伸至空乏区115中，用以在后续工艺中形成有助于降低阻值的导电元件。在图4B所示的示例中，掺杂层400具有垂直侧壁和朝向漏极接触件150延伸的弧形底面，但本公开并不以此为限。例如，在其他示例中，掺杂层400可具有弧形侧壁或是平坦底面。

在一些实施方式中，掺杂层400与第一掺杂区域120之间具有适当的间隔，使得掺杂层400与第一掺杂区域120之间的最小距离S2介于0.4微米至0.6微米间。若最小距离S2小于0.4微米，掺杂层400可能太接近第一掺杂区域120，而容易造成后续形成的导电元件与第一掺杂区域120之间产生漏电流；若最小距离S2大于0.6微米，掺杂层400与第一掺杂区域120之间的间隔可能非必要地增大而造成装置体积增加。

在一些实施方式中，掺杂层400可在Z方向上从半导体堆叠10的顶表面延伸至适当的深度且在X方向上具有足够大的宽度，使得掺杂层400充分地占据空乏区115。参考图4B，掺杂层400还可以进一步延伸穿过空乏区115以在半导体堆叠10中占据充足的体积。举例而言，当飘移层110的厚度T2约10微米时，掺杂层400距离半导体堆叠10的顶表面可具有深度D3介于1.6微米至2.4微米间，且掺杂层400在半导体堆叠10的顶表面可具有宽度W4介于0.8微米至1.2微米间。

在一些实施方式中，执行离子注入工艺可包括使用适当的掺杂剂掺杂空乏区115，其中掺杂剂具有与飘移层110相同的导电类型。举例而言，在飘移层110掺杂n型掺杂剂的示例中，离子注入工艺可在空乏区115中掺杂氮、磷、砷或类似的n型掺杂剂以形成掺杂层400。在一些实施方式中，离子注入工艺所形成的掺杂层400的掺杂浓度可大于飘移层110的掺杂浓度，例如离子注入工艺的掺杂浓度可介于1×10¹⁸atoms/cm³至1×10²⁰atoms/cm³间。在一些实施方式中，在执行离子注入工艺之后可包括执行适度的退火工艺，例如退火工艺的退火温度可介于1400℃至1800℃间。

参考图3与图4C，方法2000进行至步骤2006，在半导体堆叠10上方形成栅极结构200。栅极结构200位于空乏区115的正上方，使得栅极结构200覆盖空乏区115以及空乏区115中的掺杂层400。图4C所示的步骤类似于图2B所绘示，且图4C所示的栅极结构200类似于图2B所绘示，因此其他细节在此不再详述。

参考图3与图4D，方法2000进行至步骤2008，执行第一蚀刻工艺以在半导体堆叠10的空乏区115中形成沟槽410。具体而言，在半导体堆叠10上执行第一蚀刻工艺，使沟槽410从半导体堆叠10的顶表面延伸至空乏区115中，用以在后续工艺中形成有助于降低阻值的导电元件。第一蚀刻工艺可以例如是湿式蚀刻工艺、干式蚀刻工艺或类似者，且第一蚀刻工艺可以是非等向性的。

更具体而言，沟槽410形成于掺杂层400中，使得剩余的掺杂层400在飘移层110和沟槽410之间具有均匀的厚度。在一些实施方式中，沟槽410距离半导体堆叠10的顶表面可具有深度D4介于1.4微米至2.1微米间，且沟槽410在半导体堆叠10的顶表面可具有宽度W5介于0.4微米至0.6微米间，使得剩余的掺杂层400可具有厚度T3介于0.2微米至0.3微米间。若厚度T3小于0.2微米，掺杂层400的厚度可能太薄而容易形成不均匀的掺杂层400；若厚度T3大于0.3微米，沟槽410的体积可能不足以在后续工艺中形成能显著降低空乏区115的阻值的金属层。

如图4D所示，第一蚀刻工艺是在形成栅极结构200之后执行，因此第一蚀刻工艺也蚀刻空乏区115上方的栅极结构200，从而在沟槽410上方形成开口415。开口415将栅极结构200分离成多个栅极部分，使得沟槽410经由开口415暴露在外。在X方向上，开口415的宽度W6会小于沟槽410在半导体堆叠10顶表面的宽度W5，导致部分的栅极结构200悬于沟槽410方。换而言之，栅极结构200的部分的底表面暴露于沟槽410上方。举例而言，沟槽410的宽度W5可介于0.4微米至0.6微米间，开口415的宽度W6可介于0.2微米至0.3微米间。

参考图3、图4D与图4E，方法2000进行至步骤2010，在沟槽410中填充金属层420。由于开口415的宽度W6小于沟槽410的宽度W5，在金属层420填充沟槽410后，栅极结构200的部分的底表面会接触金属层420。图4E所示的步骤类似于图2D所绘示，因此关于图4E的其他细节在此不再详述。

参考图3与图4F，方法2000进行至步骤2012，执行第二蚀刻工艺以回蚀金属层420，使金属层420的顶表面的一部分低于栅极结构200的底表面。在第二蚀刻工艺后，金属层420的顶表面包括接触栅极结构200的第一部分420a和未接触栅极结构200的第二部分420b。由于金属层420的第一部分420a通过栅极介电层210与栅极电极层220分离，且金属层420的第二部分420b低于栅极介电层210的底表面，从而可以确保金属层420和栅极结构200电性隔离。图4F所示的步骤类似于图2E所绘示，因此关于图4F的其他细节在此不再详述。

因此，经过步骤2012后，导电元件430形成于空乏区115中，其中导电元件430包括金属层420和围绕金属层420的掺杂层400。金属层420的顶表面的第一部分420a接触栅极结构200的底表面，使得栅极结构200落于半导体堆叠10上的垂直投影与金属层420具有至少部分重叠。这可以引导半导体堆叠10中的导电路径经过空乏区115中的金属层420，使得导电路径上的整体阻值降低。金属层420周围的掺杂层400可进一步降低空乏区115的阻值，从而有助于提升半导体堆叠10中的电流强度。

参考图3与图4G，方法2000进行至步骤2014，执行进一步的加工以形成晶体管结构40，例如形成源极接触件250和介电层260。图4G所示的步骤类似于图2F所绘示，因此关于图4G的其他细节在此不再详述。

如图4G所示，晶体管结构40包括位于空乏区115中的导电元件430，其中导电元件430包括从半导体堆叠10的顶表面延伸进空乏区115的金属层420，使得金属层420的顶表面(尤其是图4F中的第一部分420a)接触栅极结构200的底表面。由于导电元件430降低空乏区115中的阻值，使得半导体堆叠10的导电路径P2上的整体阻值下降，因此导电元件430可提升晶体管结构40的电流强度、改善装置效能表现。

在一些实施方式中，导电元件430与第一掺杂区域120之间在X方向上可具有最小距离S2介于0.4微米至0.6微米间。落于上述范围内的最小距离S2可避免导电元件430跟第一掺杂区域120之间过于接近而容易产生漏电流，并且可以确保导电元件430具有充足的金属体积以显著降低空乏区115的阻值。在一些实施方式中，导电元件430在Y方向上可具有距离半导体堆叠10的顶表面的深度D3，并且在X方向上可具有宽度W4，使得导电元件430具有充足的金属体积，从而显著降低空乏区115的阻值。

依据本公开的另一些实施方式，图5绘示形成晶体管结构的方法3000的流程图，图6A至图6E图绘示晶体管结构60在制造工艺各个中间阶段的截面图。值得注意的是，晶体管结构60具有类似于前述晶体管结构20的特征，这些相似的特征将在图6A至图6E图中以相同于晶体管结构20的元件符号表示。下文将参照形成晶体管结构60的示例性制造工艺，以描述图5中绘示的步骤，然而本领域技术人员应理解，图5所绘示的方法不仅可用于形成晶体管结构60，更可用于形成本公开范畴内的其他具有空乏层的晶体管结构。

除非有额外说明，图5与图6A至图6E图所绘示或描述的一系列步骤的顺序不应受到限制。例如，部分步骤可采取与所述实施方式不同的顺序、部分步骤可同时发生、部分步骤可以不须采用及/或部分步骤可重复进行。此外，可以在所绘示的各步骤之前、期间或之后进行额外的步骤以形成完整的晶体管结构。

参考图5与图6A，方法3000开始于步骤3002，提供半导体堆叠10，其中半导体堆叠10包括基板100、飘移层110、第一掺杂区域120以及邻接第一掺杂区域120的空乏区115。图6A所示的步骤类似于图2A所绘示，且图6A所示的半导体堆叠10类似于图2A所绘示，因此其他细节在此不再详述。

参考图5与图6B图，方法3000进行至步骤3004，执行第一蚀刻工艺以在半导体堆叠10的空乏区115中形成沟槽600。具体而言，在半导体堆叠10上执行第一蚀刻工艺，使沟槽600从半导体堆叠10的顶表面延伸至空乏区115中，用以在后续工艺中形成有助于降低阻值的导电元件。第一蚀刻工艺可以例如是湿式蚀刻工艺、干式蚀刻工艺或类似者，且第一蚀刻工艺可以是非等向性的。在图6B图所示的示例中，沟槽600具有垂直侧壁和朝向漏极接触件150延伸的弧形底面，但本公开并不以此为限。例如，在其他示例中，沟槽600可具有弧形侧壁或是平坦底面。

在一些实施方式中，沟槽600与第一掺杂区域120之间具有适当的间隔，使得沟槽600与第一掺杂区域120之间的最小距离S3介于0.6微米至0.9微米间。若最小距离S3小于0.6微米，在后续形成沟槽600与第一掺杂区域120之间的掺杂层(如图6C图所示的掺杂层610)后，掺杂层可能太接近第一掺杂区域120而容易造成掺杂层与第一掺杂区域120之间的漏电流；若最小距离S3大于0.9微米，沟槽600与第一掺杂区域120之间的间隔可能非必要地增大而造成装置体积增加。

在一些实施方式中，沟槽600可在Z方向上从半导体堆叠10的顶表面延伸至适当的深度且在X方向上具有足够大的宽度，使得沟槽600充分地占据空乏区115。参考图6B图，沟槽600还可以进一步延伸穿过空乏区115以在半导体堆叠10中占据充足的体积。举例而言，当飘移层110的厚度T4约10微米时，沟槽600距离半导体堆叠10的顶表面可具有深度D5介于1.4微米至2.1微米间，且沟槽600在半导体堆叠10的顶表面可具有宽度W7介于0.4微米至0.6微米间。

参考图5与图6C图，方法3000进行至步骤3006，对飘移层110执行离子注入工艺，以在空乏区115中沿着沟槽600形成掺杂层610。具体而言，可在半导体堆叠10上形成光阻或其他遮罩(未示出)，使得沟槽600暴露在外而半导体堆叠10的其他部分由遮罩所覆盖。接着，在沟槽600中执行离子注入，使掺杂层610从沟槽600的表面延伸至飘移层110中，用以在后续工艺中形成有助于降低阻值的导电元件。在沟槽600中执行离子注入还可以进一步修补沟槽600的表面缺陷，降低后续形成的金属层与掺杂层610之间的阻值。

在一些实施方式中，掺杂层610可以从沟槽600的表面向飘移层110延伸至适当的深度。举例而言，掺杂层610的厚度T5可介于0.2微米至0.3微米间，使得掺杂层610距离半导体堆叠10的顶表面可具有深度D6介于1.6微米至2.4微米间，且掺杂层610与第一掺杂区域120之间的最小距离S4可介于0.4微米至0.6微米间。若厚度T5小于0.2微米，掺杂层610的厚度可能太薄而容易形成不均匀的掺杂层610；若厚度T5大于0.3微米，掺杂层610可能太接近第一掺杂区域120而容易造成掺杂层610与第一掺杂区域120之间的漏电流。

在一些实施方式中，执行离子注入工艺包括使用适当的掺杂剂掺杂空乏区115，其中掺杂剂可具有与飘移层110相同的导电类型。举例而言，在飘移层110掺杂n型掺杂剂的示例中，离子注入工艺可在空乏区115中掺杂氮、磷、砷或类似的n型掺杂剂以形成掺杂层610。在一些实施方式中，离子注入工艺所形成的掺杂层610的掺杂浓度可大于飘移层110的掺杂浓度，例如离子注入工艺的掺杂浓度可介于1×10¹⁸atoms/cm³至1×10²⁰atoms/cm³间。在一些实施方式中，在执行离子注入工艺之后可包括执行适度的退火工艺，例如退火工艺的退火温度可介于1400℃至1800℃间。

参考图5、图6C图与图6D图，方法3000进行至步骤3008，在沟槽600中填充金属层620。具体而言，在沟槽600中以金属材料执行沉积工艺，使得金属材料填满沟槽600而形成金属层620。在沉积工艺之后，金属层620的顶表面与半导体堆叠10的顶表面齐平。图6D图所示的步骤类似于图2D所绘示，因此关于图6D图的其他细节在此不再详述。

参考图5与图6E图，方法2000进行至步骤3010，在半导体堆叠10上方形成栅极结构200。栅极结构200位于空乏区115的正上方，使得栅极结构200覆盖空乏区115以及空乏区115中的掺杂层610与金属层620。由于金属层620的顶表面齐平于半导体堆叠10的顶表面，栅极结构200的底表面会接触金属层620的整体的顶表面。在这样的示例中，金属层620可通过栅极介电层210与栅极电极层220电性隔离，因此不须执行额外的蚀刻工艺来回蚀金属层620。此外，方法2000也进行至步骤3012，执行进一步的加工以形成晶体管结构60，例如形成源极接触件250和介电层260。图6E图所示的步骤类似于图2B与图2F所绘示，因此关于图6E图的其他细节在此不再详述。

因此，经过步骤3012后，导电元件630形成于空乏区115中，其中导电元件630包括金属层620和围绕金属层620的掺杂层610。金属层620的顶表面接触栅极结构200的底表面，使得栅极结构200落于半导体堆叠10上的垂直投影与金属层620重叠。这可以引导半导体堆叠10中的导电路径P3经过空乏区115中的金属层620，使得导电路径P3上的整体阻值降低。金属层620周围的掺杂层610可进一步降低空乏区115的阻值，从而有助于提升半导体堆叠10中的电流强度。因此，导电元件630使得半导体堆叠10的整体阻值下降，进而提升晶体管结构60的电流强度、改善装置效能表现。

在一些实施方式中，导电元件630与第一掺杂区域120之间在X方向上可具有最小距离S4介于0.4微米至0.6微米间。落于上述范围内的最小距离S4可避免导电元件630跟第一掺杂区域120之间过于接近而容易产生漏电流，并且可以确保导电元件630具有充足的金属体积以显著降低空乏区115的阻值。在一些实施方式中，导电元件630在Y方向上可具有距离半导体堆叠10的顶表面的深度D6，并且在X方向上可具有介于0.8微米至1.2微米间的宽度W8，使得导电元件630具有充足的金属体积，从而显著降低空乏区115的阻值。

根据本公开上述实施方式，本公开的晶体管结构包括具有空乏区的半导体堆叠、覆盖空乏区的栅极结构以及位于空乏区中的导电元件。导电元件中的金属层的顶表面接触栅极结构的底表面，使得栅极结构的垂直投影与金属层具有至少部分重叠，导致半导体堆叠中的导电路径会经过空乏区中的金属层，使得导电路径上的阻值降低。因此，本公开的导电元件可提升晶体管结构的电流强度、改善装置效能表现。

前面概述一些实施例的特征，使得本领域技术人员可更好地理解本公开的观点。本领域技术人员应该理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构的基础，以实现相同的目的和/或实现与本文介绍的实施例相同的优点。本领域技术人员还应该理解，这样的等同构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，可以进行各种改变、替换和变更。

【符号说明】

10:半导体堆叠

20、40、60:晶体管结构

100:基板

110:飘移层

115:空乏区

120:第一掺杂区域

130:第二掺杂区域

140:第三掺杂区域

150:漏极接触件

200:栅极结构

210:栅极介电层

220:栅极电极层

230:沟槽

235:开口

240:金属层

240a:第一部分

240b:第二部分

245:导电元件

250:源极接触件

260:介电层

400:掺杂层

410:沟槽

415:开口

420:金属层

420a:第一部分

420b:第二部分

430:导电元件

600:沟槽

610:掺杂层

620:金属层

630:导电元件

D1—D6:深度

P1—P3:导电路径

S1—S4:距离

T1—T5:厚度

W1—W8:宽度

X,Z:方向。

Claims (20)

1.一种晶体管结构，其特征在于，包括：

半导体堆叠，包括：

飘移层，位于基板上方，其中该飘移层具有第一导电类型；

第一掺杂区域，位于该飘移层中，其中该第一掺杂区域具有第二导电类型；及

空乏区，位于飘移层中且邻接该第一掺杂区域；

栅极结构，位于该半导体堆叠上，其中该栅极结构覆盖该空乏区；及

导电元件，位于该空乏区中，其中该导电元件包括金属层，该金属层的顶表面接触该栅极结构的底表面。

2.如权利要求1所述的晶体管结构，其中该导电元件与该第一掺杂区域之间的最小距离介于0.4微米至0.6微米间。

3.如权利要求1所述的晶体管结构，其中该栅极结构包括多个栅极部分，所述多个栅极部分之间在第一方向上具有间隔，该间隔的宽度小于该金属层的该顶表面在该第一方向上的宽度。

4.如权利要求1所述的晶体管结构，其中该导电元件距离该半导体堆叠的顶表面具有介于1.6微米至2.4微米间的深度。

5.如权利要求1所述的晶体管结构，其中该金属层的该顶表面包括接触该栅极结构的第一部分和未接触该栅极结构的第二部分，该第二部分低于该栅极结构的该底表面。

6.如权利要求1所述的晶体管结构，其中该导电元件进一步包括围绕该金属层的掺杂层，该掺杂层具有该第一导电类型，且该掺杂层的掺杂浓度大于该飘移层的掺杂浓度。

7.如权利要求6所述的晶体管结构，其中该掺杂层的厚度介于0.2微米至0.3微米间。

8.如权利要求6所述的晶体管结构，其中该掺杂层的该掺杂浓度介于1×10¹⁸atoms/cm³至1×10²⁰atoms/cm³间。

9.如权利要求1所述的晶体管结构，其中进一步包括：

源极接触件，位于该半导体堆叠上方且邻近该栅极结构；及

漏极接触件，位于该半导体堆叠下方，其中该导电元件在该漏极接触件上的投影整体重叠于该漏极接触件上。

10.如权利要求1所述的晶体管结构，其中进一步包括：

第二掺杂区域，位于该第一掺杂区域中，其中该第二掺杂区域具有该第一导电类型，该第二掺杂区域掺杂浓度大于该飘移层的掺杂浓度；及

第三掺杂区域，位于该第一掺杂区域中且邻近该第二掺杂区域，其中该第三掺杂区域具有该第二导电类型，该第三掺杂区域的掺杂浓度大于该第一掺杂区域的掺杂浓度。

11.一种形成晶体管结构的方法，其特征在于，包括：

提供半导体堆叠，其中该半导体堆叠包括：

飘移层，位于基板上方，其中该飘移层具有第一导电类型；

第一掺杂区域，位于该飘移层中，其中该第一掺杂区域具有第二导电类型；及

空乏区，位于该飘移层中且邻接该第一掺杂区域；

在该半导体堆叠上方形成栅极结构，其中该栅极结构覆盖该空乏区；

执行第一蚀刻工艺，以在该半导体堆叠的该空乏区中形成沟槽；及

在该沟槽中填充金属层以形成导电元件，其中该金属层的顶表面接触该栅极结构的底表面。

12.如权利要求11所述的方法，其中在形成该栅极结构之后执行该第一蚀刻工艺，该第一蚀刻工艺蚀刻该栅极结构以形成该沟槽上方的开口，该开口的宽度小于该沟槽的宽度。

13.如权利要求11所述的方法，其中在该沟槽中填充该金属层之后，进一步包括执行第二蚀刻工艺以将该金属层的该顶表面的部分蚀刻至低于该栅极结构的该底表面。

14.如权利要求11所述的方法，其中在执行该第一蚀刻工艺之后形成该栅极结构，该栅极结构的该底表面接触该金属层的整体的该顶表面。

15.如权利要求11所述的方法，其中进一步包括：

在执行该第一蚀刻工艺之前，对该飘移层执行离子注入工艺以在该空乏区中形成掺杂层；及

执行该第一蚀刻工艺，以在该空乏区的该掺杂层中形成该沟槽。

16.如权利要求15所述的方法，其中该掺杂层距离该半导体堆叠的顶表面具有深度介于1.6微米至2.4微米间。

17.如权利要求11所述的方法，其中进一步包括：

在执行该第一蚀刻工艺之后，对该飘移层执行离子注入工艺以沿着该沟槽形成掺杂层，其中该掺杂层的厚度介于0.2微米至0.3微米间。

18.如权利要求15或17任一项所述的方法，其中该掺杂层与该第一掺杂区域之间的最小距离介于0.4微米至0.6微米间。

19.如权利要求15或17任一项所述的方法，其中执行该离子注入工艺包括使用具有该第一导电类型的掺杂剂掺杂该飘移层，该离子注入工艺的掺杂浓度介于1×10¹⁸atoms/cm³至1×10²⁰atoms/cm³间。

20.如权利要求15或17任一项所述的方法，其中进一步包括：

在执行该离子注入工艺之后，执行退火温度介于1400℃至1800℃间的退火工艺。