KR102089048B1 - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR102089048B1
KR102089048B1 KR1020140015010A KR20140015010A KR102089048B1 KR 102089048 B1 KR102089048 B1 KR 102089048B1 KR 1020140015010 A KR1020140015010 A KR 1020140015010A KR 20140015010 A KR20140015010 A KR 20140015010A KR 102089048 B1 KR102089048 B1 KR 102089048B1
Authority
KR
South Korea
Prior art keywords
region
forming
layer
substrate
semiconductor
Prior art date
Application number
KR1020140015010A
Other languages
English (en)
Other versions
KR20150094120A (ko
Inventor
구진근
원종일
배현철
김상기
양일석
Original Assignee
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국전자통신연구원 filed Critical 한국전자통신연구원
Priority to KR1020140015010A priority Critical patent/KR102089048B1/ko
Priority to US14/449,028 priority patent/US9123548B1/en
Publication of KR20150094120A publication Critical patent/KR20150094120A/ko
Application granted granted Critical
Publication of KR102089048B1 publication Critical patent/KR102089048B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248—Combination of bipolar and field-effect technology
    • H01L21/8249—Bipolar and MOS technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/6625—Lateral transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/735—Lateral transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명의 반도체 소자 및 그 제조 방법에 관한 것으로 제 1 소자를 포함하는 제 1 영역 및 제 2 소자를 포함하는 제 2 영역을 포함하는 제 1 반도체층, 상기 제 1 반도체층 내에 제공되고 상기 제 1 소자 및 상기 제 2 소자를 전기적으로 분리 시키는 소자 분리 패턴, 상기 제 1 반도체층의 상기 제 1 영역의 하면 상에 제공되는 드레인 및 상기 제 1 반도체층의 상기 제 2 영역의 하면 상에 제공되는 제 2 반도체층을 포함하는 반도체 소자를 제공한다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method of fabricating the same}
본 발명은 반도체 소자에 관한 것으로, 보다 구체적으로는 스마트 전력 집적 회로(Smart Power IC) 용 BCD(Bipolar-CMOS-DMOS) 소자 및 그 제조 방법에 관한 것이다.
가전 제품을 비롯한 각종 전자 기기에 포함된 반도체 소자는 전자 기기의 품질을 결정하는 주요한 구성이다. 전자 기기의 대용량화, 다기능화 및/또는 소형화 추세에 따라, 신뢰성 및 기타 특성이 향상된 반도체 소자에 대한 수요가 증가하고 있다. 이러한 수요를 충족시키기 위해, 반도체 소자의 특성을 향상시키기 위한 다양한 기술들이 소개되고 있다.
최근, 하나의 칩 상에 다양한 전력소자 기능들이 집적화되어 있는 스마트 전력 집적 회로(Smart Power IC)가 새로운 고속 성장 분야로 대두되고 있다. 스마트 전력 집적 회로(Smart Power IC)는 오토모티브 파워 집적회로(Automotive power IC) 및 DC/DC 컨버터(converter) 등의 고주파, 고내압 정보통신 시스템을 구현하기 위해 주로 사용된다. 기존의 BCD(Bipolar - CMOS - DMOS)타입의 전력 집적 회로는 VDMOS 소자를 사용하는 것이 일반적이며, 이는 온 저항(On- resistance)이 크고 구동능력이 떨어지는 문제점이 있다.
본 발명이 이루고자 하는 일 기술적 과제는 전력 제어 소자, 신호 제어 소자, 및 전류 제어 소자를 포함한 반도체 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는 고신뢰성의 반도체 소자를 제공하는 데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 소자는 제 1 소자를 포함하는 제 1 영역 및 제 2 소자를 포함하는 제 2 영역을 포함하는 제 1 반도체층; 상기 제 1 반도체층 내에 제공되고, 상기 제 1 소자 및 상기 제 2 소자를 전기적으로 분리 시키는 소자 분리 패턴; 상기 제 1 반도체층의 상기 제 1 영역의 하면 상에 제공되는 드레인; 및 상기 제 1 반도체층의 상기 제 2 영역의 하면 상에 제공되는 제 2 반도체층을 포함한다.
일 실시예에 따르면, 상기 드레인과 상기 제 2 반도체층 사이의 측벽 절연 패턴을 더 포함할 수 있다.
일 실시예에 따르면, 상기 제 1 반도체층과 상기 드레인 사이의 오믹 접촉층을 더 포함할 수 있다.
일 실시예에 따르면, 상기 드레인은 상기 제 2 반도체층의 하면 상으로 연장될 수 있다.
일 실시예에 따르면, 상기 소자 분리 패턴은 상기 제 1 반도체층을 관통하여 상기 제 2 반도체층 내로 연장될 수 있다.
일 실시예에 따르면, 상기 제 1 반도체층은 n형의 도전형을 갖고, 상기 제 2 반도체층은 p형의 도전형을 가질 수 있다.
일 실시예에 따르면, 상기 제 1 반도체층은 상기 제 1 반도체층과 접하는 제 1 에피층 및 상기 제 1 에피층 상의 제 2 에피층을 포함하고, 상기 제 1 에피층은 상기 제 2 에피층보다 불순물 농도가 높을 수 있다.
일 실시예에 따르면, 상기 제 1 소자는 DMOS 트랜지스터일 수 있다.
일 실시예에 따르면, 상기 제 1 소자는 소스 및 매립 게이트 전극을 포함하되, 상기 소스 및 상기 매립 게이트 전극은 상기 제 1 반도체층 상에 제공되는 금속 배선들과 연결될 수 있다.
일 실시예에 따르면, 상기 제 2 소자는 CMOS 소자일 수 있다.
일 실시예에 따르면, 상기 제 1 반도체층은 제 3 소자를 포함하는 제 3 영역을 더 포함하되, 상기 제 3 소자는 바이폴라(bipolar) 트랜지스터일 수 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 제 1 영역, 제 2 영역 및 제 3 영역을 포함하는 기판 상에 제 1 및 제 2 에피층들을 차례로 형성하는 것; 상기 기판의 상기 제 1 영역의 일부를 제거하여 상기 제 1 에피층을 노출하는 것; 및 상기 노출된 제 1 에피층의 하면 상에 드레인을 형성하는 것을 포함한다.
일 실시예에 따르면, 상기 드레인을 형성하는 것은 도금 공정 또는 스크린 프린트 공정을 수행하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 기판 상에 소자 분리 패턴들을 형성하는 것을 더 포함하되, 상기 소자 분리 패턴들을 형성하는 것은 상기 기판 상에 상기 제 1 및 제 2 에피층들을 관통하여 상기 기판 내로 연장되는 트렌치들을 형성하는 것; 상기 트렌치들의 측벽을 덮는 트렌치 절연 패턴들을 형성하는 것; 및 상기 절연 패턴들이 형성된 상기 트렌치들을 채우는 트렌치 갭필 패턴들을 형성하는 것을 포함하고, 상기 트렌치 갭핍 패턴들은 다결정 실리콘막을 포함할 수 있다.
일 실시예에 따르면, 상기 제 1 영역의 일부를 제거하기 전에 상기 기판을 박형화 하는 것을 더 포함하되, 상기 기판을 박형화 하는 것은 그라인딩(grinding) 공정을 수행하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 드레인을 형성하기 전에 상기 제 1 영역의 일부가 제거된 상기 기판의 측벽 상에 측벽 절연 패턴을 형성하는 것을 더 포함하되, 상기 측벽 절연 패턴을 형성하는 것은 상기 제 1 영역의 일부가 제거된 상기 기판의 하면 상에 상기 측벽을 덮는 보호 산화막을 형성하는 것; 및 상기 보호막이 형성된 상기 기판의 하면 상에 전면 이방성 식각 공정을 수행하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 드레인을 형성하기 전에 상기 노출된 제 1 에피층의 하면 상에 오믹 접촉층을 형성하는 것을 더 포함하되, 상기 오믹 접촉층을 형성하는 것은 금속 증착 공정 또는 도금 공정을 수행하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제 1 영역 상에 DMOS 소자를 형성하는 것; 상기 제 2 영역 상에 CMOS 소자를 형성하는 것; 및 상기 제 3 영역 상에 바이폴라(bipolar) 소자를 형성하는 것을 더 포함할 수 있다.
본 발명에 따른 반도체 소자는 기존의 VDMOS(Vertical Double diffused Metal-Oxide-Semiconductor) 대신 TDMOS(Trench Double diffused Metal-Oxide-Semiconductor) 전력 소자를 구비한 스마트 전력 집적 회로(Smart Power IC)를 제공한다. 그 결과로서, 크기가 작고 전류구동 능력이 뛰어난 대전류용 소자를 구현할 수 있다.
본 발명에 른 반도체 소자는 제 1 영역 상의 제 1 소자의 드레인을 제 1 에피층의 하부에 형성함으로써 수직 방향으로 전류가 인가되는 구조를 제공할 수 있다. 이에 따라, 대전류 구동 특성이 향상되고 낮은 온 저항(On-resistance)을 갖는 고효율의 반도체 소자를 제공할 수 있다.
도 1 내지 도 22는 본 발명의 실시예들에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 도면들이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제 1막질로 언급된 막질이 다른 실시예에서는 제 2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
이하 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 소자 및 그 제조 방법을 설명한다.
도 1 내지 도 22는 본 발명의 일 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 도면들이다.
도 1을 참조하면, 제 1 영역(A), 제 2 영역(B) 및 제 3 영역(C)을 포함하는 기판(100)이 제공된다. 기판(100)은 반도체 기판, 가령 실리콘 기판 또는 게르마늄 기판 중 어느 하나일 수 있다. 기판(100)은 불순물로 도핑된 기판일 수 있다. 일 예로, 기판(100)은 p- 기판일 수 있다. 이러한 영역들(A, B, C)에는 서로 다른 소자들이 형성될 수 있다. 기판(100)은 복수의 소자들이 형성되는 면인 상면(100a)과 상면(100a)에 대향하는 하면(100b)을 가질 수 있다.
기판(100) 상에 반도체층이 형성될 수 있다. 반도체층은 기판(100)의 상면(100a)에 차례로 형성된 제 1 에피층(102)과 제 2 에피층(104)을 포함할 수 있다. 제 1 및 제 2 에피층들(102, 104)은 에피택시얼 공정을 수행하여 기판(100) 상에 형성될 수 있다. 이러한 에피층들(102, 104)은 기판(100)과 마찬가지로 제 1 내지 제 3 영역들(A, B, C)을 포함할 수 있다. 에피택시얼 공정은 실리콘(Si) 또는 게르마늄(Ge)과 같은 반도체 물질, 또는 3-5족 화합물 반도체 물질을 이용하여 수행될 수 있다. 이러한 제 1 및 제 2 에피층들(102, 104)은 동일 물질을 포함하되, 인시츄(in-situ)로 도핑될 수 있다. 제 1 에피층(102)은 기판(100)과 다른 도전형이되, 보다 높은 불순물 농도로 도핑될 수 있다. 일 예로, 제 1 에피층(102)은 n+ 에피층일 수 있다. 제 2 에피층(104)은 제 1 에피층(102)과 같은 도전형이되, 보다 낮은 불순물 농도로 도핑될 수 있다. 일 예로, 제 2 에피층(104)은 n- 에피층일 수 있다. 이어서, 제 2 에피층(104) 상에 제 1 산화막(106)이 형성될 수 있다. 제 1 산화막(106)은 증착 공정을 수행하여 형성될 수 있다. 일 예로, 제 1 산화막(106)은 실리콘 산화막을 포함할 수 있다.
도 2를 참조하면, 제 3 영역(C)의 제 2 에피층(104) 내에 콜렉터(200)가 형성되고, 제 2 영역(B)의 제 2 에피층(104) 내에 n- 웰(300a)이 형성될 수 있다.
콜렉터(200) 및 n- 웰(300a)은 제 1 산화막(106) 상에 제 1 질화막 패턴(108)을 형성하고, 이를 마스크로 하여 n형 불순물을 이온 주입함으로써 형성될 수 있다. n형 불순물은 인(Phosphorus)을 포함할 수 있다. 제 1 질화막 패턴(108)은 제 1 산화막(106) 상에 질화막을 증착하고 이를 패터닝하여 형성될 수 있다. 일 예로, 질화막은 실리콘 질화막을 포함할 수 있다. 제 1 질화막 패턴(108)은 콜렉터(200) 및 n- 웰(300a)이 형성될 부분 상의 제 1 산화막(106)을 노출할 수 있다. 콜렉터(200)는 제 3 영역(C)의 제 2 에피층(104)과 접하되, 제 1 에피층(102)과는 이격되어 형성될 수 있다. 마찬가지로, n- 웰(300a)은 제 2 영역(B)의 에피층과 접하되, 제 1 에피층(102)과는 이격되어 형성될 수 있다. 이러한 콜렉터(200) 및 n- 웰(300a)은 동시에 형성될 수 있다.
이어서, 콜렉터(200) 및 n- 웰(300a) 상에 제 2 산화막들(201, 301)이 형성될 수 있다. 제 2 산화막들(201, 301)은 LOCOS(Local Oxidation of Silicon) 공정으로 형성될 수 있으며, 제 1 산화막(106)보다 두껍게 형성될 수 있다. 제 2 산화막들(201, 301)의 형성 후 열처리 공정이 수행될 수 있다.
도 3을 참조하면, 제 2 영역(B)의 제 2 에피층(104) 내에 p- 웰(300b)이 형성될 수 있다. p- 웰(300b)은 제 2 영역(B) 상의 제 1 질화막 패턴(108)을 패터닝하여 제 2 산화막들(201, 301) 사이의 제 1 산화막(106)을 노출시킨 후, p형 불순물을 이온 주입함으로써 형성될 수 있다. p- 웰(300b)은 콜렉터(200) 및 n- 웰(300a) 사이의 제 2 에피층(104) 내에 형성되되, 제 1 에피층(102)과는 이격되어 형성될 수 있다. p형 불순물은 붕소(Boron)를 포함할 수 있다. p형 불순물의 이온 주입 후 열처리 공정이 수행될 수 있다.
도 4를 참조하면, 도 3의 제 1 질화막 패턴(108), 제 1 산화막(106) 및 제 2 산화막이 제거된 후 제 1 및 제 2 에피층들(102, 104) 내에 소자 분리 패턴들(133)이 형성될 수 있다.
소자 분리 패턴들(133)은 기판(100) 상에 제 1 및 제 2 에피층들(102, 104)을 관통하여 기판(100) 내로 연장되는 트렌치들(131)을 형성하고, 트렌치들(131)을 채우는 트렌치 절연 패턴들(135) 및 트렌치 갭필 패턴들(137)을 형성함으로써 형성될 수 있다. 즉, 소자 분리 패턴들(133)은 트렌치 절연 패턴들(135) 및 트렌치 갭필 패턴들(137)을 포함할 수 있고, 이러한 소자 분리 패턴들(133)은 제 1 및 제 2 에피층들(102, 104)을 관통하여 기판(100) 내로 연장될 수 있다.
트렌치들(131)은 도 3의 제 1 질화막 패턴(108), 제 1 산화막(106) 및 제 2 산화막들(201, 301)이 제거된 기판(100) 상에 마스크 패턴을 형성하고, 이를 식각 마스크로 하는 이방성 식각 공정이 수행되어 형성될 수 있다. 이 후, 트렌치들(131)이 형성된 기판(100) 상에 열산화 공정이 수행되어 트렌치들(131) 내에 산화막이 형성되고, 트렌치들(131)의 바닥면을 노출하도록 전면 이방성 식각 공정을 수행하여 트렌치 절연 패턴들(135)이 형성될 수 있다. 이어서, 트렌치 절연 패턴들(135)이 형성된 트렌치들(131)을 채우는 다결정 실리콘막을 형성하고, 제 2 에피층(104)의 상면(100a)이 노출될 때까지 평탄화 공정을 수행하여 트렌치 갭필 패턴들(137)이 형성될 수 있다. 평탄화 공정은 화학적 기계 연마(Chemical Mechanical Polighing: CMP) 공정을 포함할 수 있다. 상술한 바와 같은 트렌치 격리 기술에 의해 형성된 소자 분리 패턴들(133)은 소자들 간의 격리를 이루게 할 수 있다.
다음으로, 소자 분리 패턴들(133)이 형성된 기판(100) 상에 제 3 산화막(110)이 형성될 수 있다. 일 예로, 제 3 산화막(110)은 실리콘 산화막일 수 있다.
도 5를 참조하면, 제 2 에피층(104)의 제 3 영역(C) 내에 베이스(203)가 형성되고, 제 1 영역(A) 내에 p- 바디 영역(400)이 형성될 수 있다. 베이스(203) 및 p- 바디 영역(400)은 제 3 산화막(110) 상에 마스크 패턴(미도시)을 형성하고, 이를 이온 주입 마스크로 하는 이온 주입 공정 및 열처리 공정을 수행하여 형성될 수 있다. 이온 주입 공정은 마스크 패턴(미도시)이 형성된 기판(100) 상에 p형 불순물을 이온 주입하는 것을 포함할 수 있다. 일 예로, p형 불순물은 붕소(Boron)를 포함할 수 있다. 베이스(203)는 제 3 영역(C)의 콜렉터(200) 내에 형성될 수 있고, p- 바디 영역(400)은 제 2 에피층(104) 내에 형성될 수 있다. 이러한 베이스(203) 및 p- 바디 영역(400)은 동시에 형성될 수 있다. 이 후, 마스크 패턴(미도시)은 제거될 수 있다.
도 6을 참조하면, 제 1 영역(A)의 p- 바디 영역(400) 내에 게이트 트렌치들(403)이 형성될 수 있다. 게이트 트렌치들(403)은 제 3 산화막(110) 상에 마스크 패턴(미도시)을 형성하고, 이를 식각 마스크로 하는 이방성 식각 공정이 수행되어 형성될 수 있다. 이러한 게이트 트렌치들(403)은 p- 바디 영역(400)보다 깊게 식각되어 제 2 에피층(104) 내로 연장될 수 있다.
도 7을 참조하면, 게이트 트렌치들(403) 내에 매립 게이트 산화막들(405) 및 매립 게이트 전극들(407) 이 형성될 수 있다.
매립 게이트 산화막들(405)은 게이트 트렌치들(403) 내부에 희생 산화막을 성장시키고 습식 식각하여 게이트 트렌치들(403) 내의 표면 곡률을 감소시킨 후 형성될 수 있다. 매립 게이트 전극들(407)은 매립 게이트 산화막들(405)이 형성된 기판(100) 상에 게이트 트렌치들(403)을 채우는 다결정 실리콘막을 형성하고, 제 2 에피층(104)의 상면(100a)이 노출될 때까지 평탄화 공정을 수행하여 형성될 수 있다. 그 결과, 매립 게이트 전극들(407)은 게이트 트렌치들(403) 내에 매몰된 형태로 형성될 수 있다. 이러한 매립 게이트 전극들(407)은 불순물을 포함할 수 있다. 일 예로, 불순물은 인(Phosphorus)을 포함할 수 있다. 평탄화 공정은 화학적 기계 연마(CMP) 및/또는 건식 식각 공정을 포함할 수 있다. 평탄화 공정의 수행 과정에서 제 3 산화막(110)도 함께 제거될 수 있다.
이 후, 매립 게이트 전극들(407)이 형성된 기판(100) 상에 제 4 산화막(112)이 형성될 수 있다. 일 예로, 제 4 산화막(112)은 실리콘 산화막을 포함할 수 있다.
도 8을 참조하면, 제 4 산화막(112)이 형성된 기판(100) 상에 필드 산화막들(150)이 형성될 수 있다. 필드 산화막들(150)은 제 4 산화막(112) 상에 활성 영역을 정의하는 제 2 질화막 패턴(114)을 형성하고, LOCOS(Local Oxidation of Silicon) 공정을 수행하여 형성될 수 있다. 여기서, 활성영역은 제 2 질화막 패턴(114)에 의해 덮혀진 부분을 의미한다. 제 2 질화막 패턴(114)은 제 4 산화막(112) 상에 질화막을 형성한 후 질화막 상에 마스크 패턴(미도시)을 형성하고, 이를 식각 마스크로 하는 식각 공정을 수행하여 형성될 수 있다. 이러한 제 2 질화막 패턴(114)은 필드 산화막들(150)이 형성될 부분의 제 4 산화막(112)을 노출할 수 있다. 필드 산화막들(150)은 제 2 질화막 패턴(114)에 의해 노출된 부분에 형성될 수 있으며, 제 4 산화막(112)보다 두껍게 형성될 수 있다. 일 실시예에 있어서, 제 2 질화막 패턴(114)을 형성 후 필드 산화막들(150)의 형성 전에, 제 2 질화막 패턴(114)을 이온 주입 마스크로 하는 이온 주입 공정이 수행될 수 있다. 이러한 이온 주입 공정은 필드 문턱 전압의 조절을 위해 수행되며, 일 예로 붕소(Boron)를 이온 주입하는 것을 포함할 수 있다.
도 9를 참조하면, 도 8의 제 2 질화막 패턴(114)이 제거된 후 제 2 에피층(104)의 제 3 영역(C) 내에 에미터(205)가 형성되고, 제 2 영역(B) 내에 n- 드리프트 영역(303) 및 p- 드리프트 영역(305)이 형성될 수 있다.
에미터(205) 및 n- 드리프트 영역(303)은, 제 2 질화막 패턴(114, 도 8참조)이 제거된 기판(100) 상에 에미터(205) 및 n- 드리프트 영역(303)을 정의하는 이온 주입 마스크(미도시)를 형성하고 인(Phosphorus)과 같은 불순물을 이온 주입함으로써 형성될 수 있다. p- 드리프트 영역(305)은 제 2 질화막 패턴(114, 도 8참조)이 제거된 기판(100) 상에 p- 드리프트 영역(305)을 정의하는 이온 주입 마스크(미도시)를 형성하고 붕소(boron)와 같은 불순물을 이온 주입함으로써 형성될 수 있다. 에미터(205) 및 n- 드리프트 영역(303)은 동시에 형성될 수 있으며, 이후에 p- 드리프트 영역(305)이 형성될 수 있다. 반대로, p- 드리프트 영역(305)이 먼저 형성되고, 이후에 에미터(205) 및 n- 드리프트 영역(303)이 형성될 수도 있다. 에미터(205)는 베이스(203) 내에 형성될 수 있다. n- 드리프트 영역(303)은 p- 웰(300b) 내에 형성되고, p- 드리프트 영역(305)은 n- 웰(300a) 내에 형성될 수 있다. 에미터(205), n- 드리프트 영역(303) 및 p- 드리프트 영역(305)의 형성을 위한 이온 주입 공정 후 열처리 공정이 수행될 수 있다.
도 10을 참조하면, 도 9의 제 4 산화막(112)을 제거하고 제 5 산화막(116)을 형성한 후 문턱전압 조절을 위한 이온 주입 공정이 수행될 수 있다. 도 9의 제 4 산화막(112)은 습식 식각 공정을 수행하여 제거될 수 있다.
문턱전압 조절을 위한 이온 주입 공정은 제 5 산화막(116)이 형성된 기판(100) 상에 제 2 영역(B)을 노출하는 제 1 감광 마스크(118)를 형성한 후 붕소(Boron) 또는 인(Phosphorus)을 이온 주입하는 것을 포함할 수 있다. 이러한 이온 주입 공정은 제 2 영역(B) 내에 형성되는 제 2 소자의 문턱전압을 원하는 범위로 조절하기 위해 수행될 수 있다. 문턱전압은 붕소(Boron) 또는 인(Phosphorus)을 이온 주입하여 제 2 영역(B) 내의 n- 웰(300a) 및/또는 p- 웰(300b)의 도핑 농도를 변화시킴으로써 조절될 수 있다. 이 후, 제 1 감광 마스크(118)는 제거될 수 있다.
도 11을 참조하면, 기판(100) 상에 게이트 산화막(120)이 형성될 수 있다. 게이트 산화막(120)은 도 10의 제 5 산화막(116)을 습식 식각하여 제거한 후 건식 산화 공정을 수행하여 형성될 수 있다. 이 후, 제 2 영역(B)의 게이트 산화막(120) 상에 게이트 전극들(307)이 형성될 수 있다. 게이트 전극들(307)은 게이트 산화막(120)이 형성된 기판(100) 상에 인(Phosphorus)이 포함된 다결정 실리콘막을 형성하고, 이를 패터닝하여 형성될 수 있다.
도 12를 참조하면, 제 2 영역(B)의 p- 웰(300b) 내에 n- LDD들(Lightly Doped Drain, 309)이 형성되고, n- 웰(300a) 내에 p- LDD들(311)이 형성될 수 있다. n- LDD들(309)은 게이트 전극들(307)이 형성된 기판(100) 상에 n- LDD들(309)의 영역을 정의하는 이온 주입 마스크(미도시)를 형성하고, 인(Phosphorus)과 같은 불순물을 이온 주입함으로써 형성될 수 있다. 마찬가지로, p- LDD들(311)은 게이트 전극들(307)이 형성된 기판(100) 상에 p- LDD들(311)의 영역을 정의하는 이온 주입 마스크(미도시)를 형성하고, 붕소(Boron)와 같은 불순물을 이온 주입함으로써 형성될 수 있다. n- LDD들(309) 및 p- LDD들(311)은 순차적으로 형성될 수 있다.
이서서, 게이트 전극들(307)의 양 측벽에 측벽 산화막들(313)이 형성될 수 있다. 측벽 산화막들(313)은 기판(100) 상에 게이트 전극들(307)을 덮는 TEOS(Tetra Ethyl Ortho Silicate) 산화막을 형성하고 건식 식각 공정을 수행하여 형성될 수 있다.
도 13을 참조하면, 제 3 영역(C) 내에 콜렉터 접합(207), 에미터 접합(209) 및 베이스 접합(211)이 형성될 수 있다. 즉, 콜렉터 접합(207), 에미터 접합(209) 및 베이스 접합(211)은 각각 콜렉터(200), 에미터(205) 및 베이스(203) 내에 형성될 수 있다. 콜렉터 접합(207) 및 에미터 접합(209)은 n+ 형으로 도핑될 수 있고, 베이스 접합(211)은 p+ 형으로 도핑될 수 있다.
제 2 영역(B)의 p- 웰(300b) 내에 n+ 소스/드레인들(315, 317) 및 p+ 접지 영역(325)이 형성되고, n- 웰(300a) 내에 p+ 소스/드레인들(321, 323) 및 n+ 접지 영역(319)이 형성될 수 있다. n+ 소스/드레인들(315, 317) 및 n+ 접지 영역(319)은 n+ 형으로 도핑될 수 있고, p+ 소스/드레인들(321, 323) 및 p+ 접지 영역(325)은 p+ 형으로 도핑될 수 있다.
제 1 영역(A)의 p- 바디 영역(400) 내에 n+ 소스들(411) 및 p+ 접합들(413)이 형성될 수 있다. n+ 소스들(411)은 매립 게이트 전극들(407)의 양 측에 형성될 수 있고, p+ 접합들(413)은 n+ 소스들(411) 사이에 형성될 수 있다. n+ 소스들(411)은 n+ 형으로 도핑될 수 있고, p+ 접합들(413)은 p+ 형으로 도핑될 수 있다.
이러한 콜렉터 접합(207), 에미터 접합(209), 베이스 접합(211), n+ 소스/드레인들(315, 317), p+ 접지 영역(325), p+ 소스/드레인들(321, 323), n+ 접지 영역(319), n+ 소스들(411) 및 p+ 접합들(413)은 이온 주입 마스크들(미도시)을 순차적으로 이용하여 n+ 형 불순물 또는 p+ 형 불순물을 이온 주입함으로써 형성될 수 있다. 일 예로, n+ 형 불순물은 비소(As)를 포함할 수 있고, p+ 형 불순물은 붕소(Boron)를 포함할 수 있다.
도 14를 참조하면, 기판(100) 상에 게이트 전극들(307)을 덮는 층간 절연막(500) 및 층간 절연막(500)을 관통하는 제 1 내지 제 3 개구부들(501, 503, 505)이 형성될 수 있다.
층간 절연막(500)은 도 13의 결과물 상에 TEOS(Tetra Ethyl Ortho Silicate) 산화막 및/또는 BPSG(Borophospho Silicate Glass) 산화막을 도포한 후 열처리에 의한 평탄화 공정을 수행하여 형성될 수 있다. 제 1 내지 제 3 개구부들(501, 503, 505)은 층간 절연막(500)이 형성된 기판(100) 상에 마스크 패턴을 형성하고, 이를 식각 마스크로 하는 식각 공정을 수행하여 형성될 수 있다. 이러한 식각 공정은 습식 및/또는 건식 식각을 포함할 수 있다. 제 1 개구부들(501)은 제 3 영역(C)의 콜렉터 접합(207), 에미터 접합(209) 및 베이스 접합(211)을 노출할 수 있다. 제 2 개구부들(503)은 제 2 영역(B)의 n+ 소스/드레인들(315, 317), p+ 접지 영역(325), p+ 소스/드레인들(321, 323) 및 n+ 접지 영역(319)을 노출할 수 있다. 제 3 개구부들(505)은 제 1 영역(A)의 n+ 소스들(411) 및 p+ 접합들(413)을 노출할 수 있다.
도 15를 참조하면, 제 1 내지 제 3 개구부들(501, 503, 505)을 채우는 금속 배선들(511, 513, 515)이 형성될 수 있다. 금속 배선들(511, 513, 515)은 제 1 내지 제 3 개구부들(501, 503, 505)을 채우는 금속막 형성하고 이를 패터닝한 후 열처리 공정을 수행하여 형성될 수 있다. 금속막은 알루미늄(Al)을 포함할 수 있다. 제 1 금속 배선들(511)은 제 3 영역(C)의 콜렉터 접합(207), 에미터 접합(209) 및 베이스 접합(211)과 전기적으로 연결될 수 있다. 제 2 금속 배선들(513)은 제 2 영역(B)의 n+ 소스/드레인들(315, 317), p+ 접지 영역(325), p+ 소스/드레인들(321, 323) 및 n+ 접지 영역(319)들 전기적으로 연결될 수 있다. 제 3 금속 배선들(515)은 제 1 영역(A)의 n+ 소스들(411) 및 p+ 접합들(413)과 전기적으로 연결될 수 있다.
도 16을 참조하면, 기판(100, 도 15 참조)의 하면(100b, 도 15 참조)을 제거하는 그라인딩(Griding) 공정이 수행되어 박형화된 기판(101)이 형성될 수 있다. 그라인딩 공정은 금속 배선들(511, 513, 515)이 형성된 기판(100, 도 15 참조) 상에 테이프(미도시)를 부착하는 테이핑(Taping) 작업을 한 후 기판(100, 도 15 참조)의 하면(100b, 도 15 참조)을 박형화하는 것을 포함할 수 있다. 테이핑 작업은 금속 배선들(511, 513, 515)이 형성된 기판(100, 도 15 참조)의 전면을 보호하기 위해 수행될 수 있다. 박형화된 기판(101)은 제 1 에피층(102)와 접하는 상면(101a)과 이에 대향하는 하면(101b)을 가질 수 있다.
이 후, 박형화된 기판(101)의 하면(101b) 상에 제 1 보호 산화막(520)이 형성될 수 있다. 제 1 보호 산화막(520)은 실리콘 산화막을 포함할 수 있으며, 플라즈마-강화 화학기상증착(PECVD) 공정에 의해 형성될 수 있다.
도 17을 참조하면, 제 1 보호 산화막(520) 및 박형화된 기판(101)의 일부가 제거될 수 있다. 제 1 보호 산화막(520) 및 박형화된 기판(101)의 일부를 제거하는 것은 제 1 보호 산화막(520) 상에 제 1 영역(A)의 일부를 노출하는 제 2 감광 마스크(525)를 형성하고, 이를 식각 마스크로 하는 이방성 식각 공정을 수행하는 것을 포함할 수 있다. 이러한 식각 공정은 제 1 영역(A)의 제 1 에피층(102)이 노출될 때까지 수행될 수 있다. 그 결과, 제 1 보호 산화막(520) 및 박형화된 기판(101)의 일부가 제거되고, 박형화된 기판(101)의 일 측벽(101c)이 노출될 수 있다. 일 실시예에 있어서, 식각 공정의 수행 시 과식각(over-etch) 되어 제 1 에피층(102)의 일부가 리세스 될 수 있다. 즉, 제 1 에피층(102)은 리세스된 제 1 에피층 부분(102a)을 포함할 수 있다.
도 18을 참조하면, 제 2 감광 마스크(525, 도 17 참조)가 제거된 후, 제 1 보호 산화막(520) 및 박형화된 기판(101)의 일부가 제거된 결과물의 전면에 제 2 보호 산화막(530)이 형성될 수 있다. 즉, 제 2 보호 산화막(530)은 제 2 감광 마스크(525, 도 17 참조)가 제거된 박형화된 기판(101)의 하면(101b) 상에 콘포말하게 형성될 수 있다. 이러한 제 2 보호 산화막(530)은 제 1 보호 산화막(520)을 덮으며, 도 17의 식각 공정에 의해 노출된 박형화된 기판(101)의 일 측벽(101c)으로 연장될 수 있다. 또한, 제 2 보호 산화막(530)은 리세스된 제 1 에피층 부분(102a)을 덮을 수 있다. 일 실시예에 따르면, 제 2 보호 산화막(530)은 제 1 보호 산화막(520)보다 두꺼울 수 있다. 이러한 제 2 보호 산화막(530)은 실리콘 산화막을 포함할 수 있으며, 플라즈마-강화 화학기상증착(PECVD) 공정에 의해 형성될 수 있다.
도 19를 참조하면, 박형화된 기판(101)의 일 측벽(101c) 상에 측벽 절연 패턴(531)이 형성될 수 있다. 측벽 절연 패턴(531)은 제 2 보호 산화막(530)이 형성된 결과물 상에 전면 이방성 식각 공정이 수행되어 형성될 수 있다. 이방성 식각 공정은 리세스된 제 1 에피층 부분(102a) 상의 제 2 보호 산화막(530)이 제거될 때까지 수행될 수 있다. 그 결과, 제 2 보호 산화막(530)이 박형화된 기판(101)의 일 측벽(101c) 상으로 한정되는 측벽 절연 패턴(531)이 형성될 수 있다. 측벽 절연 패턴(531)의 하면은 리세스된 제 1 에피층 부분(102a)과 접할 수 있다. 또한, 식각 공정 결과, 제 1 보호 산화막(520)과 리세스된 제 1 에피층 부분(102a)이 노출될 수 있다. 이러한 측벽 절연 패턴(531)은 제 1 영역(A)의 소자와 인접 소자를 격리시키는 역할을 수행할 수 있다.
도 20을 참조하면, 측벽 절연 패턴(531)이 형성된 결과물의 전면에 오믹 접촉층(540)이 형성될 수 있다. 즉, 오믹 접촉층(540)은 제 1 보호 산화막(520), 측벽 절연 패턴(531) 및 리세스된 제 1 에피층 부분(102a)을 콘포말하게 덮도록 형성될 수 있다. 오믹 접촉층(540)은 알루미늄(Al)과 같은 금속 물질을 포함할 수 있으며, 금속 증착 공정 또는 도금 공정에 의해 형성될 수 있다. 오믹 접촉층(540)은 제 1 영역(A)에 형성되는 소자의 온-저항(On-resistance)을 낮추기 위해 형성될 수 있다.
도 21을 참조하면, 리세스된 제 1 에피층 부분(102a) 상에 드레인(551)이 형성될 수 있다. 드레인(551)은 오믹 접촉층(540)이 형성된 도 20의 결과물 상에 드레인(551)이 형성될 영역을 정의하는 마스크 패턴(미도시)을 형성하고, 도금 공정 또는 스크린 프린팅 공정을 수행하여 형성될 수 있다. 그 결과, 리세스된 제 1 에피층 부분(102a) 상에 박형화된 기판(101)이 제거된 영역을 채우는 드레인(551)이 형성될 수 있다. 드레인(551)은 은(Ag) 또는 구리(Cu) 중 적어도 하나를 포함할 수 있다. 일 예로, 도금 공정은 은(Ag) 또는 구리(Cu) 중 적어도 하나를 포함하는 물질을 이용하여 수행될 수 있다. 마찬가지로, 스크린 프린팅 공정은 은(Ag) 페이스트 또는 구리(Cu) 페이스트 중 적어도 하나를 이용하여 수행될 수 있다.
다른 실시예에 따르면, 드레인(551)은 도 22에 도시된 바와 같이 오믹 접촉층(540)이 형성된 결과물의 전면에 형성될 수 있다. 이러한 드레인(551)은 오믹 접촉층(540)이 형성된 도 20의 결과물의 전면에 도금 공정 또는 스크린 프린팅 공정을 수행하여 형성될 수 있다. 그 결과, 드레인(551)은 리세스된 제 1 에피층 부분(102a)을 덮으며 박형화된 기판(101)의 하면(101b) 상으로 연장될 수 있다.
상술한 일련의 과정들을 통해 제 1 내지 제 3 영역들(A, B, C)에 서로 다른 소자들이 형성될 수 있다.
제 1 영역(A)은 제 1 소자의 영역으로 정의될 수 있다. 예를 들어, 제 1 영역(A)은 DMOS(Diffused Metal-Oxide-Semiconductor) 소자의 영역으로 정의될 수 있다. DMOS 소자는 TDMOS(Trench Double diffused Metal-Oxide-Semiconductor) 소자일 수 있다. 제 1 소자는 전력 제어 회로로 이용될 수 있다. 예를 들어, 제 1 소자는 대전류용 스위치로 이용될 수 있다.
제 2 영역(B)은 제 2 소자의 영역으로 정의될 수 있다. 예를 들어, 제 2 영역(B)은 CMOS 소자의 영역으로 정의될 수 있다. CMOS 소자는 PMOS, ED-PMOS, NMOS, 또는 ED-NMOS 중 적어도 하나일 수 있다. CMOS 소자 중 적어도 어느 하나는 저전압 소자 또는 고전압 소자로 이용될 수 있다. 제 2 소자는 디지털 소자로 이용될 수 있다. 예를 들어, 제 2 소자는 신호 제어 회로로 이용될 수 있다.
제 3 영역(C)은 제 3 소자의 영역으로 정의될 수 있다. 예를 들어, 제 3 소자는 바이폴라 소자일 수 있다. 제 3 소자는 아날로그 소자로 이용될 수 있다. 예를 들어, 제 3 소자는 온도 센서에 포함될 수 있다.
일반적인 스마트 전력 집적 회로(Smart Power IC)는 고전압 소자의 기판 드레인에 고압 바이어스가 가해지면 저전압 CMOS 소자 및/또는 바이폴라 소자가 파괴되는 등의 영향을 받을 수 있다.
하지만, 본 발명의 실시예들에 따르면 p- 형 기판(100) 상에 각 소자들을 형성하고, 트렌치 격리기술에 의해 각 소자 간의 격리 구조를 제공하여, 고신뢰성의 반도체 소자가 제공될 수 있다. 일 예로, 제 1 영역(A) 상의 제 1 소자에 고압 바이어스가 가해진 경우, 오믹 접촉층(540), 에피층들(102, 104) 및 p- 바디 영역(400)을 통해 전류의 흐름이 허용되는 한편, 소자 분리 패턴들(133) 및 측벽 절연 패턴(531)에 의해 제 2 및 제 3 영역들(B, C)로의 전류의 흐름이 저지될 수 있다. 이로써, 제 2 영역(B) 상의 제 2 소자 및 제 3 영역(C) 상의 제 3 소자로 전류가 들어가는 것을 막을 수 있어 제어 회로의 안정화를 꾀할 수 있다.
또한, 제 1 영역(A) 상의 제 1 소자는 드레인(551)을 제 1 에피층(102)의 하면에 형성함으로써 수직 방향으로 전류가 인가되는 구조를 제공할 수 있다. 이에 따라, 대전류 구동 특성이 향상되고 낮은 온 저항(On-resistance)을 가지게 되어 본 발명의 반도체 소자의 효율이 높아질 수 있다.
이제까지 본 발명에 대하여 그 바람직한 실시 예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시 예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

Claims (18)

  1. 기판 상에서, 제 1 소자를 포함하는 제 1 영역 및 제 2 소자를 포함하는 제 2 영역을 포함하는 제 1 반도체층;
    상기 제 1 반도체층 내에 제공되고, 상기 제 1 소자 및 상기 제 2 소자를 전기적으로 분리 시키는 소자 분리 패턴;
    상기 제 1 반도체층의 상기 제 1 영역의 하면 상에 제공되는 드레인; 및
    상기 제 1 반도체층의 상기 제 2 영역의 하면 상에 제공되는 제 2 반도체층을 포함하고,
    상기 제 1 반도체층은 n-도전형의 불순물을 포함하고,
    상기 제 2 반도체층은 p-도전형의 불순물을 포함하고,
    상기 제 1 반도체층은 상기 기판의 상면과 접하는 제 1 에피층 및 상기 제 1 에피층 상의 제 2 에피층을 포함하고,
    상기 제 1 에피층은 상기 제 2 에피층보다 불순물 농도가 높은 반도체 소자.
  2. 제 1 항에 있어서,
    상기 드레인과 상기 제 2 반도체층 사이의 측벽 절연 패턴을 더 포함하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제 1 반도체층과 상기 드레인 사이의 오믹 접촉층을 더 포함하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 드레인은 상기 제 2 반도체층의 하면 상으로 연장되는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 소자 분리 패턴은 상기 제 1 반도체층을 관통하여 상기 제 2 반도체층 내로 연장되는 반도체 소자.
  6. 삭제
  7. 삭제
  8. 제 1 항에 있어서,
    상기 제 1 소자는 DMOS 트랜지스터인 반도체 소자.
  9. 제 1 항에 있어서,
    상기 제 1 소자는 소스 및 매립 게이트 전극을 포함하되,
    상기 소스 및 상기 매립 게이트 전극은 상기 제 1 반도체층 상에 제공되는 금속 배선들과 연결된 반도체 소자.
  10. 제 1 항에 있어서,
    상기 제 2 소자는 CMOS 소자인 반도체 소자.
  11. 제 1 항에 있어서,
    상기 제 1 반도체층은 제 3 소자를 포함하는 제 3 영역을 더 포함하되,
    상기 제 3 소자는 바이폴라(bipolar) 트랜지스터인 반도체 소자.
  12. 제 1 영역, 제 2 영역 및 제 3 영역을 포함하는 기판 상에 제 1 및 제 2 에피층들을 차례로 형성하는 것;
    상기 기판의 상기 제 1 영역의 일부를 제거하여 상기 제 1 에피층을 노출하는 것; 및
    상기 노출된 제 1 에피층의 하면 상에 드레인을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  13. 제 12 항에 있어서,
    상기 드레인을 형성하는 것은 도금 공정 또는 스크린 프린트 공정을 수행하는 것을 포함하는 반도체 소자의 제조 방법.
  14. 제 12 항에 있어서,
    상기 기판 상에 소자 분리 패턴들을 형성하는 것을 더 포함하되,
    상기 소자 분리 패턴들을 형성하는 것은:
    상기 기판 상에 상기 제 1 및 제 2 에피층들을 관통하여 상기 기판 내로 연장되는 트렌치들을 형성하는 것;
    상기 트렌치들의 측벽을 덮는 트렌치 절연 패턴들을 형성하는 것; 및
    상기 트렌치 절연 패턴들이 형성된 상기 트렌치들을 채우는 트렌치 갭필 패턴들을 형성하는 것을 포함하고,
    상기 트렌치 갭필 패턴들은 다결정 실리콘막을 포함하는 반도체 소자의 제조 방법.
  15. 제 12 항에 있어서,
    상기 제 1 영역의 일부를 제거하기 전에 상기 기판을 박형화 하는 것을 더 포함하되,
    상기 기판을 박형화 하는 것은 그라인딩(grinding) 공정을 수행하는 것을 포함하는 반도체 소자의 제조 방법.
  16. 제 12 항에 있어서,
    상기 드레인을 형성하기 전에 상기 제 1 영역의 일부가 제거된 상기 기판의 측벽 상에 측벽 절연 패턴을 형성하는 것을 더 포함하되,
    상기 측벽 절연 패턴을 형성하는 것은:
    상기 제 1 영역의 일부가 제거된 상기 기판의 하면 상에 상기 측벽을 덮는 보호 산화막을 형성하는 것; 및
    상기 보호 산화막이 형성된 상기 기판의 하면 상에 전면 이방성 식각 공정을 수행하는 것을 포함하는 반도체 소자의 제조 방법.
  17. 제 12 항에 있어서,
    상기 드레인을 형성하기 전에 상기 노출된 제 1 에피층의 하면 상에 오믹 접촉층을 형성하는 것을 더 포함하되,
    상기 오믹 접촉층을 형성하는 것은 금속 증착 공정 또는 도금 공정을 수행하는 것을 포함하는 반도체 소자의 제조 방법.
  18. 제 12 항에 있어서,
    상기 제 1 영역 상에 DMOS 소자를 형성하는 것;
    상기 제 2 영역 상에 CMOS 소자를 형성하는 것; 및
    상기 제 3 영역 상에 바이폴라(bipolar) 소자를 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
KR1020140015010A 2014-02-10 2014-02-10 반도체 소자 및 그 제조 방법 KR102089048B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140015010A KR102089048B1 (ko) 2014-02-10 2014-02-10 반도체 소자 및 그 제조 방법
US14/449,028 US9123548B1 (en) 2014-02-10 2014-07-31 Semiconductor device and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140015010A KR102089048B1 (ko) 2014-02-10 2014-02-10 반도체 소자 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20150094120A KR20150094120A (ko) 2015-08-19
KR102089048B1 true KR102089048B1 (ko) 2020-03-13

Family

ID=53775613

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140015010A KR102089048B1 (ko) 2014-02-10 2014-02-10 반도체 소자 및 그 제조 방법

Country Status (2)

Country Link
US (1) US9123548B1 (ko)
KR (1) KR102089048B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI655748B (zh) * 2016-12-16 2019-04-01 通嘉科技股份有限公司 具有熱敏單元的垂直雙擴散金氧半功率元件
US11031303B1 (en) 2020-01-15 2021-06-08 Taiwan Semiconductor Manufacturing Company Limited Deep trench isolation structure and method of making the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080206989A1 (en) * 2005-06-01 2008-08-28 Olaf Kruger Method for Producing Vertical Electrical Contact Connections in Semiconductor Wafers

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5119162A (en) 1989-02-10 1992-06-02 Texas Instruments Incorporated Integrated power DMOS circuit with protection diode
DE4041050C2 (de) 1989-12-25 1999-01-14 Fuji Electric Co Ltd Integrierter Schaltkreis und Verfahren zur Bildung eines Halbleiterbauelements
KR101158393B1 (ko) 2005-05-31 2012-06-22 매그나칩 반도체 유한회사 반도체 소자의 제조방법
JP4087416B2 (ja) * 2006-04-06 2008-05-21 シャープ株式会社 パワーｉｃデバイス及びその製造方法
US8629020B2 (en) 2010-10-25 2014-01-14 Electronics & Telecommunications Research Institute Semiconductor device and method of fabricating the same
KR20130081547A (ko) * 2012-01-09 2013-07-17 한국전자통신연구원 반도체 소자 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080206989A1 (en) * 2005-06-01 2008-08-28 Olaf Kruger Method for Producing Vertical Electrical Contact Connections in Semiconductor Wafers

Also Published As

Publication number Publication date
KR20150094120A (ko) 2015-08-19
US20150228640A1 (en) 2015-08-13
US9123548B1 (en) 2015-09-01

Similar Documents

Publication Publication Date Title
US9711639B2 (en) Multiple shielding trench gate FET
US11158739B2 (en) Semiconductor structure having field plate and associated fabricating method
KR100442881B1 (ko) 고전압 종형 디모스 트랜지스터 및 그 제조방법
US9478630B2 (en) Fully isolated LIGBT and methods for forming the same
US20150162442A1 (en) Power MOSFETs and Methods for Forming the Same
US9508845B1 (en) LDMOS device with high-potential-biased isolation ring
US11374124B2 (en) Protection of drain extended transistor field oxide
US20110260245A1 (en) Cost Effective Global Isolation and Power Dissipation For Power Integrated Circuit Device
US20090095999A1 (en) Semiconductor device and method of fabricating the same
CN107910269B (zh) 功率半导体器件及其制造方法
KR101912030B1 (ko) 결합된 게이트 및 소스 트렌치 형성 및 관련 구조
US10396196B1 (en) Semiconductor devices
US20130164915A1 (en) Method for fabricating power semiconductor device with super junction structure
KR101469343B1 (ko) 수직 파워 ｍｏｓｆｅｔ 및 그 제조 방법
US20130175614A1 (en) Semiconductor devices and methods of fabricating the same
CN107910268B (zh) 功率半导体器件及其制造方法
KR102089048B1 (ko) 반도체 소자 및 그 제조 방법
CN109980010B (zh) 一种半导体器件的制造方法和集成半导体器件
US20230100307A1 (en) Method for manufacturing trench-gate mosfet
TWI713218B (zh) 半導體裝置
KR20170137002A (ko) 결합된 게이트 트렌치 및 컨택 에칭 프로세스 및 그와 관련된 구조체
CN109980009B (zh) 一种半导体器件的制造方法和集成半导体器件
TW201727756A (zh) 橫向擴散金屬氧化半導體元件及其製造方法
CN118073206A (zh) 半导体器件的制备方法及半导体器件
CN117810245A (zh) 晶体管结构和其形成方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant