KR20130081547A - 반도체 소자 및 그 제조 방법 - Google Patents

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KR20130081547A KR1020120002583A KR20120002583A KR20130081547A KR 20130081547 A KR20130081547 A KR 20130081547A KR 1020120002583 A KR1020120002583 A KR 1020120002583A KR 20120002583 A KR20120002583 A KR 20120002583A KR 20130081547 A KR20130081547 A KR 20130081547A
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Abstract

반도체 소자를 제공한다. 이 반도체 소자는 제1 소자를 포함하는 제1 영역 및 제2 소자를 포함하는 제2 영역을 갖고, 하부 기판 및 상부 기판이 접합된 기판; 하부 기판 및 상부 기판 사이에 개재되되, 제1 영역 상에 배치된 에피층 및 제2 영역 상에 배치된 절연층; 제1 소자 및 제2 소자를 이격시키는 소자분리 패턴; 및 상부 기판과 절연층 사이 및 상부 기판과 에피층 사이에 개재된 도핑 패턴들을 포함하되, 제1 소자는 도핑 패턴 및 에피층을 통해 하부 기판과 전기적으로 연결되고, 제2 소자는 도핑층 및 절연층을 통해 하부 기판과 전기적으로 격리된다.

Description

반도체 소자 및 그 제조 방법 {Semiconductor device and method of fabricating the same}
본 발명은 반도체 소자에 관한 것으로, 보다 구체적으로는 스마트 전력 집적 회로(Smart Power IC) 용 BCD(Bipolar - CMOS - DMOS) 소자 및 그 제조 방법에 관한 것이다.
가전 제품을 비롯한 각종 전자 기기에 포함된 반도체 소자는 전자 기기의 품질을 결정하는 주요한 구성이다. 전자 기기의 대용량화, 다기능화 및/또는 소형화 추세에 따라, 신뢰성 및 기타 특성이 향상된 반도체 소자에 대한 수요가 증가하고 있다. 이러한 수요를 충족시키기 위해, 반도체 소자의 특성을 향상시키기 위한 다양한 기술들이 소개되고 있다.
최근, 하나의 칩 상에 다양한 전력소자 기능들이 집적화되어 있는 스마트 전력 집적 회로(Smart Power IC)가 새로운 고속 성장 분야로 대두되고 있다. 스마트 전력 집적 회로(Smart Power IC)는 오토모티브 파워 집적회로(Automotive power IC) 및 DC/DC 컨버터(converter) 등의 고주파, 고내압 정보통신 시스템을 구현하기 위해 주로 사용된다. 기존의 BCD(Bipolar - CMOS - DMOS)타입의 전력 집적 회로는 VDMOS 소자를 사용하는 것이 일반적이며, 이는 on 저항이 크고 구동능력이 떨어지는 문제점이 있다.
본 발명이 이루고자 하는 일 기술적 과제는 전력 제어 소자, 신호 제어 소자, 및 전류 제어 소자를 포함한 반도체 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는 고신뢰성의 반도체 소자를 제공하는 데 있다.
본 발명의 일 실시예에 따른 반도체 소자는 제1 소자를 포함하는 제1 영역 및 제2 소자를 포함하는 제2 영역을 갖고, 하부 기판 및 상부 기판이 접합된 기판; 상기 하부 기판 및 상부 기판 사이에 개재되되, 상기 제1 영역 상에 배치된 에피층 및 상기 제2 영역 상에 배치된 절연층; 상기 제1 소자 및 제2 소자를 이격시키는 소자분리 패턴; 및 상기 상부 기판과 상기 절연층 사이 및 상기 상부 기판과 상기 에피층 사이에 개재된 도핑 패턴을 포함하되, 상기 제1 소자는 상기 도핑 패턴 및 상기 에피층을 통해 상기 하부 기판과 전기적으로 연결되고, 상기 제2 소자는 상기 도핑 패턴 및 상기 절연층을 통해 상기 하부 기판과 전기적으로 격리될 수 있다.
상기 도핑 패턴은 상기 기판에 평행하게 배치된 하부 도핑층 및 상기 하부 도핑층의 양 단에서 수직하게 연장되고 상기 소자분리 패턴과 접하도록 배치된 측벽 도핑층을 포함할 수 있다.
상기 하부 기판 내에 배치된 매몰 도핑층을 더 포함하되, 상기 매몰 도핑층은 상기 제1 영역에서 상기 에피층과 접하도록 배치될 수 있다. 상기 상부 및 하부 기판들은 제1 도전형으로 도핑되고, 상기 에피층 및 상기 도핑 패턴은 상기 제1 도전형과 반대되는 제2 도전형으로 도핑될 수 있다.
상기 제1 소자는 상기 도핑 패턴과 접하도록 배치된 깊은 웰을 포함할 수 있다. 상기 제1 소자는 DMOS 트랜지스터일 수 있다. 상기 제1 소자는 소스, 드레인, 및 트렌치 게이트를 포함하되, 상기 소스, 상기 드레인, 및 상기 트렌치 게이트는 상기 상부 기판의 상부면에 배치된 금속 배선들과 연결될 수 있다.
상기 제2 소자는 상기 도핑 패턴과 이격되도록 배치된 적어도 하나의 웰을 포함할 수 있다. 상기 제2 소자는 CMOS 소자일 수 있다. 상기 기판은 제3 소자를 포함하는 제3 영역을 더 포함하되, 상기 제3 소자는 바이폴라(bipolar) 트랜지스터일 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 제1 내지 제3 영역을 갖는 하부 기판 상에 절연층을 형성하는 단계; 상기 제1 영역의 상기 하부 기판 상에 에피층을 형성하는 단계; 상기 제1 내지 제3 영역을 갖는 상부 기판 상에 하부 도핑층을 형성하는 단계; 상기 에피층 및 상기 절연층과 상기 하부 도핑층이 접하도록 상기 하부 및 상부 기판들을 접합하는 단계; 상기 제1 영역의 상기 상부 기판 내에 깊은 웰을 형성하는 단계; 상기 제2 영역의 상기 상부 기판 내에 적어도 하나의 웰을 형성하는 단계; 상기 상부 기판 및 상기 하부 도핑층을 관통하는 트렌치들을 형성하는 단계; 상기 트렌치들의 양 측벽을 채우는 측벽 도핑층을 형성하는 단계; 및 상기 트렌치들의 공간을 채우는 소자분리 패턴들을 형성하는 단계를 포함할 수 있다.
상기 제1 영역의 상기 하부 기판 상에 에피층을 형성하는 단계는, 상기 에피층이 형성될 영역의 상기 절연층을 식각하여 상기 하부 기판을 노출하는 단계; 및 에피택시얼 공정을 수행하여 상기 에피층을 형성하는 단계를 포함할 수 있다.
상기 상부 기판 상에 하부 도핑층을 형성하는 단계는 이온 주입 및 확산 공정을 이용하되, 상기 하부 도핑층은 상기 상부 기판과 반대 도전형으로 도핑될 수 있다. 상기 제1 영역의 상기 깊은 웰은 상기 하부 도핑층과 접하도록 형성될 수 있다.
상기 상부 기판을 열처리하여 상기 에피층 아래의 상기 하부 기판의 내부로 불순물을 확산하여, 상기 제1 영역의 상기 하부 기판 내에 매몰 도핑층을 형성하는 는 단계를 더 포함할 수 있다.
상기 제2 및/또는 제3 영역의 상기 상부 기판 내에 깊은 웰을 형성하는 단계를 더 포함하되, 상기 깊은 웰은 상기 제1 영역의 상기 깊은 웰과 동시에 형성될 수 있다. 상기 제2 영역의 상기 적어도 하나의 웰은 상기 하부 도핑층과 이격되어 형성될 수 있다.
상기 측벽 도핑층을 형성하는 단계는, 상기 트렌치들의 측벽에에 고농도의 불순물이 함유된 스페이서 절연막을 도포하는 단계; 및 상기 스페이서 절연막을 열처리하는 단계를 포함할 수 있다.
상기 소자분리 패턴들을 형성하는 단계는, 상기 측벽 도핑층이 형성된 상기 트렌치들의 내부에 소자분리 절연막을 도포하는 단계; 상기 소자분리 절연막을 상부 기판의 상부면이 노출될 때까지 연마하는 단계를 포함할 수 있다.
상기 제1 영역 상에 DMOS 소자를 형성하는 단계; 상기 제2 영역 상에 CMOS 소자를 형성하는 단계; 및 상기 제3 영역 상에 바이폴라(bipolar) 소자를 형성하는 단계를 더 포함할 수 있다.
본 발명에 따른 반도체 소자는 기존의 VDMOS(Vertical Double diffused Metal-oxide-semiconductor) 대신 TDMOS(Trench Double diffused Metal-oxide-semiconductor) 전력 소자를 구비한 스마트 전력 집적 회로(Smart Power IC)를 제공한다. 그 결과로서, 크기가 작고 전류구동 능력이 뛰어난 대전류용 소자를 구현할 수 있다.
본 발명에 따른 반도체 소자는 기판의 제1 영역에 형성된 에피층 및 매몰 도핑 영역을 포함하고, 각 소자들을 분리하는 소자분리 패턴 및 도핑 패턴을 제공한다. 그 결과로서, 드레인에 인가되는 고압 바이어스에 의하여 소자들이 파괴되는 것을 막을 수 있다.
도 1 내지 도 19는 본 발명의 일 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 도면들이다.
도 20 내지 도 24는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
도 1 내지 도 19는 본 발명의 일 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 도면들이다.
도 1을 참조하면, 제 1 영역(A), 제 2 영역(B) 및 제 3 영역(C)을 포함하는 하부 기판(10)이 제공된다. 상기 하부 기판(10)은 가령 실리콘 기판 또는 게르마늄 기판일 수 있으며, 이에 한정되지 않고 반도체 물질을 포함하는 모든 반도체 기판을 포함한다. 상기 하부 기판(10)은 불순물로 도핑된 기판일 수 있으며, 일례로 p- 기판일 수 있다. 상기 제1 내지 제3 영역들(A, B, C)에는 서로 다른 소자들이 형성될 수 있다.
상기 하부 기판(10) 상에 에피층(14)을 형성할 수 있다. 일례로, 상기 에피층(14)은 상기 하부 기판(10)의 상기 제 1 영역(A) 상에 형성될 수 있다. 상기 에피층(14)을 형성하는 것은 상기 하부 기판(10) 상에 산화막(12)을 형성하고, 상기 에피층(14)이 형성될 영역을 정의하는 단계를 포함할 수 있다. 그 후, 상기 에피층(14)이 형성될 영역의 상기 산화막(12)을 식각하고, 에피택시얼 공정을 수행하여 상기 에피층(14)을 형성할 수 있다. 상기 에피택시얼 공정은 Si, Ge, SiGe, AlP, AlAs, AlSb, GaN, GaP, GaAs, InP, InAs, InSb, ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe, SiC, SiGe, C, 또는 이를 이용한 화합물을 이용하여 수행될 수 있다.
상기 에피층(14)은 인시츄(in-situ)로 도핑될 수 있다. 상기 에피층(14)은 상기 하부 기판(10)과 반대 도전형이되, 보다 높은 불순물 농도로 도핑될 수 있다. 일례로 상기 에피층(14)은 n+형으로 도핑될 수 있다.
도 2를 참조하면, 제 1 영역(A), 제 2 영역(B) 및 제 3 영역(C)을 포함하는 상부 기판(20)이 제공된다. 상기 상부 기판(20)은 가령 실리콘 기판 또는 게르마늄 기판일 수 있으며, 이에 한정되지 않고 반도체 물질을 포함하는 모든 반도체 기판을 포함한다. 상기 상부 기판(20)은 불순물로 도핑된 기판일 수 있으며, 일례로 p- 기판일 수 있다.
상기 상부 기판(20) 상에 하부 도핑층(22)을 형성할 수 있다. 상기 하부 도핑층(22)은 이온 주입 및 확산 공정을 통해 형성될 수 있다. 상기 하부 도핑층(22)은 상기 상부 기판(20)과 반대 도전형이되, 보다 높은 불순물 농도로 도핑될 수 있다. 일례로 상기 하부 도핑층(22)은 n+형으로 도핑될 수 있다. 상기 하부 도핑층(22)은 상기 상부 기판(20)의 전면에 형성될 수 있다.
도 3을 참조하면, 상기 하부 기판(10) 및 상기 상부 기판(20)을 접합할 수 있다. 상기 하부 및 상부 기판들(10, 20)을 접합하는 것은 상기 하부 및 상부 기판들(10, 20)을 세정하는 단계를 포함할 수 있다. 상기 하부 및 상부 기판들(10, 20)을 접합하는 것은 상기 상부 기판(20)을 위아래로 뒤짚어 상기 상부 기판(20)의 상기 하부 도핑층(22)이 형성된 면과 상기 하부 기판(10)의 상부면이 접하도록 접합하는 단계를 포함할 수 있다. 그 후, 상기 하부 및 상부 기판들(10, 20)을 열처리하는 단계가 수행될 수 있다. 이 후, 상기 상부 기판(20)의 상부면(상기 하부 도핑층(22)이 형성된 면의 반대면)에 lapping 공정, mirror polishing 공정, 및 세정 공정이 더 수행될 수 있다.
이로써, 상기 하부 기판(10)의 상기 산화막(12) 및 상기 에피층(14)이 형성된 면과 상기 상부 기판(20)의 상기 하부 도핑층(22)이 형성된 면이 접하도록 상기 하부 및 상부 기판들(10, 20)이 접합될 수 있다.
도 4를 참조하면, 깊은 웰들을 형성하기 위하여, 상기 상부 기판(20) 상에 산화막(1) 및 질화막(2)을 형성할 수 있다. 상기 산화막(1) 및 상기 질화막(2)은 증착 공정을 수행하여 형성될 수 있다. 일례로, 상기 산화막(1)은 실리콘 산화막(SiO2)일 수 있고, 상기 질화막(2)은 실리콘 질화막(SiN)일 수 있다.
상기 상부 기판(20) 내에 활성 영역들을 정의하고, 상기 질화막(2)을 패터닝하여 상기 산화막(1)의 일부를 노출시킬 수 있다. 상기 활성 영역들은 상기 산화막(1)이 노출된 영역일 수 있으며, 상기 상부 기판(20)의 제 1 내지 제 3 영역 중 적어도 하나일 수 있다. 다른 예로, 상기 산화막(1)을 상기 질화막(2)과 같이 패터닝하여 상기 상부 기판(20)을 노출시킬 수 있다.
도 5를 참조하면, 상기 상부 기판(20) 내에 제1 및 제2 깊은 n-웰들(deep well; 30, 31) 및 콜렉터(32)를 형성할 수 있다. 일례로, 상기 제 1 영역(A)에 상기 제1 깊은 n-웰(30)이 형성되고, 상기 제 2 영역(B)에 상기 제2 깊은 웰(31)이 형성되고, 상기 제 3 영역(C)에 상기 콜렉터(32)가 형성될 수 있다. 상기 제1 및 제2 깊은 n-웰들(deep well; 30, 31) 및 상기 콜렉터(32)는 패터닝된 상기 질화막(2)을 마스크로 삼아, 상기 상부 기판(20)에 n형 불순물, 가령 인(Phosphorus)을 이온 주입하여 형성될 수 있다. 상기 제1 및 제2 깊은 n-웰들(30, 31) 및 상기 콜렉터(32)는 동시에 형성될 수 있다.
일례로, 상기 제1 및 제2 깊은 n-웰들(30, 31) 및 상기 콜렉터(32)은 상기 하부 도핑층(22)과 접하도록 형성될 수 있다. 즉, 상기 제1 깊은 n-웰(30)은 상기 제 1 영역(A)에서 상기 하부 도핑층(22)과 접하도록 형성될 수 있고, 상기 제2 깊은 n-웰(31)은 상기 제 2 영역(B)에서 상기 하부 도핑층(22)과 접하도록 형성될 수 있으며, 상기 콜렉터(32)는 상기 제 3 영역(C)에서 상기 하부 도핑층(22)과 접하도록 형성될 수 있다.
그 후, 상기 제1 및 제2 깊은 n-웰들(30, 31) 및 상기 콜렉터(32) 상에는 두꺼운 산화막들(3)이 형성될 수 있다. 상기 두꺼운 산화막들(3)은 LOCOS(LOCal Oxidation of Silicon) 공정으로 형성될 수 있으며, 상기 산화막(1) 및 상기 질화막(2)보다 두껍게 형성될 수 있다.
도 6을 참조하면, 상기 하부 기판(10) 내에 매몰 도핑층(16)을 더 형성할 수 있다. 일례로, 상기 매몰 도핑층(16)은 상기 제 1 영역(A)에서 상기 하부 기판(10) 내에 형성될 수 있다. 상기 도핑영역(16)을 형성하는 것은 상기 질화막(2) 및 상기 두꺼운 산화막(3)을 덮는 열산화막(4)을 형성하는 단계를 포함할 수 있다. 상기 열산화막(4)은 후속 열처리 공정에서 상기 기판을 보호하는 기능을 할 수 있다. 상기 열산화막(4)을 형성한 상기 상부 기판(20)에 열처리 공정을 수행할 수 있다. 상기 열처리 공정을 수행함으로써, 상기 제 1 영역(A)에서 상기 에피층(14) 아래의 상기 하부 기판(10) 내부로 매몰 도핑층(16)이 확산되어 형성될 수 있다. 상기 매몰 도핑층(16)은 상기 에피층(14)과 접하도록 형성될 수 있다.
도 7을 참조하면, 상기 열산화막(도 6의 4)이 제거하고, 상기 상부 기판(20) 내에 n-웰(33)을 형성할 수 있다. 일례로, 상기 n-웰(33)은 상기 제 2 영역(B) 내에 형성될 수 있다. 상기 n-웰(33)을 형성하는 것은 상기 제 2 영역(B) 상에 형성된 상기 질화막(도 6의 2)을 패터닝하여 상기 산화막(1)의 일부를 노출시키고, 패터닝된 상기 질화막을 마스크로 삼아 상기 상부 기판(20)에 인(Phosphorus)을 이온 주입하는 단계를 포함할 수 있다. 다른 예로, 상기 산화막(1)을 상기 질화막과 같이 패터닝하여 상기 상부 기판(20)의 일부를 노출시킨 후, 상기 상부 기판(20)에 인(Phosphorus)을 이온 주입하여 상기 n-웰(33)을 형성할 수도 있다.
상기 n-웰(33)은 상기 상부 기판(20) 내에 형성되되, 상기 하부 도핑층(22)과는 이격되어 형성될 수 있다. 그 후, 상기 n-웰(33) 상에 산화막을 성장시키고 열처리하는 과정이 더 수행될 수 있다.
도 8을 참조하면, 상기 상부 기판(20) 내에 p-웰(34)을 형성할 수 있다. 일례로, 상기 p-웰(34)은 상기 제 2 영역(B) 내에 형성될 수 있다. 상기 p-웰(34)을 형성하는 것은 상기 제 2 영역(B)에 p-웰(34) 영역을 정의하고, 상기 제 2 영역(B) 상에 형성된 상기 질화막(도 6의 2)을 패터닝하여 상기 산화막(1)의 일부를 노출시키고, 패터닝된 상기 질화막 또는 포토레지스트 마스크를 이용하여 상기 상부 기판(20)에 p형 불순물, 가령 붕소(Boron)를 이온 주입하는 단계를 포함할 수 있다. 이로써, 상기 붕소(Boron) 도핑에 의해 상기 제 2 영역(B) 내에 p-웰(34)이 자기정렬적으로 형성될 수 있다. 상기 p-웰(34)은 상기 상부 기판(20) 내에 형성되되, 상기 제 2 영역(B)에서 상기 하부 도핑층(22)과는 이격되어 형성될 수 있다. 그 후, 상기 질화막(도 6의 2), 상기 산화막(1) 및 상기 두꺼운 산화막(3)을 제거하는 단계가 더 수행될 수 있다.
도 9를 참조하면, 상기 상부 기판(20) 내에 소자분리 패턴을 형성하기 위한 트렌치들(35)을 형성할 수 있다. 상기 트렌치들(35)을 형성하는 것은 산화막(5) 및 질화막(6)을 도포하고 소자분리 패턴 영역을 정의하는 단계를 포함할 수 있다. 그 후, 상기 질화막(6)을 패터닝하여 상기 질화막(6) 및 상기 산화막(5)을 순차적으로 식각하고, 이를 식각 마스크로 이용하여 상기 상부 기판(20)을 이방성 식각할 수 있다. 상기 트렌치들(35)은 상기 하부 도핑층(22)을 관통하여 상기 하부 기판(10) 상에 형성된 상기 절연층(12)을 노출시킬 수 있다.
도 10을 참조하면, 상기 트렌치들(35)의 측벽을 채우는 측벽 도핑층(24)을 형성할 수 있다. 상기 측벽 도핑층(24)은 고농도 도핑, 예를 들어 n+ 형으로 도핑될 수 있다. 상기 측벽 도핑층(24)은 PSG(Phosphorus Silica Glass), BSG(Boron silica glass), implantation, plasma doping, 또는 고농도 에피 성장/확산에 의한 방법으로 형성될 수 있다.
일례로, 상기 측벽 도핑층(24)을 형성하는 것은 상기 트렌치들(35) 내에 고농도의 인이 함유된 PSG(Phosphorus Silica Glass) 박막을 도포하는 단계 및 이를 열처리하는 단계를 포함할 수 있다. 그 후, 상기 트렌치들(35) 내에 상기 PSG 박막의 일부를 제거할 수 있다. 즉, 상기 트렌치들(35) 내에 형성된 상기 PSG막의 바닥면을 상기 절연층(12)이 노출될 때까지 이방성 식각하여, 상기 PSG 박막이 상기 트렌치들(35)의 측벽에 잔존하도록 함으로써, 상기 측벽 도핑층(24)을 형성할 수 있다. 이로써, 상기 하부 도핑층(22) 및 상기 측벽 도핑층(24)을 포함하는 도핑 패턴들(25)이 형성될 수 있다.
상기 트렌치들(35)을 채우는 소자분리 절연막(36)을 형성할 수 있다. 상기 소자분리 절연막(36)은 산화막, 질화막, 혼합산화막, 또는 다층 산화막을 포함할 수 있다.
일례로, 상기 소자분리 절연막(36)으로 TEOS(Tetra Ethyl Ortho Silicate)막을 형성할 수 있다. 상기 소자분리 절연막(36)은 불순물이 포함되지 않은 절연막일 수 있다. 상기 소자분리 절연막(36)은 상기 측벽 도핑층(24)이 형성된 상기 트렌치들(35)을 채우도록 형성될 수 있다.
도 11을 참조하면, 상기 상부 기판(20)에 연마 공정이 수행되어 상기 TEOS막(도 10의 36)의 일부가 제거될 수 있다. 상기 연마 공정은 상기 상부 기판(20)의 상부면이 노출될 때까지 수행될 수 있다. 상기 연마 공정은 CMP(Chemical Mechanical Polighing) 방법이 이용될 수 있다. 이 과정에서 상기 산화막 및 상기 질화막(도 10의 5, 6)이 함께 제거될 수 있다.
이로써, 도 11에 도시된 바와 같이 소자분리 패턴들(37)이 형성될 수 있다. 상기 소자분리 패턴들(37) 및 상기 도핑 패턴들(25)이 형성된 상기 상부 기판(20) 상에 산화막(7)이 더 형성될 수 있다. 상기 소자분리 패턴들(37) 및 상기 도핑 패턴들(25)은 소자 간의 격리를 이루게 할 수 있다.
도 12를 참조하면, 상기 제 1 영역(A) 내에 하나 혹은 그 이상의 게이트 트렌치들(38)들을 형성한다. 상기 게이트 트렌치들(38)은 상기 제 1 영역(A)의 상기 상부 기판(20) 내에 형성될 수 있다.
일부 실시예들에 따르면, 상기 게이트 트렌치들(38)은 상기 기판 상에 형성된 산화막(7)을 트렌치 식각 마스킹막으로 이용하여 형성될 수 있다. 상기 산화막(7)은 TEOS(Tetra Ethyl Ortho Silicate) 산화막일 수 있다.
상기 트렌치들(38)은 사진작업을 통해 선택된 영역을 정의하고 상기 산화막(7)을 건식 식각하여 형성될 수 있다. 상기 트렌치들(7)은 상기 상부 기판(20) 내에 상기 깊은 n- 웰(30)에 접하도록 형성될 수 있다.
다른 실시예들에 따르면, 상기 트렌치들(38)의 내부에 형성될 수 있는 폴리머 등의 찌꺼기를 제거하기 위하여 황산 용액을 이용한 세정 공정이 더 수행될 수 있다.
도 13를 참조하면, 상기 트렌치들(38)의 내부를 채우는 트렌치 게이트 전극들(39)이 형성될 수 있다. 상기 트렌치 게이트 전극들(39)는 상기 게이트 트렌치들(38)의 내부에 게이트 산화막(미도시)을 형성하고, 상기 게이트 산화막 상에 매몰된 형태로 형성될 수 있다.
일부 실시예들에 따르면, 상기 트렌치 게이트 전극들(39)은 상기 게이트 트렌치들(38) 내에 인(Phosphorus)이 포함된 다결정 실리콘 막을 도포하고 이를 건식 식각하여 형성될 수 있다. 상기 트렌치 게이트 전극들(39)이 형성된 상기 상부 기판(20) 상에 산화막(8) 및 질화막(9)을 순차적으로 더 형성할 수 있다.
상기 상부 기판(20) 상에 필드 산화막들(40)을 형성한다. 상기 필드 산화막들(40)을 형성하는 것은 상기 소자 분리 패턴들(37)이 형성된 영역의 상기 질화막(9)을 식각하고, 상기 필드 산화막들(40)을 형성하는 단계를 포함할 수 있다. 상기 필드 산화막들(40)은 LOCOS(LOCal Oxidation of Silicon) 공정으로 형성될 수 있으며, 상기 산화막(8)보다 두껍게 형성될 수 있다.
도 14을 참조하면, 상기 상부 기판(20) 내에 n-드리프트(n-drift) 영역(42)을 형성할 수 있다. 상기 n-드리프트 영역(42)은 상기 제 2 영역(B) 내에 형성된 상기 p-웰(34) 내에 형성될 수 있다. 상기 n-드리프트 영역(42)을 형성하는 것은 상기 질화막(도 13의 9)을 패터닝하여 상기 p-웰(34)의 일부를 노출시키고 이온 주입 공정, 예를 들어 인를 이온 주입하는 공정을 포함할 수 있다.
상기 상부 기판(20) 내에 p-바디 영역(41), p-드리프트 영역(43), 및 베이스(44)를 형성할 수 있다. 일례로, 상기 p-바디 영역(41)은 상기 제 1 영역(A)에서, 상기 제1 깊은 n-웰(30) 내에 형성될 수 있다. 상기 p-드리프트 영역(43)은 상기 제 2 영역(B)에서, 상기 제2 깊은 n-웰(31) 내에 형성될 수 있다. 상기 베이스(44)는 상기 제 3 영역에서, 상기 콜렉터(32) 내에 형성될 수 있다. 상기 p-바디 영역(41), p-드리프트 영역(43), 및 상기 베이스(44)을 형성하는 것은 상기 질화막(도 13의 9)을 패터닝하여 상기 제1 깊은 n-웰(30), 상기 제2 깊은 n-웰(31), 및 상기 콜렉터(32)의 일부를 노출시키고, 이온 주입 공정, 예를 들어 붕소를 도핑하는 공정이 포함될 수 있다.
상기 p-바디 영역(41)의 하부면은 상기 트렌치 게이트 전극들(39)의 하부면보다 높게 형성될 수 있다. 이로써, 상기 트렌치 게이트 전극들(39)은 상기 제1 깊은 n-웰(30)과 접하도록 형성될 수 있다.
상기 p-바디 영역(41), p-드리프트 영역(43), 및 상기 베이스(44)는 동시에 형성될 수 있다.
도 15를 참조하면, 문턱전압 조절을 위한 도핑 공정이 진행될 수 있다. 일례로, 상기 도핑 공정은 상기 제1 내지 제3 영역들(A, B, C) 중 적어도 하나의 영역에서 수행될 수 있다. 상기 문턱전압을 조절하는 것은 상기 제1 내지 제3 영역들(A, B, C) 중 적어도 하나를 노출시키는 감광막(45)을 형성한 후, 상기 감광막(45)을 마스크로 삼아 상기 제1 내지 제3 영역들(A, B, C) 중 적어도 하나의 영역 내에 붕소(Boron) 또는 인(Phosphorus)을 이온 주입하는 과정이 포함될 수 있다. 상기 문턱전압 조절을 위한 도핑 공정에 의해 상기 제1 내지 제3 영역들(A, B, C)내에 형성되는 제1 내지 제 3 소자의 문턱전압이 원하는 범위로 조절될 수 있다. 이 후, 상기 감광막(45)을 제거하는 공정이 수행될 수 있다.
도 16을 참조하면, 상기 상부 기판(20) 상에 게이트 전극들(46)을 형성할 수 있다. 일례로, 상기 게이트 전극들(46)은 상기 제 2 영역(B) 내에 형성될 수 있다. 상기 게이트 전극들(46)을 형성하는 것은 상기 상부 기판(20)을 덮는 게이트 산화막(46a)을 형성하는 단계를 포함할 수 있다. 상기 게이트 산화막(46a)은 상기 제 2 영역(B) 내의 선택된 영역에 형성될 수 있다. 일부 실시예들에 따르면, 상기 게이트 산화막(46a)을 형성하는 것은 전 단계에 남아있던 상기 산화막(도 15의 8)을 습식 식각한 후 건식 산화하는 과정을 포함할 수 있다.
상기 게이트 산화막(46a) 상에 게이트 전극들(46)을 형성한다. 상기 게이트 전극들(46)을 형성하는 것은 상기 상부 기판(20) 상에 인(Phosphorus)이 포함된 다결정 실리콘 막을 덮고 사진작업을 통해 특정 영역을 정의한 후, 상기 다결정 실리콘 막을 식각하는 과정을 포함할 수 있다.
도시하지 않았지만, 상기 게이트 전극들(46)에 측벽 산화막들을 더 형성할 수 있다. 상기 측벽 산화막들은 상기 게이트 전극들(46)의 양 측면에 형성될 수 있다. 상기 측벽 산화막들을 형성하는 것은 TEOS(Tetra Ethyl Ortho Silicate) 산화막을 상기 상부 기판(20)의 전면에 도포하고 이를 건식 식각하는 과정을 포함할 수 있다. 일부 실시예들에 따르면, 상기 측벽 산화막들을 형성한 후, 상기 제 1 영역(A)의 트렌치 게이트 전극들(39)을 덮는 산화막(미도시)을 더 형성할 수 있다.
도 17를 참조하면, 상기 상부 기판(20) 내에 n-LDD들(51) 및 에미터(53)를 형성할 수 있다. 상기 n-LDD들(51)은 상기 제 2 영역(B)에서 상기 p-웰(34) 내에 형성될 수 있으며, 상기 에미터(53)는 상기 제 3 영역(C)에서 상기 베이스(44) 내에 형성될 수 있다. 상기 n-LDD들(51) 및 상기 에미터(53)를 형성하는 것은 NSD(N-type Source Drain) 마스크(미도시)를 이용하는 도핑 공정을 포함할 수 있다. 일례로, 사진 작업을 통해 상기 상부 기판(20) 상에 상기 NSD 마스크를 형성하고, 상기 상부 기판(20) 상에 인(Phosphorus)을 이온 주입하여 상기 n- LDD들(51) 및 에미터(53)를 형성할 수 있다.
상기 상부 기판(20) 내에 p-LDD들(52)을 형성할 수 있다. 상기 p-LDD들(52)은 상기 제 2 영역(B)에서 상기 제2 깊은 n-웰(31), 상기 n-웰(33), 및 상기 p-웰(34) 내에 형성될 수 있다. 상기 p-LDD들(52)을 형성하는 것은 PSD(P-type Source Drain) 마스크(미도시)를 이용하는 도핑 공정을 포함할 수 있다. 일례로, 사진 작업을 통해 상기 상부 기판(20) 상에 상기 PSD 마스크를 형성하고, 상기 상부 기판(20) 상에 붕소(Boron)을 이온 주입하여 상기 p-LDD들(52)을 형성할 수 있다.
도 18을 참조하면, 상기 제 1 영역(A) 내에 n+ 소스(64), p+ 접합(63, 65), p+ 접지(62), 및 n+ 드레인(61)을 형성할 수 있다. 상기 n+ 소스(65), p+ 접합(63, 64), p+ 접지(62)은 상기 제 1 영역(A) 내의 p- 바디 영역(41) 내부에 형성될 수 있으며, 상기 제 1 영역의 트렌치 전극들(39) 사이에 형성될 수 있다.
상기 n+ 드레인(61)은 상기 제1 깊은 n-웰(30) 내에 형성되되, 상기 p- 바디 영역(41)과 이격되어 형성될 수 있다. 상기 n+ 드레인(61)은 상기 측벽 도핑막(24)과 접하도록 형성될 수 있다. 즉, 상기 n+ 드레인(61)은 상기 제 1 영역(A) 내에 형성된 상기 측벽 도핑층(24)과 접하도록 형성되어, 상기 제1 깊은 n-웰(30), 상기 하부 도핑층(22), 상기 에피층(14), 및 상기 매몰 도핑층(16)과 전기적으로 연결될 수 있다.
상기 제 2 영역(B) 내에 소스(Source)/드레인(Drain)들(66 내지 77)을 형성할 수 있다. 상기 소스/드레인들(66 내지 77)은 상기 제 2 영역(B) 내의 n- 웰(33) 및 p- 웰(34) 내에 형성될 수 있다. 일례로, 상기 p-웰(34)내에는 n+드레인들(66, 69), n+소스들(67, 70), 및 p+접촉들(68, 71)이 형성될 수 있다. 상기 n-웰(33) 내에는 p+드레인(72), p+소스(73), 및 n+접촉(74)이 형성될 수 있으며, 상기 제2 깊은 n-웰(31) 내에는 p+드레인(75), p+소스(76), 및 n+접촉(77)이 형성될 수 있다.
상기 제 3 영역(C)의 상기 콜렉터(32) 내에 에미터 접합(78), 베이스 접합(79), 및 콜렉터 접합(80)을 형성할 수 있다. 상기 에미터 접합(78)은 상기 에미터(53) 내에 형성되고, 상기 베이스 접합(79)은 상기 베이스(44) 내에 형성되며, 상기 콜렉터 접합(80)은 상기 콜렉터(32) 내에 형성될 수 있다. 상기 콜렉터 접합(80)은 상기 측벽 도핑막(24)과 접하도록 형성될 수 있다. 즉, 상기 콜렉터 접합(80)은 상기 제 3 영역(C) 내에 형성된 상기 측벽 도핑층(24)과 접하도록 형성되어, 상기 콜렉터(32) 및 상기 하부 도핑층(22)과 전기적으로 연결될 수 있다.
상기 제 1 영역(A) 내에 n+ 소스(64), p+ 접합(63, 65), p+ 접지(62), 및 n+ 드레인(61), 상기 제 2 영역(B) 내에 소스/드레인들(66 내지 77), 및 상기 제 3 영역(C) 내에 에미터 접합(78), 베이스 접합(79), 및 콜렉터 접합(80)은 PSD 및 NSD 마스크들(미도시)을 순차적으로 이용하는 이온 주입으로 형성될 수 있다.
도 19를 참조하면, 상기 상부 기판(20)을 덮는 층간 절연막(81)을 형성하고, 상기 층간 절연막(81)을 관통하는 금속 배선들(82, 83, 84)을 형성한다. 상기 층간 절연막(81)을 형성하는 것은 TEOS(Tetra Ethyl Ortho Silicate) 산화막 및/또는 BPSG(Borophospho Silicate Glass) 산화막을 도포한 후 열처리하여 평탄화하는 과정이 포함될 수 있다.
상기 금속배선들(82, 83, 84) 중 제1 금속배선들(82)은 상기 제 1 영역(A)의 상기 트렌치 게이트 전극들(39), 상기 n+ 소스(65), p+ 접합(63) 및 n+ 드레인(61)과 전기적으로 연결될 수 있다. 제2 금속배선들(83)은 상기 제 2 영역(B)의 상기 게이트 전극들(46), 상기 소스/드레인들과 전기적으로 연결될 수 있다. 제3 금속배선들(84)은 상기 제 3 영역(C)의 상기 에미터 접합(78), 상기 베이스 접합(79) 및 상기 콜렉터 접합(80)과 전기적으로 연결될 수 있다. 상기 금속배선들(82, 83, 84)은 알루미늄 금속 배선일 수 있다.
이 후, 상기 하부 기판(10)의 뒷면을 일부 제거하는 그라인딩(Griding) 공정을 수행할 수 있다. 상기 그라인딩 공정은 상기 하부 기판(10)의 전면을 보호할 수 있는 테이프를 부착하는 테이핑(Taping) 작업을 하고, 상기 하부 기판(10)의 뒷면을 박형화하는 것을 포함할 수 있다.
상기 일련의 과정을 통해, 상기 제 1 내지 3 영역들(A,B,C)에 서로 다른 소자들이 형성될 수 있다.
상기 제 1 영역(A)은 제 1 소자의 영역으로 정의될 수 있다. 예를 들어, 상기 제 1 영역(A)은 DMOS 소자의 영역으로 정의될 수 있다. 상기 DMOS 소자는 TDMOS 소자일 수 있다. 상기 제 1 소자는 전력 제어 회로로 이용될 수 있다. 예를 들어, 상기 제 1 소자는 대전류용 스위치로 이용될 수 있다.
상기 제 2 영역(B)은 제 2 소자의 영역으로 정의될 수 있다. 예를 들어, 상기 제 2 영역(B)은 CMOS 소자의 영역으로 정의될 수 있다. 상기 CMOS 소자는 PMOS, ED-PMOS, NMOS, 또는 ED-NMOS 중 적어도 하나일 수 있다. 상기 CMOS 소자 중 적어도 어느 하나는 저전압 소자 또는 고전압 소자로 이용될 수 있다. 상기 제 2 소자는 디지털 소자로 이용될 수 있다. 예를 들어, 상기 제 2 소자는 신호 제어 회로로 이용될 수 있다.
상기 제 3 영역(C)은 제 3 소자의 영역으로 정의될 수 있다. 예를 들어, 상기 제 3 소자는 바이폴라 소자일 수 있다. 상기 제 3 소자는 아날로그 소자로 이용될 수 있다. 상기 제 3 소자는 온도 센서에 포함될 수 있다.
일반적인 스마트 전력 집적 회로(Smart Power IC)는 고전압 소자의 기판 드레인에 고압 바이어스가 가해지면 저전압 CMOS 소자 및/또는 바이폴라 소자가 파괴되는 등의 영향을 받을 수 있다.
하지만, 본 발명의 실시예들에 따르면 각 소자 간의 격리 구조를 제공하여, 고신뢰성의 반도체 소자를 제공한다. 일례로, 상기 제 1 영역(A) 상의 제 1 소자에 고압 바이어스가 가해진 경우, 상기 제1 깊은 n-웰(30), 상기 도핑 패턴(25), 상기 에피층(12), 및 매몰 도핑층(16)을 통해 전류의 흐름이 허용되는 한편, 상기 소자분리 패턴(37), 상기 절연층(12), 및 상기 도핑 패턴(25)에 의해 상기 제2 및 제3 영역(B, C)으로의 전류의 흐름을 저지할 수 있다. 이로써, 상기 제 2 영역(B) 상의 제 2 소자 및 상기 제 3 영역(C) 상의 제 3 소자로 전류가 들어가는 것을 막을 수 있어 제어 회로의 안정화를 꾀할 수 있다.
또한, 상기 제 1 영역(A) 상의 상기 제1 소자는 상기 상부 기판(20) 내에 상기 n+ 드레인(61)을 형성하고, 상기 측벽 도핑막(24)과 접하도록 형성됨으로써, 상기 상부 기판(20)의 상부면으로 상기 제1 금속배선(82)을 배치하여 드레인 전극이 연결된 구조를 제공한다. 이로써, 상기 제 2 영역(B) 상의 제 2 소자 및 상기 제 3 영역(C) 상의 제 3 소자로 전류가 들어가는 것을 막을 수 있어 제어 회로의 안정화를 꾀할 수 있다.
다른 예로, 상기 제 2 영역(B) 상에 형성된 상기 제 2 소자들 및 상기 제 3 영역(C) 상에 형성된 상기 제 3 소자 각각은 상기 하부 기판(10) 상에 형성된 상기 절연막(12) 및 각 소자별로 형성된 상기 도핑 패턴들(25)에 의해, 다른 소자로 전류가 들어가는 것을 막을 수 있도록 제공되어, 제어 회로의 안정화를 꾀할 수 있다.
도시된 바와 달리, 상기 하부 기판(10)의 뒷면에 드레인을 형성할 수도 있다. 이 경우, 상기 제 1 소자는 상기 하부 기판(10)을 통해 전류의 흐름을 허용하는 한편, 상기 제 2 및 제 3 영역들(B, C)로의 전류의 흐름을 저지하도록 제공될 수 있다. 이 때, 상기 하부 기판(10)은 n-형으로 도핑될 수 있다. 상기 드레인은 상기 하부 기판(10)의 뒷면에 인(Phosphorus)을 이온 주입하여 형성될 수 있다. 상기 기판(10)의 뒷면에 상기 드레인과 전기적으로 연결되는 금속 배선을 형성할 수 있다.
도 20 내지 도 24는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 20을 참조하면, 제 1 영역(A), 제 2 영역(B) 및 제 3 영역(C)을 포함하는 하부 기판(100)이 제공된다. 상기 하부 기판(100)은 불순물로 도핑된 기판일 수 있으며, 일례로 p- 기판일 수 있다. 상기 제1 내지 제3 영역들(A, B, C)에는 서로 다른 소자들이 형성될 수 있다. 상기 하부 기판(100) 상에 절연층(102)을 형성할 수 있다. 상기 절연층(102)은 일례로, 실리콘 산화막일 수 있다. 상기 절연층(102)은 증착 공정을 수행하여 형성될 수 있다. 상기 절연층(102)은 상기 하부 기판(100)의 전면에 형성될 수 있다.
도 21를 참조하면, 제 1 영역(A), 제 2 영역(B) 및 제 3 영역(C)을 포함하는 상부 기판(200)이 제공된다. 상기 상부 기판(200)은 불순물로 도핑된 기판일 수 있으며, 일례로 p- 기판일 수 있다.
상기 상부 기판(200) 상에 하부 도핑층(202)을 형성할 수 있다. 상기 하부 도핑층(202)은 이온 주입 및 확산 공정을 통해 형성될 수 있다. 상기 하부 도핑층(202)은 상기 상부 기판(200)과 반대 도전형이되, 보다 높은 불순물 농도로 도핑될 수 있다. 일례로 상기 하부 도핑층(202)은 n+형으로 도핑될 수 있다. 상기 하부 도핑층(202)은 상기 상부 기판(200)의 전면에 형성될 수 있다.
도 22를 참조하면, 상기 하부 기판(100) 및 상기 상부 기판(200)을 접합할 수 있다. 상기 하부 및 상부 기판들(100, 200)을 접합하는 것은 상기 하부 및 상부 기판들(100, 200)을 세정하는 단계를 포함할 수 있다. 상기 하부 및 상부 기판들(100, 200)을 접합하는 것은 상기 상부 기판(200)을 위아래로 뒤짚어 상기 상부 기판(200)의 상기 하부 도핑층(202)이 형성된 면과 상기 하부 기판(100)의 상부면이 접하도록 접합하는 단계를 포함할 수 있다. 그 후, 상기 하부 및 상부 기판들(100, 200)을 열처리하는 단계가 수행될 수 있다.
이로써, 상기 하부 기판(100)의 상기 절연층(102)이 형성된 면과 상기 상부 기판(200)의 상기 하부 도핑층(202)이 형성된 면이 접하도록 상기 하부 및 상부 기판들(100, 200)이 접합될 수 있다.
도 23를 참조하면, 깊은 웰들을 형성하기 위하여 상기 상부 기판(200) 내에 트렌치들(206)을 형성할 수 있다. 일 실시예에 따르면, 상기 상부 기판(200) 상에 산화막(204)을 형성한 후, 상기 상부 기판(200) 내에 활성 영역들을 정의하고, 상기 산화막(204)을 패터닝하여 이를 식각 마스크로 이용하여 상기 상부 기판(200)의 일부를 식각할 수 있다. 상기 트렌치들(206)은 상기 제 1 내지 제 3 영역들(A, B, C) 중 적어도 하나의 영역 내에 형성될 수 있다.
일례로, 상기 제 1 영역(A)에 형성되는 상기 트렌치(206)는 상기 상부 기판(200), 상기 하부 도핑층(202), 및 상기 절연층(102)을 관통하여, 상기 하부 기판(100)의 상부면이 노출될 때까지 식각 공정을 수행하여 형성될 수 있다. 상기 제 2 및 제 3 영역들(B, C)에 형성되는 상기 트렌치들(206)은 상기 상부 기판(200)을 관통하여, 상기 하부 도핑층(202)이 노출될 때까지 식각 공정을 수행하여 형성될 수 있다.
도 24를 참조하면, 상기 트렌치들(206) 내에 깊은 n-웰들(208)을 형성할 수 있다. 상기 깊은 n-웰들(208)은 상기 트렌치들(206) 내에 선택적 에피택시얼 공정을 수행함으로써 형성될 수 있다. 상기 깊은 n-웰들(208)은 n형 불순물, 가령 인(Phosphorus)을 이온 주입하는 공정이 함께 수행되어 형성될 수 있다.
일례로, 상기 제 1 영역(A)에 형성된 상기 트렌치(206) 내에 선택적 에피택시얼 공정을 수행하면, 상기 하부 기판(100)을 따라 성장된 상기 깊은 n-웰(208)이 형성될 수 있으며, 상기 제 2 및 제 3 영역들(B, C)에 형성된 상기 트렌치들(206) 내에 선택적 에피택시얼 공정을 수행하면, 상기 하부 도핑층(202)과 접하는 상기 깊은 n-웰들(208)이 형성될 수 있다.
그 후, 상기 깊은 n-웰들(208) 상에는 두꺼운 산화막들(210)이 형성될 수 있다. 상기 두꺼운 산화막들(210)은 LOCOS(LOCal Oxidation of Silicon) 공정으로 형성될 수 있으며, 상기 산화막(204)보다 두껍게 형성될 수 있다.
상기 절연층(102) 내에 제1 도핑 영역(104) 및 상기 하부 기판(100) 내에 제2 도핑 영역(106)을 더 형성할 수 있다. 일례로, 상기 제1 및 제2 도핑 영역들(104, 106)은 상기 제 1 영역(A)에서 형성될 수 있다. 상기 제1 및 제2 도핑 영역들(104, 106)을 형성하는 것은 상기 산화막(204) 및 상기 두꺼운 산화막(210)을 덮는 열산화막(212)을 형성하는 단계를 포함할 수 있다. 상기 열산화막(212)은 후속 열처리 공정에서 상기 기판을 보호하는 기능을 할 수 있다.
상기 열산화막(212)을 형성한 상기 상부 기판(200)에 열처리 공정을 수행할 수 있다. 상기 열처리 공정을 수행함으로써, 상기 제 1 영역(A)에서 상기 절연층(102) 내에 상기 제1 도핑 영역(104)이 확산되어 형성될 수 있으며, 상기 하부 기판(100) 내부로 상기 제2 도핑 영역(106)이 확산되어 형성될 수 있다. 이로써, 상기 제1 및 제2 도핑 영역들(104, 106), 및 상기 도핑층(106)은 접하도록 형성될 수 있다. 그 후, 상기 열산화막(212)이 제거될 수 있다.
이하, 본 실시예에 따른 반도체 소자 및 그 제조 방법은 도 7 내지 도 19에서 설명한 바와 동일하다.
본 명세서에서 설명한 실시예들은 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것으로, 본 발명은 이에 한정되지 않고, 본 발명의 사상이 포함된 다른 실시 형태를 모두 포함한다. 본 실시예들은 상부 및 하부 기판이 p-형으로 도핑된 경우를 예로 들어 설명하였으나, n-형으로 도핑된 경우를 모두 포함하며, 그에 따라 각 소자의 구성 요소들의 도핑 형들 또한 변경될 수 있다.

Claims (20)

  1. 제1 소자를 포함하는 제1 영역 및 제2 소자를 포함하는 제2 영역을 갖고, 하부 기판 및 상부 기판이 접합된 기판;
    상기 하부 기판 및 상부 기판 사이에 개재되되, 상기 제1 영역 상에 배치된 에피층 및 상기 제2 영역 상에 배치된 절연층;
    상기 제1 소자 및 제2 소자를 이격시키는 소자분리 패턴; 및
    상기 상부 기판과 상기 절연층 사이 및 상기 상부 기판과 상기 에피층 사이에 개재된 도핑 패턴을 포함하되,
    상기 제1 소자는 상기 도핑 패턴 및 상기 에피층을 통해 상기 하부 기판과 전기적으로 연결되고,
    상기 제2 소자는 상기 도핑 패턴 및 상기 절연층을 통해 상기 하부 기판과 전기적으로 격리된 반도체 소자.
  2. 제 1 항에 있어서,
    상기 도핑 패턴은 상기 기판에 평행하게 배치된 하부 도핑층 및 상기 하부 도핑층의 양 단에서 수직하게 연장되고 상기 소자분리 패턴과 접하도록 배치된 측벽 도핑층을 포함하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 하부 기판 내에 배치된 매몰 도핑층을 더 포함하되,
    상기 매몰 도핑층은 상기 제1 영역에서 상기 에피층과 접하도록 배치된 반도체 소자.
  4. 제 1 항에 있어서,
    상기 상부 및 하부 기판들은 제1 도전형으로 도핑되고, 상기 에피층 및 상기 도핑 패턴은 상기 제1 도전형과 반대되는 제2 도전형으로 도핑된 반도체 소자.
  5. 제 1 항에 있어서,
    상기 제1 소자는 상기 도핑 패턴과 접하도록 배치된 깊은 웰을 포함하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 제1 소자는 DMOS 트랜지스터인 반도체 소자.
  7. 제 1 항에 있어서,
    상기 제1 소자는 소스, 드레인, 및 트렌치 게이트를 포함하되,
    상기 소스, 상기 드레인, 및 상기 트렌치 게이트는 상기 상부 기판의 상부면에 배치된 금속 배선들과 연결된 반도체 소자.
  8. 제 1 항에 있어서,
    상기 제2 소자는 상기 도핑 패턴과 이격되도록 배치된 적어도 하나의 웰을 포함하는 반도체 소자.
  9. 제 1 항에 있어서,
    상기 제2 소자는 CMOS 소자인 반도체 소자.
  10. 제 1 항에 있어서,
    상기 기판은 제3 소자를 포함하는 제3 영역을 더 포함하되,
    상기 제3 소자는 바이폴라(bipolar) 트랜지스터인 반도체 소자.
  11. 제1 내지 제3 영역을 갖는 하부 기판 상에 절연층을 형성하는 단계;
    상기 제1 영역의 상기 하부 기판 상에 에피층을 형성하는 단계;
    상기 제1 내지 제3 영역을 갖는 상부 기판 상에 하부 도핑층을 형성하는 단계;
    상기 에피층 및 상기 절연층과 상기 하부 도핑층이 접하도록 상기 하부 및 상부 기판들을 접합하는 단계;
    상기 제1 영역의 상기 상부 기판 내에 깊은 웰을 형성하는 단계;
    상기 제2 영역의 상기 상부 기판 내에 적어도 하나의 웰을 형성하는 단계;
    상기 상부 기판 및 상기 하부 도핑층을 관통하는 트렌치들을 형성하는 단계;
    상기 트렌치들의 양 측벽을 채우는 측벽 도핑층을 형성하는 단계; 및
    상기 트렌치들의 공간을 채우는 소자분리 패턴들을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  12. 제 11 항에 있어서,
    상기 제1 영역의 상기 하부 기판 상에 에피층을 형성하는 단계는,
    상기 에피층이 형성될 영역의 상기 절연층을 식각하여 상기 하부 기판을 노출하는 단계; 및
    에피택시얼 공정을 수행하여 상기 에피층을 형성하는 단계를 포함하는 반도체 소자.
  13. 제 11 항에 있어서,
    상기 상부 기판 상에 하부 도핑층을 형성하는 단계는 이온 주입 및 확산 공정을 이용하되,
    상기 하부 도핑층은 상기 상부 기판과 반대 도전형으로 도핑되는 반도체 소자의 제조 방법.
  14. 제 11 항에 있어서,
    상기 제1 영역의 상기 깊은 웰은 상기 하부 도핑층과 접하도록 형성되는 반도체 소자의 제조 방법.
  15. 제 11 항에 있어서,
    상기 상부 기판을 열처리하여 상기 에피층 아래의 상기 하부 기판의 내부로 불순물을 확산하여, 상기 제1 영역의 상기 하부 기판 내에 매몰 도핑층을 형성하는 는 단계를 더 포함하는 반도체 소자의 제조 방법.
  16. 제 11 항에 있어서,
    상기 제2 및/또는 제3 영역의 상기 상부 기판 내에 깊은 웰을 형성하는 단계를 더 포함하되,
    상기 깊은 웰은 상기 제1 영역의 상기 깊은 웰과 동시에 형성되는 반도체 소자의 제조 방법.
  17. 제 11 항에 있어서,
    상기 제2 영역의 상기 적어도 하나의 웰은 상기 하부 도핑층과 이격되어 형성되는 반도체 소자의 제조 방법.
  18. 제 11 항에 있어서,
    상기 측벽 도핑층을 형성하는 단계는,
    상기 트렌치들의 측벽에에 고농도의 불순물이 함유된 스페이서 절연막을 도포하는 단계; 및 상기 스페이서 절연막을 열처리하는 단계를 포함하는 반도체 소자의 제조 방법.
  19. 제 11 항에 있어서,
    상기 소자분리 패턴들을 형성하는 단계는,
    상기 측벽 도핑층이 형성된 상기 트렌치들의 내부에 소자분리 절연막을 도포하는 단계;
    상기 소자분리 절연막을 상부 기판의 상부면이 노출될 때까지 연마하는 단계를 포함하는 반도체 소자의 제조 방법.
  20. 제 11 항에 있어서,
    상기 제1 영역 상에 DMOS 소자를 형성하는 단계;
    상기 제2 영역 상에 CMOS 소자를 형성하는 단계; 및
    상기 제3 영역 상에 바이폴라(bipolar) 소자를 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
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