CN109979801B - 一种半导体器件的制造方法和半导体器件 - Google Patents

Abstract

本发明提供一种半导体器件的制造方法和半导体器件，根据本发明的半导体器件的制造方法和半导体器件，在耗尽型器件的形成过程中，通过形成介质岛作为掩膜进行自对准离子注入来形成沟道，通过控制注入能量和剂量，可以精确控制沟道区的深度以及掺杂浓度，实现高稳定性的夹断电压，这样可以节省进行阈值电压调整离子注入中需要使用的光刻版和进行光刻工艺提供离子注入掩膜的步骤，减少了工艺流程，降低了工艺成本；在耗尽型器件形成沟道的过程中，由于介质岛的存在阻挡了沟道离子的注入，介质岛下方的离子浓度低，使得半导体器件在开态下的击穿可靠性大大提高。

Description

一种半导体器件的制造方法和半导体器件

技术领域

本发明涉及半导体制造领域，具体而言涉及半导体器件的制造方法和半导体器件。

背景技术

金属-氧化物半导体场效应晶体管包括耗尽型晶体管和增强型晶体管两种，耗尽型晶体管；其中耗尽型晶体管在栅极与源极之间的电压差为零时，耗尽型能够开启工作，故耗尽型晶体管又可称为常开型晶体管。

随着多芯片封装技术越来越成熟，高可靠性、低成本的分立耗尽型垂直双扩散金属-氧化物半导体场效应晶体管(VDMOS)器件，符合当今功率器件制造的主流趋势。传统的分立耗尽型VDMOS器件，为了提升器件的夹断稳定性，通常是在常规增强型VDMOS制造流程基础上，新增一块阈值电压(Vt)注入版，来形成表面的耗尽沟道，但是这会带来成本增加，同时，器件在开态工作时，由于沟道表面附近离子浓度大，导致表面峰值电场过高，击穿稳定性变差。

为此，本发明提供一种半导体器件及其制造方法，用以解决现有技术中的问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围，请以权利要求书的保护范围为准。

本发明提供了一种半导体器件的制造方法，至少包括：

提供半导体衬底，在所述半导体衬底的正面形成第一掺杂类型外延层；

在所述第一掺杂类型外延层上形成多个介质岛，所述介质岛包括第一介质岛和位于所述第一介质岛两侧的第二介质岛；

在所述第一掺杂类型外延层上形成栅极结构，所述栅极结构覆盖所述第一介质岛并露出所述第一掺杂类型外延层中拟形成第一掺杂类型源区的区域；

以所述栅极结构和所述第二介质岛为掩膜，执行第二掺杂类型深阱离子注入，在所述第一掺杂类型外延层中形成至少两个第二掺杂类型深阱区，执行深阱退火工艺，以使所述第二掺杂类型深阱区横向扩散形成位于所述第二介质岛下方并被所述栅极结构部分覆盖的第二掺杂类型深阱，其中所述第一介质岛与所述第二掺杂类型深阱不接触；

以所述第二介质岛为掩膜，执行第一掺杂类型沟道离子注入，在所述第一掺杂类型外延层中形成位于所述第二介质岛的两侧下方的第一掺杂类型沟道，所述第一掺杂类型沟道在所述第一掺杂类型外延层中的纵向深度小于所述第二掺杂类型深阱的深度，所述第一掺杂类型沟道在横向上至少延伸至所述第二掺杂类型深阱的边界；

以所述第二介质岛和所述栅极结构为掩膜，执行第一掺杂类型源区离子注入，以在所述第二掺杂类型深阱中形成所述第一掺杂类型源区；

其中，所述第一掺杂类型和所述第二掺杂类型相反。

示例性的，所述介质岛的厚度范围为

所述介质岛的长度范围为2μm～5μm。

示例性的，在所述第一掺杂类型外延层上形成栅极结构的过程中还形成覆盖所述拟形成第一掺杂类型源区的区域的保护层，其中在所述第一掺杂类型外延层上形成栅极结构步骤包括：

形成覆盖所述第一掺杂类型外延层表面的栅介电层；

在所述栅介电层上沉积栅极材料；

图形化所述栅极材料，以形成覆盖所述第一介质岛并露出所述第一掺杂类型外延层中拟形成第一掺杂类型源区的区域的栅极材料层，所述栅极材料层和位于所述栅极材料层下方的部分栅介电层构成所述栅极结构，其中所述栅介电层中覆盖所述拟形成第一掺杂类型源区的表面的部分构成所述保护层。

示例性的，所述第二掺杂类型深阱离子注入的能量范围为20Kev～100Kev，剂量范围为1.0E¹³/cm²～1.0E¹⁴/cm²。

示例性的，所述深阱退火工艺的温度范围为1100℃～1200℃，时间范围为60min～300min。

示例性的，所述第一掺杂类型沟道离子注入的能量范围为150Kev～300Kev，剂量范围为1.5E¹²/cm²～1.5E¹³/cm²。

示例性的，还包括在形成所述第一掺杂类型源区之后，形成源极，其中形成所述源极的步骤包括：

形成覆盖所述栅极结构和所述第一掺杂类型外延层的介质材料层；

刻蚀所述介质材料层和所述第二介质岛，以露出所述第二介质岛下方的区域和位于所述第二介质岛两侧的部分所述第一掺杂类型源区；

形成覆盖所述介质材料层、并与部分所述第二掺杂类型源区和部分所述第二掺杂类型深阱的区域接触的所述源极。

示例性的，在所述第一掺杂类型外延层上形成多个介质岛之前，在所述第一掺杂类型外延层中形成第二掺杂类型分压环，所述介质岛、所述栅极结构以及所述第二掺杂类型深阱均形成在所述第二掺杂类型分压环环绕的区域内，并与所述第二掺杂类型分压环隔离设置。

示例性的，所述半导体衬底为第一掺杂类型的半导体衬底，所述半导体器件包括VDMOS器件；或者所述半导体衬底为第二掺杂类型的半导体衬底，所述半导体器件包括IGBT器件。

本发明还提供包括采用前述制造方法制得的半导体器件。

根据本发明的半导体器件的制造方法和半导体器件，在耗尽型器件的形成过程中，通过形成介质岛作为掩膜进行自对准离子注入来形成沟道，通过控制注入能量和剂量，可以精确控制沟道区的深度以及掺杂浓度，实现高稳定性的夹断电压，这样可以节省进行Vt(阈值电压)调整离子注入中需要使用的光刻版和进行光刻工艺提供离子注入掩膜的步骤，减少了工艺流程，降低了工艺成本；同时由于介质岛的存在，由于介质岛的存在阻挡了沟道离子的注入，介质岛下方的离子浓度低，使得器件在开态下的击穿可靠性大大提高。进一步，在本发明的制造方法中，采用介质岛和栅极结构实现了深阱、沟道、源区等离子注入过程中的掩膜，而避免了采用多块光刻版和多次光刻工艺形成离子注入掩膜的步骤，大大简化了工艺流程，节省了工艺成本。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1为根据本发明的一个实施例的一种半导体器件的制造方法的流程图；

图2A-2G为图1的制造方法中形成的半导体器件结构示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述的一种半导体器件的制造方法和半导体器件。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。

下面，以VDMOS半导体器件的制造过程为示例对本发明的半导体器件的制造方法和半导体器件进行示例性说明，需要理解的是，本实施例以VDMOS半导体器件的制造过程为示例进行说明仅仅是示例性的，任何形成耗尽型器件的半导体器件的制造方法，均适用于本发明。

实施例一

下面参看图1和图2A-2G对本发明的所提出的一种半导体器件的制造方法进行示例性说明，其中，图1为根据本发明的一个实施例的一种半导体器件的制造方法的流程图；图2A-2G为根据图1所示的一种半导体器件的制造方法中形成的半导体器件的结构示意图。

首先，参看图1，执行步骤S1：提供半导体衬底，在所述半导体衬底的正面形成第一掺杂类型外延层。

如图2A所示，提供半导体衬底200，具体地，可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP、InGaAs或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。

需要说明的是，本说明书中第一掺杂类型和第二掺杂类型泛指P型或N型，其中，所述第一掺杂类型和所述第二掺杂类型相反，比如第一掺杂类型是P型，低掺杂P-型，高掺杂P+型其中之一，第二掺杂类型是N型，低掺杂N-型，高掺杂N+型其中之一。或者相反地，第一掺杂类型是N型，低掺杂N-型，高掺杂N+型其中之一，第二掺杂类型是P型，低掺杂P-型，高掺杂P+型其中之一。

示例性的，所述第一类型的半导体衬底为N型低掺杂的衬底，即N-衬底，其掺杂浓度为1×10¹⁴/cm³～2×10¹⁴/cm³。

在半导体衬底200的正面形成第一掺杂类型外延层201，参看图2A，所述第一掺杂类型的半导体衬底200上形成有第一掺杂类型外延层201。

形成所述第一掺杂类型外延层201的方法包括离子掺杂气相外延等任何本领域技术人员所熟知的方法。在本实施例中，所述第一类型的半导体衬底为N型低掺杂的衬底，即N-衬底，所述第一类型掺杂外延层为N型低掺杂的外延层，即N-外延层。所述第一掺杂类型外延层201的厚度和电阻率会影响器件的耐压能力，第一掺杂类型外延层201的厚度越厚，电阻率越大，器件的耐压能力越高。示例性的，在本实施例中，形成的VDMOS半导体器件耐压要求在650V时，所述第一掺杂类型外延层201的厚度为45μm～65μm，电阻率为15Ω～25Ω。

示例性的，在形成所述第一掺杂类型外延层之后，对所述第一掺杂类型外延层执行JFET区离子注入，以降低外延层表面的电阻。所述JFET区离子注入的离子为磷离子，注入能量范围为50Kev～200Kev，注入剂量范围为1.0E¹²/cm²～1.0E¹³/cm²。示例性的，在所述JFET区离子注入之后，对所述半导体衬底进行JFET区退火工艺。所述JFET区退火工艺的温度范围为1100℃～1200℃，时间范围为60min～180min。

示例性的，在执行JFET区离子注入之前，在所述第一掺杂类型外延层中形成至少一个第二掺杂类型的分压环，以作为所述VDMOS器件的终端结构。示例性的，形成所述第二掺杂类型分压环的步骤包括：在所述第一掺杂类型外延层上形成图案化的掩膜层，所述图案化的掩膜层露出拟形成所述第二掺杂类型分压环的区域；以所述图案化的掩膜层为掩膜执行分压环离子注入，在所述第一掺杂类型外延层中形成所述第二掺杂类型分压环。所述分压环离子注入的离子为硼离子。所述第二掺杂类型分压环将所述半导体器件中将形成的栅极结构、第二掺杂类型的深阱环绕其中，并与所述第二掺杂类型的深阱、所述栅极结构隔离设置。

需要理解的是，本实施例以对所述第一掺杂类型外延层执行JFET离子注入以及在所述第一掺杂类型外延层中形成分压环结构为示例进行说明，仅仅是示例性的，本领域技术人员可以根据需要选择是否执行JFET离子注入和形成第二掺杂类型分压环。

接着，参看图1，执行步骤S2：在所述第一掺杂类型外延层上形成多个介质岛，所述介质岛包括第一介质岛和位于所述介质岛两侧的第二介质岛。

参看图2B，在所述第一掺杂类型外延层201上形成的介质岛202，所述介质岛202包括第一介质岛2021和第二介质岛2022。形成所述介质岛的步骤包括：在所述半导体衬底上形成介质岛材料层，图案化所述介质岛材料层，以在所述第一掺杂类型外延层上形成所述介质岛。所述介质材料岛层为氧化硅或氮化硅等介质材料，形成所述介质岛材料层的方法包括高温热氧化或化学气相沉积等本领域技术人员所熟知的方法，图案化所述介质材料层的方法包括光刻、刻蚀等本领域技术人员所熟知的步骤，在此不再赘述。

接着，参看图1，执行步骤S3：在所述第一掺杂类型外延层上形成栅极结构，所述栅极结构覆盖所述第一介质岛并露出所述第一掺杂类型外延层中拟形成第一掺杂类型源区的区域。

示例性的，在所述第一掺杂类型外延层上形成栅极结构的过程中还形成覆盖所述拟形成第一掺杂类型源区的区域的保护层，其中在所述第一掺杂类型外延层上形成栅极结构步骤包括：形成覆盖所述第一掺杂类型外延层表面的栅介电层；在所述栅介电层上沉积栅极材料；图形化所述栅极材料，以形成覆盖所述第一介质岛并露出所述第一掺杂类型外延层中拟形成第一掺杂类型源区的区域的栅极材料层，所述栅极材料层和位于所述栅极材料层下方的部分栅介电层构成所述栅极结构，其中所述栅介电层中覆盖所述拟形成第一掺杂类型源区的表面的部分构成所述保护层。

继续参看图2C，半导体衬底200上形成覆盖所述第一掺杂类型外延层201的栅极结构，所述栅极结构203包括栅极材料层204，其中栅极材料层204覆盖第一介质岛2021。所述栅极材料层204露出所述第一掺杂类型外延层201中拟形成第一掺杂类型源区208a。

示例性的，所述栅极结构还包括位于所述栅极材料层下方的栅介电层，其中栅介电层覆盖所述拟形成第一掺杂类型源区的表面的部分形成保护层。如图2C所示，栅介电层205位于栅极材料层204下方的部分与栅极材料层204一起构成栅极结构203，栅介电层205覆盖所述拟形成第一掺杂类型源区208a的表面的部分形成保护层。从而在后续进行多次离子注入步骤中对外延层表面起到保护作用。

示例性的，所述栅介电层205可以是氧化硅等介电材料层，所述栅极材料层204为多晶硅层；所述栅介电层205的厚度范围为

所述栅极材料层的厚度范围为

在本实施例中，在形成栅极结构的过程中，刻蚀栅极材料层204，而保留栅介电层205覆盖所述第一掺杂类型外延层201的表面，减少额外形成位于外延层表面的在离子注入步骤中起保护作用的膜层的步骤。

接着，参看图1，执行步骤S4：以所述栅极结构和所述第二介质岛为掩膜，执行第二掺杂类型深阱离子注入，在所述第一掺杂类型外延层中形成至少两个第二掺杂类型的深阱区，执行深阱退火工艺，以使所述第二掺杂类型深阱区横向扩散形成位于所述第二介质岛下方并被所述栅极结构部分覆盖的第二掺杂类型深阱，其中所述第一介质岛与所述第二掺杂类型深阱不接触所述第二掺杂类型深阱。

参看图2D，在外延层201中形成第二掺杂类型深阱206。所述第二掺杂类型深阱206位于所述第二介质岛2022下方被所述栅极结构203部分覆盖。

首先，以所述栅极结构203和所述介质岛202为掩膜，执行深阱离子注入，在所述第一掺杂类型外延层中形成至少两个第二掺杂类型的深阱区。所述第二掺杂类型深阱离子注入的离子为硼离子，注入的能量范围为20Kev～100Kev，具体的注入能量根据栅极材料层204的厚度而定，要求硼离子不能穿透栅极材料层204，其注入剂量范围为1.0E¹³/cm²～1.0E¹⁴/cm²。

接着，执行深阱退火工艺，以使所述第二掺杂类型深阱区横向扩散形成位于所述第二介质岛2022下方并被所述栅极结构203部分覆盖的所述第二掺杂类型深阱206。所述深阱退火温度工艺范围为1100℃～1200℃，退火的时间范围为60min～300min，退火的温度越高、时间越长，深阱区的横向扩散越长。示例性的，所述第二掺杂类型深阱区横向扩散的长度范围为1μm～5μm，同时，保证相邻两个所述第二掺杂类型深阱不接触。示例性的，相邻的两个所述第二掺杂类型深阱之间的距离范围为4μm～15μm。

本实施例采用先形成位于外延层上的介质岛和栅极结构、后形成位于外延层中的深阱的工艺，从而以栅极结构和介质岛为掩膜形成深阱，不需要另外提供光刻板和执行光刻工艺形成离子注入掩膜的步骤，节省了形成深阱时的光刻工艺和光刻版，简化工艺流程，节省了工艺成本。

接着，参看图1，执行步骤S5：以所述第二介质岛为掩膜，执行沟道离子注入，在所述第一掺杂类型外延层中形成位于所述第二介质岛的两侧下方的第一掺杂类型的沟道，所述第一掺杂类型沟道在所述第一掺杂类型外延层中的纵向深度小于靠近的所述第二掺杂类型深阱的深度，所述第一掺杂类型沟道在横向上至少延伸至所述第二掺杂类型深阱的边界。

参看图2E，以所述第二介质岛2022为掩膜执行沟道离子注入在所述第一掺杂类型外延层201中形成位于所述第二介质岛2022两侧的第一掺杂类型沟道207，所述第一掺杂类型沟道207在所述第一掺杂类型外延层201中的纵向深度小于所述第二掺杂类型深阱206，所述第一掺杂类型沟道207在横向上至少延伸至所述第二掺杂类型深阱206的边界。

示例性的，所述第一掺杂类型沟道离子注入的离子为磷离子或砷离子，注入的能量范围为150Kev～300Kev。具体的注入能量根据栅极结构203的厚度以及介质岛202的厚度而定，要求磷离子或砷离子能穿透栅极结构203(包括栅极材料层204和栅介电层205)，注入到外延层201表面，但是不能穿透介质岛202，其注入剂量范围为1.5E¹²/cm²～1.5E¹³/cm²。

示例性的，所述第一掺杂类型沟道207在横向上延伸超出所述第二掺杂类型深阱206。所述第一掺杂类型沟道的延伸长度，指的是从栅极结构的边缘向第一介质岛2021的方向延伸的距离，所述第一掺杂类型沟道的延伸长度范围为1μm～10μm。示例性的，所述第一掺杂类型沟道延伸长度大于或等于深阱区的横向扩散区的长度，从而能至少延伸到深阱的边界。

在此步骤中，以介质岛为掩膜执行沟道离子注入，通过控制注入能量和剂量，可以精确控制沟道区的深度以及掺杂浓度，实现高稳定性的夹断电压，这样可以节省进行Vt(阈值电压)调整离子注入中需要使用的光刻版，降低了工艺成本，由于介质岛的存在阻挡了沟道离子的注入，介质岛下方的离子浓度低，使得器件在开态下的击穿可靠性大大提高。

接着，参看图1，执行步骤S6：以所述第二介质岛和所述栅极结构为掩膜，以在所述第二掺杂类型深阱中形成所述第一掺杂类型的源区。

以介质岛和栅极结构为掩膜执行第一掺杂类型源区离子注入形成第一掺杂类型的源区，从而不需要光刻版和光刻工艺形成离子注入掩膜的步骤，可直接形成第一掺杂类型的源区，减少了光刻工艺，减少工艺流程和工艺成本。

如图2F所示，以介质岛202和栅极结构为掩膜对所述半导体衬底200执行第一掺杂类型源区离子注入，形成位于所述第一掺杂类型外延层201中的第一掺杂类型源区208。所述第一掺杂类型源区离子注入的离子为磷离子或砷离子，注入的能量范围为20Kev～120Kev，注入剂量范围为1.0E¹⁵/cm²～1.0E¹⁶/cm²。

示例性的，在形成所述第一掺杂类型源区之后，还包括形成源极的步骤，其中，形成所述源极的步骤包括：在所述第一掺杂类型外延层上形成介质材料层，所述介质材料层覆盖所述栅极结构和所述第一掺杂类型源区并露出所述第二介质岛；去除所述第二介质岛和部分所述介质材料层以露出部分所述第一掺杂类型源区；在所述第一掺杂类型外延层上形成所述源极，所述源极与所述第二掺杂类型深阱和所述第一掺杂类型源区接触。

下面参看图2G和2H对本实施例中形成源极的步骤进行示例性描述。

首先，在半导体衬底上形成覆盖所述栅极结构和所述第一掺杂类型外延层的介质材料层。所述介质材料层为氧化硅或氮化硅等介质材料。形成所述介质材料层的方法可以是化学气相沉积等本领域技术人员所熟知的方法。接着，刻蚀所述介质材料层和所述第二介质岛，以露出部分所述第一掺杂类型源区的区域和位于所述第二介质岛下方的部分所述第二掺杂类型深阱的区域。

参看图2G，为刻蚀所述介质材料层和所述介质岛之后的半导体器件的结构示意图。其中，介质材料层209覆盖位于所述第一掺杂类型外延层201上的栅极结构203和部分第一类型源区208，露出第二介质岛2022下方的部分第二掺杂类型深阱206和部分第一掺杂类型源区208。在本实施例中，形成栅极结构203的过程中保留了位于第一掺杂类型源区208表面上作为保护层的栅介电层205，从而在刻蚀介质材料层209和所述第二介质岛2022的过程中，同时刻蚀位于第一掺杂类型源区208表面的栅介电层205，以保证露出外延层201中的部分第一掺杂类型源区208和第二掺杂类型深阱206的区域。

接着，在所述半导体衬底上形成源极，所述源极与位于所述第二介质岛下方的区域和位于所述第二介质岛两侧部分所述第一掺杂类型源区接触。参看图2H，在半导体衬底200上形成源极211，源极211与位于第二介质岛2022下方的部分第二掺杂类型深阱206和位于所述第二介质岛2022两侧的部分第一掺杂类型源区208接触。

示例性的，所述方法还包括在刻蚀所述介质材料层和所述第二介质岛之后、形成所述源极之前，形成第二掺杂类型源区，其中形成所述第二掺杂类型源区的步骤包括执行以所述介质材料层为掩膜执行第二掺杂类型源区离子注入，其中所第二掺杂类型源区离子注入的剂量小于第一掺杂类型源区离子注入的剂量。

如图2G所示，在第一掺杂类型源区208之间形成第二掺杂类型源区210，从而，如图2G所示，在后续形成的源极211与第一掺杂类型源区208和第二掺杂类型源区210接触。在这一过程中，因为在形成第二掺杂类型源区之前部分去除介质层形成了暴露第一掺杂类型源区的开口，在形成第二掺杂类型源区过程中通过控制第二掺杂类型源区的离子注入剂量小于第一掺杂类型源区的离子注入剂量，直接形成与第一掺杂类型源区同时第一掺杂类型源区也不会反型，从而省却了形成第二掺杂类型源区需要光刻工艺形成掩膜的步骤，也省却了第二掺杂类型源区之后进一步去除介质层或掩膜的步骤，也不需要光刻版和进行光刻掩工艺形成离子注入掩膜的步骤，可以直接形成与第一掺杂类型源区和第二掺杂类型源区接触的源极，从而进一步减少了工艺的步骤，节省了工艺成本。

本实施例中，所述形成第二掺杂类型源区的离子注入步骤采用硼离子或二氟化硼离子注入步骤，注入的能量范围为50Kev～200Kev，注入剂量范围为5.0E¹⁴/cm²～5.0E¹⁵/cm²。示例性的，在所述第二掺杂类型源区的离子注入步骤之后还进行第二掺杂类型源区退火工艺，所述第二掺杂类型源区退火工艺的温度范围为800℃～1000℃，时间范围为30min～90min。需要理解的是，这里将第二掺杂类型源区形成在部分去除介质层之后、形成源极之前，仅仅是示例性的，任何形成所述第二掺杂类型源区的步骤均适用于本发明。

示例性的，在形成所述源极之后还包括在所述第一掺杂类型的半导体衬底的背面形成漏极的步骤。所述形成漏极的步骤包括：首先，对所述第一掺杂类型的半导体衬底的背面进行减薄；接着，在所述第一掺杂类型的半导体衬底的背面沉积形成漏极。所述漏极采用常规的铝、铜的一种或几种的合金。如图2H所示，在第一掺杂类型的半导体衬底200的背面形成漏极212。

至此，完成对本发明的半导体器件的制造方法进行了示例性的介绍，根据本发明的半导体器件的制造方法和半导体器件，在耗尽型器件的形成过程中，通过形成介质岛作为掩膜执行离子注入来形成，通过控制注入能量和剂量，可以精确控制沟道区的深度以及掺杂浓度，实现高稳定性的夹断电压，这样可以节省进行Vt(阈值电压)调整离子注入中需要使用的光刻版，降低了工艺成本，同时由于介质岛的存在阻挡了沟道离子的注入，介质岛下方的离子浓度低，使得器件在开态下的击穿可靠性大大提高。需要理解的是，本实施例中采用在第一类型的源区之间形成第二掺杂类型源区，形成源极和漏极的步骤仅仅是示例性的，而非意在将本发明限制于所描述的实施例范围内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

实施例二

本发明还提供了一种半导体器件，所述半导体器件包含有采用实施例一的制造方法获得的半导体器件。所述半导体器件包括：

半导体衬底；

第一掺杂类型外延层，位于所述半导体衬底的正面；

介质岛，位于所述第一掺杂类型外延层上；

栅极结构，位于所述第一掺杂类型外延层上，所述栅极结构覆盖所述介质岛和部分所述第一掺杂类型外延层；

第二掺杂类型深阱，位于所述介质岛两侧、所述第一掺杂类型外延层中，且所述第二掺杂类型深阱的部分区域位于所述栅极材料层的下方，并且所述第二掺杂类型深阱与所述介质岛不接触；

第一掺杂类型源区，位于所述栅极结构两侧、所述第二掺杂类型深阱中，其中位于同一所述第二掺杂类型深阱的所述第一掺杂类型源区被部分所述第二掺杂类型深阱的区域隔开；以及

第一掺杂类型沟道，位于所述介质岛两侧、所述第一掺杂类型外延层中，所述第一掺杂类沟道在横向上的一端与所述第一掺杂类型源区接触，另一端至少延伸至所述第二掺杂类型深阱的边界，且所述沟道在纵向上的深度小于所述深阱；

第一掺杂类型和第二掺杂类型相反。

参看图2H，示出了根据本发明的一种半导体器件的结构示意图。半导体器件包括第一掺杂类型的半导体衬底200。所述半导体衬底200为体硅衬底，其可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP、InGaAs或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。下面以VDMOS器件的器件结构为示例进行说明，需要理解的是，本实施例以VDMOS器件为示例进行说明仅仅是示例性的，本领域技术人员可以根据需要将本发明的器件结构应用于如LDMOS、IGBT等其他任何类型的器件中。

需要说明的是，本说明书中第一掺杂类型和第二掺杂类型泛指P型或N型，其中，第一掺杂类型和第二掺杂类型相反，比如第一掺杂类型是P型，低掺杂P-型，高掺杂P+型其中之一，第二掺杂类型是N型，低掺杂N-型，高掺杂N+型其中之一。或者相反地，第一掺杂类型是N型，低掺杂N-型，高掺杂N+型其中之一，第二掺杂类型是P型，低掺杂P-型，高掺杂P+型其中之一。

示例性的，所述第一类型的半导体衬底为N型低掺杂的衬底，即N-衬底，其掺杂浓度为1×10¹⁴/cm³～2×10¹⁴/cm³。形成所述第一掺杂类型外延层201的方法包括离子掺杂气相外延沉积等任何本领域技术人员所熟知的方法。在本实施例中，所述第一类型的半导体衬底为N型低掺杂的衬底，即N-衬底，所述第一类型掺杂外延层为N型低掺杂的外延层，即N-外延层。示例性的，所述第一掺杂类型外延层201的厚度和电阻率会影响器件的耐压能力，第一掺杂类型外延层201的厚度越厚，电阻率越大，器件的耐压能力越高。

继续参看图2H，本发明所述的半导体器件还包括介质岛202、栅极结构203，所述介质岛202和栅极结构203位于所述第一掺杂类型外延层201上，所述栅极结构203包括栅介电层205和栅极材料层204；其中栅极结构覆盖介质岛202并部分第一掺杂类型外延层201。

所述介质岛可以是氧化硅、氮化硅等任何类型的介质材料。示例性的，所述介质岛为氧化硅材料。示例性的，所述介质岛的厚度范围为

所述介质岛的长度范围为2μm～5μm。所述栅介电层为氧化硅、氮化硅等任何类型的介质材料，所述栅极材料为多晶硅材料。示例性的，所述栅介电层205的厚度范围为

所述栅极材料层的厚度范围为

将介质岛形成在栅极结构下方，在耗尽型器件的形成过程中，通过形成介质岛作为掩膜执行离子注入来形成，通过控制注入能量和剂量，可以精确控制沟道区的深度以及掺杂浓度，实现高稳定性的夹断电压，这样可以节省进行Vt(阈值电压)调整离子注入中需要使用的光刻版，降低了工艺成本，同时由于介质岛的存在，阻止了介质岛下方JFET区的离子进入，使得介质岛下方的的沟道离子浓度降到最低，击穿可靠性大大提高。

继续参看图2H，本发明所述的半导体器件还包括第二掺杂类型深阱206，所述第二掺杂类型深阱206位于在第一掺杂类型外延层201中所述介质岛202两侧的区域，并被所述栅极结构203部分覆盖，并且所述介质岛202与所述第二掺杂类型深阱不接触。

继续参看图2H，本发明所述的半导体器件还包括位于第二掺杂类型深阱206中的第一掺杂类型源区208，其中形成在同一第二掺杂类型深阱206中的第一掺杂类型源区208被部分所述第二掺杂类型深阱206的区域隔开。

示例性的，位于同一所述第二掺杂类型深阱中的所述第一掺杂类型的源区之间形成有第二掺杂类型源区。如图2G所示，在第一掺杂类型源区208之间形成有第二掺杂类型源区210。第二掺杂类型源区形成在第一掺杂类型源区之间，从而在引出电极的过程中增强深阱与源极的接触性能。

继续参看图2H，本发明所述的半导体器件位于所述第一掺杂类型外延层201中的第一掺杂类型沟道207。其中，所述第一掺杂类型沟道207在横向上的一端与所述第一掺杂类型源区208接触、另一端至少延伸至所述第二掺杂类型深阱206的边界，从而与第二掺杂类型深阱之间的第一掺杂类型外延层共同构成器件开启过程中的沟道。同时，所述第一掺杂类型沟道207在纵向上的深度小于所述第二掺杂类型深阱206。示例性的，相邻的两个所述第二掺杂类型深阱之间的距离范围为4μm～15μm。所述第一掺杂类型沟道的延伸长度，指的是从栅极结构的边缘向第一介质岛2021的方向延伸的距离，所述第一掺杂类型沟道的延伸长度，指的是从栅极结构的边缘向第一介质岛2021的方向延伸的距离，所述第一掺杂类型沟道的延伸长度范围为1μm～10μm。

示例性的，所述半导体器件还包括源极，所述源极与所述第一掺杂类型源区和所述第二掺杂类型深阱接触。继续参看图2H，所述半导体器件还包括源极211，所述源极211与所述栅极结构203通过介质材料层209绝缘设置，所述源极211与第一掺杂类型源区208和深阱206接触。在形成有第二掺杂类型源区210的示例中，所述源极211通过第二掺杂类型源区210与所述第二掺杂类型深阱206接触。所述源极的材料采用常规的铝、铜的一种或几种的合金。在所述源极211与栅极结构之间进行隔离设置的介质材料层209可以为氧化硅、氮化硅等介质材料层。

示例性的，所述半导体器件还包括形成在所述半导体衬底的背面的漏极212。所述漏极的材料采用常规的铝、铜的一种或几种的合金。

示例性的，所述半导体器件还包括位于形成在所述第一掺杂类型外延层中的第二掺杂类型分压环，所述第二掺杂类型分压环环绕所述介质岛、栅极结构、第二掺杂类型深阱，并且与所述第二掺杂类型深阱、所述栅极结构隔离设置。所述第二掺杂类型分压环用以作为所述VDMOS器件的终端结构。

示例性的，根据本发明的半导体器件还可以设置为IGBT器件，其中将上述VDMOS器件的半导体衬底设置为第二掺杂类型，即半导体衬底为P+型衬底，其他部件位置和掺杂类型不变。进一步，示例性的，将所述IGBT器件与快恢复二极管并联使用，提升器件的均流效果，和系统工作的稳定性和可靠性。

同时，为了扩大器件的应用领域和效率，可根据需要将多种半导体器件集成在一起，如在上述半导体器件上再集成一个或多个二极管、三极管、电阻、电容、JFET、电流感应VDMOS、CMOS等半导体器件，并且在耗尽型半导体器件与其他类型半导体器件之间设有隔离结构，防止半导体器件之间的穿通。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，至少包括：

提供半导体衬底，在所述半导体衬底的正面形成第一掺杂类型外延层；

在所述第一掺杂类型外延层上形成多个介质岛，所述介质岛包括第一介质岛和位于所述第一介质岛两侧的第二介质岛；

在所述第一掺杂类型外延层上形成栅极结构，所述栅极结构覆盖所述第一介质岛并露出所述第一掺杂类型外延层中拟形成第一掺杂类型源区的区域；

以所述栅极结构和所述第二介质岛为掩膜，执行第二掺杂类型深阱离子注入，在所述第一掺杂类型外延层中形成至少两个第二掺杂类型深阱区，执行深阱退火工艺，以使所述第二掺杂类型深阱区横向扩散，形成位于所述第二介质岛下方并被所述栅极结构部分覆盖的第二掺杂类型深阱，其中所述第一介质岛与所述第二掺杂类型深阱不接触；

以所述第二介质岛为掩膜，执行第一掺杂类型沟道离子注入，在所述第一掺杂类型外延层中形成位于所述第二介质岛的两侧下方的第一掺杂类型沟道，所述第一掺杂类型沟道在所述第一掺杂类型外延层中的纵向深度小于所述第二掺杂类型深阱的深度，所述第一掺杂类型沟道在横向上至少延伸至所述第二掺杂类型深阱的边界；

以所述第二介质岛和所述栅极结构为掩膜，执行第一掺杂类型源区离子注入，以在所述第二掺杂类型深阱中形成所述第一掺杂类型源区；

其中，所述第一掺杂类型和所述第二掺杂类型相反。

2.如权利要求1所述的制造方法，其特征在于，所述介质岛的厚度范围为

所述介质岛的长度范围为2μm～5μm。

3.如权利要求1所述的制造方法，其特征在于，在所述第一掺杂类型外延层上形成栅极结构的过程中还形成覆盖所述拟形成第一掺杂类型源区的区域的保护层，其中在所述第一掺杂类型外延层上形成栅极结构步骤包括：

形成覆盖所述第一掺杂类型外延层表面的栅介电层；

在所述栅介电层上沉积栅极材料；

图形化所述栅极材料，以形成覆盖所述第一介质岛并露出所述第一掺杂类型外延层中拟形成第一掺杂类型源区的区域的栅极材料层，所述栅极材料层和位于所述栅极材料层下方的部分栅介电层构成所述栅极结构，其中所述栅介电层中覆盖所述拟形成第一掺杂类型源区的表面的部分构成所述保护层。

4.如权利要求1所述的制造方法，其特征在于，所述第二掺杂类型深阱离子注入的能量范围为20Kev～100Kev，剂量范围为1.0E¹³/cm²～1.0E¹⁴/cm²。

5.如权利要求1所述的制造方法，其特征在于，所述深阱退火工艺的温度范围为1100℃～1200℃，时间范围为60min～300min。

6.如权利要求1所述的制造方法，其特征在于，所述第一掺杂类型沟道离子注入的能量范围为150Kev～300Kev，剂量范围为1.5E¹²/cm²～1.5E¹³/cm²。

7.如权利要求1所述的制造方法，其特征在于，还包括在形成所述第一掺杂类型源区之后，形成源极，其中形成所述源极的步骤包括：

形成覆盖所述栅极结构和所述第一掺杂类型外延层的介质材料层；

刻蚀所述介质材料层和所述第二介质岛，以露出所述第二介质岛下方的区域和位于所述第二介质岛两侧的部分所述第一掺杂类型源区；

形成覆盖所述介质材料层、并与部分所述第一掺杂类型源区和位于所述第二介质岛下方的部分所述第二掺杂类型深阱接触的所述源极。

8.如权利要求1所述的制造方法，其特征在于，在所述第一掺杂类型外延层上形成多个介质岛之前，在所述第一掺杂类型外延层中形成第二掺杂类型分压环，所述介质岛、所述栅极结构以及所述第二掺杂类型深阱均形成在所述第二掺杂类型分压环环绕的区域内，并与所述第二掺杂类型分压环隔离设置。

9.如权利要求1-8任一项所述的制造方法，其特征在于，所述半导体衬底为第一掺杂类型的半导体衬底，所述半导体器件包括VDMOS器件；或者所述半导体衬底为第二掺杂类型的半导体衬底，所述半导体器件包括IGBT器件。

10.一种半导体器件，其特征在于，包括如权利要求1-9任一项所述的制造方法制得的半导体器件。

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